WO2025077655A1 - 一种太阳能电池的制作方法、太阳能电池和电池组件 - Google Patents

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Definitions

  • a solar cell is a semiconductor device that can convert light energy into electrical energy. Specifically, when a solar cell is exposed to light, the semiconductor substrate included in the solar cell absorbs photons and generates electron-hole pairs. The electron-hole pairs are separated under the action of the built-in electric field of the PN junction, and are respectively led out through the emitter and back field of the solar cell, and finally collected by the electrode structure arranged on the semiconductor substrate.
  • the purpose of the present application is to provide a method for manufacturing a solar cell, a solar cell and a solar cell assembly, which are used to reduce or eliminate damage to a passivation layer, increase the open circuit voltage, and reduce the impact on the photoelectric conversion efficiency.
  • a semiconductor substrate is provided.
  • an emitter layer is formed on one side of the semiconductor substrate.
  • the semiconductor substrate and the emitter layer have opposite conductivity types.
  • a passivation layer is formed on the emitter layer.
  • an insulating layer is formed on the passivation layer.
  • a main gate is formed on the insulating layer. The main gate extends along a first direction and is spaced apart along a second direction, and the first direction is different from the second direction.
  • a gate is formed on the insulating layer.
  • the fine gates extend along the second direction and are spaced apart along the first direction. Each main gate intersects with a plurality of fine gates, and the fine gates pass through the passivation layer and the insulating layer and are connected to the emitter layer.
  • the main gate extends toward the emitter layer, and the depth of the main gate extension does not exceed 90% of the thickness of the passivation layer and exceeds 20% of the thickness of the insulating layer.
  • the depth direction, the thickness direction of the passivation layer, and the thickness direction of the insulating layer are all consistent with the direction toward the semiconductor substrate.
  • the depth of the main grid extension does not exceed 90% of the thickness of the passivation layer and exceeds 20% of the thickness of the insulating layer.
  • the extended part of the main grid i.e., part of the main grid
  • the main grid may be located only in the insulating layer; or it may be located in both the insulating layer and the passivation layer, but not more than 90% of the thickness of the passivation layer.
  • the extended part of the main grid is located in both the insulating layer and the passivation layer, but does not exceed 90% of the thickness of the passivation layer, compared with the prior art where the main grid passes through the passivation layer and is connected to the silicon substrate, the degree of damage to the passivation layer by the main grid is reduced, thereby ensuring the passivation effect of the passivation layer. Based on this, the open circuit voltage can be increased, thereby reducing the impact on the photoelectric conversion efficiency. Furthermore, the above-mentioned main grid is connected to the insulating layer and the passivation layer at the same time, at which time the mechanical properties of the main grid can be guaranteed and the tensile properties of the main grid can be improved. Based on this, the probability of the main grid detaching from the solar cell can be reduced or eliminated to ensure the quality and performance of the solar cell.
  • the main gate extends into the passivation layer to a depth of zero.
  • the main grid can be prevented from damaging the passivation layer, so as to ensure the passivation effect of the passivation layer. Based on this, the open circuit voltage can be increased and the influence on the photoelectric conversion efficiency can be avoided.
  • the thickness of the passivation layer is greater than or equal to 5 nm and less than or equal to 20 nm.
  • the depth is greater than or equal to 1 nm and less than or equal to 18 nm.
  • the thickness of the insulating layer is greater than or equal to 40 nanometers and less than or equal to 100 nanometers.
  • the busbar includes: a busbar connection line and a pad.
  • a plurality of pads are spaced from the busbar connection line along a first direction, the pads are wider than the busbar connection line, and the widths of the pads and the busbar connection line are consistent with the second direction.
  • the number of the main grids is greater than or equal to 8 and less than or equal to 25. And/or the width of the main grid connection line is greater than or equal to 35 micrometers and less than or equal to 60 micrometers. The width of the pad is greater than or equal to 0.6 millimeters and less than or equal to 1.3 millimeters.
  • the shielding area of the main grid to the semiconductor substrate can be controlled by controlling the number of main grids, the width of the main grid connection line and the width of the pad. At this time, the amount of light injected into the semiconductor substrate can be increased, and the light receiving area of the semiconductor substrate can be increased to improve the cell efficiency of the solar cell.
  • the number of the fine grids is greater than or equal to 100 and less than or equal to 200.
  • the width of the fine grid is greater than or equal to 20 micrometers and less than or equal to 45 micrometers. One direction consistent.
  • the current collection capability of the fine grid can be improved, so as to improve the cell efficiency of the solar cell.
  • the size of the fine grid finally formed extending in the second direction not only the adverse effect on the insulating layer and/or the passivation layer can be reduced, but also the adverse effect on the anti-reflection effect and/or the passivation effect of the solar cell can be reduced.
  • the shielding of the semiconductor substrate by the fine grid can be reduced, the light receiving area of the semiconductor substrate can be increased, and the photoelectric conversion efficiency of the solar cell can be improved.
  • the depth of the main grid extension does not exceed 90% of the thickness of the passivation layer and exceeds 20% of the thickness of the insulating layer.
  • the extended part of the main grid i.e., part of the main grid
  • the main grid may be located only in the insulating layer; or it may be located in both the insulating layer and the passivation layer, but not more than 90% of the thickness of the passivation layer.
  • the extended part of the main grid is located in both the insulating layer and the passivation layer, but does not exceed 90% of the thickness of the passivation layer, compared with the prior art where the main grid passes through the passivation layer and is connected to the silicon substrate, the degree of damage to the passivation layer by the main grid is reduced, thereby ensuring the passivation effect of the passivation layer. Based on this, the open circuit voltage can be increased, thereby reducing the impact on the photoelectric conversion efficiency. Furthermore, the above-mentioned main grid is connected to the insulating layer and the passivation layer at the same time, at which time the mechanical properties of the main grid can be guaranteed and the tensile properties of the main grid can be improved. Based on this, the probability of the main grid detaching from the solar cell can be reduced or eliminated to ensure the quality and performance of the solar cell.
  • the ratio of the depth of the main gate extending into the passivation layer to the thickness of the passivation layer is Value greater than or equal to 20%.
  • the main gate extends into the passivation layer to a depth of zero.
  • the busbar includes: a busbar connection line and a pad.
  • a plurality of pads are spaced from the busbar connection line along a first direction, the pads are wider than the busbar connection line, and the widths of the pads and the busbar connection line are consistent with the second direction.
  • the shielding of the semiconductor substrate by the welding strip can be reduced, the light receiving area of the semiconductor substrate can be increased, and the photoelectric conversion efficiency of the solar cell can be improved.
  • the welding strip includes a core layer of metal material and a The solder layer on the outer surface of the layer.
  • the solder layer melts under heat and has a certain fluidity. Since the above ratio is greater than or equal to 50% and less than or equal to 90%, the flowing solder can be distributed at the interface between the solder strip and the main grid connection line, giving it sufficient flow space. At this time, the solder can be prevented from flowing onto the semiconductor substrate to avoid solder contamination and shielding the semiconductor substrate, thereby ensuring the quality and performance of the solar cell.
  • Conventional solar cell screen printing adopts the mainstream SP (Single Print) mode, that is, the main and fine grid integrated printing mode.
  • the main grid and fine grid are taken into account at the same time in the screen design, and the main and fine grid lines are overlapped after a single printing of the slurry.
  • the slurry contacts the insulating layer (such as SiNx).
  • the phosphate glass component contained in the slurry is corrosive to a certain extent, and will corrode the SiNx and the underlying passivation layer (such as AlOx) on the contact surface, causing the Ag and Si in the slurry to form a silver-silicon alloy, thereby forming a better ohmic contact.
  • the battery that has completed a single integrated slurry printing enters the sintering furnace.
  • the first stage of sintering is carried out in the temperature range of 200°C ⁇ 400°C.
  • organic binders such as ethyl cellulose and polyvinyl alcohol will be burned out.
  • the second stage is carried out at 600°C ⁇ 900°C. This stage is an important step in forming the electrode.
  • the phosphate glass material changes from a solid state to a molten state at high temperature, which can corrode the insulating layer (such as SiNx), play a role in widening the window, and carry the metal conductive phase silver particles forward, melt and corrode the underlying dielectric film (such as AlOx), and the silver The particles melt or react after calcination, and further form contact with the lower film layer.
  • the main gate formed by SP integrated printing also corrodes the lower layer, penetrates the insulating layer and the passivation layer (the thickness of the passivation layer is generally greater than or equal to 5nm and less than or equal to 20nm), and the final retention depth is consistent with the fine gate.
  • the emitter layer 2 can be formed by doping in the original structure of the single crystal silicon semiconductor substrate, such as by diffusion or ion implantation and other industry-wide means, or it can be an additional layer formed by deposition on the surface of the original single crystal silicon semiconductor substrate, such as LPCVD, PECVD and other processes.
  • a semiconductor substrate 1 is provided.
  • an emitter layer 2 is formed on one side of the semiconductor substrate 1.
  • the semiconductor substrate 1 and the emitter layer 2 have opposite conductivity types, and the emitter layer 2 and the semiconductor substrate 1 together form a PN junction.
  • the passivation layer 3 is formed on the emitter layer 2 .
  • the material of the passivation layer 3 may include one or more of aluminum oxide, zinc oxide, and silicon nitride.
  • the material of the insulating layer 4 may include one or more of silicon oxide, silicon nitride, and silicon oxynitride.
  • the first direction and the second direction may be any two directions parallel to the surface of the semiconductor substrate and different from each other.
  • the first direction A and the second direction B are orthogonal.
  • fine gates 6 are formed on the insulating layer 4.
  • the fine gates 6 extend along the second direction and are spaced apart along the first direction.
  • Each main gate 5 intersects with a plurality of fine gates 6.
  • the fine gates 6 pass through the passivation layer 3 and the insulating layer 4 and are connected to the emitter layer 2.
  • the fine gate in the direction of the semiconductor substrate 1, can be connected to the emitter layer through openings on the passivation layer and the insulating layer, or through through holes on the passivation layer and the insulating layer, or by other methods, and the other methods can be deposition processes such as PVD, CVD, and electroplating. It should be understood that as long as the fine gate can be connected to the emitter layer, the connection method is not limited to the above description.
  • the main gate 5 extends in the direction C of the emitter layer 2, the depth D1 of the main gate 5 does not exceed 90% of the thickness D2 of the passivation layer 3, and exceeds 20% of the thickness D3 of the insulating layer 4, and the depth direction, the thickness direction of the passivation layer 3, and the thickness direction of the insulating layer 4 are all consistent with the direction toward the semiconductor substrate 1.
  • the depth of the main gate 5 extension can be 0%, 10%, 15%, 30%, 50%, 80% or 90% of the thickness of the passivation layer 3, etc.
  • the depth of the extension of the main grid 5 does not exceed 90% of the thickness of the passivation layer 3 and exceeds 20% of the thickness of the insulating layer.
  • the extended part of the main grid 5 i.e., part of the main grid area
  • the extended portion of the main grid 5 is located in both the insulating layer 4 and the passivation layer 3, but does not exceed 90% of the thickness of the passivation layer 3, compared with the prior art where the main grid 5 passes through the passivation layer 3 and is connected to the silicon substrate, the degree of damage to the passivation layer 3 by the main grid 5 is reduced, and the passivation effect of the passivation layer 3 is ensured. Based on this, the open circuit voltage can be increased, thereby reducing the impact on the photoelectric conversion efficiency. Further, when the battery assembly is made to establish an electrical connection in the later stage, the welding strip will cover the main grid 5.
  • the main grid 5 will be unfavorable (for example, the main grid 5 may be peeled off from the solar cell).
  • the extended portion of the main grid 5 is located in both the insulating layer 4 and the passivation layer 3, but does not exceed 90% of the thickness of the passivation layer 3, the above-mentioned main grid 5 is connected to the insulating layer 4 and the passivation layer 3 at the same time, and the mechanical properties of the main grid 5 can be guaranteed at this time, and the tensile properties of the main grid 5 can be improved. Based on this, the probability of the main grid 5 detaching from the solar cell can be reduced or eliminated to ensure the quality and performance of the solar cell.
  • the main gate when the thickness of the passivation layer is greater than or equal to 5 nm and less than or equal to 20 nm, the main gate extends into the passivation layer to a depth greater than or equal to 1 nm and less than or equal to 18 nm.
  • the main gate extends into the passivation layer to a depth of 1 nm, 5 nm, 9 nm, 13 nm, 15 nm, or 18 nm.
  • the depth is greater than or equal to 1nm, it can be ensured that the main grid is connected to the insulating layer and the passivation layer at the same time. Based on this, the mechanical properties of the main grid can be guaranteed, and the tensile properties of the main grid can be improved to reduce or eliminate the probability of the main grid detaching from the solar cell, thereby ensuring the quality and performance of the solar cell. Furthermore, since the depth is less than or equal to 18nm, the degree of damage to the passivation layer by the main grid can be reduced at this time, ensuring the passivation effect of the passivation layer, so as to increase the open circuit voltage and reduce the impact on the photoelectric conversion efficiency. In addition, it can be ensured that the thickness of the passivation layer above 2nm is not damaged.
  • each busbar 5 includes: a busbar connection line 50 and a pad 51.
  • a plurality of pads 51 are arranged at intervals on the busbar connection line 50 along the first direction, the width of the pad 51 is greater than the width of the busbar connection line 50, and the width direction of the pad 51 and the width direction of the busbar connection line 50 are both consistent with the second direction.
  • the main grid 5 By controlling the number of main grids 5, the width of the main grid connection line and the width of the pad, the main grid 5 can be controlled.
  • the metal solid content in the main grid material is less than the metal solid content in the fine grid material.
  • the silver solid content in the main grid material is less than the silver solid content in the fine grid material.
  • the depth of the main gate extending in the direction of the emitter layer is less than the depth of the fine gate extending in the direction of the emitter layer. Based on this, the degree of damage to the passivation layer by the main gate can be reduced to ensure the passivation effect of the passivation layer. Furthermore, when the metal solid content in the fine gate raw material remains unchanged, compared with the case where the metal solid content in the main gate raw material and the fine gate raw material is the same in the prior art, not only can the cost of the main gate raw material be reduced, so as to reduce the production cost of solar cells.
  • the embodiment of the present application also provides a solar cell.
  • the solar cell includes: a semiconductor substrate 1, an emitter layer 2, a passivation layer 3, an insulating layer 4, a main grid 5 and a fine grid 6.
  • the emitter layer 2 is located on one side of the semiconductor substrate 1, the semiconductor substrate 1 and the emitter layer 2 have opposite conductivity types, and the emitter layer 2 and the semiconductor substrate 1 together form a PN junction.
  • the passivation layer 3 is located on the emitter layer 2, and the insulating layer 4 is located on the passivation layer 3.
  • the main grid 5 is located on the insulating layer 4, the main grid 5 extends along a first direction, and is spaced apart along a second direction, and the first direction is different from the second direction.
  • the fine grid 6 is located on the insulating layer 4, the fine grid 6 extends along the second direction, and is spaced apart along the first direction, and each main grid 5 intersects with multiple fine grids 6.
  • the fine grid 6 passes through the passivation layer 3 and the insulating layer 4 and is connected to the emitter layer 2.
  • the main gate 5 extends toward the emitter layer 2, and the depth D1 of the main gate 5 does not exceed 90% of the thickness D2 of the passivation layer 3, and exceeds 20% of the thickness D3 of the insulating layer 4.
  • the directions of the main gate 5 are consistent with the direction toward the semiconductor substrate 1.
  • the depth of the main gate 5 can be 0%, 10%, 15%, 30%, 50%, 80% or 90% of the thickness of the passivation layer 3.
  • the main gate extends into the passivation layer to a depth of 0. That is, the main gate is only located in the insulating layer, specifically, the main gate is only located inside the insulating layer, or the main gate is located at the junction of the insulating layer and the passivation layer, or the main gate is only located on the surface of the insulating layer.
  • the main gate can be prevented from damaging the passivation layer to ensure the passivation effect of the passivation layer. Based on this, the open circuit voltage can be increased to avoid affecting the photoelectric conversion efficiency.
  • the depth of the alloy region extending into the emitter is greater than or equal to 50 nanometers and less than or equal to 1000 nanometers.
  • the depth of the alloy region extending into the emitter can be 50 nanometers, 80 nanometers, 100 nanometers, 260 nanometers, 390 nanometers, 550 nanometers or 1000 nanometers. Since the depth is greater than or equal to 50 nanometers, the fine gate can be alloyed with the semiconductor substrate to form a better ohmic contact.
  • each busbar 5 includes: a busbar connection line 50 and a pad 51.
  • a plurality of pads 51 are arranged at intervals on the busbar connection line 50 along the first direction, the width of the pad 51 is greater than the width of the busbar connection line 50, and the width direction of the pad 51 and the width direction of the busbar connection line 50 are both consistent with the second direction.
  • the width of the above-mentioned welding strip is less than or equal to the width of the main grid connection line, and the width direction of the welding strip and the width direction of the main grid connection line are both consistent with the second direction.
  • the shielding of the semiconductor substrate by the welding strip can be reduced, the light receiving area of the semiconductor substrate can be increased, and the photoelectric conversion efficiency of the solar cell can be improved.
  • the soldering ribbon includes a core layer of metal material and a solder layer located on the outer surface of the core layer.
  • the solder layer melts under heat and has a certain fluidity. Since the above ratio is greater than or equal to 50% and less than or equal to 90%, the flowing solder can be distributed at the interface between the soldering ribbon and the main grid connection line, giving it sufficient flow space. At this time, the solder can be prevented from flowing onto the semiconductor substrate to avoid solder contamination and shielding the semiconductor substrate, thereby ensuring the quality and performance of the solar cell.
  • the number of welding strips is consistent with the number of main grid connection lines.

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Abstract

本申请公开了太阳能电池的制作方法、太阳能电池和电池组件。太阳能电池的制作方法包括：在半导体基底的一面形成发射极层，半导体基底和发射极层的导电类型相反。在发射极层上形成钝化层，在钝化层上形成绝缘层。在绝缘层上形成沿第一方向延伸，且沿第二方向间隔分布的主栅，第一方向不同于第二方向。在绝缘层上形成沿第二方向延伸，且沿第一方向间隔分布的细栅。其中，主栅向发射极层方向延伸，主栅延伸的深度不超过钝化层厚度的90％，且超过绝缘层厚度的20％。

Description

一种太阳能电池的制作方法、太阳能电池和电池组件
相关申请的交叉引用
本申请要求2023年10月8日提交的、申请号为202311296304.2的中国专利申请的优先权和利益，其内容通过引用全部纳入本文。
技术领域
本申请涉及太阳能电池技术领域，尤其涉及一种太阳能电池的制作方法、太阳能电池和电池组件。
背景技术
太阳能电池是一种可以将光能转化为电能的半导体器件。具体的，当太阳能电池受到光照时，太阳能电池包括的半导体基底吸收光子并产生电子和空穴对。该电子和空穴对在PN结内建电场的作用下分离，并分别通过太阳能电池的发射极和背场引出，最终被设置在半导体基底上的电极结构所收集。
上述电极结构一般包括一体式印刷形成的主栅和细栅，在烧结过程中，随着腐蚀的同步进行，主栅和细栅均与硅基底接触。
但是，主栅在与硅基底接触的过程中，会严重破坏钝化层。此时，会导致开路电压(Uoc)降低，进而影响光电转换效率。
发明内容
本申请的目的在于提供一种太阳能电池的制作方法、太阳能电池和电池组件，用于减小或消除对钝化层的破坏，提高开路电压，以减小对光电转换效率的影响。
为了实现上述目的，第一方面，本申请提供了一种太阳能电池的制作方法。该太阳能电池的制作方法包括：
首先，提供一半导体基底。接下来，在半导体基底的一面形成发射极层。半导体基底和发射极层的导电类型相反。接下来，在发射极层上形成钝化层。接下来，在钝化层上形成绝缘层。接下来，在绝缘层上形成主栅。主栅沿第一方向延伸，且沿第二方向间隔分布，第一方向不同于第二方向。接下来，在绝缘层上形 成细栅。细栅沿第二方向延伸，且沿第一方向间隔分布。每条主栅与多条细栅相交，细栅穿过钝化层和绝缘层，并与发射极层连接。其中，主栅向发射极层方向延伸，主栅延伸的深度不超过钝化层厚度的90％，且超过绝缘层厚度的20％，深度方向、钝化层的厚度方向和绝缘层的厚度方向均与朝向半导体基底的方向一致。
本申请提供的太阳能电池的制作方法中，由于主栅形成在绝缘层上，且主栅向发射极层方向延伸，主栅延伸的深度不超过钝化层厚度的90％，且超过绝缘层厚度的20％。此时，延伸后的部分主栅(即主栅的部分区域)可能仅位于绝缘层内；也可能同时位于绝缘层和钝化层内，但不超过钝化层厚度的90％。
当延伸后的部分主栅仅位于绝缘层内时，主栅并未破坏钝化层，保证了钝化层的钝化效果。基于此，可以提高开路电压，以减小或避免对光电转换效率的影响。
当延伸后的部分主栅同时位于绝缘层和钝化层内，但不超过钝化层厚度的90％时，相比于现有技术中主栅穿过钝化层与硅基底连接的情况，减小了主栅对钝化层的破坏程度，确保了钝化层的钝化效果。基于此，可以提高开路电压，进而减小对光电转换效率的影响。进一步地，上述主栅同时与绝缘层和钝化层连接，此时可以保证主栅的力学性能，提高主栅的抗拉特性。基于此，可以降低或消除主栅从太阳能电池中脱离的概率，以确保太阳能电池的质量和性能。
在一种实现方式中，上述主栅延伸进钝化层内的深度，与钝化层的厚度的比值大于或等于20％。
采用上述技术方案的情况下，主栅同时与绝缘层和钝化层连接，此时可以保证主栅的力学性能，提高主栅的抗拉特性，以降低或消除主栅从太阳能电池中脱离的概率，进而确保太阳能电池的质量和性能。
在一种实现方式中，上述主栅延伸进钝化层内的深度为0。
采用上述技术方案的情况下，可以避免主栅破坏钝化层，以保证钝化层的钝化效果。基于此，可以提高开路电压，避免对光电转换效率的影响。
在一种实现方式中，上述钝化层的厚度大于或等于5nm，且小于或等于20nm 时，主栅延伸进钝化层内的深度大于或等于1nm，且小于或等于18nm。
采用上述技术方案的情况下，由于深度大于或等于1nm，此时可以确保主栅同时与绝缘层和钝化层连接。基于此，可以保证主栅的力学性能，提高主栅的抗拉特性，以降低或消除主栅从太阳能电池中脱离的概率，进而确保太阳能电池的质量和性能。进一步地，由于深度小于或等于18nm，此时可以减小主栅对钝化层的破坏程度，确保钝化层的钝化效果，以提高开路电压，减小对光电转换效率的影响。
在一种实现方式中，上述绝缘层的厚度大于或等于40纳米，且小于或等于100纳米。
在一种实现方式中，主栅包括：主栅连接线和焊盘。多个焊盘沿第一方向间隔设置于主栅连接线，焊盘的宽度大于主栅连接线的宽度，焊盘的宽度方向和主栅连接线的宽度方向均与第二方向一致。
采用上述技术方案的情况下，在主栅连接线数量相同的情况下，相比于主栅连接线的宽度等于焊盘的宽度的情况，可以在确保主栅连接线收集电流能力满足实际需要的同时，减少制作主栅连接线的原料用量，节省原料成本。同时，还可以减少主栅连接线对半导体基底的遮挡，增加半导体基底的受光面积，提高太阳能电池的光电转换效率。进一步地，在后期制作电池组件时，焊带需要与焊盘连接。此时相比于主栅连接线的宽度等于焊盘的宽度的情况，焊带更易与焊盘连接，降低了制作难度，提高了制作效率。
在一种实现方式中，上述主栅的数量大于或等于8，且小于或等于25。和/或，主栅连接线的宽度大于或等于35微米，且小于或等于60微米。焊盘的宽度大于或等于0.6毫米，且小于或等于1.3毫米。
采用上述技术方案的情况下，通过控制主栅的数量、主栅连接线的宽度和焊盘的宽度，可以控制主栅对半导体基底的遮挡面积。此时，可以提高注入半导体基底的光线量，增加半导体基底的受光面积，以提高太阳能电池的电池效率。
在一种实现方式中，上述细栅的数量大于或等于100，且小于或等于200。细栅的宽度大于或等于20微米，且小于或等于45微米，细栅的宽度方向与第 一方向一致。
采用上述技术方案的情况下，可以提高细栅对电流的收集能力，以提高太阳能电池的电池效率。
在一种实现方式中，在绝缘层上形成主栅包括：首先，在绝缘层上印刷主栅原料，以形成初始主栅。接下来，处理初始主栅，以形成主栅。其中，主栅的宽度与初始主栅的宽度的比值大于1，且小于或等于1.1，主栅的宽度方向和初始主栅的宽度方向均与第二方向一致。
采用上述技术方案的情况下，通过控制最终形成的主栅在第二方向上延伸的尺寸，不仅可以减小对绝缘层和/或钝化层的不利影响，进而减小对太阳能电池的减反效果和/或钝化效果的不利影响。同时，还可以减少主栅对半导体基底的遮挡，增加半导体基底的受光面积，提高太阳能电池的光电转换效率。
在一种实现方式中，在所述绝缘层上形成细栅包括：首先，在绝缘层上印刷细栅原料，以形成初始细栅。接下来，处理初始细栅，以形成细栅。其中，细栅的宽度与初始细栅的宽度的比值大于1，且小于或等于1.2，细栅的宽度方向和初始细栅的宽度方向均与第一方向一致。
采用上述技术方案的情况下，通过控制最终形成的细栅在第二方向上延伸的尺寸，不仅可以减小对绝缘层和/或钝化层的不利影响，进而减小对太阳能电池的减反效果和/或钝化效果的不利影响。同时，还可以减少细栅对半导体基底的遮挡，增加半导体基底的受光面积，提高太阳能电池的光电转换效率。
在一种实现方式中，上述主栅原料中的金属固含量小于，细栅原料中的金属固含量。
采用上述技术方案的情况下，主栅向发射极层方向延伸的深度小于细栅向发射极层方向延伸的深度，此时可以减小主栅对钝化层的破坏程度，以保证钝化层的钝化效果。进一步地，在细栅原料中的金属固含量不变的情况下，相比于现有技术中主栅原料和细栅原料中的金属固含量相同的情况，不仅可以降低主栅原料的成本，以降低制作太阳能电池的制作成本。同时，还可以确保本申请中细栅向发射极层方向延伸的深度，与现有技术中细栅向发射极层方向延伸的深度 基本一致或一致，以确保细栅的性能不变。
第二方面，本申请还提供了一种太阳能电池。该太阳能电池包括：半导体基底、发射极层、钝化层、绝缘层、主栅和细栅。发射极层位于半导体基底的一面，半导体基底和发射极层的导电类型相反。钝化层位于发射极层上，绝缘层位于钝化层上。主栅位于绝缘层上，主栅沿第一方向延伸，且沿第二方向间隔分布，第一方向不同于第二方向。细栅位于绝缘层上，细栅沿第二方向延伸，且沿第一方向间隔分布，每条主栅与多条细栅相交。细栅穿过钝化层和绝缘层，并与发射极层连接。其中，主栅向发射极层方向延伸，主栅延伸的深度不超过钝化层厚度的90％，且超过绝缘层厚度的20％，深度方向、钝化层的厚度方向和绝缘层的厚度方向均与朝向半导体基底的方向一致。
本申请提供的太阳能电池中，由于主栅形成在绝缘层上，且主栅向发射极层方向延伸，主栅延伸的深度不超过钝化层厚度的90％，且超过绝缘层厚度的20％。此时，延伸后的部分主栅(即主栅的部分区域)可能仅位于绝缘层内；也可能同时位于绝缘层和钝化层内，但不超过钝化层厚度的90％。
当延伸后的部分主栅仅位于绝缘层内时，主栅并未破坏钝化层，保证了钝化层的钝化效果。基于此，可以提高开路电压，以减小或避免对光电转换效率的影响。
当延伸后的部分主栅同时位于绝缘层和钝化层内，但不超过钝化层厚度的90％时，相比于现有技术中主栅穿过钝化层与硅基底连接的情况，减小了主栅对钝化层的破坏程度，确保了钝化层的钝化效果。基于此，可以提高开路电压，进而减小对光电转换效率的影响。进一步地，上述主栅同时与绝缘层和钝化层连接，此时可以保证主栅的力学性能，提高主栅的抗拉特性。基于此，可以降低或消除主栅从太阳能电池中脱离的概率，以确保太阳能电池的质量和性能。
在一种实现方式中，发射极层位于太阳能电池的背光面。
在一种实现方式中，发射极层通过在半导体基底的原有结构中进行掺杂来形成，或者在半导体基底的表面通过沉积工艺来形成。
在一种实现方式中，上述主栅延伸进钝化层内的深度，与钝化层的厚度的比 值大于或等于20％。
采用上述技术方案的情况下，主栅同时与绝缘层和钝化层连接，此时可以保证主栅的力学性能，提高主栅的抗拉特性，以降低或消除主栅从太阳能电池中脱离的概率，进而确保太阳能电池的质量和性能。
在一种实现方式中，上述主栅延伸进钝化层内的深度为0。
采用上述技术方案的情况下，可以避免主栅破坏钝化层，以保证钝化层的钝化效果。基于此，可以提高开路电压，避免对光电转换效率的影响。
在一种实现方式中，上述钝化层的厚度大于或等于5nm，且小于或等于20nm时，主栅延伸进钝化层内的深度大于或等于1nm，且小于或等于18nm。
采用上述技术方案的情况下，由于深度大于或等于1nm，此时可以确保主栅同时与绝缘层和钝化层连接。基于此，可以保证主栅的力学性能，提高主栅的抗拉特性，以降低或消除主栅从太阳能电池中脱离的概率，进而确保太阳能电池的质量和性能。进一步地，由于深度小于或等于18nm，此时可以减小主栅对钝化层的破坏程度，确保钝化层的钝化效果，以提高开路电压，减小对光电转换效率的影响。
在一种实现方式中，绝缘层的厚度大于或等于40纳米，且小于或等于100纳米。
在一种实现方式中，主栅包括：主栅连接线和焊盘。多个焊盘沿第一方向间隔设置于主栅连接线，焊盘的宽度大于主栅连接线的宽度，焊盘的宽度方向和主栅连接线的宽度方向均与第二方向一致。
采用上述技术方案的情况下，在主栅连接线数量相同的情况下，相比于主栅连接线的宽度等于焊盘的宽度的情况，可以在确保主栅连接线收集电流能力满足实际需要的同时，减少制作主栅连接线的原料用量，节省原料成本。同时，还可以减少主栅连接线对半导体基底的遮挡，增加半导体基底的受光面积，提高太阳能电池的光电转换效率。进一步地，在后期制作电池组件时，焊带需要与焊盘连接。此时相比于主栅连接线的宽度等于焊盘的宽度的情况，焊带更易与焊盘连接，降低了制作难度，提高了制作效率。
在一种实现方式中，上述主栅的数量大于或等于8，且小于或等于25；和/或，主栅连接线的宽度大于或等于35微米，且小于或等于60微米。焊盘的宽度大于或等于0.6毫米，且小于或等于1.3毫米。
采用上述技术方案的情况下，通过控制主栅的数量、主栅连接线的宽度和焊盘的宽度，可以控制主栅对半导体基底的遮挡面积。此时，可以提高注入半导体基底的光线量，增加半导体基底的受光面积，以提高太阳能电池的电池效率。
在一种实现方式中，上述细栅的数量大于或等于100，且小于或等于200。细栅的宽度大于或等于20微米，且小于或等于45微米，细栅的宽度方向与第一方向一致。
采用上述技术方案的情况下，可以提高细栅对电流的收集能力，以提高太阳能电池的电池效率。
第三方面，本申请还提供了一种电池组件。该电池组件包括多个焊带和多个间隔排布的如上述技术方案所述的太阳能电池，焊带与主栅对应连接。
与现有技术相比，本申请提供的电池组件的有益效果与上述技术方案所述太阳能电池的有益效果相同，此处不做赘述。
在一种实现方式中，上述主栅包括主栅连接线和焊盘时，焊带沿第一方向设置于焊盘，且覆盖主栅连接线。焊带的最大宽度小于或等于焊盘的宽度，焊带的宽度方向和焊盘的宽度方向均与第二方向一致。
采用上述技术方案的情况下，可以减少焊带对半导体基底的遮挡，增加半导体基底的受光面积，提高太阳能电池的光电转换效率。
在一种实现方式中，上述焊带的宽度小于或等于主栅连接线的宽度，焊带的宽度方向和主栅连接线的宽度方向均与第二方向一致。
采用上述技术方案的情况下，可以减少焊带对半导体基底的遮挡，增加半导体基底的受光面积，提高太阳能电池的光电转换效率。
在一种实现方式中，上述焊带的宽度与主栅连接线的宽度的比值，大于或等于50％且小于或等于90％。
采用上述技术方案的情况下，由于焊带包括金属材质的核心层和位于核心 层外表面的焊料层。在实际焊接焊带和焊盘的过程中，焊料层受热融化具有一定的流动性。由于上述比值大于或等于50％且小于或等于90％，流动的焊料可以分布在焊带和主栅连接线的界面处，给予其充分的流动空间。此时，可以避免焊料流动到半导体基底上，以避免焊料污染、遮挡半导体基底，进而确保太阳能电池的质量和性能。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为现有技术中太阳能电池的结构示意图；
图2为本申请实施例中太阳能电池的结构示意图一；
图3为本申请实施例中太阳能电池的结构示意图二。
附图标记：
1-半导体基底，             2-发射极层，        3-钝化层，
4-绝缘层，                 5-主栅，            50-主栅连接线，
51-焊盘，                  6-细栅。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义 是一个或一个以上，除非另有明确具体的限定。
在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
丝网印刷是太阳能电池制造生产过程中工艺管理的核心，丝网印刷主要应用于太阳能电池的电极成形。具体的，利用丝网图形部分网孔透浆料，非图形部分网孔不透浆料的基本原理进行印刷。印刷时在丝网一端倒入浆料，用刮刀在丝网的浆料部位施加一定压力，同时朝丝网另一端移动。浆料在移动中被刮板从图形部分的网孔中挤压到基片上，形成需要的图形。常规太阳能电池丝网印刷采用主流的SP(Single Print，单次印刷)模式，即主细栅一体式印刷模式。网版设计上主栅和细栅同时兼顾，浆料在单次印刷后即形成主细栅线搭接。浆料在印刷后与绝缘层(例如SiNx)接触，浆料中含有的磷酸玻璃成份有一定腐蚀性，会在接触表面对SiNx及下层钝化层(例如AlOx)进行腐蚀，使浆料中Ag与Si形成银硅合金，进而形成较好的欧姆接触。
具体的，现有丝网印刷电极制作形成流程中，完成单次一体式浆料印刷的电池进入烧结炉。烧结第一阶段在200℃～400℃温度区进行，在此阶段有机粘合剂，如乙基纤维素(ethyl cellulose)、聚乙烯醇(Polyvinyl Alchol)等都将烧掉。第二阶段在600℃～900℃下进行，该阶段是形成电极的重要步骤，在此阶段磷酸玻璃料高温下由固态转变为熔融态可腐蚀绝缘层(例如SiNx)，起到拓宽窗口的作用，裹挟着金属导电相银颗粒前进，融化腐蚀下层介质膜(例如AlOx)，银 颗粒经煅烧发生融化或其他反应，进一步与下膜层形成接触。在此过程中，SP一体式印刷形成的主栅也对下层进行腐蚀，穿透绝缘层和钝化层(钝化层的厚度一般大于或等于5nm且小于或等于20nm)，最终停留深度与细栅一致。即，在烧结过程中，随着腐蚀的同步进行，主栅和细栅均与硅基底接触。但是，主栅在与硅基底接触的过程中，会严重破坏钝化层。此时，会导致开路电压(Uoc)降低，进而影响光电转换效率。参见图1，主栅5与硅基底(即半导体基底1)上的发射极层2接触，此时，也会导致开路电压(Uoc)降低，进而影响光电转换效率。应注意，发射极层2可以是在单晶硅半导体基底原有的结构中进行掺杂形成，例如采用扩散或者离子注入等行业通行的手段，也可以是在原有单晶硅半导体基底的表面通过沉积例如LPCVD，PECVD等工艺形成的额外的层。
为了解决上述技术问题，第一方面，本申请实施例提供了一种太阳能电池的制作方法。该太阳能电池的制作方法包括以下步骤：
参见图2和图3，首先，提供一半导体基底1。
在实际的应用过程中，上述半导体基底的具体结构可以根据实际应用场景确定，此处不做具体限定。例如：上述半导体基底可以仅是半导体衬底。示例性的，上述半导体衬底可以为单晶硅衬底、多晶硅衬底或非晶硅衬底等半导体材质的衬底。从导电类型方面来讲，半导体衬底可以为N型导电衬底或P型导电衬底。从结构方面来讲，半导体衬底的第一面可以为绒面，以提高太阳能电池向光面的陷光效果，进而提高太阳能电池对光线的利用率。当然，半导体衬底的第一面也可以为平面。至于半导体衬底的第二面，其可以为抛光面，也可以为绒面，此处不做具体限定。进一步地，上述半导体基底的尺寸可以是182、210或其他例如矩形的半导体基底。半导体基底的厚度一般大于或等于100微米，且小于或等于180微米。
接下来，在半导体基底1的一面形成发射极层2。半导体基底1和发射极层2的导电类型相反，且发射极层2与半导体基底1共同形成PN结。
示例性的，发射极层是掺杂有与半导体基底的第一导电类型(例如P型)相反的第二导电类型(例如N型)的杂质的区域。进一步地，上述发射极层可以 是在单晶硅半导体基底原有的结构中进行掺杂形成，例如采用扩散或者离子注入等行业通行的手段，也可以是在原有单晶硅半导体基底的表面通过沉积等工艺形成的额外的层。再进一步地，上述发射极层位于半导体基底的受光面。此外，关于发射极层的其他描述可以参考现有技术，在此不做具体限定。
接下来，在发射极层2上形成钝化层3。
示例性的，上述钝化层3的材质的材料可以包括三氧化二铝、氧化锌、氮化硅中的一种或多种。
接下来，在钝化层3上形成绝缘层4。
示例性的，上述绝缘层4的材质的材料可以包括氧化硅、氮化硅、氮氧化硅中的一种或多种。
接下来，在绝缘层4上形成主栅5。主栅5沿第一方向延伸，且沿第二方向间隔分布，第一方向不同于第二方向。
示例性的，上述第一方向和第二方向，二者可以为平行于半导体基底表面、且互不相同的任意两个方向。优选的，参见图3，上述第一方向A和第二方向B正交。
接下来，在绝缘层4上形成细栅6。细栅6沿第二方向延伸，且沿第一方向间隔分布。每条主栅5与多条细栅6相交，细栅6穿过钝化层3和绝缘层4，并与发射极层2连接。
示例性的，朝向半导体基底1的方向，上述细栅可以通过钝化层和绝缘层上的开口，或通过钝化层和绝缘层上的通孔，或通过其他方式与发射极层连接，其他方式可以是沉积工艺，例如PVD、CVD，以及电镀方式。应理解，只要可以实现细栅与发射极层连接即可，至于连接的方式不限于以上描述。
其中，主栅5向发射极层2方向C延伸，主栅5延伸的深度D1不超过钝化层3厚度D2的90％，且超过绝缘层4厚度D3的20％，深度方向、钝化层3的厚度方向和绝缘层4的厚度方向均与朝向半导体基底1的方向一致。示例性的，主栅5延伸的深度可以是钝化层3厚度的0％、10％、15％、30％、50％、80％或90％等。
本申请实施例提供的太阳能电池的制作方法中，由于主栅5形成在绝缘层4上，且主栅5向发射极层2方向延伸，主栅5延伸的深度不超过钝化层3厚度的90％，且超过绝缘层厚度的20％。此时，延伸后的部分主栅5(即主栅的部分区域)可能仅位于绝缘层4内；也可能同时位于绝缘层4和钝化层3内，但不超过钝化层3厚度的90％。
当延伸后的部分主栅5仅位于绝缘层4内时，主栅5并未破坏钝化层3，保证了钝化层3的钝化效果。基于此，可以提高开路电压，以减小或避免对光电转换效率的影响。
当延伸后的部分主栅5同时位于绝缘层4和钝化层3内，但不超过钝化层3厚度的90％时，相比于现有技术中主栅5穿过钝化层3与硅基底连接的情况，减小了主栅5对钝化层3的破坏程度，确保了钝化层3的钝化效果。基于此，可以提高开路电压，进而减小对光电转换效率的影响。进一步地，在后期制作电池组件建立电连接时，焊带会覆盖在主栅5上。由于焊带带来的力学上的影响(包括但不限于应力、膨胀系数不匹配等)，会对主栅5形成不利(例如主栅5可能由此而从太阳能电池中剥离)。当延伸后的部分主栅5同时位于绝缘层4和钝化层3内，但不超过钝化层3厚度的90％时，上述主栅5同时与绝缘层4和钝化层3连接，此时可以保证主栅5的力学性能，提高主栅5的抗拉特性。基于此，可以降低或消除主栅5从太阳能电池中脱离的概率，以确保太阳能电池的质量和性能。
在一种可选的方式，上述太阳能电池可以是背接触电池。在背接触太阳能电池中，发射极层位于太阳能电池的背光面，发射极层包括与半导体基底掺杂类型相反的掺杂类型，发射极层可通过在半导体基底的原有结构中掺杂形成，也可以通过额外的沉积工艺例如LPCVD，PECVD等来形成。
作为一种可能的实现方式，参见图2，上述主栅5延伸进钝化层3内的深度，与钝化层3的厚度的比值大于或等于20％。示例性的，比值可以是20％、30％、35％、46％、50％等。此时，主栅5同时与绝缘层4和钝化层3连接。基于此，可以保证主栅5的力学性能，提高主栅5的抗拉特性，以降低或消除主 栅5从太阳能电池中脱离的概率，进而确保太阳能电池的质量和性能。
结合前文描述，当主栅5延伸进钝化层3后，主栅5延伸进钝化层3内的深度，与钝化层3的厚度的比值大于或等于20％，且小于或等于90％。
作为一种可能的实现方式，上述主栅5延伸进钝化层3内的深度为0。即主栅5仅位于绝缘层4，具体的，主栅5仅位于绝缘层4内部，或者，主栅5位于绝缘层4和钝化层3的交界处，或者，主栅5仅位于绝缘层4的表面。此时，可以避免主栅5破坏钝化层3，以保证钝化层3的钝化效果。基于此，可以提高开路电压，避免对光电转换效率的影响。
作为一种可能的实现方式，上述钝化层的厚度大于或等于5nm，且小于或等于20nm时，主栅延伸进钝化层内的深度大于或等于1nm，且小于或等于18nm。例如，主栅延伸进钝化层内的深度可以是1nm、5nm、9nm、13nm、15nm或18nm等。
由于深度大于或等于1nm，此时可以确保主栅同时与绝缘层和钝化层连接。基于此，可以保证主栅的力学性能，提高主栅的抗拉特性，以降低或消除主栅从太阳能电池中脱离的概率，进而确保太阳能电池的质量和性能。进一步地，由于深度小于或等于18nm，此时可以减小主栅对钝化层的破坏程度，确保钝化层的钝化效果，以提高开路电压，减小对光电转换效率的影响。此外，可以保证钝化层2nm以上的厚度未被破坏。
作为一种可能的实现方式，上述发射极层包括重掺杂区和浅掺杂区。细栅与重掺杂区连接，并形成合金区域。合金区域延伸进发射极层内的深度小于发射极层的发射极的结深，深度方向和发射极的结深方向均与朝向半导体基底的方向一致。
在一种可选方式中，上述发射极的结深大于或等于300纳米，且小于或等于1200纳米时，合金区域延伸进发射极内的深度大于或等于50纳米，且小于或等于1000纳米。例如，合金区域延伸进发射极内的深度可以是50纳米、80纳米、100纳米、260纳米、390纳米、550纳米或1000纳米等。由于深度大于或等于50纳米，此时可以使细栅与半导体基底形成合金，以形成较好的欧姆接 触。
优选的，发射极的结深大于或等于300纳米，且小于或等于1200纳米时，合金区域延伸进发射极内的深度大于或等于50纳米，且小于或等于100纳米。
作为一种可能的实现方式，上述绝缘层的厚度大于或等于40纳米，且小于或等于100纳米。例如，绝缘层的厚度可以是40纳米、50纳米、60纳米、70纳米、80纳米、90纳米或100纳米等。
作为一种可能的实现方式，参见图3，每一主栅5均包括：主栅连接线50和焊盘51。多个焊盘51沿第一方向间隔设置于主栅连接线50，焊盘51的宽度大于主栅连接线50的宽度，焊盘51的宽度方向和主栅连接线50的宽度方向均与第二方向一致。
参见图2和图3，在主栅连接线50数量相同的情况下，相比于主栅连接线50的宽度等于焊盘51的宽度的情况，可以在确保主栅连接线50收集电流能力满足实际需要的同时，减少制作主栅连接线50的原料用量，节省原料成本。同时，还可以减少主栅连接线50对半导体基底1的遮挡，增加半导体基底1的受光面积，提高太阳能电池的光电转换效率。进一步地，在后期制作电池组件时，焊带需要与焊盘51连接。此时相比于主栅连接线50的宽度等于焊盘51的宽度的情况，焊带更易与焊盘51连接，降低了制作难度，提高了制作效率。应理解，上述主栅连接线50和焊盘51的具体结构，制作材质等均可以参考现有技术，在此不做具体限定。
在一种可选方式中，参见图3，上述主栅5的数量大于或等于8，且小于或等于25。例如，主栅5的数量可以是8、10、12、15、18、20、22或25等。和/或，主栅连接线50的宽度大于或等于35微米，且小于或等于60微米。例如，主栅连接线50的宽度可以是35微米、40微米、45微米、52微米、55微米或60微米等。焊盘51的宽度大于或等于0.6毫米，且小于或等于1.3毫米。例如，焊盘51的宽度可以是0.6毫米、0.8毫米、1.0毫米、1.16毫米、1.23毫米或1.3毫米等。
通过控制主栅5的数量、主栅连接线的宽度和焊盘的宽度，可以控制主栅5 对半导体基底1的遮挡面积。此时，可以提高注入半导体基底1的光线量，增加半导体基底1的受光面积，以提高太阳能电池的电池效率。
作为一种可能的实现方式，参见图3，上述细栅6的数量大于或等于100，且小于或等于200。例如，细栅6的数量可以是100、120、150、180、195或200等。细栅6的宽度大于或等于20微米，且小于或等于45微米，细栅6的宽度方向与第一方向一致。例如，细栅6的宽度可以是20微米、26微米、30微米、36微米、40微米或45微米等。此时，可以提高细栅6对电流的收集能力，以提高太阳能电池的电池效率。
作为一种可能的实现方式，在绝缘层上形成主栅包括：
首先，在绝缘层上印刷主栅原料，以形成初始主栅。
示例性的，上述主栅原料中含有玻璃料和金属。例如，上述玻璃料包括PbO、B2O3、Na2O、Li2O、Bi2O3、WO3、TeO2、Te/W中的一种或多种。上述金属包括但不限于银。进一步地，印刷主栅原料的方式可以是丝网印刷，至于具体的印刷过程可以参考现有技术，在此不做具体限定。
接下来，处理初始主栅，以形成主栅。
其中，主栅的宽度与初始主栅的宽度的比值大于1，且小于或等于1.1，主栅的宽度方向和初始主栅的宽度方向均与第二方向一致。例如，比值可以是1.01、1.02、1.04、1.05、1.08、1.09或1.1等。
在实际制作主栅的过程中，主栅不仅会向发射极层的方向延伸，同时还会向第二方向延伸。因此通过控制最终形成的主栅在第二方向上延伸的尺寸，不仅可以减小对绝缘层和/或钝化层的不利影响，进而减小对太阳能电池的减反效果和/或钝化效果的不利影响。同时，还可以减少主栅对半导体基底的遮挡，增加半导体基底的受光面积，提高太阳能电池的光电转换效率。
此外，上述主栅并未延伸至半导体基底中。应注意，这里的不延伸至半导体基底中是指：主栅原料中的金属成分(例如银)不会进入半导体基底的界面，或者，主栅原料中的金属成分(例如银)不会跟半导体基底中的半导体材料形成合金(例如银硅合金)。
优选的，主栅的宽度与初始主栅的宽度的比值大于1，且小于或等于1.05。例如，比值可以是1.01、1.02、1.03、1.04或1.05等。
作为一种可能的实现方式，在绝缘层上形成细栅包括：
首先，在绝缘层上印刷细栅原料，以形成初始细栅。
示例性的，上述细栅原料中含有玻璃料和金属。例如，上述玻璃料包括PbO、B2O3、Na2O、Li2O、Bi2O3、WO3、TeO2、Te/W中的一种或多种。上述金属包括但不限于银。进一步地，印刷细栅原料的方式可以是丝网印刷，至于具体的印刷过程可以参考现有技术，在此不做具体限定。
接下来，处理初始细栅，以形成细栅。
其中，细栅的宽度与初始细栅的宽度的比值大于1，且小于或等于1.2，细栅的宽度方向和初始细栅的宽度方向均与第一方向一致。例如，比值可以是1.01、1.02、1.04、1.05、1.08、1.09、1.1或1.2等。
在实际制作细栅的过程中，细栅会向第二方向延伸，且细栅原料的腐蚀性大于主栅原料的腐蚀性。因此通过控制最终形成的细栅在第二方向上延伸的尺寸，不仅可以减小对绝缘层和/或钝化层的不利影响，进而减小对太阳能电池的减反效果和/或钝化效果的不利影响。同时，还可以减少细栅对半导体基底的遮挡，增加半导体基底的受光面积，提高太阳能电池的光电转换效率。
进一步地，上述细栅会延伸至发射极层，在磷酸玻璃的开窗作用下，细栅原料中的金属成分进入发射极层，并与半导体成分形成合金(例如银硅合金)。该银硅合金形成区域极大地改善了接触性能，该银硅合金分布区域位于细栅覆盖的区域范围内。该银硅合金分布区域可以是连续地，但由于银粒子的迁移，银硅合金的分布可以是离散地不连续的形态，或者两种形态皆存。银硅合金分布区域的深度可根据工艺和细栅原料成份来调节，一般而言，玻璃料含量越高，细栅的延伸性能越强。
再进一步地，上述重掺杂区一般位于细栅下方，但是重掺杂区也可以位于主栅下方。在本申请实施例中，优选重掺杂区位于细栅下方，在主栅下方不设置重掺杂区。银硅合金分布在重掺杂区，但是，有时银硅合金也会横向迁移超出重掺 杂区域而进入相邻的浅掺杂区域，不过超出部分的含量较少，并且一般为离散型。进入相邻的浅掺杂区域的银硅合金总量不超过总的银硅合金的10％，甚至5％或2％以下，银硅合金过渡地进入相邻的浅掺杂区域会带来不利的影响。
优选的，细栅的宽度与初始细栅的宽度的比值大于1，且小于或等于1.08。例如，比值可以是1.01、1.02、1.03、1.04、1.05、1.06、1.07或1.08等。
在一种可选方式中，上述主栅原料中的金属固含量小于，细栅原料中的金属固含量。示例性的，上述主栅原料中的银固含量小于，细栅原料中的银固含量。
此时，主栅向发射极层方向延伸的深度小于细栅向发射极层方向延伸的深度。基于此，可以减小主栅对钝化层的破坏程度，以保证钝化层的钝化效果。进一步地，在细栅原料中的金属固含量不变的情况下，相比于现有技术中主栅原料和细栅原料中的金属固含量相同的情况，不仅可以降低主栅原料的成本，以降低制作太阳能电池的制作成本。同时，还可以确保本申请实施例中细栅向发射极层方向延伸的深度，与现有技术中细栅向发射极层方向延伸的深度基本一致或一致，以确保细栅的性能不变。
此外，调节主栅和细栅延伸深度时，可以通过控制主栅原料与细栅原料的具体成份来实现。例如，可以通过提高主栅原料和细栅原料中的玻璃料含量或金属含量来调节。
第二方面，本申请实施例还提供了一种太阳能电池。参见图2和图3，该太阳能电池包括：半导体基底1、发射极层2、钝化层3、绝缘层4、主栅5和细栅6。发射极层2位于半导体基底1的一面，半导体基底1和发射极层2的导电类型相反，且发射极层2与半导体基底1共同形成PN结。钝化层3位于发射极层2上，绝缘层4位于钝化层3上。主栅5位于绝缘层4上，主栅5沿第一方向延伸，且沿第二方向间隔分布，第一方向不同于第二方向。细栅6位于绝缘层4上，细栅6沿第二方向延伸，且沿第一方向间隔分布，每条主栅5与多条细栅6相交。细栅6穿过钝化层3和绝缘层4，并与发射极层2连接。其中，主栅5向发射极层2方向延伸，主栅5延伸的深度D1不超过钝化层3厚度D2的90％，且超过绝缘层4厚度D3的20％，深度方向、钝化层3的厚度方向和绝缘层4的厚 度方向均与朝向半导体基底1的方向一致。示例性的，主栅5延伸的深度可以是钝化层3厚度的0％、10％、15％、30％、50％、80％或90％等。
上述半导体基底1、发射极层2、钝化层3和绝缘层4的相关信息可以参考第一方面的描述，在此不再赘述。进一步地，上述第一方向和第二方向，二者可以为平行于半导体基底1表面、且互不相同的任意两个方向。优选的，参见图3，上述第一方向A和第二方向B正交。
本申请实施例提供的太阳能电池中，由于主栅5形成在绝缘层4上，且主栅5向发射极层2方向延伸，主栅5延伸的深度不超过钝化层3厚度的90％，且超过绝缘层厚度的20％。此时，延伸后的部分主栅5(即主栅的部分区域)可能仅位于绝缘层4内；也可能同时位于绝缘层4和钝化层3内，但不超过钝化层3厚度的90％。
当延伸后的部分主栅5仅位于绝缘层4内时，主栅5并未破坏钝化层3，保证了钝化层3的钝化效果。基于此，可以提高开路电压，以减小或避免对光电转换效率的影响。
当延伸后的部分主栅5同时位于绝缘层4和钝化层3内，但不超过钝化层3厚度的90％时，相比于现有技术中主栅5穿过钝化层3与硅基底连接的情况，减小了主栅5对钝化层3的破坏程度，确保了钝化层3的钝化效果。基于此，可以提高开路电压，进而减小对光电转换效率的影响。进一步地，上述主栅5同时与绝缘层4和钝化层3连接，此时可以保证主栅5的力学性能，提高主栅5的抗拉特性。基于此，可以降低或消除主栅5从太阳能电池中脱离的概率，以确保太阳能电池的质量和性能。
作为一种可能的实现方式，参见图2，上述主栅5延伸进钝化层3内的深度，与钝化层3的厚度的比值大于或等于20％。示例性的，比值可以是20％、30％、35％、46％、50％等。此时，主栅5同时与绝缘层4和钝化层3连接，此时可以保证主栅5的力学性能，提高主栅5的抗拉特性，以降低或消除主栅5从太阳能电池中脱离的概率，进而确保太阳能电池的质量和性能。
结合前文描述，当主栅5延伸进钝化层3后，主栅5延伸进钝化层3内的 深度，与钝化层3的厚度的比值大于或等于20％，且小于或等于90％。
作为一种可能的实现方式，上述主栅延伸进钝化层内的深度为0。即主栅仅位于绝缘层，具体的，主栅仅位于绝缘层内部，或者，主栅位于绝缘层和钝化层的交界处，或者，主栅仅位于绝缘层的表面。此时，可以避免主栅破坏钝化层，以保证钝化层的钝化效果。基于此，可以提高开路电压，避免对光电转换效率的影响。
作为一种可能的实现方式，上述钝化层的厚度大于或等于5nm，且小于或等于20nm时，主栅延伸进钝化层内的深度大于或等于1nm，且小于或等于18nm。例如，主栅延伸进钝化层内的深度可以是1nm、5nm、9nm、13nm、15nm或18nm。
由于深度大于或等于1nm，此时可以确保主栅同时与绝缘层和钝化层连接。基于此，可以保证主栅的力学性能，提高主栅的抗拉特性，以降低或消除主栅从太阳能电池中脱离的概率，进而确保太阳能电池的质量和性能。进一步地，由于深度小于或等于18nm，此时可以减小主栅对钝化层的破坏程度，确保钝化层的钝化效果，以提高开路电压，减小对光电转换效率的影响。
作为一种可能的实现方式，上述发射极层包括重掺杂区和浅掺杂区。细栅与重掺杂区连接，并形成合金区域。合金区域延伸进发射极层内的深度小于发射极层的发射极的结深，深度方向和发射极的结深方向均与朝向半导体基底的方向一致。
在一种可选方式中，上述发射极的结深大于或等于300纳米，且小于或等于1200纳米时，合金区域延伸进发射极内的深度大于或等于50纳米，且小于或等于1000纳米。例如，合金区域延伸进发射极内的深度可以是50纳米、80纳米、100纳米、260纳米、390纳米、550纳米或1000纳米等。由于深度大于或等于50纳米，此时可以使细栅与半导体基底形成合金，以形成较好的欧姆接触。
优选的，发射极的结深大于或等于300纳米，且小于或等于1200纳米时，合金区域延伸进发射极内的深度大于或等于50纳米，且小于或等于100纳米。
作为一种可能的实现方式，上述绝缘层的厚度大于或等于40纳米，且小于 或等于100纳米。例如，绝缘层的厚度可以是40纳米、50纳米、60纳米、70纳米、80纳米、90纳米或100纳米等。
作为一种可能的实现方式，参见图3，每一主栅5均包括：主栅连接线50和焊盘51。多个焊盘51沿第一方向间隔设置于主栅连接线50，焊盘51的宽度大于主栅连接线50的宽度，焊盘51的宽度方向和主栅连接线50的宽度方向均与第二方向一致。
在主栅连接线50数量相同的情况下，相比于主栅连接线50的宽度等于焊盘51的宽度的情况，可以在确保主栅连接线50收集电流能力满足实际需要的同时，减少制作主栅连接线50的原料用量，节省原料成本。同时，还可以减少主栅连接线50对半导体基底1的遮挡，增加半导体基底1的受光面积，提高太阳能电池的光电转换效率。进一步地，在后期制作电池组件时，焊带需要与焊盘51连接。此时相比于主栅连接线50的宽度等于焊盘51的宽度的情况，焊带更易与焊盘51连接，降低了制作难度，提高了制作效率。应理解，上述主栅连接线50和焊盘51的具体结构，制作材质等均可以参考现有技术，在此不做具体限定。
在一种可选方式中，参见图3，上述主栅5的数量大于或等于8，且小于或等于25。例如，主栅5的数量可以是8、10、12、15、18、20、22或25等。
和/或，主栅连接线50的宽度大于或等于35微米，且小于或等于60微米。例如，主栅连接线50的宽度可以是35微米、40微米、45微米、52微米、55微米或60微米等。焊盘51的宽度大于或等于0.6毫米，且小于或等于1.3毫米。例如，焊盘51的宽度可以是0.6毫米、0.8毫米、1.0毫米、1.16毫米、1.23毫米或1.3毫米等。
通过控制主栅5的数量、主栅连接线的宽度和焊盘的宽度，可以控制主栅5对半导体基底1的遮挡面积。此时，可以提高注入半导体基底1的光线量，增加半导体基底1的受光面积，以提高太阳能电池的电池效率。
作为一种可能的实现方式，参见图3，上述细栅6的数量大于或等于100，且小于或等于200。例如，细栅6的数量可以是100、120、150、180、195或200 等。细栅6的宽度大于或等于20微米，且小于或等于45微米，细栅6的宽度方向与第一方向一致。例如，细栅6的宽度可以是20微米、26微米、30微米、36微米、40微米或45微米等。此时，可以提高细栅6对电流的收集能力，以提高太阳能电池的电池效率。
第三方面，本申请实施例还提供了一种电池组件。该电池组件包括多个焊带和多个间隔排布的如上述技术方案所述的太阳能电池，焊带与主栅对应连接。
本申请实施例提供的电池组件的有益效果与上述技术方案所述太阳能电池的有益效果相同，此处不做赘述。
作为一种可能的实现方式，上述主栅包括主栅连接线和焊盘时，焊带沿第一方向设置于焊盘，且覆盖主栅连接线。焊带的最大宽度小于或等于焊盘的宽度，焊带的宽度方向和焊盘的宽度方向均与第二方向一致。此时，可以减少焊带对半导体基底的遮挡，增加半导体基底的受光面积，提高太阳能电池的光电转换效率。
在一种可选方式中，上述焊带的宽度小于或等于主栅连接线的宽度，焊带的宽度方向和主栅连接线的宽度方向均与第二方向一致。此时，可以减少焊带对半导体基底的遮挡，增加半导体基底的受光面积，提高太阳能电池的光电转换效率。
在一种可选方式中，上述焊带的宽度与主栅连接线的宽度的比值，大于或等于50％且小于或等于90％。例如，比值可以是50％、60％、65％、70％、80％或90％等。
由于焊带包括金属材质的核心层和位于核心层外表面的焊料层。在实际焊接焊带和焊盘的过程中，焊料层受热融化具有一定的流动性。由于上述比值大于或等于50％且小于或等于90％，流动的焊料可以分布在焊带和主栅连接线的界面处，给予其充分的流动空间。此时，可以避免焊料流动到半导体基底上，以避免焊料污染、遮挡半导体基底，进而确保太阳能电池的质量和性能。
在本申请实施例中，焊带的数量和主栅连接线的数量一致。
在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此， 任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (20)

  1. 一种太阳能电池的制作方法，其特征在于，包括：
    提供一半导体基底；
    在所述半导体基底的一面形成发射极层；所述半导体基底和所述发射极层的导电类型相反；
    在所述发射极层上形成钝化层；
    在所述钝化层上形成绝缘层；
    在所述绝缘层上形成主栅；所述主栅沿第一方向延伸，且沿第二方向间隔分布；所述第一方向不同于所述第二方向；
    在所述绝缘层上形成细栅；所述细栅沿第二方向延伸，且沿第一方向间隔分布；每条所述主栅与多条所述细栅相交；所述细栅穿过所述钝化层和所述绝缘层，并与所述发射极层连接；
    其中，所述主栅向所述发射极层方向延伸，所述主栅延伸的深度不超过所述钝化层厚度的90％，且超过所述绝缘层厚度的20％；深度方向、所述钝化层的厚度方向和所述绝缘层的厚度方向均与朝向所述半导体基底的方向一致。
  2. 根据权利要求1所述的太阳能电池的制作方法，其特征在于，
    所述主栅延伸进所述钝化层内的深度，与所述钝化层的厚度的比值大于或等于20％；或，
    所述主栅延伸进所述钝化层内的深度为0。
  3. 根据权利要求1所述的太阳能电池的制作方法，其特征在于，所述钝化层的厚度大于或等于5nm，且小于或等于20nm时，所述主栅延伸进所述钝化层内的深度大于或等于1nm，且小于或等于18nm。
  4. 根据权利要求1所述的太阳能电池的制作方法，其特征在于，所述主栅包括：主栅连接线和焊盘；
    多个所述焊盘沿所述第一方向间隔设置于所述主栅连接线；
    所述焊盘的宽度大于所述主栅连接线的宽度，所述焊盘的宽度方向和所述主栅连接线的宽度方向均与所述第二方向一致。
  5. 根据权利要求1所述的太阳能电池的制作方法，其特征在于，
    在所述绝缘层上形成主栅包括：
    在所述绝缘层上印刷主栅原料，以形成初始主栅；
    处理所述初始主栅，以形成所述主栅；
    所述主栅的宽度与所述初始主栅的宽度的比值大于1，且小于或等于1.1；所述主栅的宽度方向和所述初始主栅的宽度方向均与所述第二方向一致。
  6. 根据权利要求5所述的太阳能电池的制作方法，其特征在于，
    在所述绝缘层上形成细栅包括：
    在所述绝缘层上印刷细栅原料，以形成初始细栅；
    处理所述初始细栅，以形成所述细栅；
    所述细栅的宽度与所述初始细栅的宽度的比值大于1，且小于或等于1.2；所述细栅的宽度方向和所述初始细栅的宽度方向均与所述第一方向一致。
  7. 根据权利要求6所述的太阳能电池的制作方法，其特征在于，所述主栅原料中的金属固含量小于，所述细栅原料中的金属固含量。
  8. 一种太阳能电池，其特征在于，包括：
    半导体基底；
    发射极层，位于所述半导体基底的一面；所述半导体基底和所述发射极层的导电类型相反；
    钝化层，位于所述发射极层上；
    绝缘层，位于所述钝化层上；
    主栅，位于所述绝缘层上；所述主栅沿第一方向延伸，且沿第二方向间隔分布；所述第一方向不同于所述第二方向；
    细栅，位于所述绝缘层上；所述细栅沿第二方向延伸，且沿第一方向间隔分布；每条所述主栅与多条所述细栅相交；所述细栅穿过所述钝化层和所述绝缘层，并与所述发射极层连接；
    其中，所述主栅向所述发射极层方向延伸，所述主栅延伸的深度不超过所述钝化层厚度的90％，且超过所述绝缘层厚度的20％；深度方向、所述钝化层的 厚度方向和所述绝缘层的厚度方向均与朝向所述半导体基底的方向一致。
  9. 根据权利要求8所述的太阳能电池，其特征在于，所述发射极层位于所述太阳能电池的背光面。
  10. 根据权利要求8所述的太阳能电池，其特征在于，所述发射极层通过在所述半导体基底的原有结构中进行掺杂来形成，或者在所述半导体基底的表面通过沉积工艺来形成。
  11. 根据权利要求8所述的太阳能电池，其特征在于，
    所述主栅延伸进所述钝化层内的深度，与所述钝化层的厚度的比值大于或等于20％；或，
    所述主栅延伸进所述钝化层内的深度为0。
  12. 根据权利要求8所述的太阳能电池，其特征在于，所述钝化层的厚度大于或等于5nm，且小于或等于20nm时，所述主栅延伸进所述钝化层内的深度大于或等于1nm，且小于或等于18nm。
  13. 根据权利要求8所述的太阳能电池，其特征在于，
    所述绝缘层的厚度大于或等于40纳米，且小于或等于100纳米。
  14. 根据权利要求8所述的太阳能电池，其特征在于，所述主栅包括：主栅连接线和焊盘；
    多个所述焊盘沿所述第一方向间隔设置于所述主栅连接线；
    所述焊盘的宽度大于所述主栅连接线的宽度，所述焊盘的宽度方向和所述主栅连接线的宽度方向均与所述第二方向一致。
  15. 根据权利要求14所述的太阳能电池，其特征在于，
    所述主栅的数量大于或等于8，且小于或等于25；和/或，
    所述主栅连接线的宽度大于或等于35微米，且小于或等于60微米；所述焊盘的宽度大于或等于0.6毫米，且小于或等于1.3毫米。
  16. 根据权利要求8或14或15所述的太阳能电池，其特征在于，
    所述细栅的数量大于或等于100，且小于或等于200；
    所述细栅的宽度大于或等于20微米，且小于或等于45微米；所述细栅的 宽度方向与所述第一方向一致。
  17. 一种电池组件，其特征在于，包括多个焊带和多个间隔排布的如权利要求8至16任一项所述的太阳能电池；
    所述焊带与所述主栅对应连接。
  18. 根据权利要求17所述的电池组件，其特征在于，所述主栅包括主栅连接线和焊盘时，所述焊带沿所述第一方向设置于所述焊盘，且覆盖所述主栅连接线；所述焊带的最大宽度小于或等于所述焊盘的宽度；所述焊带的宽度方向和所述焊盘的宽度方向均与所述第二方向一致。
  19. 根据权利要求18所述的电池组件，其特征在于，所述焊带的宽度小于或等于所述主栅连接线的宽度；所述焊带的宽度方向和所述主栅连接线的宽度方向均与所述第二方向一致。
  20. 根据权利要求18或19所述的电池组件，其特征在于，所述焊带的宽度与所述主栅连接线的宽度的比值，大于或等于50％且小于或等于90％。
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