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Die Erfindung bezieht sich auf ein Flip-Flop-Speicherzellenelement mit zwei auf einem gemeinsamen
Substrat befindlichen, integrierten Mehremittertransistoren, die je zwei Emitter, u. zw. einen Adressen- und einen
Informationsemitter und eine Basis- und eine Kollektorzone mit zugeordneten Kontakten umfassen.
Die bekannten Flip-Flop-Speicherzellenelemente auf der Grundlage eines Mehremittertransistors enthalten einen Adressenemitter und einen Informationsemitter, ein Basisgebiet und ein Kollektorgebiet mit stromgebendem Kontakt. Zwei solche Elemente gestatten es, eine Flip-Flop-Speicherzelle mit direkten
Kopplungen aufzubauen. Solche Speicherzellen sind bevorzugt, da es wegen der einfachen Konstruktion möglich ist eine hohe Anordnungsdichte derselben auf dem Kristall der integrierten Halbleiterschaltung zu erhalten.
Der Informationsemitter des Flip-Flop-Speicherzellenelementes wird für Eingabe und Ausgabe der
Stelleninformation aus der Zelle und die Adressenemitter werden für den Speicherzellenzugriff benutzt. Ein derartiges Speicherzellenelement ist aus der Schweizer Patentschrift Nr. 486778 (IBM) bekannt und weist beträchtliche Nachteile auf.
Im Sättigungszustand, wo der Informationsemitter unter einem höheren Potential als der Adressenemitter liegt, fliesst dem Informationsemitter ein Fremdinversionsverstärkungsstrom ab, der den Lesestrom von den an die gemeinsame Informationsschiene angeschlossenen Zellen, die zugegriffen werden, verringert. Somit schränken die Fremdströme die Zahl der an die gemeinsame Informationsschiene anschliessbaren Flip-Flop-Zellen ein.
Die Massnahmen, die gewöhnlich zur Senkung des Fremdverstärkungsstromes getroffen werden (Goldlegierung, besondere Gestaltung der Basis mit gezogenem Ansatz) führen zu folgenden unerwünschten
Ergebnissen. Die Goldlegierung macht den Herstellungsprozess der integrierten Schaltung komplizierter und teuerer ; die besondere Gestaltung der Basis erhöht den Platzbedarf für den Transistor in der Schaltung und steigert die Restspannung zwischen dem Kollektor und dem Emitter des Transistors, wodurch die Störfestigkeit der Speicherzelle gesenkt wird.
Zweck der Erfindung ist es, die erwähnten Mängel zu beseitigen.
Der Erfindung liegt die Aufgabe zugrunde ein Flip-Flop-Speicherzellenelement mit zwei
Mehremittertransistoren zu schaffen, das über geringen Störstrom des Informationsemitters, verminderte
Kollektor-Emitter-Restspannung und geringe Abmessungen verfügt.
Die Aufgabe wird erfindungsgemäss dadurch gelöst, dass jeweils der Informationsemitter zwischen dem
Adressenemitter und dem Kollektorkontakt angeordnet ist und der Abstand zwischen Informationsemitter und Adressenemitter kleiner als der Abstand zwischen Informationsemitter und Kollektorkontakt bemessen ist und dass jeweils die Kollektorkontakte und die Adressenemitter beider Transistoren miteinander und je eine Basis mit einem weiteren Kollektorkontakt (Signalkollektorkontakt) des jeweils andern Transistors elektrisch leitend verbunden sind.
Das erfindungsgemässe Speicherzellenelement gestattet es, den Fremdinversionsverstärkungsstrom in dem Informationsemitter um 2 bis 3 Grössenordnungen gegenüber den bekannten Ausführungen herabzusetzen. Im allgemeinen Falle gestattet dies den Lesestrom der gewählten Zelle wegen des Ausbleibens von Fremdströmen zu vermindern und die Leistungsaufnahme der Speicherzellen zu reduzieren.
Bei dem erfmdungsgemässen Speicherzellenelement ist keine besondere Gestaltung der Basis erforderlich, wobei der Widerstand des Kollektorkörpers (Epitaxialschicht) gleichzeitig als Kollektorbelastungswiderstand, der den Betriebszustand der Transistorstruktur bestimmt, benutzt werden kann. Dies alles gestattet den Platzbedarf für die Speicherzelle auf dem Kristall der integrierten Halbleiterschaltung um das 1, 5- bis 2fache zu verringern.
Bei dem erfindungsgemässen Flip-Flop-Speicherzellenelement ist keine"vergrabene"n-leitende Schicht nötig, wodurch die Herstellungstechnologie der integrierten Speicherschaltung vereinfacht wird. Die niedrige Restspannung am Kollektor des eingeschalteten gesättigten Transistors wird durch einen zusätzlichen Kollektorsignalanschluss im Feldbereich mit kleinstem Potential gesichert und ist nicht von dem spezifischen Widerstand der Epitaxialschicht abhängig.
Nachstehend wird die Erfindung an einem Ausführungsbeispiel mit Bezug auf die Zeichnungen erläutert. Es zeigen Fig. 1 die Draufsicht eines Flip-Flop-Speicherzellenelementes aus zwei Mehremittertransistoren und Fig. 2 den Schnitt II-II gemäss Fig. l.
Wie aus Fig. 1 und 2 hervorgeht, besteht die Flip-Flop-Speicherzelle aus zwei identischen Mehremittertransistoren--l und 2--auf dem Träger--3--aus p-leitendem Silizium mit aufgetragener n-leitender Epitaxialschicht--4--, die voneinander durch die p-leitende Diffusionsschicht--5--getrennt
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vom Kontakt--10--der Basis--8--angeordnet.
Der Mehremittertransistor--2--enthält in seiner Basiszone--9--einen ohmschen Kontakt--14--, einen Adressenemitter--15-- (n+-leitendes Gebiet) und einen Informationsemitter--16-- (n+-leitendes Gebiet).
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Ein Kollektorkontakt --17-- des Mehremittertransistors --2-- ist in der Epitaxialschicht --4-seitlich des Kontaktes-14-in der Basiszone-9-untergebracht.
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--10-- des- des Mehremittertransistors-2-mit dem Kollektorkontakt --13-- des Mehremittertransistors - l-verbunden. Die elektrische Verbindung erfolgt mit Hilfe von aufgedampften metallischen Bahnen. Die Speisespannung wird den stromgebenden Kollektorkontakten--6 und 7-- beider Mehremittertransistoren --1 und 2-- zugeführt. Die Ein- und Ausgabe der Information erfolgt durch elektrische Signale, die über
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Informationsemittern-12Informationsschiene--20--, welche die Adressenemitter--11 und 15-- der Mehremittertransistoren --1 und 2--vereinigt.
Zur einfacheren Darstellung und Erleichterung der Funktionsbeschreibung des Speicherzellenelementes ist hier ein Ausführungsbeispiel mit zwei Mehremittertransistoren angeführt, die je einen Adressenemitter haben. Im allgemeinen Falle kann die Zahl der Adressenemitter entsprechend der Zellenzugriffsart erhöht werden.
Nun soll der Zustand des Speicherzellenelementes betrachtet werden, bei dem zu dieser nicht zugegriffen wird, d. h. das Potential der Informationsschiene--20--, die die Adressenemitter--11 und 15--vereinigt, unter den an den Informationsemittern--12 und 16--liegenden Potentialen liegt. Der Eindeutigkeit halber soll angenommen werden, dass in Durchlassrichtung der Emitter-Basis-übergang des Adressenemitters-l l--
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- bis zum Kollektorkontakt--17--wird so gewählt, dass die dem Kontakt --7-- zugeführte Speisespannung einen Basisstrom im Mehremittertransistor--l--erzeugt, der dazu ausreicht, diesen Transistor in den Sättigungszustand zu bringen.
Hiebei hält die niedrige Restspannung am Kollektorkontakt--13--den Mehremittertransistor--2--in ausgeschaltetem Zustand. Auf diese Weise wird einer der stabilen Zustände des Flip-Flop-Speicherzellenelementes gesichert.
Der Kollektorstrom des Mehremittertransistors --1-- erzeugt beim Fliessen in der Epitaxialschicht --4-- des Kollektorbereiches vom Kontakt --6-- zum Kollektor-Basis-Übergang unter dem Adressenemitter - einen Spannungsabfall in dem hochohmigen Kollektorkörper entlang dem Kollektor-Basis-Übergang unter dem Informationsemitter--12--, der zum Sperren des Kollektor-Basis-überganges an diesem Abschnitt ausreicht. Dadurch wird eine Trägerinjektion vom Kollektor-Basis-Übergang unter dem Informationsemitter --12-- vermieden und folglich der Fremdstrom des Informationsemitters-12-wegen der Senkung der Inversionsverstärkung der Transistorstruktur Kollektor-Basis-Informationsemitter stark herabgesetzt.
Vorstehend ist einer der zwei möglichen Zustände des Flip-Flop-Speicherzellenelementes beschrieben, bei dem in Durchlassrichtung der pn-übergang des Adressenemitters--11--liegt, wobei sich die Transistorstruktur des Mehremittertransistors --2-- in ausgeschaltetem Zustand befindet. Der zweite Zustand des Flip-Flop-Speicherzellenelementes wird analog realisiert, wobei der pn-übergang des Adressenemitters-15-in Durchlassrichtung liegt und die Transistorstruktur des Mehremittertransistors--l-ausgeschaltet ist.
Es ist zu betonen, dass eine steile Senkung des Fremdstromes durch entsprechende Wahl der Entfernung zwischen den Emittern--11 und 12,15 und 16--, des spezifischen Widerstandes und der Dicke der Epitaxialschicht--4--bei vorgegebener Höhe des Kollektorstromes erreicht wird. Praktisch ist dies realisierbar bei minimalen Abständen zwischen den Emittern-11 und 12,15 und 16-und zwischen dem Rand der
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Wie aus der Beschreibung ersichtlich, benötigt man bei der Halbleiterstruktur keine"vergrabene n-Schicht", die gewöhnlich in die Transistorstrukturen zur Verringerung der Restspannung zwischen dem Emitter und dem Kollektor des eingeschalteten Transistors eingeführt wird. Bei der gegebenen Konstruktion bestimmt auch der vorhandene hochohmige Abschnitt des Kollektorkörpers unter der Basis, der an der Sicherung des elektrischen Betriebszustandes teilnimmt, die Senkung der Inversionsverstärkung. Die niedrige Restspannung wird durch entsprechende Wahl der Ortslage des Kollektorkontaktes bestimmt.
Bei der erfindungsgemässen Konstruktion des Speicherzellenelementes werden keine zusätzlichen Flächen in dem Basisgebiet zur Senkung der Inversionsverstärkung durch entsprechende Formgebung des Basisgebietes benötigt, wie dies bei den bekannten Konstruktionen der Fall ist. Die Senkung der Inversionsverstärkung wird im Kollektorkörper unter dem Basisgebiet durch entsprechende Anordnung der Emittergebiete des Speicherzellenelementes gegenüber dem stromgebenden Kollektorkontakt ohne Vergrösserung des Platzbedarfes für das Element am Halbleiterkristall erreicht.
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The invention relates to a flip-flop memory cell element with two on one common
Integrated multi-emitter transistors located in the substrate, each having two emitters, u. between an address and a
Information emitter and a base and a collector zone with associated contacts comprise.
The known flip-flop memory cell elements based on a multi-emitter transistor contain an address emitter and an information emitter, a base region and a collector region with a current-producing contact. Two such elements allow a flip-flop memory cell with direct
Build couplings. Such memory cells are preferred because, because of the simple construction, it is possible to obtain a high arrangement density of the same on the crystal of the semiconductor integrated circuit.
The information emitter of the flip-flop memory cell element is used for input and output of the
Location information from the cell and the address emitters are used for memory cell access. Such a memory cell element is known from Swiss Patent No. 486778 (IBM) and has considerable disadvantages.
In the saturation state, where the information emitter is below a higher potential than the address emitter, an external inversion amplification current flows from the information emitter, which reduces the read current from the cells connected to the common information bus which are accessed. The external currents thus limit the number of flip-flop cells that can be connected to the common information rail.
The measures that are usually taken to reduce the external amplification current (gold alloy, special design of the base with drawn attachment) lead to the following undesirable
Results. The gold alloy makes the integrated circuit manufacturing process more complicated and expensive; The special design of the base increases the space required for the transistor in the circuit and increases the residual voltage between the collector and the emitter of the transistor, whereby the immunity of the memory cell is reduced.
The purpose of the invention is to eliminate the deficiencies mentioned.
The invention is based on the object of a flip-flop memory cell element with two
To create multi-emitter transistors, which reduced the information emitter via a low interference current
Collector-emitter residual voltage and has small dimensions.
The object is achieved according to the invention in that the information emitter between the
The address emitter and the collector contact are arranged and the distance between the information emitter and the address emitter is smaller than the distance between the information emitter and the collector contact and that the collector contacts and the address emitter of both transistors are connected to each other and each has a base with a further collector contact (signal collector contact) of the other transistor are conductively connected.
The memory cell element according to the invention allows the external inversion gain current in the information emitter to be reduced by 2 to 3 orders of magnitude compared to the known designs. In general, this allows the read current of the selected cell to be reduced due to the absence of extraneous currents and to reduce the power consumption of the memory cells.
In the case of the memory cell element according to the invention, no special design of the base is required, the resistor of the collector body (epitaxial layer) being able to be used at the same time as the collector load resistor which determines the operating state of the transistor structure. All of this allows the space requirement for the memory cell on the crystal of the integrated semiconductor circuit to be reduced by 1.5 to 2 times.
In the case of the flip-flop memory cell element according to the invention, no “buried” n-conductive layer is necessary, as a result of which the production technology of the integrated memory circuit is simplified. The low residual voltage at the collector of the switched-on saturated transistor is secured by an additional collector signal connection in the field area with the lowest potential and is not dependent on the specific resistance of the epitaxial layer.
The invention is explained below using an exemplary embodiment with reference to the drawings. 1 shows the top view of a flip-flop memory cell element made up of two multi-emitter transistors and FIG. 2 shows the section II-II according to FIG.
As can be seen from Fig. 1 and 2, the flip-flop memory cell consists of two identical multi-emitter transistors - 1 and 2 - on the carrier - 3 - made of p-conducting silicon with an applied n-conducting epitaxial layer - 4- -, which are separated from each other by the p-type diffusion layer - 5 -
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from the contact - 10 - the base - 8 - arranged.
The multi-emitter transistor - 2 - contains in its base zone - 9 - an ohmic contact - 14--, an address emitter - 15-- (n + -conducting area) and an information emitter - 16-- (n + -conducting Area).
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A collector contact --17-- of the multi-emitter transistor --2-- is accommodated in the epitaxial layer --4-side of the contact-14-in the base zone-9-.
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--10-- of the multi-emitter transistor-2-connected to the collector contact -13- of the multi-emitter transistor -l-connected. The electrical connection is made with the help of vapor-deposited metallic tracks. The supply voltage is fed to the current-giving collector contacts - 6 and 7 - of both multi-emitter transistors - 1 and 2 -. The information is input and output using electrical signals transmitted via
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Information emitter-12 Information rail - 20 -, which unites the address emitters - 11 and 15 - of the multi-emitter transistors - 1 and 2 -.
In order to simplify the illustration and to facilitate the functional description of the memory cell element, an exemplary embodiment with two multi-emitter transistors, each having an address emitter, is given here. In the general case, the number of address emitters can be increased in accordance with the type of cell access.
Let us now consider the state of the memory cell element in which it is not accessed, i.e. H. the potential of the information rail - 20 - which unites the address emitters - 11 and 15 - is below the potentials on the information emitters - 12 and 16. For the sake of clarity, it should be assumed that the emitter-base junction of the address emitter-l l--
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- up to the collector contact - 17 - is selected in such a way that the supply voltage fed to the contact --7-- generates a base current in the multi-emitter transistor - l - which is sufficient to bring this transistor into the saturation state.
The low residual voltage at the collector contact - 13 - keeps the multi-emitter transistor - 2 - switched off. In this way, one of the stable states of the flip-flop memory cell element is secured.
The collector current of the multi-emitter transistor --1-- generates a voltage drop in the high-resistance collector body along the collector-base when it flows in the epitaxial layer --4-- of the collector area from the contact --6-- to the collector-base junction under the address emitter -Junction under the information emitter - 12 -, which is sufficient to block the collector-base junction on this section. This avoids carrier injection from the collector-base junction under the information emitter -12- and consequently the external current of the information emitter -12- is greatly reduced due to the reduction in the inversion gain of the transistor structure collector-base information emitter.
One of the two possible states of the flip-flop memory cell element is described above, in which the pn junction of the address emitter - 11 - is in the forward direction, the transistor structure of the multi-emitter transistor - 2 - being in the switched-off state. The second state of the flip-flop memory cell element is implemented analogously, the pn junction of the address emitter -15- being in the forward direction and the transistor structure of the multi-emitter transistor -l- being switched off.
It should be emphasized that a steep reduction in the external current can be achieved by selecting the distance between the emitters - 11 and 12, 15 and 16 -, the specific resistance and the thickness of the epitaxial layer - 4 - for a given level of the collector current becomes. In practice, this can be achieved with minimal distances between the emitters - 11 and 12, 15 and 16 - and between the edge of the
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As can be seen from the description, the semiconductor structure does not need a "buried n-layer", which is usually introduced into the transistor structures in order to reduce the residual voltage between the emitter and the collector of the switched-on transistor. In the given construction, the existing high-resistance section of the collector body under the base, which takes part in securing the electrical operating state, also determines the lowering of the inversion gain. The low residual voltage is determined by the appropriate choice of the location of the collector contact.
In the construction of the memory cell element according to the invention, no additional areas are required in the base region to reduce the inversion reinforcement by appropriately shaping the base region, as is the case with the known constructions. The reduction in the inversion gain is achieved in the collector body below the base region by appropriate arrangement of the emitter regions of the memory cell element opposite the current-generating collector contact without increasing the space requirement for the element on the semiconductor crystal.