BE1000154A6 - Unite d'extension de bus a grande vitesse. - Google Patents
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Abstract
Le circuit d'extension de bus de l'invention est au moins une unité remplaçable établissant une interface entre des sous-ensembles intermodulaires et l'unité de controle à microprocesseur du système. Les circuits d'extension de bus sont structurés de telle sorte que les modules des sous-systèmes puissent etre placés dans des zones différentes d'alimentation. En conséquence, un sous-ensemble peut etre débranché sans influencer les autres sous-ensembles raccordés au bus du micro-processeur. En outre, le circuit d'extension de bus convertit la logique Fairchild Advanced Schottky TTL en logique à CMOS à grande vitesse et vice versa, tout en permettant, aux ensembles de portes d'interface de bus situés dans chaque sous-ensemble, d'établir une interface entre la logique des sous-ensembles et le microprocesseur. Grace au circuit d'extension du bus conçu de la sorte, il n'est plus nécessaire de prévoir des options de connexion ou des commutateurs DIP pour le décodage des adresses.
Description
<Desc/Clms Page number 1> Unite d'extension de bus ä grande vitesse. La presente invention concerne la communication entre une unité de contrôle ä micro- EMI1.1 processeur et plusieurs sous-ensembles périphériques, et plus une unité particulièrement,commune en vue de faciliter 1e transfert de données entre l'unité de contrôle ämicroproces- seur et des sous-ensembles périphériques non compatibles. Dans la conception des systemes de communication, 11 est nécessaire qu'un microprocesseur puisse adresser un certain nombre de sous-ensembles indépendantes. A cet effet, des sous-ensembles sont connectes aux. bus de données et d'adresses du microprocesseur. Le microprocesseur peut alors adresser chaque sousensemble individuel en vue de transférer des données entre le microprocesseur et ce sousensemble. Chaque sous-ensemble doit identifier sa propre adresse de telle sorte qu'un seul sousensemble réagisse lorsqu'une adresse particulière est sortie par le microprocesseur. Antérieurement, on a prévu un adressage unique en positionnant des commutateurs de boîti. ers à double rangée de connexions (DIP) ä une valeur unique pour chaque sous-ensemble. Lorsqu'une adresse est sortie par le microprocesseur, la logique du sous-ensemble devrait décoder <Desc/Clms Page number 2> cette adresse et la comparer avec l'adresse des commutateurs DIP pour permettre, au sous-ensemble, de contrôler le gain des bus du microprocesseur. Un seul sous-ensemble devrait comporter des commutateurs positionnés eu chaque adresse. En conséquence. seul le sous-ensemble comportant l'adresse particuliere transmise par le microprocesseur devrait reagir et être valide sur les bus du microprocesseur. Une autre méthode en vue de réaliser cet adressage unique a consisté ä prévoir des options de connexion sur le fond de panier de chaque séquence ou fichier de cartes de cablage de circuits imprimés associées ä un sous-ensemble particulier. I1 conviendrait alors de câbler ces options de connexion à des sources de logique 0 ou de logique 1 correspondant ä une adresse particulière. Lorsque le microprocesseur sort une adresse, il conviendrait alors que chaque sous-ensemble compare cette adresse avec son adresse unique fixée et qu'il reagisse comme décrit ci-dessus. Les options de connexion et les techniques faisant appel ä des commutateurs DIP produisent un bruit électrique qui interrompt le fonctionnement du circuit. En consequence, ces options ne sont pas fiables. En particulier, les commutateurs DIP sont fragiles et susceptibles de subir une rupture. En outre, les architectures de bus de sous-ensemble/microprocesseur dependent spéci- fiquement d'une source d'alimentation commune. Les sous-ensembles doivent pouvoir etre débranchés individuellement sans exercer aucune influence sur la structure des bus du microprocesseur. <Desc/Clms Page number 3> Enfin, des sous-ensembles sont spécifiquement conçus pour être directement compatibles avec les entrees et les sorties de la logique d'un microprocesseur. Les unites de commande de bus de microprocesseur ne compensent pas spécifiquement les différences intervenant dans les niveaux logiques entre des microprocesseurs et leurs sous-ensembles périphériques y associés. Un système à microprocesseur comprend une unité d'extension de bus, qui est raccordée entre une unite de contre ä microprocesseur et un certain nombre de sous-ensembles. L'unité de contr8le ä microprocesseur comprend un microprocesseur. L'unité d'extension de bus comporte un ensemble de portes, qui est raccordé au microprocesseur et qui fonctionne pour convertir plusieurs signaux du microprocesseur d'un premier äun second niveau logique. Cette unité comprend egalement un element d'extension de bus qui est raccorde entre l'ensemble de portes et chacun des différents sous-ensembles. L'element d'exten- sion de bus intervient pour convertir les différents signaux du second au premier niveau logique. Chacun des sous-ensembles comporte un ensemble local de portes que l'on peut raccorder (un à la fois) au microprocesseur. Lorsque le microprocesseur est raccorde au sous-ensemble, des données peuvent etre transferees entre le microprocesseur et le sous-ensemble auquel celuici est raccordé. Chaque sous-ensemble fonctionne en réponse ä des'signaux de sélection en vue de raccorder un sous-ensemble au microprocesseur pour établir une communication. Dans les dessins annexés : <Desc/Clms Page number 4> la figure 1 est un schéma bloc d'un système à microprocesseur ; la figure 2 est un schéma d'un circuit d'extension de bus du type représente en figure 1. En figure 1, le microprocesseur est raccordé à l'ensemble de portes d'interface de bus (BIGA). Cet ensemble de portes d'interface de bus est raccordé ä un élément d'extension de bus associe ä chaque sous-ensemble. On peut prévoir un certain nombre de sous-ensembles allant de 1 ä N. Le microprocesseur doit avoir acces à chaque sous-ensemble (un à la fois). Le microprocesseur et chacun des sous-ensembles sont alimentés par différentes sources, tant et si bien qu'il existe des zones d'alimentation dif- férentes dans l'ensemble du système. Des lors, un système peut être réparé ou mis hors circuit sans qu'aucun effet néfaste soit exercé sur les autres sous-ensembles. L'unité à microprocesseur MPU représentée en traits discontinus en figure 1 est une carte unique à circuit imprimé comportant ä la fois le microprocesseur et l'ensemble de portes d'interface de bus. Le microprocesseur fait appel à une logique à CMOS (= Complementary Metal Oxide Semiconductor = métal-oxyde-semi-conducteur complémentaire) à grande vitesse. L'ensemble BIGA convertit la logique a CMOS à grande vitesse en niveaux lot giques FAST. Pour la logique à CMOS à grande vitesse, la tension. .d'entrée' de logique"l"est à un minimum de 3, 15 volts et la tension d'entrée de logique "O" est à un maximum de 0,9 volt. Pour la logique à CMOS à grande vitesse, les tensions de sortie pour <Desc/Clms Page number 5> la logique "1" est à un minimum de 4,4 volts et la tension de sortie pour une logique"0" est ä un maximum de 0, 1 volt. On peut trouver d'autres details concernant le fonctionnement de circuits à CMOS dans"High Speed CMOS Data Book", copyright 1984. Pour la logique FAST (Fairchild Advanced Schottky TTL), la tension d'entree pour une logique "1" est à un minimum de 2, 0 volts et la tension d'entrée pour une logique "0" est à un maximum de 0,8 volt. Pour la logique FAST, la tension de sortie pour une logique "1" est a un minimum de 2,7 volts et la tension de sortie pour une logique"0"est ä un maximum de 0. 5 volt, On peut trouver d'autres détails concernant le fonctionnement de circuits FAST dans"Fairchild Advanced Schottky TTL Data Book", publié en septembre 1984. Chaque sous-ensemble est constitué d'un certain nombre de cartes de circuits imprimés facilitant la réception et la transmission de données de telecommunications. Chacune des cartes de circuits imprimés contenues dans un sous-ensemble comprend un ensemble de portes d'interface de bus émettant des entrees et des sorties compatibles avec la logique à CMOS. Des que le microprocesseur a adressé un sous-ensemble particulier, chacune des cartes de circuits imprimés de ce sousensemble peut entrer en communication avec le microprocesseur à l'intervention du circuit d'extension de bus. Chaque carte de circuit imprime du sous-ensemble comporte un ensemble BIGA qui contrôle 1'accès de cette carte à circuit imprime au Systeme de bus à microprocesseur. <Desc/Clms Page number 6> Chaque sous-ensemble peut etre débranché et retiré du bus sans influencer les autres sousensembles restant raccordes à ce dernier. De la sorte, l'alimentation peut être repartie en zones dans les différents sous-ensembles de telle sorte que l'intégrité du système puisse être maintenue en dépit de pannes de secteur localisées. La figure 2 illustre un circuit faisant appel aux principes de mise en oeuvre de la présente invention. Les signaux représentés sur le bord de gauche de la figure 2 sont des signaux transmis de ou vers le microprocesseur de l'unite MPU via l'ensemble RIGA. A tous ces signaux, est adjoint le préfixe"R" pour designer cette interface. Les signaux représentés sur le bord de droite de la figure 2 sont transmis ou reçus ä partir d'un sous-ensemble. A ces signaux, est adjoint le préfixe "L" pour désigner cette caractéristique. Le signal de remise ä zéro RRESET est transmis du microprocesseur EMI6.1 la porte ä trois états 1. La porte 1 est raccordée à la porte ä trois états 5. La porte 5 transmet alors le signal PRESET A la logique du sousensemble. Les signaux d'horloge RCKDA et RCKDB sont transmis du microprocesseur a chaque logique de sous-ensemble via les portes à trois états 2 et 3 et via les portes ä trois états 6 et 7, respectivement. Les donnees de trains de bits en série sont transmises, via la sortie RSERDT, la porte A trois états 4. La porte 4 est raccordée à la porte à trois états 8. La porte 8 transmet le signal LSERDT ä la logique du sous-ensemble. Les portes 1 ä 4 peuvent etre des portes "Fairchild Advanced Schottky TTL" (FAST), numéro <Desc/Clms Page number 7> FAST74240. Les portes à trois états 5 à 8 peuvent etre des portes de logique ä CMOS ä grande vitesse (HCMOS), numéro HC74240. EMI7.1 Les signaux d'adressage RZNOX et RZNXO sont transmis du microprocesseur ä la porte NON-ET 9. La porte NON-ET 9 peut comporter un dispositif à logique FAST numéro FAST 7430. Huit bits d'adresse sortent du microprocesseur pour valider jusqu'à 4 sous-ensembles ä decoder. Bien entendu, ce schéma est applicable ä plus de 4 sous-ensembles en prévoyant un plus grand nombre de lignes d'adressage pour le d6codage. Ces 8 sorties sont désignées par RZNXO, RZNX1, RZNX2, RZNX3, RZNOX, RZN1X, RZN2X et RZN3X. La figure 2 illustre un element d'extension de bus comportant une porte NON-ET 9 raccordée aux 2 premières sorties RZNOX et RZNXO. Il conviendrait que les 3 autres sous-systèmes soient raccordés aux sorties correspondantes, ä savoir 1 pour chaque groupe. Par exemple, il conviendrait que la porte NON-ET 9 du soussystème 2 soit raccordée aux sorties RZNX1 et RZN1X, etc. Lorsque les sorties RZNOX et RZNXO sont toutes deux faibles, la porte 9 est validée et elle assure le decodage de ce sous-ensemble particulier, lequel est transmis, via la porte 10, au sous-ensemble via la sortie LZNOO. La porte 10 est également une porte ä trois états CMOS à grande vitesse, qui peut être la porte numéroHC74240. EMI7.2 Les portes 1 à 4 et 5 ä 8 sont des dispositifs ä trois états qui sont constamment validés par leur raccordement électrique à la masse. Toutefois, seul le sous-ensemble qui <Desc/Clms Page number 8> a décodé son adresse particulière, validera son ensemble BIGA pour le raccorder à l'élément d'extension de bus en vue de la réception et de la transmission de données. La porte NI 15 est raccordée à la porte NON-ET 9 et aux portes ä trois 6tats FAST 24 et 25. La porte NI 15 sert ä valider les dispositifs à trois états en vue de transmettre des données en série du sous-ensemble particulier au microprocesseur via les sorties RRETDA et RRETDB. La porte ä trois états 34 est raccordée entre la porte 24 et le sous-ensemble particulier via la sortie LRETDA. De la même manière, la porte ä trois états 35 est raccordée entre la porte 25 et le sous-ensemble particulier via la sortie LRETDB. Les données en serie peuvent etre transmises du sous-ensemble au microprocesseur via ces deux sorties. Quatre interruptions de programme peuvent être transmises de chaque sous-ensemble au microprocesseur. Ces interruptions de programme servent ä signaler, au microprocesseur, que différents équipements de sous-ensembles nécessitent une prise en charge ou un entretien. Les sorties d'interruption LBINTO à LBINT3 sont raccordées entre chaque sous-ensemble particulier et les portes à trois états 30 a 33 respectivement. Les portes ä trois états 30 à 33 sont raccordées à des transistors de commutation NPN 20 à 23 respectivement. Les collecteurs des transistors 20 à 23 sont raccordés au microprocesseur via les sorties RBINTO à RBINT3, respectivement. Les entrées à trois états des portes 30 à 35 sont raccordées chacune ä la masse, validant ainsi en permanence les sorties d'interruption <Desc/Clms Page number 9> et de données en série. Toutefois, seul le soussystème adresse peut réagir ä ces sorties. Pour les portes 30 à 35, on peut recourir aux portes ä trois états à CMOS ä grande vitesse numéro HC74240. Pour les portes 24 et 25, on peut recourir aux portes ä trois états FAST numero FAST 74240. Pour la porte 15, on peut utiliser une porte NI FAST 7402. Bien que 1'on alt illustré et décrit en détail la forme de réalisation préférée de 1'invention, l'homme de métier comprendra que diverses modifications peuvent y être apportées sans se départir de l'esprit de l'invention ou du cadre des revendications ci-après.
Claims (19)
- REVENDICATIONS 1. Systèm à microprocesseur comportant une unité d'extension de bus raccordée entre une unité de controle à microprocesseur et plusieurs sous-ensembles, cette unité d'extension de bus comprenant : l'unite de contrôle précitée à microprocesseur comportant un microprocesseur ; un premier ensemble de portes raccordé à ce microprocesseur et intervenant pour convertir plusieurs signaux de ce microprocesseur d'un premier niveau logique à un second niveau logique ; un Element d'extension de bus raccorde entre le premier ensemble de portes et les diffe- rents sous-ensembles, cet élément d'extension de bus intervenant pour convertir ces différents signaux du microprocesseur du second niveau logique au premier niveau logique ;ces différents sous-ensembles comprenant chacun un second ensemble de portes pouvant être raccordé au microprocesseur (un à la fois) en vue de transférer des données entre le microprocesseur et un des sous-ensembles ; un sélecteur de signaux raccorde entre le premier ensemble de portes et l'element d'extension de bus, cet element sélecteur intervenant pour adresser un des différents sousensembles ; et un sous-ensemble intervenant, en réponse au sélecteur de signaux, pour entre raccordé au microprocesseur.
- 2. Unité d'extension de bus selon la revendication l, cette unite comprenant plusieurs circuits d'extension de bus raccordés chacun entre le premier ensemble de portes et <Desc/Clms Page number 11> un sous-ensemble correspondant.
- 3. Unite d'extension de bus selon la revendication 2, ce circuit d'extension de bus comprenant : un moyen de conversion ä un premier niveau, raccordé entre le premier ensemble de portes et le sous-ensemble correspondant en vue de convertir ces différents signaux du premier au second niveau logique ; un moyen de conversion ä un second niveau, raccorde entre le sous-ensemble correspondant et le premier ensemble de portes en vue de convertir ces différents signaux du second au premier niveau logique ; et un moyen de décodage raccordé au premier ensemble de portes, au sous-ensemble correspondant et au moyen de conversion au second niveau, ce moyen de décodage intervenant en réponse à la mise en service du sélecteur de signaux, pour valider le sous-ensemble correspondant afin de le raccorder au microprocesseur.
- 4. Unité d'extension de bus selon la revendication 3, le moyen de conversion au premier niveau comprenant : un premier moyen de déclenchement raccordé au premier ensemble de portes ; et un deuxième moyen de déclenchement raccordé entre le premier moyen de déclenchement et le sous-ensemble correspondant.
- 5. Unité d'extension de bus selon la revendication 4, le moyen de conversion au second niveau comprenant : un troisieme moyen de déclenchement raccordé au second ensemble de portes du sousensemble correspondant ; <Desc/Clms Page number 12> un quatrième moyen de déclenchement raccordé entre ce troisième moyen de déclenchement et le premier ensemble de portes ; et un moyen de conversion ä un troisième niveau raccordé entre ce troisième moyen de déclenchement et le premier ensemble de portes.
- 6. Unité d'extension de bus selon la revendication 5, le moyen de décodage comprenant : un cinquième moyen de déclenchement raccordé au premier ensemble de portes ; un sixième moyen de déclenchement raccordé entre ce cinquième et ce quatrième moyen de déclenchement ; et un septième moyen de déclenchement raccordé entre ce cinquième et ce sixième moyen de déclenchement et le second ensemble de portes du sous-ensemble correspondant.
- 7. Unité d'extension de bus selon la revendication 6, ce premier moyen de déclenchement comprenant plusieurs portes à trois états "Fairchild Advanced Schottky TTL".
- 8. Unité d'extension de bus selon la revendication 6, ce deuxième moyen de dé- clenchement comprenant plusieurs portes ä CMOS à trois états et à grande vitesse.
- 9. Unité d'extension de bus selon la revendication 6, ce troisième moyen de déclenchement comprenant plusieurs portes ä CMOS ä trois états et à grande vitesse.
- ; 10. Unite d'extension de bus selon la revendication 6, ce quatrième moyen de déclenchement comprenant plusieurs portes ä trois états"FairchildAdvancedSchottkyTTL".
- 11. Unité d'extension de bus selon <Desc/Clms Page number 13> la revendication 6, le moyen de conversion ä un troisième niveau comprenant plusieurs transistors de commutation NPN.
- 12. Unité d'extension de bus selon la revendication 6, le cinquième moyen de delen- chement comprenant au moins une porte NON-ET "Fairchild Advanced Schottky TTL".
- 13. Unite d'extension de bus selon la revendication 6, le sixième moyen de déclenchement comprenant au moins une porte NI "Fair- child Advanced Schottky TTL".
- 14. Unité d'extension de bus selon la revendication 6, le septième moyen de déclenchement comprenant au moins une porte à CMOS à trois états et à grande vitesse.
- 15. Unité d'extension de bus selon la revendication 7, dans laquelle les différentes portes ä trois états "Fairchild Advanced Schottky TTL" comportent chacune un raccordement ä une masse électrique.
- 16. Unité d'extension de bus selon la revendication 8, dans laquelle chacune des portes ä CMOS ä trois états et ä grande vitesse comprend un raccordement à une masse électrique.
- 17. unité d'extension de bus selon la revendication 9, dans laquelle les différentes portes ä CMOS ä trois états et ä grande vitesse comportent un raccordement à une masse électrique.
- 18. Unité d'extension de bus selon la revendication 11, dans laquelle chacun des transistors de commutation NPN comprend un raccordement à une masse électrique.
- 19. Unite d'extension de bus selon la revendication 6, le sélecteur de signaux comprenant plusieurs sorties d'adressage au dépÅart du nu. croprocesseur.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RE | Patent lapsed |
Owner name: GTE COMMUNICATION SYSTEMS CORP. Effective date: 19900930 |