BE773703A - Memoire monolithique a cellules a charge emmagasinee - Google Patents

Memoire monolithique a cellules a charge emmagasinee

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BE773703A
BE773703A BE773703A BE773703A BE773703A BE 773703 A BE773703 A BE 773703A BE 773703 A BE773703 A BE 773703A BE 773703 A BE773703 A BE 773703A BE 773703 A BE773703 A BE 773703A
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emi
semiconductor devices
parasitic capacitance
semiconductor device
write signal
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BE773703A
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W F Beausoleil
I T Ho
T-S Jen
W D Pricer
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Ibm
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  • Engineering & Computer Science (AREA)
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  • Semiconductor Integrated Circuits (AREA)

Description


   <EMI ID=1.1> 

  
minimum la nombre da composants constituant les différentes cellules

  
car cela permet de simplifier la fabrication do ces dernières et de 

  
diminuer la place qu'allés occupent sur le bloc monolithique. Un type

  
da dispositif dont la structure est très simple et qui posséda des caractéristiques stables est un circuit composé d'un transistor PNP et d'un transistor

  
 <EMI ID=2.1>   <EMI ID=3.1> 

  
bilité propre, les données doivent être périodiquement régénérées. Certaines des réalisations_de l'invention nécessitent simplement l'application d'un  unique signal au dispositif d'entrée, lequel signal assure une double -fonction:
faire passer le dispositif d'entrée au niveau haut et charger la capacité parasite.

  
L'un des objets ds la présente invention est donc de fournir une cellule

  
 <EMI ID=4.1> 

  
Un autre objet de l'invention est de fournir une cellule de mémoire

  
à charge emmagasinés pouvant faire l'objet d'opérations d'accès à des vitesses extrêmement élevées. 

  
 <EMI ID=5.1> 

  
lithique avec des densités plus élevées que précédemment et ne provoquant qu'une dissipation minimum ce puissance..

  
Un autre objet de l'invention est de fournir une cellule de mémoire pouvant âtre fabriquée sous une forme monolithique de manière à atteindre une capacité parasite de valeur appropriée sans pour autant affecter le  fonctionnement des circuits monolithiques restants.

  
En conséquence, la présente invention fournit un ensemble de cellules

  
 <EMI ID=6.1> 

  
un premier et un second dispositifs semiconducteurs afin d'emmagasiner

  
un bit de données digitales dans une capacité parasite associée. Les pertes de puissance sont réduites au minimum en interconnectant les cellules selon

  
 <EMI ID=7.1>   <EMI ID=8.1> 

  
lisation d'une ligna de détection .communs à circuit intégré qui est connectée à différentes cellules soit dans une rangea, soit dans uns colonne, ainsi

  
 <EMI ID=9.1> 

  
 <EMI ID=10.1> 

  
parasite associés à cette ligne. Enfin, dans l'une des réalisations préférées, la valeur de la capacité parasite dans la cellule elle-même pour emmagasiner

  
 <EMI ID=11.1> 

  
en tant qu'élément d'emmagasinage et qu'elle fasse partie intégrante ds 

  
 <EMI ID=12.1> 

  
de la surface du bloc da silicium. 

  
D'autres objets, caractéristiques et avantages ds la présente invention  ressortiront mieux de l'exposé qui suit. fait en référence aux dessins 

  
 <EMI ID=13.1> 

  
celle-ci. 

  
 <EMI ID=14.1> 

  
de la figure 2. 

  
 <EMI ID=15.1> 

  
 <EMI ID=16.1> 

  
et 7a représentant des niveaux ds tension typiques respectivement utilisas   <EMI ID=17.1> 

  
couplées à un dispositif d'accès approprié permettent do lire, d'écrira

  
et de régénérer des données digitales dans ledit ensemble. Afin de sélection-

  
 <EMI ID=18.1> 

  
 <EMI ID=19.1> 

  
signaux de décodage sur leurs bornas d'entrée respectives (celles-ci étant

  
 <EMI ID=20.1>   <EMI ID=21.1> 

  
 <EMI ID=22.1> 

  
 <EMI ID=23.1> 

  
 <EMI ID=24.1> 

  
 <EMI ID=25.1> 

  
 <EMI ID=26.1> 

  
des figures 2 et 2a, cette cellule pouvant être directement incorporée   <EMI ID=27.1>  figure 1 ne nécessite qu'una simple modification ne présentant pas de difficulté pour l'homme de l'art.

  
 <EMI ID=28.1> 

  
semiconducteur d'entrés constitué par un transistor PNP 50, dont l'émetteur est connecté par l'intermédiaire de la ligna 52 à la ligna d'écriture 24,

  
 <EMI ID=29.1> 

  
 <EMI ID=30.1> 

  
de la ligne 56. Le collecteur du transistor 50 est connecté à la base du transistor 54 par l'intermédiaire de la ligne 58. Enfin, la base du transistor 50 et la collecteur du transistor 54 sont interconnectés à la ligna

  
 <EMI ID=31.1> 

  
Dans cette réalisation prêtera les données sent emmagasinées dans

  
 <EMI ID=32.1> 

  
 <EMI ID=33.1> 

  
fonctionnement. Par ailleurs on choisit la valeur du gain de courant bêta du transistor PNP 50 de tells sorte qu'elle soit supérieure à 0.01. et

  
 <EMI ID=34.1> 

  
soit con-pris entra 100 et 20.

  
 <EMI ID=35.1>   <EMI ID=36.1> 

  
l'écriture d'un 0 binaire. ' 

  
 <EMI ID=37.1> 

  
 <EMI ID=38.1> 

  
 <EMI ID=39.1> 

  
 <EMI ID=40.1> 

  
54 est non conducteur, et da ce fait la transistor 50 est également non 

  
 <EMI ID=41.1> 

  
 <EMI ID=42.1> 

  
 <EMI ID=43.1> 

  
 <EMI ID=44.1>   <EMI ID=45.1> 

  
 <EMI ID=46.1> 

  
En revancha, lorsqu'un 0 binaire est emmagasine dans la capacité parasita 

  
 <EMI ID=47.1> 

  
volts ost ainsi appliquée par l'intermédiaire du collactaur du transistor 

  
 <EMI ID=48.1> 

  
sur la -figura 2a sous l'indication "lecture 1*.par 1.3 ligna pointillée 

  
 <EMI ID=49.1> 

  
 <EMI ID=50.1> 

  
 <EMI ID=51.1> 

  
 <EMI ID=52.1> 

  
 <EMI ID=53.1> 

  
ET lorsqu'il y a coïncidence des signaux présents sur les lignes 24 et 

  
 <EMI ID=54.1>   <EMI ID=55.1> 

  
La configuration de cette cellule différais colle da la figure 2

  
en ce qua son fonctionnement est bisé sur une action inverse du transistor,

  
 <EMI ID=56.1> 

  
collecteur du transistor 70 fonctionne à la manière d'une jonction baseémetteur afin da décharger rapidement la capacité 76. 

  
Pendant l'écriture d'un 0, il est d'abord nécessaire de faim passer 

  
 <EMI ID=57.1> 

  
 <EMI ID=58.1>   <EMI ID=59.1> 

  
72 reste non conducteur pendant cette opération d'écriture afin de supprimer touts vote de courant continu entre la ligne de données et la ligne de lecture. De même, l'opération de lecture est effectues en appliquant un

  
 <EMI ID=60.1> 

  
72 de façon à engendrée un signal de sortie sur la ligne de détection connectée à son collecteur. Un 1 binaire est représenté par un niveau de tension

  
 <EMI ID=61.1> 

  
La réalisation monolithique spécifique de la cellule de fumoirs de la figura 3 n'est pas décrite ci-après, mais peut être -Facilement obtenue 3'aide de techniques bien connues analogues à celles décrites ci-dessous

  
 <EMI ID=62.1> 

  
 <EMI ID=63.1> 

  
sentée sur la figure 2, sa réalisation monolithique n'est pas identique

  
 <EMI ID=64.1> 

  
séparée sur une couche de dioxyde de silicium peut être utilisée dans la réalisation monolithique de la cellule de la figura 3 afin d'augmenter la capacité du noeud 74 pour qua la capacité 76 ait une valeur suffisante pour emmagasiner les données. 

  
La figure 4 représente une autre version de la cellule de menhirs également constituée par deux transistors NPN. Cette cellule comprend un <EMI ID=65.1> 

  
 <EMI ID=66.1> 

  
 <EMI ID=67.1> 

  
fonction de lecture et d'amplification de la façon précéder,ment décrite. 

  
 <EMI ID=68.1> 

  
noeud 86. Le collecteur du transistor 84 est connecté à une ligne de détection,  <EMI ID=69.1> 

  
 <EMI ID=70.1> 

  
ci est réalisé sous une forma monolithique conformément à des techniques  de fabrication classiques. La valeur de la capacité 87 est en principe 

  
 <EMI ID=71.1> 

  
d'emmagasinage. Toutefois, on peut éventuellement augmenter la valeur de 

  
 <EMI ID=72.1> 

  
ou en utilisant des procédés monolithiques ou das étapes da diffusion séparés. 

  
 <EMI ID=73.1> 

  
 <EMI ID=74.1> 

  
déchargée du fait d'une action classique des transistors* L'opération d'accès 

  
 <EMI ID=75.1> 

  
et est expliquée ci-après à l'aide de la figura 3a. Lorsqu'on écrit un  0 binaire, le transistor d'entrée 80 est rendu conducteur par l'application 

  
 <EMI ID=76.1> 

  
 <EMI ID=77.1> 

  
dans une réalisation monolithique particuliers" Le transistor 84 reste  non conducteur pendant cette opération d'écriture. Pendant l'écriture d'un 

  
 <EMI ID=78.1> 

  
parcs que la ligna de données est maintenant à un niveau bas par rapport 

  
 <EMI ID=79.1> 

  
 <EMI ID=80.1> 

  
 <EMI ID=81.1> 

  
s'effectue de façon analogue à celle précédemment décrite, en ce sens que 

  
 <EMI ID=82.1> 

  
 <EMI ID=83.1>  

  
 <EMI ID=84.1> 

  
 <EMI ID=85.1> 

  
 <EMI ID=86.1> 

  
entre la base et le collecteur du transistor 92, et par conséquent. son

  
 <EMI ID=87.1> 

  
réalisation monolithique de la figura 2.

  
 <EMI ID=88.1> 

  
 <EMI ID=89.1> 

  
 <EMI ID=90.1> 

  
 <EMI ID=91.1> 

  
 <EMI ID=92.1> 

  
 <EMI ID=93.1> 

  
car les niveaux de tension qui sont respectivement appliqués aux collecteurs 

  
 <EMI ID=94.1>   <EMI ID=95.1> 

  
et au collecteur du transistor 112.

  
La -figure 7a rentre que la fonctionnement de cette cellule de mémoire est analogue à celui décrit, à l'exception du fait Que les 

  
 <EMI ID=96.1> 

  
 <EMI ID=97.1> 

  
 <EMI ID=98.1> 

  
 <EMI ID=99.1> 

  
 <EMI ID=100.1> 

  
ligne de détection dans la cas d'un Q est représenté en pointillés, mais

  
 <EMI ID=101.1> 

  
d'un 1,

  
 <EMI ID=102.1>   <EMI ID=103.1> 

  
de façon à former simultanément les régions de type P 126 et 128. On procède

  
 <EMI ID=104.1> 

  
132.

  
 <EMI ID=105.1> 

  
 <EMI ID=106.1> 

  
et de base, afin de créer une jonction base-collecteur 148 avec la région

  
P 128.

  
 <EMI ID=107.1> 

  
 <EMI ID=108.1> 

  
 <EMI ID=109.1> 

  
Une ligne d'écriture 160 et uns ligne de lecture 170 sont ensuite

  
 <EMI ID=110.1>   <EMI ID=111.1> 

  
 <EMI ID=112.1> 

  
 <EMI ID=113.1> 

  
 <EMI ID=114.1> 

  
 <EMI ID=115.1> 

  
de typa P 128 constitue également la base du transistor 144.

  
 <EMI ID=116.1>  <EMI ID=117.1>   <EMI ID=118.1> 

  
ayant une valeur d'environ 4,7 K-ohms.

  
La circuit 30 commande las opérations da lecture et d'écriture, et

  
régénéra les données contenues dansune cellule de mémoire après trio opération

  
de lecture destructive. La ligna 32 peut recevoir une impulsion ds commande ' variant entre 0. 0 volt et +3,8 volts. La ligne 34 peut recevoir una impulsion

  
de commande variant entra +3,0 volts et +1,5-volt.

  
Pendant la lecture destructive d'un 0 et la réécriture d'un 0, le

  
potentiel da la ligna 32 passa à environ +3,8 vclts. Le courant traversa

  
 <EMI ID=119.1> 

  
152 étant non conducteur, la transistor 154 est égaleront non conducteur parcs que sa tension émetteur est à un potentiel relativement éleva par

  
 <EMI ID=120.1> 

  
la ligna 36 ast à *3,0 volts et la ligne de sortie 36 est donc également

  
 <EMI ID=121.1>   <EMI ID=122.1> 

  
la circuit 30 et les décodeurs et Y 10 et' 12 sont utilises pour régénérer

  
 <EMI ID=123.1> 

  
 <EMI ID=124.1> 

  
 <EMI ID=125.1> 

  
de lecture. La circuit 30 est bien entendu commandé par des signaux appro-

  
 <EMI ID=126.1> 

  
Bien que l'on ait décrit dans ce qui précéds et représenté sur les

  
 <EMI ID=127.1> 

  
 <EMI ID=128.1> 

  
l'art peut y apporter toutes modifications de forme ou de détail qu'il

  
 <EMI ID=129.1>

Claims (1)

  1. <EMI ID=130.1>
    <EMI ID=131.1>
    plusieurs cellules de mémoire connectées à un dispositif de sortis pour recevoir les informations digitales emmagasinées,
    <EMI ID=132.1>
    <EMI ID=133.1>
    <EMI ID=134.1>
    sitif de sortie,
    st en ce que:
    <EMI ID=135.1>
    peur emmagasiner un bit d'information. une ligne de détection commune connectée
    <EMI ID=136.1>
    première borne d'entrée connectée au premier dispositif semiconducteur
    pour recevoir un signal d'écriture, la capacité parasite étant chargés
    par le signal d'écriture à un premier état binaire en réponse à l'application d'un signal d'écriture d'un premier niveau de tension, et la capacité étant chargés à un second état binaire en réponse à l'application d'un signal d'écriture d'un second niveau de tension,
    chacun des seconds dispositifs semiconducteurs comprend une électrode
    <EMI ID=137.1>
    aux signaux ds commande de lecture pour décharger la capacité parasite avec laquelle il est associé. le signal de décharge étant amplifié par le gain bêta du second dispositif semiconducteur pour fournir un signal da lecture sur la ligne de détection commune, représentatif d'un premier signal binaire, . '
    les premier et second dispositifs semiconducteurs sont connectés en <EMI ID=138.1>
    trode de commande du second dispositif semiconducteur, et
    les premier et second dispositifs semiconducteurs sont sensibles aux
    <EMI ID=139.1>
    <EMI ID=140.1>
    afin d'éliminer les partes de dissipation de puissance dues au courant
    continu.
    <EMI ID=141.1>
    en ce qu'alla comprend:
    <EMI ID=142.1>
    pour recevoir les informations digitales emmagasinées.
    <EMI ID=143.1>
    des informations digitales dans las cellules de mémoire et pour la lecture
    <EMI ID=144.1>
    tif de sortis, et
    <EMI ID=145.1>
    premiers borne d'entrée connectés au premier dispositif semiconducteur pour recevoir un signal d'écriture, la capacité parasite étant chargée
    <EMI ID=146.1> <EMI ID=147.1> <EMI ID=148.1>
    <EMI ID=149.1>
    <EMI ID=150.1>
    de puissance.
    <EMI ID=151.1>
    <EMI ID=152.1>
    et de collecteur. une partis de la capacité parasite étant constituée par la capacité collecteur-substrat du second dispositif semiconducteur,
    <EMI ID=153.1>
    des seconds dispositifs semiconducteurs pour fournir un signal da sortie.
    la ligne de détection commune est une ligns monolithique diffusée ayant une résistivité relativement faible,
    <EMI ID=154.1> <EMI ID=155.1>
    la première jonct n constitue ure capacité parasita additionnelle
    <EMI ID=156.1>
    une capacité parasite cumulative.
    la capacité parasite cumulative emmagasine le signal d'écriture représentatif d'un premier état binaire, et
    les premiers dispositifs semiconducteurs de chaque cellule de mémoire sent constitues par des transistors -formés sur la substrat.
    <EMI ID=157.1>
    que les seconds dispositifs semiconducteurs de chaque cellule de mémoire
    <EMI ID=158.1>
    que les premiers dispositifs semiconducteurs sont constitués par des transistors
    <EMI ID=159.1>
    du transistor PNP, et en ce que la région de base du transistor FNP est connectés à la région de collecteur du second dispositif semiconducteur
    <EMI ID=160.1> <EMI ID=161.1>
    <EMI ID=162.1>
    la capacité parasite pendant uns opération de lecture.
    <EMI ID=163.1>
    que -
    <EMI ID=164.1>
    <EMI ID=165.1>
    <EMI ID=166.1>
    <EMI ID=167.1> <EMI ID=168.1>
    à conduction unilatôrala,
    <EMI ID=169.1>
BE773703A 1970-11-27 1971-10-08 Memoire monolithique a cellules a charge emmagasinee BE773703A (fr)

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SE383428B (sv) 1976-03-08
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