BE894119A - Matrice reglable a decalage et agencement de plusieurs de ces matrices - Google Patents

Description

  Matrice réglable à décalage et agencement de plusieurs de ces

  
matrices. 

  
La présente invention se rapporte à des circuits de filtrage numérique et plus particulièrement à des cir-  cuits à fonction de pondération pour des filtres numériques.

  
Dans un filtre numérique, des échantillons en séquence dans le temps d'un signal d'entrée numérique sont pondérés en multipliant les échantillons respectifs par des coefficients de pondération. Les échantillons pondérés sont accumulés à une sortie qui présente une caractéristique de réponse souhaitée.

  
Les filtres numériques peuvent être construits en utilisant soit des registres numériques à décalage à prises de*sortie ou des registres numériques à décalage à prises d'entrée. Dans la variété à prise de sortie, les échantillons du signal numérique d'entrée sont décalés en série à travers le registre, qui a un certain nombre de prises de sortie en parallèle . Les signaux présents aux prises de sortie sont pondérés et les signaux pondérés sont alors additionnés pour produire un signal numérique et filtré de sortie. Dans les variétés à prise d'entrée, les échantillons du signal d'entrée numérique sont appliqués en parallèle

  
à des circuits à fonction de pondération. Les échantillons résultants pondérés du signal sont alors appliqués en parallèle aux prises d'entrée respectives du registre à décalage. Les échantillons pondérés sont accumulés tandis que les signaux sont décalés à travers le registre pour produire un signal numérique filtré à la sortie du dernier 

  
 <EMI ID=1.1> 

  
La caractéristique de réponse de chaque filtre est fonction du nombre d'échantillons qui sont accumulés (également ordre du filtre) et des valeurs des coefficients qui pondèrent les échantillons. En conséquence, il est souhaitable de pouvoir contrôler dynamiquement les aléas des coefficients de pondération afin quela caractéristique de réponse et l'ordre du filtre puassent être dynamiquement modifiés afin de répondre, par exemple, à différentes caractéristiques de signaux. Par exemple, il estsouhaitable qu'un filtre de signaux de chrominance dans un téléviseur présen- -  te une bande passante relativement large quand le signal de chrominance est relativement exempt de bruit et présente

  
une bande passante relativement étroite quand le signal de chrominance est contaminé de bruit. 

  
Selon les principes de l'invention, un circuit à fonction de pondération pour un filtre numérique est prévu qui multiplie effectivement un signal numérique par un  coefficient de pondération exprimé comme un multiple d'une puissance inverse de deux. Le circuit à fonction de pondération comprend au moins une matrice à décalage pour décaler les bits du signal numérique vers les positions des bits d'ordre inférieur afin de former un signal de sortie pondéré.

  
Selon un autre aspect de l'invention, le circuit

  
à fonction de pondération comprend des première et seconde matrices à décalage pour décaler les positions des bits

  
du signal numérique appliqué. Les signaux de sortie des matrices sont additionnés pour produire un signal numérique pondéré.

  
Selon les principes d'un autre aspect de l'invention, au moins l'une des matrices est rendue programmable

  
en utilisant des portes de transmission pour contrôler le décalage. Les portes de transmission répondent à des signaux de contrôle ou commande de coefficients pour décaler le signal numérique appliqué d'un nombre souhaité de positions de bit.

  
Dans un mode de réalisation préféré de la présente invention, le décalage séquentiel de une, deux ou quatre positions de bit peut être obtenu sous le contrôle des signaux de contrôle de coefficient . La matrice à décalage peut également pouvoir produire une forme de signal à complément ou sans complément . La matrice peut de plus avoir la possibilité de mettre à zéro le signal appliqué,

  
ce qui peut Être fait quand on souhaite changer l'ordre du filtre. La matrice est appropriée à une fabrication sous forme de circuit intégré en utilisant une matrice de cellules de porte de construction identique pour donner à

  
la fois compacité et facilité de disposition .

  
L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels:
- la figure 1 illustre, sous forme de schéma bloc, un filtre numérique programmable;
- la figure 2 illustre, sous formede schéma bloc, un circuit de fonction de pondération pour un filtre numérique construit selon les principes de l'invention;
- la figure 3 montre, sous forme de schéma bloc, une matrice à décalage programmable construite selon les principes de la présente invention;

   <EMI ID=2.1>  bloc et schématique, respectivement, un registre à décalage de contrôle de coefficient adapté à une utilisation dans le circuit de fonction de pondération de la figure 2;
- la figure 6 illustre, sous forme schématique, la matrice à décalage programmable de la figure 3;
- la figure 7 illustre sous forme schématique, une cellule de la matrice à décalage de la figure 6.

  
En se référant à la figure 1, un filtre numérique pondéré à prise d'entrée est illustré sous forme de schéma bloc. Un signal numérique d'entrée x(n) est appliqué aux entrées de multiplicateurs par des coefficients de pondération 20, 22, 24, 26 et 28. Les multiplicateurs multiplient le signal numérique d'entrée par des fonctions de pondé-

  
 <EMI ID=3.1> 

  
valeurs des fonctions de pondération sont établies par des mots de contrôle ou commandes de coefficients de pondération qui sont stockés cens des verrouillages ou registres à décalage
30, 32, 34, 36 et 38. Les mots de contrôle ou commande de coefficients sont décalés en série dans les verrouillages sur un bus de contrôle de coefficient 77, qui interconnecte les verrouillages.

  
Les signaux pondérés d'entrée produits aux sorties des multiplicateurs 22, 24, 26 et 28 sont appliqués aux entrées d'additionneurs 10, 12, 14 et 16 qui sont séparés par des éléments retardateurs d'une impulsion d'horloge représen-

  
 <EMI ID=4.1> 

  
trée produit à la sortie du multiplicateur 20 est appliqué

  
à l'entrée du premier élément retardateur à la séquence alternée d'éléments retardateurs et d'additionneurs, qui forment un registre à décalage du filtre numérique. Les échantillons pondérés sont accumulés dans les additionneurs tandis que les signaux sont décalés à travers le registre, avec un signal filtré de sortie y(n) apparaissant à la sortie de l'élément retardateur final. L'ordre du filtre est déterminé par le nombre d'éléments retardateurs dans le registre à décalage; lequel est également égal au nombre de prises d'entrée du mode de réalisation de la figure 1. Les cinq entrées pondérées de prises sont séparées par quatre éléments retardateurs et suivis d'un cinquième élément retardateur pour former un filtre de cinquième ordre.

   L'ordre du filtre peut être accru en insérant des circuits supplémentaires de fonction de pondération, des additionneurs supplémentaires et des éléments retardateurs supplémentaires à l'emplacement indiqué par les lignes en pointillé afin de produire un filtre ayant une caractéristique de réponse différente. 

  
La caractéristique du filtre peut également être

  
 <EMI ID=5.1> 

  
cient dans les verrouillages 30-38. Les nouveaux mots de contrôle de coefficient établiront des valeurs différentes

  
 <EMI ID=6.1> 

  
gnaux d'entrée à être différemment pondérés pour la production d'une caractéristique de réponse différente du filtre.

  
L'ordre du filtre peut également être modifié par  les mots de contrôle de coefficient . Par exemple, les mots de contrôle de coefficient peuvent être décalés dans les verrouillages 30 et 38, forçant les onctions de pondé-

  
 <EMI ID=7.1> 

  
ra les multiplicateurs 20 et 28 à produire des signaux de sortie d'une valeur de zéro. Le filtre de la figure 1

  
sera alors un filtre de troisième ordre, avec des signaux pondérés non nuls appliqués aux additionneurs 10, 12 et 14. Le signal de sortie du filtre de troisième ordre est produit à la sortie de l'additionneur 14 et est retardé de deux cycles d'horloge par les éléments retardateurs qui suivent.

  
L'utilisation de multiplicateurs à coefficient dans un filtre numérique n'est généralement pas souhaitable du fait de leur complexité et de leur vitesse lente. la figure 2 montre un agencement d'un circuit de fonction de pondération, construit selon les principes de l'invention, qui remplace les paires verrouillage-multiplicateur de la figure Sur la figure 2, les verrouillages des mots de contrôle

  
de coefficient comprennent des registres à décalage semidynamiques couplés en série 72 et 74. La multiplication

  
est accomplie par une technique de décalage et d'addition

  
 <EMI ID=8.1> 

  
Le signal d'entrée x(n) est appliqué aux entrées des matrices à décalage, qui peuvent décaler les positions des bitsdu signal appliqué vers la droite (c'est-à-dire les positions des bits d'ordre inférieur) sous le contrôle des mots de contrôle de coefficient . Chaque matrice à décalage peut également laisser le signal appliqué sans décalage, auquel cas le signal appliqué est pondéré d'une valeur de

  
1. Si le signal d'entrée est décalé vers la droite de la position d'un bit, il est pondéré d'un demi. Deux décalages produisent des signaux pondérés de un quart et ainsi de suite. Les signaux décalés produits par les matrices à décalage

  
sont combinés dans l'additionneur 70, qui produit un signal d'entrée bien pondéré pour une prise d'entrée du filtre.

  
Par exemple, on suppose que lanatrice à décalage

  
76 décale le signal d'entrée x(n) vers la droite de trois positions de bit , ce qui produit (1/8)x(n). On suppose également que la matrice 78 décale le signal d'entrée x(n) vers la droite de quatre positions de bit , ce qui produit
(1/16)x(n). L'additionneur 70 ajoutera ces deux signaux pondérés pour produire un signal de sortie de (3/16)x(n). Ainsi, . le circuit de fonction de pondération de la figure 2 produit un signal x(n) qui est pondéré d'un terme qui est la somme

  
de multiples de puissances inverses de deux.

  
Sur la figure 3, l'une des matrices à décalage de.

  
la figure 2 est illustrée en plus de détails sous forme de schéma bloc. La matrice de la figure 3 reçoit des signaux <EMI ID=9.1> 

  
compléments, qui sont des bits des mots de contrôle de coefficient stockés dans leregistre à décalage semi-dynamique approprié 72 ou 74. Un signal d'entrée x(n) de huit bits, dans cet exemple, est appliqué à l'entrée d'une section d'inversion 80 de la matrice à décalage. La section d'inversion 80 inversera le signal x(n) ou le laissera passer sans inversion, selon les valeurs des signaux complémentaires de contrôle de commande INVERSION et

  
 <EMI ID=10.1>  est produit par la section de pondération de un demi et il est appliqué à une section de pondération de un quart 84. Dans cette section, le signal peut être encore pondéré de un quart ou passer sans être pondéré, selon la valeur des

  
 <EMI ID=11.1> 

  
à onze bits produits par la section de pondération 84 sont appliqués à une section de pondération de un seizième 86, qui Tact pondérer le signal d'un autre facteur de un seizième ou le laisser passer sans être pondéré selon l'ajustement des signaux complémentaires de commande C4 et -C4. Le signal pondéré est alors appliqué à une section de mise à zéro et tampon 88, qui reçoit un signal de commande d'une porte

  
ET 87. Quand les signaux de commande C1 C2 et C4 appliqués à la porte ET 87 sont tous vrais, la section 88 produit un signal de sortie de valeur zéro. Autrement, le signal pondéré x(n) n'est que tamponné par la section 88 et appliqué à l'additionneur 70 de la figure 3.

  
La matrice à décalage de la figure 3 peut être contrôlée pour pondérer le signal x(n) par des facteurs de UN 1/2, 1/4, 1/8, 1/16, 1/32 ou 1/64 selon les valeurs des signaux de commande. Le signal pondéré peut alors être inversé (-complément à un ) ou peut passer sans être inversé quand les valeurs des signaux de commande INVERSION et INVERSION. Par exemple, si deux signaux pondérés doivent être suustraits, alors il faut d'abord prendre le complément à deux du signal à soustraire de l'autre. L'opération de prise du complément à deux produit un signal dont la valeur est le négatif de la valeur du signal d'entrée.

  
Pour prendre le complément à deux d'un signal binaire, les

  
 <EMI ID=12.1> 

  
en chiffre binaire est ajouté au résultat. Si il faut

  
prendre le complément à deux de signaux pondérés, le signal ;

  
de commande INVERSION peut également être appliqué à la position du bit le moins important (retenue) de l'additionneur 70 pour compléter le processus de prise du complément  <EMI ID=13.1> 

  
La figure 4 montre un registre à décalage à quatre étages adapté à une utilisation pour l'un des registres semi-dynamiques à décalage 72 ou 74 delà figure 2. Le bus de contrôle de coefficient 77 applique l'information de mot

  
de contrôle de coefficient à l'entrée du premier étage 40

  
de quatre étages de verrouillages couplés en série 40-46. L'information est transférée à travers les étages par des signaux complémentaires d'horloge 4 et &#65533; . Quand les signaux &#65533; et &#65533; s'arrêtent, l'information est maintenue dans les étages par des signaux d'horloge complémentaires ECRITURE et ECRITURE. L'information du mot de contrôle de coefficient passe en série à travers tous les verrouillages dans tous les circuits de fonction de pondération du filtre jusqu'à ce que les mots appropriés soient contenus dans les registres appropriés. Dans ces conditions, les signaux complémentaires INVERSION sont maintenus , dans l'étage de verrouil-

  
 <EMI ID=14.1> 

  
En se référant à la figure 5, un verrouillage semi-dynamique adapté à une utilisation comme étage de verrouillage 40, 42, 44 ou 46 dans le registre à décalage de la figure 4, est illustré sous forme schématique. Quatre des verrouillages de la figure 5 peuvent être montés en cascade pour produire le registre à décalage à quatre étages de la figure 4.. 

  
Sur la figure 5, le signal de contrôle ou commande de coefficient est appliqué à une porte de transmission

  
200, comprenant deux transistors MOS 202 et 204 complémentaires du type p et du type n couplés de la source au drain. La sortie delà porte de transmission 200 est couplée à- 

  
 <EMI ID=15.1> 

  
l'entrée d'un inverseur 208, dont la sortie est couplée à une seconde porte de transmission 210 comprenant des transistors complémentaires MOS couplés de la source au drain 212 et 214. La sortie de la porte de 'transmission
210 est couplée à l'entrée de l'inverseur 218, dont la sortie est couplée à l'entrée d'une troisième porte de transmission, 220, comprenant des transistors MOS complémentaires 222 et 224 couplés de la source au drain. La sortie de la porte de transmission 220 est couplée à l'entrée de l'inverseur 208. Les signaux complémentaires de sortie SORTIE et 'SORTIE sont produits aux sorties des inverseurs 
218 et 208.

  
L'étage de verrouillage semi-dynamique de la figure 5 est déclenché par des signaux complémentaires d'horloge

  
 <EMI ID=16.1> 

  
est à l'état bas. Quand le signal d'horloger est bas et

  
que le signal d'horloger est haut, le signal de contrôle

  
de coefficient est conduit par la porte de transmission 200 et stocké dans la capacité d'entrée 206 de il inverseur 208.

  
 <EMI ID=17.1> 

  
à l'état bas), ce qui ouvre la porte de transmission 200

  
et rend la porte de transmission 210 conductrice. Le niveau du signal à l'entrée de l'inverseur 208 est inversé, transmis par la porte 210, et maintenu à la capacité d'entrée
216 de l'inverseur 218. Quand le verrouillage a été chargé avec des valeurs souhaitées, le signal ECRITURE passe à l'état bas et le signal ECRITURE passe à l'état haut, ce qui rend la porte de transmission 220 conductrice. Le niveau

  
du signal à l'entrée de l'inverseur 218 est inversé par

  
cet inverseur et' transmis par la porte 220, renforçant ainsi le niveau du signal stocké à l'entrée de l'inverseur
208. Le signal de sortie de l'inverseur 208 continue à être conduit par la porte 210 pourrenforcer le niveau du signal maintenu à l'entrée de l'inverseur 218. Ainsi, les niveaux des signaux stockés sont maintenus aux entrées des deux inverseurs par contre réaction positive et les signaux complémentaires de SORTIE et SORTIE sont présentés à la matrice à décalage par le verrouillage.

  
La figure 6 montre un mode de réalisation plus détaillé des matrices 76 ou 78 de la figure 2, adapté à une fabrication sous forme de circuit intégré MOS. Sur cette figure des trajets métallisés sont représentés par les lignes en traits épais, les trajets de couches de diffusion sont repré-  sentés par les lignes en traits minces et les trajets de polysilicium sont représentés par les pointillés minces. Les intersections des trajets du même type signifient des connections à ces points. Les signaux sont acheminés à travers la matrice par des portes de transmission formées par les intersections des trajets de couche de diffusion et des trajets

  
de polysilicium sous le contrôle des niveaux des signaux sur les trajets de polysilicium. Quand le signal sur le trajet

  
de polysilicium est à l'état haut, les signaux peuvent passer par ce point dans le trajet de couche de diffusion ; quand le signal sur le trajet de polysilicium est à l'état bas, les signaux sont inhibés et ne peuvent passer par ce point dans

  
le trajet de couche de diffusion. Les portes de transmission
50 et 90 sont des exemples et seront décrites en plus de détails ci-après.

  
 <EMI ID=18.1> 

  
x(n) sont appliqués à une première colonne 100 de huit inverseurs dans la section d'inversion de la matrice à décalage. Chacun de ces inverseurs est bypassé par un trajet de signaux commandés qui est partiellement un conducteur métallisé et partiellement un trajet de couche de diffusion. Les sorties

  
des huit premiers inverseurs sont couplés aux entrées d'une seconde colonne 102 de huit inverseurs. Les signaux de sortie sont produits par la seconde colonne d'inverseurs sur. sept trajets de signaux de couche de diffusion 110-116 et un

  
trajet 117 qui est partiellement un conducteur métallisé et partiellement un trajet de diffusion.

  
Les huit trajets de signaux 110-117 passent d'abord par la section de pondération de un demi 82, comprenant un trajet de polysilicium 130 qui transfère le signal de commande

  
 <EMI ID=19.1> 

  
110-117 et un trajet du signal de bit d'ordre inférieur 120 passent ensuite par la section de pondération de un quart 84, comprenant un trajet en polysilicium 140 qui transfère le si- 

  
 <EMI ID=20.1> 

  
110-117 et trois trajets de signaux de bits d'ordre inférieur
120-122 passent alors par la section de pondération de un seizième 86, comprenant un trajet en polysilicium 150 qui

  
 <EMI ID=21.1> 

  
Enfin, les huit trajets de signaux 110-117 et les trois trajets de signaux de bit d'ordre inférieur 120-122 passent par une section de mise à zéro et tampon 88. Un circuit de mise à zéro 160, comprend un trajet de polysilicium 166, une couche de diffusion et un trajet métallisé 162 ainsi qu'un bus métallisé 164 de mise à la masse. Les onze trajets de signaux sont alors couplés aux inverseurs à des colonnes 170

  
 <EMI ID=22.1> 

  
Le circuit. 160 de mise à zéro est commandé par des signaux d'une porte ET 87, qui reçoit les signaux d'entrée

  
 <EMI ID=23.1> 

  
porte ET 87 est couplée au trajet métallisé et de polysilicium
162 et à l'entrée d'un inverseur 165. La sortie de l'inverseur
165 est couplée à un trajet de polysilicium 166.

  
Si le signal d'entrée x(n) ne doit pas être inversé, le signal INVERSION est bas et le signal INVERSION est haut. Le signal INVERSION àl'état bas ouvre les portes de transmis-

  
 <EMI ID=24.1> 

  
signaux qui bypassent les premiers inverseurs 100 et le signal INVERSION à l'état haut ferme les portes de transmission aux entrées des premiers inverseurs 100. Les huit bits du signal d'entrée sont alors doublement inversés par deux inverseursde chaque trajet de bit et les signaux aux lignes 110-
117 ne sont pas inversés par rapport aux signaux d'entrée.

  
Le signal INVERSION est également appliqué aux entrées de trois inverseurs 104, 106 et 108, dontles sorties sont couplées aux entrées des trajets de signaux de bit d'ordre inférieur 120, 121 et 122, respectivement. Quand le  signal d'entrée ne doit pas être inversé, le signal ? VERSION à l'état haut force les inverseurs 104, 106 et 108 à appliquer des niveaux de signaux de valeur nulle aux entrées des trajets de signaux de bit d'ordre inférieur 120, 121 et 122.

  
Quand la section d'inversion 80 doit inverser le signal d'entrée, le signal INVERSION est à l'état bas et le signal INVERSION est à l'état haut. Le signal INVERSION ouvre alors les portes de transmission aux entrées de la première colonne 100 d'inverseurs et le signal INVERSION ferme les trajets qui bypassent les premiers inverseurs. Les bits du signal d'entrée scat alors inversés -une . fois seulement par les inverseurs 102. En même temps, le signal INVERSION à l'état

  
 <EMI ID=25.1> 

  
signaux au niveau un logique aux entrées des trajets de bit fractionnés 120, 121, 122. Cela produit un signal à onze bits totalement .complété à la sortie de la matrice à, décalage.

  
Quand le signal d'entrée doit être pondéré de un-

  
 <EMI ID=26.1> 

  
les trajets en diagonale connectant des trajets adjacents de signaux. Le trajet de contrôle ou commande 130 ouvre également les trajets de signaux 110-116 et 120 à des points suivant les points de départ pour les trajets en diagonale et avant les points où les signaux sont appliqués aux trajets inférieurs respectivement. Ainsi, les signaux au con ducteur 117 seront conduits vers la trajet 116, les signaux sur le trajet 116 seront conduits au trajet 115 et ainsi de suite (les signaux sur le trajet 117 resteront sans être affectés car le trajet 117 est un trajet métallisé). Si la section de pondération 82 doit laisser passer le signal

  
 <EMI ID=27.1> 

  
le trajet 110-116 et 120 à travers la section.

  
Les sections 84 et 86 fonctionnent d'une façon  analogue à la section 82 à l'exception que le signal d'entrée est décalé de deux et de quatre positions de bit , respectivement, par ces sections. Les trajets de contrôle ou de commanda
140 et 150 commandent les portes de transmission dans les trajets directs 110-116 et 120-122, et les trajets de commande 142 et 152 commandent les portes de transmission dans

  
les trajets en diagonale pour un décalage. Toutes les sec-  tions de pondération 82, 84 et 86 reproduisent également le 

  
 <EMI ID=28.1> 

  
le bas, pour addition subséquente du complément à deux. Par exemple, quand le signal d'entrée est pondéré de un seiziè-

  
 <EMI ID=29.1> 

  
ment appliqué auxtrajets 116, 115 et 114 ainsi qu'au trajet
113 par le trajet de diffusion 154.

  
 <EMI ID=30.1> 

  
tous à l'état haut, le signal de la matrice de décalage est remis à zéro. La combinaison de ces trois signaux par la

  
porte ET 87 place un signal à l'état haut au conducteur 162.

  
Ce signal à ltétat haut connecte alors les trajets de signaux
110-122 au bus à la masse 164, En même temps, l'inverseur 165 et le trajet de polysilicium 166 ouvrent tous les trajets

  
de signaux (comprenant 117, qui est un trajet de couche de diffusion) avant les points auxquels ils sont mis à la masse. Un signal n'ayant que des zéros est alors produit à la sortie '  des inverseurs tampon 170 et 172.

  
A titre d'exemple, on suppose que le signal x(n) doit être pondéré d'un facteur de 1/64. Cela est accompli

  
par l'opération des sections de pondération 84 et 86, qui ensemble produisent un décalage de six positions de bits. 

  
 <EMI ID=31.1> 

  
des colonnes 100 et 102 et passera directement à travers la section de pondération de un-demi 82 en restant sur le

  
 <EMI ID=32.1> 

  
113 par la section de pondération 84, puis au trajet 120

  
 <EMI ID=33.1> 

  
décalage de six places à partir de sa position d'origine. Tous les bits du signal d'entrée seront décalés de cette façon, pondérant ainsi les x(n) signaux d'entrée d'un facteur de 1/64.

  
En raison du fonctionnement de la section d'inversion 80, les circuits de fonction de pondération de la matrice à décalage utilisant la matrice de la figure 6 peuvent produire x(n) signaux d'entrée pondérés de termes qui sont soit une somme ou une différence de multiples de puissances inverses de deux. Par exemple, on suppose que le circuit

  
de fonction de pondération de la figure 2 doit pondérer un signal appliqué d'un facteur de 15/64. L'une des matrices peut' être contrôlée pour décaler le signal appliqué de deux positions de bit , produisant ainsi un signal de la forme
(1/4) x(n). L'autre matrice peut être contrôlée pour décaler le signal appliqué de six positions de bit , produisant ainsi un signal de forme (1/64)x(n). Si les signaux de cette matrice sont inversés et que "1" est ajouté au résultat, un signal de la forme (-1/64)x(n) est produit. L'inversion est produite par le fonctionnement de la section d'inversion 80 de la matrice à décalage, et le "1" est ajouté en plaçant "1" à l'entrée de retenue de l'additionneur 70, comme on l'a décrit ci-dessus. Quand l'additionneur 70 ajoute deux signaux, il en résulte un signal pondéré de la forme (15/64)x(n).

  
 <EMI ID=34.1> 

  
ge sans caractéristique d'inversion.

  
La matrice de la figure 6 peut se composer d'un certain nombre de cellules de constructions identiques comme celle représentée sur la figure 7. La cellule de la figure 7 contient des portions de matrice à décalage, et on l'utilise pour construire les deux matrices 76 et 78 de la figure 2. L'agencement fini de cellule contiendra les deux matrices en configuration imbriquée pour un usage économique d'un dispositif semi-conducteur.

  
La cellule de la figure 7 comprend quatre portes de transmission 50, 90, 50' et 90' chacune comprenant des  transistors MOS couplés en parallèle . Les portes 50 et 90 dirigent les bits d'une matrice à décalage et les portes 50' et 90' dirigent les bits de la seconde matrice à décalage. Le bit B5 au conducteur 115 de la première matrice est

  
 <EMI ID=35.1> 

  
teur 116 de la première matrice est appliqué aux transistors 
92 et 94 de la porte 90. La sortie de la porte 90 est également connectée à la continuation du conducteur 115. Les tran-

  
 <EMI ID=36.1> 

  
gne de contrôle ou commande 132 et les transistors 54 et 92

  
 <EMI ID=37.1> 

  
ou commande 130.

  
L'autre moitié de la cellule de la figure 7 dirige les bits de la seconde matrice à décalage et est construite

  
 <EMI ID=38.1> 

  
conducteur 115' de la première matrice est couplé à l'entrée de la porte 50', dont la sortie est couplée à la

  
 <EMI ID=39.1> 

  
132' et les transistors 94' et 52' des portes 90' et 50' sont contrôlés ou commandés par le signal sur la ligne de contrôle ou commande 130'.

  
La cellule de la figure 7 est agencée comme faisant partie de la section de pondération de un demi de la figure 6, où les portes de transmission 50 et 90 sont désignées par des repères correspondants dans la matrice 76 de la figure 2 par exemple. Les deux moitiés de la cellule fonctionnent indépendamment selon respectivement les signaux de commande

  
 <EMI ID=40.1> 

  
haut, la section 82 laisse passer les bits appliqués sans décalage. Dans ces conditions, les transistors 52 et 54 de  la porte 50 sont conducteurs et les transistors 92 et 94 de

  
 <EMI ID=41.1> 

  
alors conduit par la porte 50 et apparaît sur la continua-

  
 <EMI ID=42.1> 

  
passe alors à la section suivante de pondération 84 de la première matrice.

  
Quand on souhaite pondérer le signal d'entrée d'un

  
 <EMI ID=43.1> 

  
signal est à l'état bas. Dans ces conditions, les transistors 92 et 94 sont rendus conducteurs et les transistors
52 et 54 sont ouverts. Le bit B6 au conducteur 116 est alors conduit par la porte 90 et apparaît sur la continuation

  
 <EMI ID=44.1> 

  
bit, et passe à la section de pondération suivante 84.

  
La moitié inférieure de la cellule accomplit une fonction semblable dans la seconde matrice à décalage 78

  
 <EMI ID=45.1> 

  
Quand la cellule de la figure 7 est fabriquée sous forme d'un agencement de cellules semblables sur une partie de circuit intégré, les deux matrices sont entremêlées à la façon d'un échiquier. La cellule placée en-dessous de

  
 <EMI ID=46.1>  et produira des signaux sur la continuation du conducteur 114 et 114'. Dans la section de pondération de un quart 84, une

  
 <EMI ID=47.1> 

  
On a trouvé que la disposition du circuit intégré était facilitée en inversant l'ordre des matrices d'une cel- . Iule verticale à l'autre. Par exemple, sur la figure 7, les

  
 <EMI ID=48.1> 

  
sont appliqués à la moitié supér.ieure de la cellule et les

  
 <EMI ID=49.1> 

  
moitié inférieure.

  
On peut également noter que les cellules peuvent être avancées avec leurs entrées et sorties inversées par rapport à.ce qui est représenté sur la figure 7. Au lieu de multiplexer deux bits d'entrée sur une ligne de sortie , les cellules peuvent également être agencées pour multiplexer

  
un bit d'entrée sur l'une des deux lignes de sortie.

  
Les circuits de fonction- de pondération et les matrices à décalage de la présente invention sont particulièrement utiles dans un filtre modulaire du type décrit dans la demande de brevet U.S. N[deg.] 363 827, intitulée "Folder FIR Filters", de Lauren A. Christopher et Steven A. Steckler. 

REVENDICATIONS

  
1. Matrice à décalage réglable ayant des bornes d'entrée et de sortie répondant à des bits d'un mot de signal d'entrée auxdites bornes d'entrée en ordre ascendant d'une position du bit le moins important à la position du bit le

  
plus important pour produire de façon réglable un signal 

  
de sortie auxdites bornes de sortie où les bits du signal d'entrée peuvent occuper respectivement différentes positions, caractérisées par :

  
un certain nombre de sections comprenant au moins

  
une section de division (84) couplée entre lesdites bornes d'entrée et de sortie ayant des entrées et sorties comprenant un moyen de commutation commandé (50, 90) répondant à

  
 <EMI ID=50.1> 

  
laisser passer les bits sur les lignes d'entrée de division vers les lignes de sortie de division du même ordre que les positions des bits sur les lignes d'entrée de division ou transférer les bits sur les lignes d'entrée de division à

  
des lignes de sortie de division qui sont plus d'une position de bit plus bas, en ordre, que les positions des bits des lignes d'entrée de division.

Claims (1)

1. 2. Matrice selon la revendication 1,

   caractérisée en ce que la section de division (84) comprend

   une section de division par quatre pour sélectivement transférer les bits des lignes d'entrée de division à des lignes

   de sortie de division qui sont à deux positions de bit plus bas, en ordre, que les positions des lignes d'entrée de division; et comprend de plus :

   une section de division par seize (86) couplée

   entre les bornes d'entrée et les bornes de sortie, et ayant

   des entrées et des sorties et comprenant un moyen de commutation commandé (50, 90) répondant à un second signal de com- <EMI ID=51.1>

   lignes d'entrée de division par seize aux lignes de sortie

   de division par seize du même ordre que les positions des bits des lignes d'entrée de division par seize ou transférer les bits d'entrée de division par seize à des lignes respectives de sortie de division par seize qui sont à quatre positions de bits plus bas, en ordre, que les positions

   des bits des lignes d'entrée de division par seize;

   une section de division par deux (82) entre les bornes d'entrée et de sortie, ayant des entrées et des sor- ties comprenant un moyen de commutation commandé (50,90)

   <EMI ID=52.1>

   laisser sélectivement passer les'bits des signaux d'entrée

   de division par deux aux lignes de sortie de division par deux du même ordre que les positions des bits d'entrée de division par deux,ou transférer les bits d'entrée de division par deux à des lignes respectives de sortie de division par deux qui sont une position de bit plus basse dans l'ordre que les positions d'entrée de division par deux.

   3. Matrice selon la-revendication 2, caractérisée par une section d'inversion (80) couplée entre les bornes d'entrée -et de sortie ayant des entrées et des sorties répondant à un quatrième signal de commande (INVERSION, INVERSION) pour sélectivement laisser passer les bits aux entrées d'inverseurs sous une forme inversée ou une forme

   non inversée vers les sorties d'inverseur .

   4. Matrice selon la revendication 2, caractérisée par une section de mise à zéro (160) couplée entre les bornes d'entrée et de sortie ayant des entrées et des sorties,

   <EMI ID=53.1>

   pour laisser passer sélectivement les bits présents aux lignes d'entrée de mise à zéro vers les sorties de mise à zéro ou produire des signaux à un niveau de bit de zéro aux sorties de mise à zéro.

   5. Matrice selon la revendication 2, caractérisée par un certain nombre de tampons (170,172) couplés entre les bornes d'entrée et de sortie ayant des entrées respectives et un certain nombre de sorties. 6. Matrice selon, l'une quelconque des revendications précédentes, caractérisée en ce que le moyen de commutation commandé (50,90) comprend des portes de transmission.

   7. Matrice selon l'une quelconque des revendications précédentes, caractérisée en ce que c'est un système de traitement de signaux numériques pour décaler de. façon réglable les bits de mots numériques appliqués à des positions diffé- . rentes de bits, ledit système de traitement comprenant :

   une source de signaux de commande de décalage (30, 32; 34, 36, 38) où :

   la matrice à décalage réglée (20, 22, 24, 26, 28)

   a les bornes d'entrée couplées pour recevoir les bits des

   <EMI ID=54.1>

   commande de décalage et qui produit des mots numériques décalés de façon réglable aux bornes de sortie.

   8. Matrices à décalage réglable réglables de préférence du type selon la revendication 1 , caractérisé en ce qu'elles sont dans un filtre numérique qui produit des signaux filtrés de sortie (y(n)) en combinant des signaux pondérés en séquence dans le temps (x(n)) d'un signal d'entrée numérique et comprend un circuit de fonction, de pondération (20, 22, 24, 26, 28) comprenant :

   une première matrice de décalage réglable (76) ayant les bornes d'entrée et qui reçoit un signal numérique (x(n)) qui doit être pondéré et dont les bornes des sortie produisent un signal numérique décalé . d'un premier nombre prédéterminé de position de bit ;

   une seconde matrice à décalage réglable (78) ayant des bornes d'entrée pour recevoir le signal numérique et

   des bornes de sortie qui produisent le signal numérique décalé d'un second nombre prédéterminé de positions de bit;

   un additionneur (70) ayant une première entrée couplée aux bornes de sortie de la première matrice à décalage réglable, une seconde entrée couplée aux bornes de sortie de la seconde matrice à décalage réglable et une sortie où est produit un signal pondéré (x(n)) PONDERE.

   9. Matrices selon la revendication 8,

   caractérisées par :

   une source de signaux de commande de matrice

   à décalage (77); et

   un premier registre (72) ayant une entréecouplée pour recevoir lesdits signaux de commande et une sortie couplée à la première matrice à décalage réglable (76), pour

   lui appliquer les signaux de commande, et

   lesdits signaux de commande commandant la première matrice à décalage réglable afin de décaler les signaux numériques appliqués par le premier nombre prédéterminé de position de bit .

   10. Matrices selon la revendication 9, caractériséespar un second registre (74) ayant une entrée couplée pour recevoir les signaux de commande de la matrice

   à décalage et une sortie couplée à la seconde matrice à décalage réglable (78) afin de contrôler la seconde matrice

   à décalage réglable pour décaler les signaux numériques appliqués par le second nombre prédéterminé de positions de

   <EMI ID=55.1>

   11 . Matrices selon la revendication 8 , caractérisée en ce que la première matrice à décalage réglable comprend :

   les bornes d'entrée recevant des bits du signal numérique (x(n)) ;

   une première section à décalage (82) couplée aux bornes d'entrée de la première matrice à décalage pour décaler de façon réglable les bits du signal numérique d'une position;

   la section de division (84) reliée à la première section pour décaler de façon réglable les bits du signal numérique de deux positions;

   une seconde de décalage (86) couplée à la section de division pour décaler de façon réglable les bits du signal numérique de quatre positions. 12. Matrices selon la revendication 11, caractérisées en ce que les sections de décalage et de division (82,84, 86) comprennent chacune un certain nombre de portes de transmission (50 , 90) pour décaler de façon réglable les bits du signal numérique (x(n)) vers les positions d'ordre inférieur du signal numérique de sortie.

   13. Matrices selon la revendication 12, caractérisées par une section d'inversion (80) reliée à la première section de décalage pour compléter de façon réglable les bits du signal numérique.

   14. Matrices selon la revendication 12, caractérisées par une section de mise à zéro (88) couplée

   à la troisième section de décalage, pour forcer de façon réglable les bits du signal numérique à des valeurs de bit .