<Desc/Clms Page number 1>
VERBETERINGSOKTROOI
BELL TELEPHONE MANUFACTURING COMPANY
Naamloze Vennootschap Francis Wellesplein 1 B-2018 Antwerpen
België AANVRAAG VOOR EEN EERSTE VERBETERINGSOKTROOI AAN HET BELGISCHE OKTROOI NO 898 959 INGEDIEND OP 21 FEBRUARI 1984 VOOR :
TELECOMMUNICATIE SCHAKELSYSTEEM EN DAARIN
TOEGEPASTE PRIORITEITSINRICHTING De aanvraagster van deze oktrooiaanvraag beroept zich op het recht van voorrang van een oktrooiaanvraag ingediend in de Verenigde Staten van Noord-Amerika op 14 december 1984 onder ? 682, 033 in naam van : Joseph Ronald YUDICHAK, Herbert Joseph TOEGEL.
<Desc/Clms Page number 2>
ACHTERGROND VAN DE UITVINDING
Gebied van de uitvinding !
De huidige uitvinding heeft betrekking op een inrichting en werkwijze voor de opstelling van schakelpaden en meer in het bijzonder op een inrichting waarin de paden dynamisch toegewezen worden aan informatiebronnen en bestemmingen.
Beschrijving van de gekende techniek
In moderne communicatie-en datasystemen bestaat de noodzaak om tussen verscheidene punten in het systeem informatie snel en doelmatig over te dragen. Dergelijke systemen zouden kunnen dienen voor de overdracht van spraak, data of elk ander type van informatie tussen een aantal punten die in zekere gebieden van de techniek dikwijls poorten genoemd worden. De meeste van dergelijke systemen vereisen het gebruik van een schakelaar om de verscheidene poorten van een systeem op selectieve wijze te verbinden. Moderne systemen moeten in staat zijn om paden tussen een aantal poorten dynamisch op te stellen en af te breken in antwoord op behoeften en bevelen van het systeem.
In systemen waarin PCM en TDM technieken gebruikt worden kan de schakeling tussen poorten zowel ruimtelijke schakeling van poort tot poort als tijdschakeling tussen kanalen van één of meer poorten omvatten. Aldus zijn er in een systeem dat 8 poorten heeft, elk voorzien van 32
<Desc/Clms Page number 3>
kanalen, 256 bronnen en bestemmingen die de dynamische toewijzing van schakelpaden zouden kunnen vereisen.
SAMENVATTING VAN DE UITVINDING
Bepaalde behoeften voor een dergelijke dynamische schakelaar zijn beschreven in de VSA oktrooiaanvraag nr. 682228 met als titel"Apparatus For Establishing Communication Paths"en in de VSA oktrooiaanvraag nr. 682038 met als titel"Communication System".
Een doelstelling van de uitvinding bestaat erin een dynamische schakelaar te verschaffen om aan de bovengenoemde behoeften te voldoen.
Een verdere doelstelling van de uitvinding bestaat erin een inrichting te verschaffen, die een aantal schakelpaden heeft.
Een verdere doelstelling van de uitvinding bestaat erin een werkwijze en inrichting te verschaffen voor de opstelling van paden tussen een aantal bronnen en bestemmingen.
Een verdere doelstelling van de uitvinding bestaat erin een inrichting en werkwijze te verschaffen voor de schakeling van informatie tussen poorten in een communicatiesysteem.
Een verdere doelstelling van de uitvinding bestaat erin een inrichting en werkwijze te verschaffen voor de schakeling van informatie tussen een willekeurige poort en kanaal en een andere poort en kanaal in een communicatiesysteem, en die de mogelijkheid omvat om een verbinding tussen twee kanalen van dezelfde poort te verschaffen.
Een andere doelstelling van de uitvinding bestaat erin op dynamische wijze schakelpaden tussen deze poorten en kanalen op te stellen.
Een andere doelstelling van de uitvinding bestaat erin op dynamische wijze schakelpaden op te stellen in
<Desc/Clms Page number 4>
antwoord op uitwendige bevelen.
De hierboven vermelde doelstellingen worden verwezenlijkt door het uniek gebruik van een CAM/RAM/CAM geheugen om op dynamische wijze schakelpaden op te stellen tussen punten, die door adressen bepaald zijn.
Het geheugen wordt gevormd door twee CAM gedeelten en een RAM gedeelte. Het geheugen heeft geheugenwoorden waarin elk CAM gedeelte van een woord een adres voor toegang tot het RAM gedeelte van een woord bevat. Elk woord stelt een schakelpad op. Het adres van een punt dat een bron van informatie is kan ingevoerd worden in een CAM, bron CAM genoemd, terwijl het adres van het bestemmingspunt van de informatie ingevoerd wordt in de andere CAM, bestemmings CAM genoemd. Informatie die toekomt op een bronpunt zal geschreven worden in het RAM gedeelte van het geheugenwoord bepaald door het bronadres. De informatie zal daarna uitgelezen worden naar het bestemmingspunt bepaald door het bestemmingsadres ingevoerd in het CAM woord. De bron-en bestemmingsadressen in de CAM's kunnen dynamisch toegewezen en niet langer toegewezen worden om schakelpaden te verschaffen, zoals vereist.
In zijn meest eenvoudige vorm verschaft de huidige uitvinding een aantal schakelpaden voor de verbinding van punten bepaald door adressen, die in bron-en bestemmingsadres CAM's zijn ingevoerd. In zijn meest krachtige vorm verschaft de huidige uitvinding uiterste soepelheid door de dynamische toewijzing en beëindiging van toewijzing van schakelpaden tussen een aantal paden mogelijk te maken.
KORTE BESCHRIJVING VAN DE TEKENINGEN
Fig. l is een functioneel blokdiagram van een basis CAM/RAM/CAM schakelaar, die volgens de huidige uitvinding is verwezenlijkt ;
<Desc/Clms Page number 5>
Fig. 2 is een meer gedetailleerd blokdiagram van de huidige uitvinding welke een andere uitvoering toont die in een communicatiesysteem gebruikt kan worden ;
Fig. 3 is een schematisch diagram van een RAM cel, die voor het opslaan van één bit van RAM data gebruikt kan worden ;
Fig. 4 is een schematisch diagram van een CAM cel, die voor het opslaan en vergelijken van één bit van CAM data gebruikt kan worden ;
Fig. 5 is een gedetailleerd blokdiagram van de huidige uitvinding getoond in zijn voorkeursuitvoering.
Fig. 6 is een schematisch diagram van een wijziging van een RAM cel verbonden met twee woordlijnen.
Fig. 7 tot 9 zijn signaaltijddiagrammen voor verscheidene werkingswijzen van de huidige uitvinding.
GEDETAILLEERDEE BESCHRIJVING VAN DE UITVINDING
Fig. l is een blokdiagram van een CAM-RAM-CAM schakelaar verwezenlijkt volgens de uitvinding. De schakelaar is ontworpen om geselecteerde schakelpaden tussen poorten 1 tot N te verwezenlijken. De schakelaar omvat een CAM/RAM/CAM geheugen 10 voor het opslaan van een aantal woorden 12 voldoende in aantal om al de gewenste schakelpaden te bevatten. Het geheugen omvat een bronadres CAM gedeelte 14, een bestemmingsadres CAM gedeelte 16 en een data RAM gedeelte 18. De CAM gedeelten dienen voorzien te zijn van een voldoende aantal opslagbits opdat de adressen van de poorten daarin zouden kunnen worden opgeslagen. De data RAM dient een voldoende aantal opslagbits te hebben om het volume van data op te slaan, dat geschakeld moet worden telkens een poort geadresseerd wordt.
Een multiplexer/demultiplexer 20 is tussen de poorten 1 tot N en de data RAM 18 verbonden. Een teller 22 telt modulo 2N en wordt gebruikt om de multiplexer/demultiplexer 20 te drijven en
<Desc/Clms Page number 6>
om adressen aan de bron CAM 14 en de bestemming CAM toe te voeren.
Om de geselecteerde schakelpaden op te stellen worden de adressen van de bronpoorten in de bron CAM 14 ingevoerd. De adressen, die aan de poorten 1 tot N worden toegewezen, als de poorten als bronnen werken, zijn de telleruitgangen 11 tot N. Aan dezelfde poorten worden bestemmingsadressen gegeven, die met de telleruitgangen N+l tot 2N overeenkomen. De bestemmingsadressen worden in de bestemmings CAM 16 ingevoerd in de woorden, die het bronadres bevatten waarmee de bestemming verbonden moet worden.
Als de teller 22 tijdens de werking de multiplexer 20 aandrijft via de poorten 1 tot N, worden de adressen die met de poorten 1 tot N overeenkomen zowel aan de bestemmings-als aan de bron CAM's toegevoerd. Enkel de adressen 1 tot N worden echter in de bron CAM 14 ingevoerd. Een woord waarvan het huidige telleradres in zijn bron CAM 14 is opgeslagen zal geactiveerd worden om het RAM gedeelte 18 van het woord te machtigen alle data te schrijven, die aan de geadresseerde poort aanwezig en naar de RAM gemultiplexeerd kan zijn. Als de multiplexer 20 dus cyclisch door de poorten 1 tot N gaat zullen alle data aanwezig op een poort geschreven worden in het woord van de RAM, dat het poortadres in het bron CAM gedeelte heeft. Als de multiplexer opnieuw in een cyclus doorheen de poorten 1 tot N gaat, zal de teller de bestemmingsadressen N+l tot 2N aan het CAM gedeelte 16 aanbieden.
Als een adres aan het CAM gedeelte 16 aangeboden wordt, zal de woordlijn waarin het adres verschijnt geactiveerd worden, zodat de data in het RAM gedeelte 18 voor dat woord gemachtigd zullen worden en naar de multiplexer/demultiplexer 20 voor verbinding met de geadresseerde poort uitgelezen zullen worden.
De huidige uitvinding gebruikt aldus een
<Desc/Clms Page number 7>
CAM/RAM/CAM geheugen op unieke wijze als een schakelaar voor het verschaffen van een aantal geselecteerde schakelpaden. Er dient opgemerkt dat in de uitvoering van Fig. 1 één bronpoort met een aantal bestemmingspoorten verbonden zou kunnen worden.
Bovendien zou één enkele poort zowel de bron als de bestemming kunnen zijn en daarbij een terugkoppeling verschaffen met een vertraging waarvan de grootte van de gekozen kanalen afhankelijk is.
Er wordt nu verwezen naar Fig. 2 waarin een gedetailleerd blokdiagram van een uitvoering van de onderhavige uitvinding getoond is. Het aantal woorden moet voldoende zijn om alle noodzakelijke schakelpaden te vormen voor het systeem waarmee het gebruikt moet worden.
Als de huidige uitvinding in de hierboven vermelde oktrooiaanvragen wordt gebruikt, kan het geheugen 72 woorden verschaffen. Een bron CAM gedeelte 38 en een bestemmings CAM gedeelte 48 benutten elk 8 bits, terwijl een data RAM gedeelte 24 16 bits heeft. Fig. 2 toont CAM/RAM/CAM cellen voor slechts één woord met bitlijnen verbonden met logische ketens. Het is duidelijk dat om het even welk aantal woorden aanwezig kan zijn, zoals de 72 woorden hierboven vermeld.
Het data RAM gedeelte 24 omvat een aantal RAM cellen 26, die verwezenlijkt kunnen worden zoals getoond in het schematisch diagram van Fig. 3 en die hierna beschreven zullen worden. Voor elk woord in het geheugen is er een woordlijn 28 aanwezig, die gebruikt wordt om al de RAM cellen 26 in een woord te machtigen. Voor elk woord van het RAM geheugen zijn er bitlijnen BL en UT aanwezig. De bitlijnen strekken zich over alle woorden uit en zijn verbonden met al de data RAM cellen 26, die met een bepaalde bitpositie overeenkomen. De bitlijnen zijn verbonden met een lees-schrijf logische keten 30, waarvan de details ook in Fig. 3 getoond zijn en hierna
<Desc/Clms Page number 8>
beschreven worden.
De lees-schrijf logische keten 30 is selectief verbonden met een aantal bronnen en bestemmingen, voorgesteld door poorten 34, via een parallel TDM data bus 32.
De poorten 34 kunnen velerlei vormen aannemen, afhankelijk van het bepaald systeem waarmee de uitvinding gebruikt dient te worden. De poorten zouden seriële of parallel ingangen kunnen hebben, maar moeten een parallel uitgang hebben die overeenkomt met de bits van de TDM bus 32. Data ontvangen op een poort 34 van het systeem kunnen in een buffer opgeslagen worden als 16 parallel bits voor overdracht op de lijnen van een TDM data bus.
De poorten 34 worden op een geschikt tijdstip individueel afgetast door een signaal van de hoofdteller 36. De hoofdteller 36 wordt gedreven door een op een ingang 37 ontvangen kloksignaal. Het kloksignaal kan van een bron in het gebruikersysteem afgeleid zijn. Bij aftasting
EMI8.1
brengt een poort de data van zijn buffer op de TDM data bus 32 in een geschikte tijdsleuf die aan de poort is t toegewezen. De poorten zouden PCM signalen kunnen ontvangen overgedragen in freems, die elk een aantal kanalen omvatten. In een dergelijk geval zouden meerdere adressen aan elke poort toegewezen worden, namelijk één adres voor elk kanaal in de poort.
Het geheugen omvat een bron CAM gedeelte 38, dat een aantal CAM cellen 40 omvat die verwezenlijkt zijn zoals getoond in het schematisch diagram van Fig. 4 en die hierna beschreven worden. Het bron CAM gedeelte 38 is voorzien van 8 cellen voor het opslaan van 8-bit bronadressen voor elk woord. Elke CAM cel 40 is voorzien van bitlijnen BL en BL die zich over al de woorden uitstrekken en verbonden zijn met een logische tussenketen 42 die logica voor elk bitpaar bevat, uitgevoerd zoals getoond in Fig. 4.
De bronbus logische tussenketen 42 is verbonden
<Desc/Clms Page number 9>
met een bronadresbus 44, die op zijn beurt met een bronadresketen 46 verbonden is. De bronadresketen 46 kan een aantal tellers en registers omvatten voor het verschaffen en opslaan van bronadressen. De bronadresketen 46 heeft een ingang 47 via dewelke een bronadres vanuit een gebruikersysteem kan ingevoerd worden over een bevelenregister en besturing logische keten 49. De bronadresketen 46 ontvangt signalen van de hoofdteller 36 en een selectie-bronadressignaal, S S ADDR, van een timeerbesturing logische keten 56. In antwoord op deze signalen brengt de bronadresketen 46 gedurende een geschikte tijdsleuf een bronadres van een bepaalde teller of register op de bronadresbus 44.
De tellers in de keten 46 zouden aan de verscheidene poorten toegevoegd kunnen worden om een dynamisch veranderd adres te verschaffen, welke met het bepaald kanaal overeenkomt dat op de poort op een bepaald tijdstip aanwezig kan zijn.
Een bestemmings CAM gedeelte 48 bestaat uit 8 CAM cellen 40 voor elk woord, voor het opslaan van 8 bestemmingsadresbits per woord. De CAM cellen 40 zijn uitgevoerd zoals getoond in Fig. 4. De CAM cellen 40 zijn verbonden met een bestemmingsbus logische tussenketen 50 door middel van paren bitlijnen BL en BL.
De logische keten 50 omvat logische ketens, zoals in Fig. 4, voor elke CAM cel. De bestemmingsbus logische tussenketen 50 is verbonden met een bestemmingsadresbus 52, die op zijn beurt met een bestemmingsadresketen 54 verbonden is.
De bestemmingsadresketen 54 kan een aantal tellers en registers voor het verschaffen en opslaan van bestemmingsadressen omvatten. De bestemmingsadresketen 54 heeft een ingang 55 via dewelke een bestemmingsadres kan ingevoerd worden vanuit een gebruikersysteem over de bevelenregister en besturingslogische keten 49. De
<Desc/Clms Page number 10>
bestemmingsadresketen 54 ontvangt signalen vanuit de hoofdteller 36 en een selectiebestemmingsadressignaal, S D ADDR, van de timeerbesturings logische keten 56. In antwoord op deze signalen brengt de bestemmingsadresketen 54 een bestemmingsadres vanuit een bepaalde teller of register op de bestemmingsadresbus 52. De tellers kunnen een dynamisch veranderend adres verschaffen, dat overeenkomt met kanalen die met de poorten verbonden zijn.
De hoofdteller 36 is ook verbonden met een timeer logische keten 56, die op gepaste tijdstippen getimeerde besturingssignalen voor de juiste werking van de keten verschaft. De getimeerde besturingssignalen worden verschaft aan de bevelenregister en besturings logische keten 49 waar ze in functie van bevelen ontvangen door de keten 49 gepoort worden. De timering van de verscheidene besturingssignalen vanuit de keten 49 is in de tijdsdiagrammen van Fig. 7 tot 9 getoond. De keten 49 ontvangt bevelen vanuit het gebruikersysteem op een ingang 57. De keten 49 is ingericht om bronadressen van het gebruikersysteem op een ingang 59 te ontvangen en om bestemmingsadressen van het gebruikersysteem op een ingang 61 te ontvangen.
Een bevelenregister en besturings logische keten, die in de huidige uitvinding gebruikt kan worden is beschreven in de VSA oktrooiaanvraag nr. 682030-met als titel"Switch Controller".
De werking van de in Fig. 2 getoonde schakelaar zal beschreven worden in de veronderstelling dat er reeds een aantal bron-en bestemmingsadressen werd ingevoerd in de bron-en bestemmings CAM's voor de bronnen en bestemmingen verschaft door de poorten welke met de schakelaar verbonden dienen te worden. Als een adres op de bronadresbus 44 van de bronadresketen 46 verschijnt, zullen al de CAM cellen in het gehele CAM gedeelte 38 een
<Desc/Clms Page number 11>
vergelijkingsfunctie uitvoeren, zoals hierna beschreven.
Indien elke bit van een opgeslagen adres voor een woord overeenstemt met elke bit op de bronadresbus, zal een logische uitgangsbit 1 op de vergelijkingslijn 58 gebracht worden. Indien geen enkele bepaalde bit overeenstemt, zal zijn CAM cel een uitgang op logisch niveau 0 verschaffen, die de gehele vergelijkingslijn 58 op het logische niveau 0 zal brengen.
De vergelijkingslijn 58 is met het data RAM woord 28 via een buffer 60 verbonden. Indien elke bit op de bronadresbus dus met een opgeslagen woordadres in dit bron CAM gedeelte 38 overeenkomt, zal een logisch niveau 1 op de woordlijn 28 gebracht worden, waardoor elk van de data RAM cellen gemachtigd wordt gedurende een tijdsleuf volgend op de aflezing van de bronadresketen door de hoofdteller 36. Gedurende deze volgende tijdsleuf leest de hoofdteller 36 de passende poort 34 uit, die overeenkomt met het adres dat uit de bronadresketen werd gelezen, waardoor de poort de daarin opgeslagen data op de databus 32 brengt zodat de parallel data bits in de data RAM cellen 26 van het gemachtigd woord geschreven kunnen worden.
Op gelijkaardige wijze leest de hoofdteller 36 de bestemmingsadresketen 54 uit gedurende een passende tijdsleuf, juist voor de uitlezing van de geadresseerde bestemmingspoort 34, zodat de bestemmingsadresbits aan de bitlijnen van dit bestemmings CAM gedeelte 48 gelegd worden. Indien het adres aangeboden aan de bestemmingsadresbus 52 in een woord van het bestemmings CAM gedeelte 48 opgeslagen is, zal elke bit overeenkomen en zal een uitgang op logisch niveau 1 gebracht worden op een vergelijkingslijn 62. Deze voert aan de woordlijn 28 een logisch niveau 1 toe via een buffer 64, waardoor de RAM cellen 26 van het geadresseerde woord gemachtigd worden.
De data bevat in de gemachtigde RAM cellen 26
<Desc/Clms Page number 12>
kunnen uitgelezen worden en op de TDM bus geplaatst worden voor communicatie naar het uitgelezen gedeelte 34, dat overeenkomt met het adres verschaft op de bestemmingsadresbus 52.
Er wordt nu verwezen naar Fig. 3 die een schematisch diagram toont van een standaard RAM cel 26, zoals gebruikt in het data RAM gedeelte 24 van het geheugen. Wezenlijk omvat de RAM cel 26 een geheugengedeelte bestaande uit de transistors 66,68, 70 en 72 die op standaardwijze met elkaar verbonden zijn.
De RAM cel 26 die bestaat uit de transistors 66,68, 70 en 72 vormt een dynamische RAM en zou daarom een opfrissingsmiddel vereisen. Daarom zijn de transistors 67 en 69 aanwezig en op een standaardwijze verbonden teneinde de RAM statisch te maken en daarbij de behoefte aan een opfrismiddel teniet te doen. De transistors 66 en 70 zijn met een woordlijn 28 verbonden met het doel de RAM cel te machtigen en hem respectievelijk met de
EMI12.1
bitlijnen BL en te verbinden. De bitlijnen strekken zich over al de woorden van het bitgeheugen uit en verbinden al de RAM cellen 26 die aan een bepaald bit van de geheugenwoorden zijn toegevoegd. Zoals getoond in Fig. 2 zijn de bitlijnen verbonden met een lees/schrijf logische keten 30 welke de logische keten, getoond in Fig. 3, voor elk lijnpaar omvat.
De logische keten bestuurt het schrijven en het uitlezen van de RAM cellen, die met een bitlijnpaar verbonden zijn.
De lees/schrijf logica omvat voor elk bitpaar een klem 74 voor verbinding met een lijn in de parallel TDM databus voor de ontvangst van data van de bus en het verschaffen van opgeslagen data aan de bus. De klem 74 is verbonden met een inverter 76, waarvan een uitgang met de bitlijn BL via een transistor 78 verbonden is. De uitgang van de inverter 76 is ook verbonden met een andere inverter 80, waarvan een uitgang via een
<Desc/Clms Page number 13>
transistor 82 met de bitlijn BL verbonden is. Een ingang 84 is aanwezig om een data schrijfsignaal DWR te ontvangen, dat aan de transistors 78 en 82 gelegd wordt teneinde de overdracht van data vanaf de TDM data bus naar de bitlijnen BT en BL toe te laten.
Vooraleer een schrijfbewerking te beginnen, door het signaal DWR aan de ingang 84 te leggen, worden de bitlijnen geconditioneerd door een voorlading via de transistors 86 en 88. Deze reageren op een voorladings RAM signaal PRG RAM dat op de klem 90 wordt gebracht. De voorlading op de klem 90 heeft als gevolg dat de transistors 86 en 88 geleidend worden en daarbij een VDD signaal op de bitlijnen brengen, waardoor deze op een logisch niveau 1 gebracht worden. Na de voorladingsbewerking wordt het dataschrijfbevel DWR op de ingang 84 gebracht, zodat de data vanaf de TDM bus op de bitlijnen geschreven kunnen worden.
De data op de bitlijnen kunnen in de RAM cel 26 opgeslagen worden door de woordlijn 28 met een logisch niveau 1 te drijven waardoor de transistors 66 en 70 geleidend worden en aan de cel de toelating verleend wordt om de data in de RAM cel te schrijven. De data op de bitlijnen BL en zullen respectievelijk in de knooppunten 116 en 122 opgeslagen worden.
Om de data opgeslagen in de RAM cel te lezen omvat
EMI13.1
de lees/schrijf logische keten 30 voor elk bitlijpaar een transistor 92 verbonden met de bitlijn BI, waarbij deze transistor kan reageren op een data leessignaal DRD dat op een ingangsklem 94 gebracht wordt. Transistor 92 verbindt de bitlijn BL met een inverter 96, die een uitgang heeft welke met de klem 74 verbonden is om daarop afgelezen data te verschaffen. Om de data opgeslagen in de RAM cel uit te lezen worden de BL en BL bitlijnen voorgeladen via de transistors 86 en 88 en wordt de woordlijn 28 op een logisch niveau 1 gebracht, zodanig dat de transistors 66 en 70 geleidend worden en de in de
<Desc/Clms Page number 14>
knooppunten 116 en 112 opgeslagen data naar de bitlijnen overgedragen worden.
Er wordt een data leessignaal DRD aan een ingang 94 toegevoerd om de transistor 92 geleidend te maken, waarbij het signaal bevat in de bitlijn BI aan de klem 74 via de inverter 96 gelegd wordt. De timering van de signalen is in Fig. 7 getoond.
Er wordt verwezen naar Fig. 4 waarin de uitvoering getoond wordt van een standaard CAM cel 40, welke bestaat uit een RAM geheugengedeelte gelijkaardig aan datgene welk in Fig. 3 getoond is, een vergelijkingsgedeelte en een bus logische tussenketen die nagenoeg gelijkaardig is aan de logica getoond in Fig. 3, maar met de toevoeging van een bitlijnontladingsketen. De componenten van Fig. 4, die met deze van Fig. 3 overeenkomen en die dezelfde functie hebben zijn met dezelfde referenties aangeduid. De CAM cel van Fig. 4 zal als bron CAM cel beschreven worden. Een bestemmings CAM cel zal gelijkaardig zijn, maar zal bestemmings CAM
EMI14.1
besturingssignalen ontvangen met een verschillende j timering dan deze getoond in Fig. 7.
Het RAM geheugengedeelte bestaat uit de transistors 66, 67, 70 en 72, waarbij de transistors 66 en 70 verbonden zijn met een woordlijn 98 die al of niet dezelfde woordlijn kan zijn als de woordlijn 28, getoond in Fig. 3, afhankelijk van het systeem waarmee de uitvinding gebruikt wordt. De logische keten verbonden met de bitlijnen omvat een klem 100 verbonden met een lijn van de parallel bron-of bestemmingsadresbus. De inverters 76 en 80 hebben dezelfde functie als deze getoond in Fig. 3 en hetzelfde geldt voor de transistors 78 en 82. De ingang 84 wordt voor de eenvoud voorgesteld als twee afzonderlijke ingangen 84 die een bronschrijfsignaal WRS of een vergelijkbronsignaal COMP S ontvangen als er een vergelijkingsbewerking uitgevoerd moet worden.
De transistors 86 en 88 en de
<Desc/Clms Page number 15>
voorladingsingang 90 hebben dezelfde functie als in Fig. 3 en worden gebruikt om de bitlijnen te conditioneren door ze vooraf op het logisch niveau 1 te laden als ze een S W PRG signaal ontvangen voor een leesof schrijfbewerking. De logische keten omvat bovendien transistors 102 en 104, die beide reageren op een signaal S C PRG dat op een ingang 106 voor een vergelijkingsbewerking wordt ontvangen. Als een schrijfbewerking moet worden uitgevoerd, worden de bitlijnen vooraf op een logisch niveau 1 opgeladen, terwijl als een vergelijkingsbewerking plaats moet grijpen de bitlijnen op een logisch niveau 0 worden ontladen door ze via de transistors 102 en 104 met grondpotentiaal te verbinden.
Het lezen uit de RAM cel is in wezen identiek aan dat van Fig. 3 en wordt mogelijk gemaakt door transistor 92, ingang 94 en inverter 96 die een uitgang heeft welke verbonden is met de klem 100 van waaraf de opgeslagen data uitgelezen kunnen worden.
De vergelijkingsketen bestaat uit de in serie verbonden transistors 110 en 112, die tussen grond en een vergelijkingslijn 58 verbonden zijn. Transistor 110 reageert op het signaal aanwezig op de bitlijn B L e terwijl transistor 112 reageert op het signaal dat op een knooppunt van de RAM cel is opgeslagen. De transistors 118 en 120 zijn in serie verbonden tussen grond en de vergelijkingslijn 58, waarbij transistor 118 reageert op het signaal aanwezig op de bitlijn BL, terwijl transistor 120 reageert op het signaal dat in het knooppunt 122 van de RAM cel is opgeslagen. Een transistor 124 is verbonden tussen VDD en de vergelijkingslijn 58 en reageert op een bronvergelijkings-en voorladingssignaal S C PRG, dat op een ingang 126 ontvangen wordt om de vergelijkingslijn 58 voor een vergelijkingsbewerking op het logisch niveau 1 op te laden.
Transistor 124 maakt
<Desc/Clms Page number 16>
niet echt deel uit van een CAM cel en is in Fig. 4 enkel getoond voor de eenvoud van de uitleg. Eén voorladingstransistor, zoals 124, is vereist voor elke vergelijkingslijn 58 en 62, getoond in Fig. 2.
Het doel van de vergelijkingsketen bestaat erin een vergelijkingsbewerking uit te voeren tussen een bit, die op de klem 100 wordt gebracht door de bronadresbus, en de bits opgeslagen in het RAM gedeelte van de CAM cellen die aan de welbepaalde bitlijn zijn toegevoegd.
Vooraleer een vergelijkingsbewerking uit te voeren, worden de bitlijnen BL en BL op een logisch niveau 0 ontladen door het signaal S C PRG op de ingang 106. Op dezelfde wijze wordt de vergelijkingslijn 58 vooraf op een logisch niveau 1 opgeladen door het signaal 5 C PRG.
Indien in de in Fig. 4 getoonde CAM cel een logisch niveau 1 is opgeslagen, zal het knooppunt 116 zich op het niveau 1 bevinden terwijl het knooppunt 122 op het niveau 0 zal zijn. Bij ontvangst van een vergelijkingssignaal COMP S op de klemmen 84 zal het signaal op de klem 100, dat verondersteld wordt op het logisch niveau 1 te zijn,
EMI16.1
aan de bitlijn Bl als een logisch niveau 1 en aan de bitlijn als een logisch niveau 0 toegevoerd worden. Op dit ogenblik is de woordlijn 98 niet aangetast en zal hij op het logisch niveau 0 zijn, zodat de transistors 66 en 70 geblokkeerd blijven. De transistor 118 zal door het logisch niveau 1 op de bitlijn BL geleidend gemaakt worden, terwijl de transistor 120 door het logisch niveau 0 op het knooppunt 122 geblokkeerd zal worden.
Aldus zal de serieverbinding van transistor 118 en 120 zich voordoen als een open keten. Transistor 110 zal door het logisch niveau 0 op bitlijn BL geblokkeerd worden, terwijl transistor 112 door het logisch niveau 1 op het knooppunt 116 geleidend gemaakt zal worden. Doordat de transistor 110 echter geblokkeerd is zal de serieverbinding van 110 en 112 zich voordoen als een open
<Desc/Clms Page number 17>
keten, waarbij de vergelijkingslijn 58 opgeladen blijft op dit vooraf geladen logisch niveau 1 welke aangeeft dat er een overeenkomst is tussen het signaal op de bronadresbus en de opgeslagen data in de CAM cel.
Indien de bronadresbus een logische 0 op de klem 100 verschaft zal de bitlijn BL op een logisch niveau 0 geladen worden, terwijl de bitlijn BI op een logisch niveau 1 zal zijn.
Als gevolg hiervan zal transistor 110 geleidend gemaakt worden door het logisch niveau 1 op de bitlijn BL en zal transistor 112 geleidend gemaakt worden door het logisch niveau 1 dat in het knooppunt van de RAM cel is opgeslagen, waarbij de vergelijkingslijn 58 met grond verbonden wordt en een logisch niveau 0 op de vergelijkingsuitgang brengt. De beide transistors 118 en 120 zullen geblokkeerd blijven door het logisch niveau 0 aanwezig op de bitlijn BL en in het knooppunt 122. Aldus duidt een logisch niveau 0 op de vergelijkingsuitgangslijn 58 aan dat er geen overeenkomst is tussen de bronadresbus en de in de CAM cel opgeslagen adresbit.
In Fig. 2 is er getoond hoe de vergelijkingsuitgangen van de verscheidene CAM cellen langsheen de vergelijkingsomtrekken 58 en 62 verbonden zijn. Het is duidelijk dat elke willekeurige CAM cel die een uitgang op logisch niveau 0 op de vergelijkingslijn brengt, de lijn op het logisch niveau 0 zal brengen, gezien hij het vooraf opgeladen logisch niveau 1 tot op grond zal ontladen.
Er wordt nu verwezen naar Fig. 5 waarin een gedetailleerd blokdiagram van een voorkeursuitvoering van de huidige uitvinding getoond is, De keten van Fig. 5 omvat het CAM/RAM/CAM geheugen, zoals hierboven beschreven aan de hand van Fig. 2. Er zijn een aantal RAM cellen 26 aanwezig, die deel uitmaken van het RAM gedeelte 24, om data bits voor elk woord op te slaan.
<Desc/Clms Page number 18>
Het aantal bits wordt bepaald door de vereisten van het systeem waarin de uitvinding gebruikt wordt. In de beschreven uitvoering zullen 16 bits gebruikt worden. De RAM cellen zijn via paren bitlijnen met de lees/schrijf logica 30 verbonden en daarna met de TDM bus 32, zoals hierboven beschreven. Er zijn twee CAM gedeelten aanwezig, namelijk een bron CAM gedeelte 38, dat CAM cellen voor bronadressen bevat, en een bestemmings CAM gedeelte 48 dat CAM cellen voor bestemmingsadressen bevat. Het antal adresbits hangt af van het aantal bits dat nodig is om de adressen te bepalen. In de beschreven uitvoering zijn 8 bits aanwezig om de bron-en bestemmingsadressen op te slaan.
De CAM cellen zijn via paren bitlijnen verbonden met de bus logische tussenketens 42 en 50, die om beurt adressen van de bronen bestemmingsadresketens 46 en 54 ontvangen. De transistors 124 zijn verbonden zoals getoond in Fig. 4 om de vergelijkingslijnen 58 en 6 op de geschikte ogenblikken te ontladen voor een vergelijkingsbewerking, zoals getoond in Fig. 9.
De eerste woordlijn 28 is enkel met de RAM cellen verbonden en reageert op de vergelijkingsuitgangslijnen 58 en 62, die respectievelijk door de bron CAM cellen en de bestemmings CAM cellen bestuurd worden in antwoord op een vergelijkingsbewerking. Er is dus geen enkele manier om cellen voor een lees-of schrijfbewerking te machtigen, tenzij door een vergelijkingsbewerking en die enkel de RAM cellen machtigt.
Het kan gewenst zijn om een gedeelte van het geheugen uit te lezen of in een gedeelte daarvan te schrijven. Daarom is een tweede woordlijn 98 aanwezig voor verbinding met alle CAM en RAM cellen. De RAM cellen moeten zowel op de woordlijn 28 als op de woordlijn 98 reageren en werden daarom gewijzigd, zoals getoond in Fig. 6, zodanig dat ze twee bijkomende
<Desc/Clms Page number 19>
transistors 130 en 132 bevatten die beide op het logisch niveau op de woordlijn 80 reageren. Transistor 130 is tussen de bitlijn BL en het knooppunt 122 van de RAM cel verbonden, terwijl transistor 132 tussen de bitlijn BL en het knooppunt 116 van de RAM cel verbonden is. Aldus kunnen de RAM cellen gemachtigd worden voor een lees-of schrijfbewerking door een signaal met logisch niveau 1 op de woordlijn 28 of 98 te brengen.
Er wordt opnieuw verwezen naar Fig. 5 waarin de EN-poort 134 tussen de vergelijkingsuitgangslijn 62 en de woordlijn 28 aangebracht is, terwijl de EN-poort 136 tussen de vergelijkingsuitgangslijn 58 en de woordlijn 28 is aangebracht. Een ingangssignaal NCH wordt gebracht op de ingangen van de beide EN-poorten 134 en 136. Het signaal NCH is op een logisch niveau 1 gedurende perioden waarin vergelijkingsbewerkingen uitgevoerd moeten worden tussen de adressen op de adresbussen en de in de CAM's opgeslagen adressen, zodat een vergelijkingsuitgangssignaal op niveau 1 op de woordlijn 28 gebracht kan worden teneinde de RAM cellen te machtigen en hen toe te laten data van de data bus 32 af te lezen of op deze bus te schrijven.
Op gelijkaardige wijze is een EN-poort 138 verbonden tussen de vergelijkingsuitgangslijn 62 en de woordlijn 98, terwijl een EN-poort 140 tussen de vergelijkingsuitgangslijn 58 in de woordlijn 98 is aangebracht. Een bronbevelsignaal CMD (S) wordt op de ingang van de poort 140 gebracht, terwijl een bestemmingsbevelsignaal CMD (D) op een ingang van de poort 138 wordt gebracht.
Een kloksignaal CLK wordt op de ingangen van de poorten 134, 136, 138 en 140 gebracht voor besturing als de poorten gemachtigd zijn.
Aldus, wanneer het gewenst is om een gedeelte van een woord uit te lezen of in dit woord te schrijven,
<Desc/Clms Page number 20>
zonder de overdracht van data van een bron naar een bestemming te beïnvloeden, wordt de woordlijn 28 belet door een NCH signaal met logisch niveau 0 welke de EN-poorten 134 en 136 daadwerkelijk blokkeert. Elk gewenst woord kan geadresseerd worden via de bron CAM of bestemmings CAM gedeelten, door het adres van het woord op de bron-of bestemmingsadresbus te plaatsen, waarbij dit adres op de bitlijnen van het bron of bestemmings CAM gedeelte gebracht wordt.
Indien het adres overeenkomt met een adres opgeslagen in de CAM, zal de bron-of bestemmingsvergelijkingsuitgangslijn 58 of 62 een signaal met logisch niveau 1 op de EN-poort 140 of 138 brengen, waarbij deze poort geleidend zal worden door een CMD (S) of CMD (D) signaal aan de gepaste poort toe te voeren zodat de woordlijn 98 naar een logisch niveau 1 gedreven wordt en daarbij alle cellen, zowel van CAM als van RAM, van het geadresseerde woord machtigt. Een lees-of schrijfbewerking van data uit of in willekeurige RAMs en/of CAMs in het woord kan dan plaatsgrijpen door een gepast lees-of schrijfsignaal te brengen op de logische keten, die verbonden is met de aan de RAMs en/of CAMs toegevoegde bitlijnen.
Het adres voor deze selectieve lees-of schrijfbewerking komt van de bron-of bestemmingsadresketen en kan opgewekt worden door een daarin aanwezige teller of opgeslagen zijn in een register. Adressen bevat in registers kunnen opgewekt geweest zijn gedurende een voorgaande leesbewerking of kunnen door de ingangen 47 of 55 ontvangen geweest zijn vanuit een buitenbron.
Er werd dus beschreven hoe data in het RAM gedeelte 24 geschreven kunnen worden of uit dit gedeelte gelezen kunnen worden om een schakeling van data tussen bron-en bestemmingsadressen te bewerkstelligen. Er werd eveneens beschreven hoe adressen in de bron-en bestemmings CAM gedeelten 38 en 48 geschreven kunnen
<Desc/Clms Page number 21>
worden en uit deze gedeelten gelezen kunnen worden. Het kan gewenst zijn om een middel te'verschaffen om nieuwe data te schrijven in dit niet-gebruikte geheugenwoord van hoogste prioriteit van dit geheugen.
Een dergelijk middel is aanwezig door het gebruik van een toewijzingsbitlijn, die een aantal toewijzingsbitcellen omvat, één voor elk woord, welkez op gelijkaardige wijze zijn uitgevoerd als de in Fig. 4 getoonde CAM cellen 40, uitgenomen dat een verschillende toewijzingsschrijflogica 144 gebruikt wordt en dat een terugstelmogelijkheid aanwezig is. Een transistor 154 is met een vergelijkingsuitgangslijn 63 van de toewijzingsbitcel 142 verbonden om de vergelijkingsuitgang 63 voor te laden in antwoord op een D C PRG signaal. De uitvoering van de bittoewijzingscel 142 en van de toewijzingsschrijflogica zal hierna beschreven worden.
In een toewijzingsbitcel 142 is een logisch niveau 1 opgeslagen als zijn woord gebruikt wordt of toegewezen is. De bittoewijzingscellen 142 worden met een logisch niveau 1 vergeleken op hetzelfde ogenblik dat de cellen 40 van het bestemmings CAM gedeelte 48 vergeleken worden.
Indien de toewijzingsbitcel een logisch niveau 0 bevat zal er geen vergelijking plaatsgrijpen en de uitgangsvergelijkingslijn 63 zal op het logisch niveau 0 zijn en de drijflijn 62 op het logisch niveau 0 brengen via de buffer 146, en daardoor de machtiging van de woordlijn 28 of 98 en van de daarmee verbonden RAM cellen verhinderen. De toewijzingsbit vergelijkingsuitgangslijn 63 geeft dus aan dat het woord niet gebruikt wordt, niettegenstaande een voorheen gebruikt bestemmingsadres nog steeds in de CAM cellen van het bestemmings CAM gedeelte 48 kan opgeslagen zijn.
Het niet-overeenstemmingssignaal met logisch niveau 0 aan de vergelijkingsuitgangslijn 63 van de bittoewijzing 142 wordt eveneens gebruikt in samenwerking met een
<Desc/Clms Page number 22>
prioriteitstoewijzings logische keten 148, die een uitgang verschaft welke het beschikbare woord met de hoogste prioriteit aanduidt. De prioriteitstoewijzings logische keten kan op verschillende wijzen uitgevoerd worden, ofwel zoals getoond in Fig. 5 of als een reeks van poorten die een aanduiding verschaft dat slechts één woord van het geheugen, namelijk het woord met de hoogste prioriteit, leeg is of beschikbaar is voor gebruik. Alle lagere prioriteitswoorden zullen, zelfs indien ze leeg zijn, belet worden van gebruikt te worden tot alle hogere prioriteitswoorden gebruikt zijn.
De prioriteitstoewijzings logische keten 148 is voornamelijk een veld van kolommen 150 en rijen 152, met één kolom en één rij voor elk woord van het geheugen. Elke kolom 150 is met VDD verbonden om de kolom op een logisch niveau 1 te houden. Elke rij bestaat uit een transistor 154, die tussen de aan de rij toegevoegde kolom en grond verbonden is, en een aantal transistors 156 verbonden tussen alle andere kolommen, die met lagere prioriteitswoorden overeenkomen, en grond. De vergelijkingsuitgangslijn 63 van de bittoewijzingscel 142 is via een transistor 158 verbonden om de vergelijkingsuitgang, in antwoord op een adrestoewijzingssignaal AC ADDR, te poorten naar een buffer 160 die de transistor 154 drijft. De uitgang van de buffer 160 is ook verbonden met een inverter 162 die de transistors 156 drijft.
Een EN-poort 164 is aanwezig voor elk woord en heeft één ingang, die met de kolom voor zijn bijbehorend woord verbonden is, een tweede ingang verbonden met een bevelsignaal AC en een derde ingang verbonden met CLK. De uitgang van de EN-poort 164 is met de woordlijn 98 verbonden.
Indien de toewijzingsbit 142 een vergelijkingsuitgang met een logisch niveau 0 verschaft, welke aangeeft dat de woordlijn nu niet toegewezen is, zal de transistor 158 het logisch niveau 0 aan de buffer
<Desc/Clms Page number 23>
160 leggen en de transistor 154 zal in de geblokkeerde toestand blijven, waardoor de kolom die het eerste of hoogste prioriteitswoord voorstelt op een logisch niveau 1 kan blijven. Het logisch niveau 1 op de kolom wordt op de EN-poort 164 voor het hoogste prioriteitswoord gelegd en de EN-poort zal in antwoord op een AC bevel en CLK een logisch niveau 1 op de woordlijn 98 brengen, waardoor de gehele woordlijn gemachtigd wordt om het inschrijven van nieuwe data mogelijk te maken.
Het logisch niveau 0 op de uitgang van de buffer 160 wordt toegevoerd aan de inverter 162, die een signaal met logisch niveau 1 aan de transistors 156 legt waardoor deze geleidend worden en de kolommen, die aan de lagere prioriteitswoorden toegevoegd zijn, op een logisch niveau 0 brengen en hierdoor hun onbeschikbaarheid aanduiden.
Indien de toewijzingsbit 142 een vergelijkingssignaal met logisch niveau 1 zou moeten verschaffen, welke de onbeschikbaarheid van het woord aangeeft, zou dit logisch niveau 1 aan de transistor 154 gelegd worden via de transistor 158 en de buffer 160, waardoor de transistor 154 geleidend zou worden en de kolom 150, die aan het bepaald woord toegevoegd is, op het logisch niveau 0 zou gebracht worden en daarbij de werking van de poort 164 zou beletten, zodat bij ontvangst van een AC bevel en CLK de woordlijn 98 voor het bepaald woord niet gemachtigd zou worden.
Het signaal met logisch niveau 1 zou ook gelegd worden aan de ingang van de inverter 162, die aan zijn uitgang een signaal met logisch niveau 0 verschaft welke de transistors 156 niet zou doen geleiden, en de lagere prioriteitskolommen zouden op het logisch niveau 1 blijven en het toewijzingsbitcelvergelijkingssignaal zou daarop voor de lagere prioriteitswoorden een invloed hebben.
De kolommen 150 zijn verbonden met de ingangen van
<Desc/Clms Page number 24>
een NOF poort 166, zodanig dat als een willekeurige van de kolommen van de prioriteitstoewijzingslogica op het niveau 1 blijft welke hun beschikbaarheid aanduidt, de NOF poort een uitgangsniveau op niveau 0 zal verschaffen, die AC BUSY wordt genoemd. Aldus zal het AC BUSY signaal enkel op het niveau 1 zijn als alle woorden in het geheugen voor het ogenblik gebruikt zijn.
Dus, indien het AC BUSY signaal op een logisch niveau 0 is, weet men dat een geheugenwoord beschikbaar is en dat een AC bevel aan de poorten 164 kan gelegd worden, zodat de woordlijn 98 van het beschikbare woord met hoogste prioriteit gemachtigd zal worden om het mogelijk te maken dat data in de CAMs, RAMs en bittoewijzing 142 van een bepaald woord geschreven worden. Op dit ogenblik wordt de toewijzingsbit op het logisch niveau 1 gebracht waardoor wordt aangeduid dat het woord nu gebruikt is.
De gewijzigde CAM cel, gebruikt voor de toewijzingsbit 142, omvat het RAM geheugengedeelte en het vergelijkingsgedeelte, gelijkaardig aan hetgeen in Fig. 4 getoond is, en werkt op een identieke wijze. Het schrijftoewijzings logische gedeelte 144 omvat de bitlijnvoorladingsketen, die reageert op een schrijftoewijzingsvoorladingssignaal A W PRG en een bitlijnontladingsketen, die reageert op een D C PRG signaal. De transistors 79,80 en 96 van Fig. 4 worden niet gebruikt, evenmin als transistor 92. Transistor 78 verbindt ar met grond, terwijl transistor 82 bitlijn BL met VDD verbindt. Transistors 78 en 82 reageren op WRA en COMP D signalen. De toewijzings CAM cel heeft een terugstelmogelijkheid verschaft door een transistor, welke VDD met het knooppunt 122 verbindt en door een transistor die het knooppunt 116 met grond verbindt.
De beide transistors reageren op een terugstelsignaal, dat verschaft wordt door een EN-poort 176 die in Fig. 5 is
<Desc/Clms Page number 25>
getoond en aan de middelen voor het beëindigen van de toewijzing is toegevoegd.
Er dienen middelen aanwezig te zijn om een woord in het geheugen niet langer toe te wijzen en deze functie kan op de meest eenvoudige manier verwezenlijkt worden door de toewijzingsbit 142 op het logisch niveau 0 te brengen, hetgeen een kleine wijziging van de schrijftoewijzingslogica 144 zou vereisen. Het verdient echter de voorkeur, in de onderhavige aanvraag, te verhinderen dat de toewijzing van een woord beëindigd wordt tot het bestemmings CAM gedeelte 48 vergeleken werd en elk willekeurig woord in de data RAM gelezen mag worden. Deze mogelijkheid wordt verschaft door een ander RAM bitlijn aan het geheugen toe te voegen, met een RAM cel 178 voor elk woord. Deze bit is bekend als de toewijzingsbeëindigingsbit.
De toewijzingsbeëindigingsbitcel is op gelijkaardige wijze uitgevoerd als de RAM cel van Fig. 3, uitgezonderd dat de inverters 76, 80 en 96 alsook de transistor 92 weggelaten zijn. Transistor 78 is verbonden met grond en transistor 82 is verbonden met VDD. Transistors 78 en 82 reageren op een WR VA signaal.
De klem 90 ontvangt een PRG RAM signaal om de bitlijnen voor een lees-of schrijfbewerking op te laden. De RAM cel heeft een terugstelmogelijkheid, die verschaft wordt door een transistor welke VDD met het knooppunt 122 verbindt en door een transistor die het knooppunt 116 met grond verbindt. De beide transistors reageren op een terugstelsignaal.
De RAM cel 178 omvat een bijkomende uitgang, afgeleid van het knooppunt 116, welke aan een ingang van de in Fig. 5 getoonde poort 176 wordt gelegd. De poort 176 heeft een tweede ingang verbonden met de vergelijkingsuitgangslijn 62 van het bestemmings CAM gedeelte 48.
<Desc/Clms Page number 26>
Om de toewijzing van een woord te beëindigen wordt de toewijzingsbeëindigingsbit op een logisch niveau 1 gebracht door de toewijzingsbeëindigings logische schrijfketen 180. Nadat een logisch niveau 1 in de RAM geschreven werd, wordt een signaal met niveau 1 van de toewijzingsbeëindigings RAM 178 aan de poort 176 aangeboden. De volgende keer dat het bestemmings CAM gedeelte 48 een vergelijkingsbewerking uitvoert, laat het signaal met logisch niveau 1 van de bestemmingsvergelijkingsuitgangslijn 62 het lezen toe van data in het RAM gedeelte 24 en legt ook een logisch niveau 1 aan op de poort 176. De poort 176 brengt een logisch niveau 1 op de toewijzingsbit 142, waardoor de toewijzingsbit 142 op het logisch niveau 0 teruggesteld wordt en hierdoor de niet-toegewezen conditie van het woord aanduidt.
De uitgang van de poort 176 wordt ook aan de terugstelingang van de RAM 178 gelegd via een vertraging 182, teneinde daardoor de afwijzings RAM 178 op het logisch niveau 0 terug te stellen.
Er dient een middel aanwezig te zijn om de toewijzing van het bron CAM gedeelte van een niet-toegewezen woord te beëindigen, teneinde een S COMP OUT signaal met logisch niveau 1 op de lijn 58 te verhinderen. Dit zou op verschillende wijzen verwezenlijkt kunnen worden. Een toewijzingsbeëindigingsbit, die aan 142 gelijkaardig is, zou aan de bronzijde toegevoerd kunnen worden en op een logisch niveau 0 gebracht kunnen worden als de toewijzing beëindigd moet worden. Aan de bronzijde bestaat er echter geen noodzaak om een uitgang aan een prioriteittoewijzingslogica te verschaffen, gezien hiervoor aan de bestemmingskant zorg werd gedragen.
Daarom, om de toewijzing van de bronzijde te beëindigen en een S COMP OUT met logisch niveau 1 te verhinderen bestaat een goedkope wijze erin een ongebruikt bronadres
<Desc/Clms Page number 27>
in het niet-toegewezen woord te schrijven.
In zekere omstandigheden kan het gebeuren dat data in het RAM gedeelte 24 geschreven worden, terwijl terzelfdertijd de bron-en bestemmingsadressen geschreven worden. Aldus kan het gewenst zijn te beletten dat het eerste woord, welke op de data bus 32 via een bron CAM vergelijkingsbewerking ontvangen wordt, in het RAM gedeelte 24 geschreven wordt totdat de eerste bestemmings CAM vergelijkingsbewerking en het resulterend lezen van de data RAM beëindigd is. Deze broninhibitie kan verwezenlijkt worden door een andere RAM bitlijn toe te voegen, waarbij elk woord een broninhibitie RAM cel 184 en een broninhibitie schrijflogica 186 voor het schrijven in de bitlijnen heeft. De broninhibitie RAM cel 184 is een standaard RAM cel, die zodanig uitgevoerd is dat hij door om het even welke van de twee woordlijnen gemachtigd kan worden, zoals getoond in Fig. 6.
Elke cel omvat bovendien een uitgang 188 vanuit het knooppunt 122 van de RAM cel. De uitgang 188 is verbonden als een ingang naar een EN-poort 136. De broninhibitie schrijflogica 186 is gelijkaardig aan de toewijzingsbeëindigingsschrijflogica 180 die toegevoegd is aan de RAM 178, waarbij WRI het leesbevelsignaal is.
Als een geheugenwoord voor het eerst toegewezen wordt via de toewijzingsbit 142, wordt de broninhibitiebit 184 op een logisch niveau 1 gebracht.
Aldus is het knooppunt 122 van de broninhibitiecel 184 op een logisch niveau 0, dat aan de uitgang 188 verschaft wordt en de poort 136 blokkeert, waardoor belet wordt dat een woordlijn via een bron CAM vergelijking opgewekt wordt. De bron CAM vergelijkingslijn 58 zal door de poort 136 geblokkeerd worden tot een logisch niveau 1 van de broninhibitiecel 184 verwijderd wordt als resultaat van het feit dat het bestemmings CAM gedeelte een vergelijkingsbewerking uitvoert en een
<Desc/Clms Page number 28>
vergelijkingsuitgangsniveau 1 opwekt en de woordlijn 28 machtigt. De broninhibitiecel 184 kan op een logisch niveau 1 gebracht worden als het woord 28 gemachtigd wordt, zoals hiervoor beschreven.
Het schrijven in de broninhibitiecel 184 zal het logisch niveau 0 van de uitgang 188 verwijderen en zal daardoor de poort 136 machtigen om de bron CAM vergelijkingsuitgangen toe te laten een logisch niveau 1 op de woordlijn 28 te brengen.
Een andere mogelijke vereiste van de uitvinding kan erin bestaan het bron CAM gedeelte of het bestemmings CAM gedeelte te beletten van hetzelfde woord in meer dan één locatie op te slaan. Hetzelfde woord in meer dan één locatie zou teweegbrengen dat er twee verschillende woordlijnen voortgebracht worden en als een uitlezing plaats zou grijpen, zou de data verminkt worden als meer dan één woord geadresseerd wordt. In het geval van een schrijfbewerking zou er meer dan één woord geschreven kunnen worden zonder problemen, maar dit is niet altijd wenselijk. De oplossing van deze vereiste bestaat erin de aanwezigheid van een woord in de bron-en bestemmings CAM gedeelten te detecteren, vooraleer een schrijfbewerking op een nieuw in te voeren woord te beginnen.
Dit wordt verwezenlijkt door het nieuw woord met bron-en bestemmingsadressen aan de CAM bitlijnen toe te voeren en terzelfdertijd naar een overeenkomstuitgang te zoeken op de lijnen 58 of 62 en de woordlijnen via de logische-niveausignalen AC, NCH en CMD te inhibiteren.
Indien een vergelijkingsuitgang een logisch niveau 1 verschaft is dit een aanduiding dat dezelfde data in een woord aanwezig zijn en dat de schrijfbewerking afgebroken kan worden. De aanwezigheid van een overeenkomstuitgang met logisch niveau 1 op een willekeurige vergelijkingsuitgangslijn wordt gedetecteerd door de OF poorten 190 en 192 waar. van de ingangen respectievelijk met de vergelijkingsuitgangslijnen 62 en 58 voor elk
<Desc/Clms Page number 29>
woord verbonden zijn. De OF-poort 190 zal een uitgang op logisch niveau 1, D-BUSY genoemd, verschaffen indien één van de vergelijkingsuitgangslijnen 62 op een logisch niveau 1 is. Op gelijkaardige wijze zal de OF-poort 192 een logisch niveau 1 op de uitgang, genoemd S-BUSY, verschaffen als op één van de vergelijkingsuitgangslijnen 58 een logisch niveau 1 aanwezig is.
De aanwezigheid van een logisch niveau 1 op de D-BUSY of S-BUSY uitgang kan dus gebruikt worden om een schrijfbewerking af te breken.
Uit hetgeen voorafgaat blijkt duidelijk dat de schakelaar van de onderhavige uitvinding kan werken op een wijze, die schakelmodus genoemd kan worden en waarin data van een geadresseerde bron naar een geadresseerde bestemming overgedragen worden. In de schakelmodus worden nieuwe woorden niet in het geheugen gevoerd en wordt de toewijzing van woorden niet be-indigd. Een timeerdiagram, dat het verband toont tussen de verscheidene signalen die in de schakelwijze gebruikt worden, is voorgesteld in Fig. 7.
Er wordt nu verwezen naar Fig. 7. Daaruit blijkt dat de schakelaar in werking gesteld kan worden in cyclussen van 16 tijdsleuven TS genummerd van 0 tot 15.
De tijdsleuven worden verschaft door de hoofdteller 36, welke door een kloksignaal CLK gedreven wordt. Het aantal tijdsleuven, dat voor de werking van de schakelaar vereist is, wordt door het aantal bronnen en bestemmingen bepaald. De timeerinrichting, zoals getoond in Fig. 7, geldt voor vijf bronnen SI tot S5 en zes bestemmingen Dl tot D6. Het is duidelijk dat deze bronnen en bestemmingen niet noodzakelijk fysische of ruimtelijk verwante poorten zijn, maar tijdgeschakelde bronnen en bestemmingen met een tijdverwantschap kunnen zijn. De bronnen en bestemmingen kunnen een combinatie zijn van ruimte en tijd, zoals daar waar een fysische poort getimeerde informatiekanalen ontvangt of overdraagt.
Een
<Desc/Clms Page number 30>
bron en bestemming zouden verbonden kunnen zijn met dezelfde fysische poort, die tijdverdeeld is in een brontijd en een bestemmingstijd gedurende dewelke signalen ontvangen en overgedragen worden. In feite zouden de tijdsleuven 0 tot 15 de tijdverdeling kunnen voortellen van één kanaaltijd gedurende dewelke de data, naar of van de ruimtelijk verwante poorten, op de databus 32 in tijdverdeling gemultiplexeerd worden.
Zoals in de hierboven vermelde oktrooiaanvragen zou elke poort kunnen dienen voor de doorgang van verscheidene aantallen kanalen, zoals bijvoorbeeld tot 32 kanalen die op sekwentiële wijze herhaald worden, waarbij elke herhaling een freem bepaalt. De tijdsleuven 0 tot 15 zouden aldus gedurende elk kanaal opnieuw gerecycleerd worden, zodat elke fysische poort minstens éénmaal per kanaaltijd bemonsterd zou kunnen worden.
Zoals blijkt uit Fig. 7, worden de tijdsleuven O tot 12 gebruikt om de schakelbewerking uit te voeren en het is gedurende deze tijdsleuven dat de schakelaar in een schakelmodus werkt. Gedurende de tijdsleuven 13 tot 15 werkt de schakelaar in hetgeen bekend is als de bevelmodus, die hierna beschreven zal worden.
In Fig. 7 zijn er gearceerde gedeelten getoond voor de signalen D COMP OUT, D-BUSY, S COMP OUT en S-BUSY. Deze gearceerde gedeelten geven aan dat het signalniveau al of niet kan veranderen, afhankelijk van het feit of er al dan niet een bepaalde conditie bestaat.
Bijvoorbeeld zijn D COMP OUT en S COMP OUT voorgesteld op een logisch niveau 1, welke te wijten is aan de D C PRG en S C PRG voorladingssignalen, die veroorzaken dat de vergelijkingsuitgangslijnen op een logisch niveau 1 voorgeladen worden. Bij het optreden van het COMP D of COMP S signaal heeft een vergelijkingsbewerking plaats en de D COMP OUT en S COMP OUT signalen kunnen al of niet tot het logisch niveau 0 dalen, afhankelijk van het feit
<Desc/Clms Page number 31>
of er al dan niet een overeenkomst tussen de vergeleken signalen gevonden wordt. Op dezelfde wijze zijn de D-BUSY en S-BUSY signalen afhankelijk van het niveau van de D COMP OUT en S COMP OUT signalen. Deze signalen worden echter enkel gebruikt tijdens de bevelmodus en hun toestand is zonder belang gedurende de schakelmodus.
Het signaal NCH gaat enkel naar het logisch niveau 1 gedurende de schakelmodus vanaf het midden van de tijdsleuf 1 tot het einde van de tijdsleuf 12. Het NCH signaal maakt dus de werking in de schakelmodus mogelijk.
De eerste stap bij de uitvoering van een schakelbewerking bestaat erin data vanaf een bron in het RAM gedeelte 24 te schrijven van een woord, bepaald door het adres van de bron opgeslagen in het bron CAM gedeelte 38. Om dit te bereiken wordt in dit bron CAM gedeelte 38 een bronadresvergelijking uitgevoerd door een adres op de adresbus te vergelijken met alle bronadressen die in het bron CAM gedeelte 38 opgeslagen zijn voor elk van de woorden. Het S C PRG signaal wordt toegevoerd aan de bronbus logische tussenketen 42 voor elk van de bitlijnparen om de bitlijnen naar een logisch niveau 0 te drijven. Terzelfdertijd wordt het S C PRG signaal ook aan transistor 124 gelegd om de vergelijkingsuitgangslijn 58 voor te laden op een logisch niveau 1, zoals blijkt uit Fig. 7 voor het S COMP OUT signaal dat naar een logisch niveau 1 gaat in de eerste helft van de tijdsleuf 2.
Gedurende de tweede helft van de tijdsleuf 2 wordt een COMP S signaal aan de bronbus logische tussenketen 42 gelegd, teneinde toe te laten dat de bits van de adresbus aan de bitlijnen van elke bron CAM cel gelegd worden, en hierdoor een vergelijkingsbewerking inleiden. Indien het adres op de adresbus overeenkomt met een willekeurig adres opgeslagen in dit bron CAM gedeelte 38, zal de COMP OUT lijn 58 van het bepaalde woord op een logisch niveau 1 blijven, terwijl het S COMP OUT signaal op een
<Desc/Clms Page number 32>
logisch niveau 0 zal dalen. Indien een vergelijking gemaakt wordt zal het logisch niveau 1 op de lijn 58, getoond in Fig. 5, verschijnen en aan de poort 136 gelegd worden. Op de poort 136 zullen ook de signalen met logisch niveau 1 verschijnen van NCH en van de broninhibitiecel 184.
Deze signalen blijven op de poort 136 aanwezig tot de volgende klokpuls in de tijsleuf 3 verschijnt, op welk ogenblik de poort 136 een bronwoordlijn 5 WLl met logisch niveau 1 aan de woordlijn 28 in Fig. 5 toevoert, waardoor al de RAM cellen in dit data RAM gedeelte 24 gemachtigd worden. Op dit ogenblik verschijnt het signaal van de bron SI, welke het adres heeft dat met het bron CAM gedeelte 38 vergeleken werd, op de TDM data bus en wordt het DWR signaal aan de lees/schrijf logica keten 30 gelegd waardoor de data op de data bus in de gemachtigde RAM cellen van het geadresseerde woord geschreven worden.
Voor het aanleggen van het DWR signaal aan de lees/schrijf logische keten 30 wordt een PRG RAM signaal aan de lees/schrijf logische keten 30 gelegd om elk van de RAM bitlijnen op een logisch niveau 1 te brengen. Aldus werd de data die aan de bron 51 in het data RAM gedeelte 24 verschijnt nu opgeslagen in een bepaald woord waarin het bronadres is opgeslagen.
De in het RAM gedeelte 24 opgeslagen data zullen uitgelezen worden naar een bestemming waarvan het adres in het bestemmings CAM gedeelte 48 van het woord is opgeslagen. Dit wordt bereikt dor een bestemmingsadres, zoals een bestemming D2, in de tijdsleuf 3 op de bestemmingsadresbus aan te bieden. Dit bestemmingsadres moet met alle bestemmingsadressen vergeleken worden welke in het bestemmings CAM gedeelte 48 zijn opgeslagen.
De eerste stap voor de verwezenlijking daarvan is het aanleggen van het D C PRG signaal op de bestemmingsbus logische tussenketen 50, waardoor alle bitlijnen op het
<Desc/Clms Page number 33>
logisch niveau 0 ontladen worden en de vergelijkingsuitgangslijnen 62 van elk woord op een logisch niveau 1 opgeladen worden, zoals aangeduid door D COMP OUT die naar een logisch niveau 1 gaat gedurende de eerste helft van de tijdsleuf 3 in Fig. 7. Een COMP D signaal wordt dan aan de bestemmingsbus logische tussenketen 50 gelegd om de vergelijkingsbewerking in te leiden gedurende de tweede helft van de tijdsleuf 3.
Als resultaat van de vergelijkingsbewerking zal het D COMP OUT signaal ofwel op een logisch niveau l blijven, indien een vergelijking gedaan wordt, of naar een logisch niveau O dalen voor de woorden waarin er geen vergelijking is.
Voor het woord waarin er een vergelijking gemaakt wordt zal het D COMP OUT signaal met logisch niveau 1 op de poort 134 gelegd worden samen met een signaal met logisch niveau 1 van NCH. Deze signalen worden behouden tot de volgende klokpuls CLK gedurende de tijdsleuf 4 als de poort 134 een bestemmingswoordlijn, D WL1, met logisch niveau 1 zal verschaffen aan de woordlijn 28, waardoor de RAM cellen van het RAM gedeelte 24 voor het geadresseerde woord gemachtigd zullen worden. Gedurende deze periode, namelijk tijdsleuf 4, wordt de bestemming D2 verbonden met de TDM data bus, zoals getoond in Fig. 7, waardoor de schakelbewerking van data van een bron waarvan een adres in een bepaald woord is opgeslagen naar een bestemming waarvan een adres in hetzelfde woord is opgeslagen beëindigd wordt.
Er dient opgemerkt dat het mogelijk is om een bronadres en geen bestemmingsadres te hebben waardoor de informatie wordt opgeslagen voor later gebruik. In sommige gevallen zouden blijvende data in een woord kunnen opgeslagen zijn, waarbij de data naar een bestemmingsadres uitgelezen worden terwijl het woord geen bronadres heeft.
Er dient opgemerkt dat de toewijzingsbit met een
<Desc/Clms Page number 34>
logisch niveau 1 vergeleken wordt op hetzelfde ogenblik dat de bestemmings CAM vergeleken wordt als gevolg van het feit dat het COMP D signaal zowel aan de bittoewijzing als aan de bestemmings CAM gelegd wordt.
Indien de toewijzingsbit een logisch niveau 0 bevat zal er geen vergelijking plaatsgrijpen en zal de COMP OUT lijn 63 van de toewijzingsbit gedurende het COMP D signaal naar een logisch niveau 0 dalen. Het signaal op de COMP OUT lijn 63 van de toewijzingsbit wordt in samenwerking met de prioriteitstoewijzingslogica 148 gebruikt en wordt naar de buffer 160 gepoort via de transistor 158, die geleidend gemaakt wordt door het AC ADDR signaal welke enkel in de tijdsleuf 1 optreedt.
Het AC ADDR signaal poort aldus de COMP OUT signalen van de lijnen 63 van al de woorden naar een prioriteitstoewijzingslogica 148, welke werkt zoals hierboven beschreven en resulteert in een AC BUSY signaal op 1 of 0. Indien alle woorden toegewezen zijn zal AC BUSY op een logisch niveau 1 zijn en daar blijven.
Indien gedurende de vorige bevelmodus een woord niet was toegewezen en alle woorden voordien gebruikt werden zal AC BUSY van het logisch niveau 1 naar het logisch niveau 0 dalen, zoals door de volle lijn in Fig. 7 is aangeduid. Indien gedurende de voorgaande bevelmodus een woord was toegewezen door het laatste niet toegewezen woord te gebruiken zal AC BUSY tot een logisch niveau 1 stijgen, zoals in Fig. 2 door de streeplijn is voorgesteld. De verandering in logisch niveau van AC BUSY kan op gelijk welk ogenblik gedurende de tijdsleuven 1 tot 12 plaatsgrijpen door de veranderlijke vertraging van de prioriteitstoewijzingslogica bij het aftasten van een ongebruikt woord. Het is enkel noodzakelijk dat AC BUSY voor de bevelmodus geldig is.
De werking in de, bevelmodus grijpt plaats gedurende de tijdsleuven 13 tot 15 en de signaaltimering
<Desc/Clms Page number 35>
is in de Fig. 8 en 9 voorgesteld. Gedurende de bevelmodus grijpen de werkzaamheden, zoals het toewijzen van een nieuw woord, plaats door inschrijving in het bronadres, het bestemmingsadres, data en de toewijzingsbit. Bijkomende bevelen die gedurende de bevelmodus plaats kunnen hebben omvatten het ongedaan maken van de toewijzing van een woord en het gebruik van de bron of de bestemmings CAM als adres voor het lezen of schrijven in het andere CAM gedeelte en/of in de data RAM.
Gedurende de werking in de bevelmodus zullen de bron en bestemmingsvergelijkingsprocedures plaats grijpen, en de bron en bestemmings COMP OUT signalen zullen in veel gevallen naar het logisch niveau 1 gaan.
Het kan ongewenst zijn om gedurende de werking in de bevelmodus de RAM cellen van het data RAM gedeelte 24 van het geheugen te machtigen ; daarom ontvangen de poorten 134 en 136, getoond in Fig. 5, het signaal NCH met logisch niveau 0 gedurende de bevelmodus om zeker te zijn dat de poorten niet geleidend worden.
Er wordt nu verwezen naar Fig. 8 waarin de timering voor de bevelbewerkingen in de bevelmodus getoond wordt als een bestemming gebruikt wordt als een adres voor een lees-of schrijf bewerking in de bron CAM en/of data RAM. Men kan ook van deze werking gebruik maken om in de bittoewijzing, niet-toewijzing RAM en broninhibiteer RAM te schrijven.
Een bestemmingsadres verschijnt op de bestemmingsadresbus gedurende de tijdsleuf 14 en is daarom aanwezig op de ingang naar de bestemmingsbus logische tussenketen 50. Het D C PRG signaal ontlaadt de bitlijnen en maakt dat de D COMP OUT lijn 62 op een logisch niveau 1 voorgeladen wordt. In de tweede helft van de tijdsleuf 16 wordt een COMP D signaal met een logisch niveau 1 verschaft om de vergelijkingsbewerking
<Desc/Clms Page number 36>
in te leiden. Indien een overeenkomst wordt vastgesteld zal het D COMP OUT signaal gedurende de tweede helft van de tijdsleuf 14 op een logisch niveau 0 dalen.
Onmiddellijk volgend op de vergelijkingsbewerking in de tijdsleuf 15 wordt het CMD (D) signaal aan de poort 138 gelegd. In antwoord op het CMD (D) signaal, het D COMP OUT signaal en CLK brengt de poort 138 op de lijn 98 een signaal, D WL2, met logisch niveau 1. Van zodra het CMD (D) signaal verschaft wordt biedt de bronadresbus, S ADDR BUS, een bronadres aan de bron CAMs aan. Gelijktijdig kan de TDM data bus ook data aan het data RAM gedeelte verschaffen. Gedurende de tweede helft van de tijdsleuf 15, als de bronadresbus en de data bus een adres en data aan hun respectieve gedeelten aanbieden, kunnen een WRS signaal en een DWR signaal verschaft worden respectievelijk om het bronadres in de bron CAMs en om data in de data RAMs te schrijven.
Alternatief zouden een RDS signal en een DRD signaal verschaft kunnen worden om de bron CAMs of data RAMs uit te lezen. Er dient ook herinnerd dat terwijl al de CAMs en RAMs gemachtigd zijn, men in de bittoewijzing, niet-toewijzings RAM en broninibitie RAM kan schrijven door gebruik te maken van de signalen WRA, WRUA en WRI.
Terwijl in de voorgaande beschrijving het gebruik van de bestemming als adres werd beschreven, dient er opgemerkt dat ook het bronadres gebruikt zou kunnen worden om een lees-of schrijfbewerking in de bestemmings CAM en de data RAM uit te voeren.
Er wordt nu verwezen naar Fig. 9 waarin de timering is getoond van de verscheidene signalen voor de bevelmodus bij de uitvoering van de toewijzing van een nieuw woord, met inbegrip van de bewerkingen van het schrijven in de bron CAM, de bestemmings CAM, de data RAM en de toewijzingsbit. De bestemmings-en bronadressen worden aan hun respectieve CAMs aangeboden vanuit de
<Desc/Clms Page number 37>
adresbussen gedurende twee tijdsleuven, namelijk 14 en 15. Gedurende de eerste helft van de tijdsleuf 14, terwijl de adresbussen aan de CAM gedeelten worden aangeboden, worden de bitlijnen ontladen door het verschaffen van de signalen S C PRG en D C PRG.
Tegelijkertijd worden gedurende de eerste helft van de tijdsleuf 14 de COMP OUT lijnen op het logisch niveau 1 voorgeladen. Vergelijkingen worden dan ingeleid door de COMP D en COMP S signalen onmiddellijk na de S C PRG en D C PRG signalen te verschaffen. Terwijl de COMP D en COMP S signalen aangelegd worden blijven de D COMP OUT en de S COMP OUT signalen op het logisch niveau 1 of dalen ze naar het logisch niveau 0, afhankelijk van het feit of er een vergelijking is of niet. Gedurende deze vergelijking worden de CMD (S) en CMD (D) signalen op een logisch niveau 0 gehouden om te beletten dat een S COMP OUT of een D COMP OUT signaal op de woordlijn 98 in Fig. 5 verschijnt en de cellen machtigt.
Bij het begin van de schakelmodus in tijdsleuf 1 werd AC ADDR verschaft om de prioriteitstoewijzingslogica te starten. Indien er een open woord was, zal AC BUSY op een logisch niveau 0 zijn en poort 164 van het niet toegewezen woord van hoogste prioriteit zal een signaal met logisch niveau 1 van de prioriteitstoewijzingslogica ontvangen. Wij zullen aannemen dat de vergeleken adressen op de D ADDR BUS en de S ADDR BUS niet in de CAMs werden gevonden en dat D COMP OUT en S COMP OUT beide op het logisch niveau 0 daalden in alle woorden.
Dit zou als gevolg heben dat ook de D BUSY en S BUSY signalen op het logisch niveau 0 zouden dalen, waardoor wordt aangegeven dat de nieuwe bron-en bestemmingsadressen niet zijn opgeslagen noch in de bronnoch in de bestemmings CAM gedeelten. Indien D BUSY en S BUSY op een logisch niveau 1 zouden blijven zou de navolgende schrijfbewerking afgebroken worden.
<Desc/Clms Page number 38>
Indien aan alle hierboven vermelde voorwaarden is voldaan, gaat het AC signaal gedurende de tijdsleuf 15 naar een logisch niveau 1. Het AC signaal op de poort 164 van het beschikbare woord van hoogste prioriteit, welke een logisch niveau 1 van de prioriteitstoewijzingslogica zal ontvangen, zal de poort 164 geleidend maken bij het volgend positief CLK signaal. Daarbij brengt hij op de woordlijn 98 een signaal WL2 met logisch niveau 1 die al de CAM en RAM cellen voor het woord machtigt. De schrijfbewerking kan nu plaatsgrijpen door gedurende de tweede helft van de tijdsleuf 15 een logisch niveau 1 te brengen op de signalen WRS, WRD, DWR en WRA, waardoor het bronadres in het bronadresgedeelte, het bestemmingsadres in het bestemmingsadresgedeelte en de data in de RAM geschreven worden en het logisch niveau 1 in de toewijzingsbit geschreven wordt.
Natuurlijk worden voor de schrijfbewerking de nodige voorladingssignalen S W PRG, D W PRG, A W PRG en PRG RAM in de eerste helft van de tijdsleuf 15 verschaft.
Uit hetgeen voorafgaat is het klaarblijkelijk dat de onderhavige uitvinding, in zijn meest eenvoudige vorm, een aantal vooraf toegewezen schakelpaden verschaft. De uitvinding verwezenlijkt ook de dynamische opstelling van schakelpaden, waarbij deze paden in antwoord op bevelen kunnen toegewezen worden of niet langer meer toegewezen worden. De uitvinding kan schakelpaden opstellen tussen ruimtelijke poorten en tijdskanalen van deze poorten.
Aldus verschaft de uitvinding een uiterst soepele schakelaar zowel voor ruimtelijke als voor tijdschakeling.