BR122017018407B1

BR122017018407B1 - Montagem de semicondutor e processo para produzir uma montagem de semicondutor

Info

Publication number: BR122017018407B1
Application number: BR122017018407-5A
Authority: BR
Inventors: Junfeng Zhao
Original assignee: Intel Corporation
Priority date: 2013-09-27
Filing date: 2013-09-27
Publication date: 2022-09-20
Also published as: EP3050101A4; RU2629904C2; JP2016530720A; US20150325550A1; GB201417060D0; EP3050101B1; TW201532156A; GB2520405A; KR102052255B1; DE102014113299B4; KR101834096B1; US12033983B2; TWI627688B; US20230282619A1; EP3050101A1; BR112016004369B1; US20170179082A1; DE102014113299A1; TWI573206B; US9899354B2

Abstract

?MONTAGEM DE SEMICONDUTOR E PROCESSO PARA PRODUZIR UMA MONTAGEM DE SEMICONDUTOR? Trata-se de uma montagem de semicondutor, compreendendo: uma primeira montagem de matriz que inclui: uma primeira matriz tendo uma primeira superfície superior de matriz e uma primeira superfície inferior de matriz, e um primeiro aro que se estende lateralmente a partir da primeira matriz, em que o primeiro aro inclui uma primeira face de aro superior próxima à primeira superfície superior de matriz e uma primeira face de aro inferior próxima da primeira superfície inferior de matriz, a primeira superfície inferior de matriz e a primeira face de aro inferior próxima dos arranjos de entrada e saída para a montagem de semicondutor. Adicionalmente a montagem compreende uma segunda montagem de matriz sobre a primeira montagem de matriz, a segunda montagem de matriz incluindo: uma segunda matriz, um segundo aro e uma pluralidade de traços condutores que se estendem para fora além da segunda matriz em direção à segunda face de aro inferior. A invenção também contempla um processo para produzir uma montagem de semicondutor.

Description

CAMPO DA INVENÇÃO

[0001] As modalidades descritas no presente documento referem-se de modo geral à fabricação de múltiplas camadas e às interconexões elétricas em dispositivos microeletrônicos.

HISTÓRICO

[0002] Os dispositivos semicondutores de múltiplas camadas incluem uma pluralidade de matrizes empilhadas e aderidas a conexões elétricas que se estendem entre as mesmas. Em um exemplo, o dispositivo empilhado é formado a partir de duas ou mais pastilhas (que incluem uma pluralidade de matrizes nas mesmas) que são acopladas juntas nas interfaces entre as duas ou mais pastilhas. As pastilhas acopladas são formadas em matriz e ligadas com fio para formar a pluralidade de dispositivos.

[0003] Em alguns exemplos, algumas das matrizes (por exemplo, chips dentro das matrizes) das pastilhas são defeituosas e não usáveis. Essas matrizes defeituosas ainda são incorporadas nos dispositivos semicondutores de múltiplas camadas devido ao acoplamento entre as pastilhas e os dispositivos resultantes também ser defeituoso e não usável mesmo quando muitas das outras matrizes dentro dos dispositivos são, ao contrário, completamente usáveis. Consequentemente, a pastilha com base em fabricação diminui o rendimento geral dos dispositivos de múltiplas camadas usáveis.

[0004] Em outros exemplos, interconexões entre matrizes dentro de um dispositivo semicondutor de múltiplas camadas são fornecidas através de ligação com fio entre as diversas camadas. Por exemplo, duas ou mais matrizes de semicondutor são empilhadas (por exemplo, aderidas) em um substrato e fios elétricos que se estendem ao longo de placas de ligação com fio das matrizes de semicondutor ao substrato. No substrato das interconexões elétricas são roteados adicionalmente aos arranjos em grade de esfera no outro lado do substrato. As matrizes de semicondutor empilhadas são moldadas para proteger tanto as matrizes quanto os fios elétricos. Os fios elétricos fornecem acoplamento indireto entre duas ou mais camadas do dispositivo em múltiplas camadas. O acoplamento indireto entre duas ou mais dentre as camadas com fios de ligação limita a transmissão de dados e de potência (por exemplo, a velocidade da transmissão de dados e o desempenho correspondente). Adicionalmente, a introdução de um substrato e tampa de molde através das matrizes empilhadas aumenta a altura (altura z) de um dispositivo em múltiplas camadas.

[0005] Deseja-se que as técnicas de fabricação de múltiplas camadas e as técnicas de interconexão mais rápidas melhoradas entre as camadas sejam direcionadas a esses e outros desafios técnicos.

BREVE DESCRIÇÃO DOS DESENHOS

[0006] A Figura 1 é uma vista em corte transversal de um dispositivo semicondutor em múltiplas camadas que inclui vias que se estendem através de aros que se estendem lateralmente a partir das matrizes.

[0007] A Figura 2 é uma vista em corte transversal detalhada do dispositivo semicondutor em múltiplas camadas da Figura 1.

[0008] A Figura 3 é um fluxograma de processos que mostra um exemplo de um método para fazer um dispositivo semicondutor em múltiplas camadas.

[0009] A Figura 4 é uma tabela que mostra as diferenças na altura dos dispositivos semicondutores.

[0010] A Figura 5 é um fluxograma que mostra um exemplo de um método para fazer um dispositivo semicondutor em múltiplas camadas.

[0011] A Figura 6 é uma tabela que compara a altura Z de um dispositivo semicondutor que inclui ligação com fio e um dispositivo semicondutor que inclui vias dentro dos aros laterais.

[0012] A Figura 7 é um diagrama de blocos que mostra outro exemplo de um método para fazer um dispositivo semicondutor em múltiplas camadas.

[0013] A Figura 8 é um diagrama de blocos que mostra ainda outro exemplo de um método para criar um dispositivo semicondutor em múltiplas camadas.

[0014] A Figura 9 é uma vista em corte transversal de outro exemplo de um dispositivo semicondutor em múltiplas camadas que inclui vias que se estendem através de um ou mais aros laterais.

[0015] A Figura 10 é um fluxograma que mostra outro exemplo de um método para fazer um dispositivo semicondutor em múltiplas camadas.

[0016] A Figura 11 é um diagrama esquemático de um sistema eletrônico de acordo com algumas modalidades da revelação.

DESCRIÇÃO DETALHADA

[0017] A descrição e os desenhos a seguir ilustram de modo suficiente as modalidades específicas para permitir que aqueles versados na técnica pratiquem as mesmas. Outras modalidades podem incorporar alterações estruturais, lógicas, elétricas e de processo e outras alterações. As porções e os recursos de algumas modalidades podem ser incluídos, ou substituídos por aqueles de outras modalidades. As modalidades estabelecidas nas reivindicações englobam todos os equivalentes disponíveis dessas reivindicações.

[0018] A Figura 1 mostra um exemplo de um dispositivo semicondutor 100 que inclui uma pluralidade de matrizes 102. Conforme mostrado, por exemplo, na Figura 1 o dispositivo semicondutor 100 inclui pelo menos uma primeira matriz e uma segunda matriz 104, 106. Conforme mostrado a primeira e a segunda matrizes 104, 106 são acopladas ao longo das superfícies superior e inferior das matrizes respectivas. Conforme mostrado adicionalmente na Figura 1, o dispositivo semicondutor 100 inclui um ou mais aros 108 que se estendem lateralmente, por exemplo, de acordo com uma dimensão de extensão lateral de aro 110 a partir de cada uma das matrizes 102. Em um exemplo, conforme mostrado em relação à primeira e à segunda matrizes 104, 106 os aros respectivos 108 se estendem lateralmente na direção oposta às bordas correspondentes da primeira e da segunda matrizes 104, 106.

[0019] Em um exemplo, os aros 108 são construídos com, porém, sem limitação, um material de polímero, tal como um composto de moldagem dielétrico configurado para se moldar ao redor da primeira e da segunda matrizes 104, 106 e, consequentemente, proteger as matrizes nas mesmas. Em outro exemplo, a primeira e a segunda matrizes 104, 106 são construídas com, porém, sem limitação, materiais mais duros que o composto de moldagem usado nos aros 108. Por exemplo, a primeira e a segunda matrizes 104, 106 são construídas com silício. Em outro exemplo, os aros 108 são construídos com um polímero mais macio (por exemplo, um módulo elástico menor) configurado para proteger a primeira e a segunda matrizes 104, 106 do dispositivo semicondutor 100. O polímero mais macio dos aros 108 é mais fácil de ser cortado conforme descrito no presente documento (por exemplo, perfuração a laser, perfuração mecânica, remoção de FIB, gravação ou similares).

[0020] Referindo-se novamente à Figura 1, conforme mostrado em uma pluralidade de vias 112 que se estende através de uma ou mais dentre as matrizes 102. Conforme será descrito no presente documento, as vias condutoras 112 permitem a comunicação e a transferência de dados entre cada uma das matrizes 102, bem como o conjunto de circuitos externo incluindo, porém, sem limitação, um arranjo em grade de esfera 114, um arranjo em grade de terra, um arranjo em grade com pino ou similares posicionados ao longo de uma superfície do dispositivo semicondutor 100. Conforme mostrado na vista em corte transversal da Figura 1, uma pluralidade de vias 112 é formada através dos aros 108 conforme oposto à primeira e à segunda matrizes 104, 106. Conforme será descrito no presente documento, as vias 112 são formadas em um exemplo após o empilhamento das matrizes 102 na configuração mostrada na Figura 1. Por exemplo, as vias 112 são perfuradas nos aros 108, por exemplo, com um ou mais métodos de perfuração mecânica, perfuração química (litografia) ou perfuração a laser.

[0021] Conforme será descrito adicionalmente, cada uma das matrizes 102 em um exemplo inclui uma camada de redistribuição, por exemplo, uma série padronizada de traços condutores fornecida adjacente a cada uma das matrizes 102. A camada de redistribuição se estende através de uma área de projeção das matrizes 102 e nos aros 108. Os traços condutores formados ao longo da camada de redistribuição são configurados para o acoplamento com as vias 112. Consequentemente, cada uma das matrizes 102 do dispositivo semicondutor 100 tem a capacidade de se comunicar através das vias 112 com uma ou mais dentre as outras matrizes 102 e opcionalmente com o arranjo em grade de esfera 114. Fornecendo-se aros 108 para cada uma das matrizes 102 e vias correspondentes 112 nas mesmas se acoplam diretamente entre uma ou mais dentre as matrizes 102 e o arranjo em grade de esfera 114 é alcançado em contraste aos acoplamentos indiretos fornecidos pela ligação com fio as uma ou mais matrizes cobertas em uma tampa de molde (dimensionada para encapsular fios livres), e um substrato subjacente com um arranjo em grade de esfera. Isto é, em um exemplo, os aros 108 se estendem a partir da pluralidade de matrizes 102 (por exemplo, de acordo com a dimensão da extensão lateral de aro 110) fornecem um mecanismo para receber de modo compacto uma pluralidade de vias 112 nos mesmos que permitem a comunicação direta entre as matrizes 102 do dispositivo semicondutor 100 sem exigir, de outra forma, que uma tampa moldada que sobrepõe ligações com fio da pluralidade de matrizes 102 e um substrato ou similares forneçam tal comunicação. Consequentemente, a altura do dispositivo semicondutor 100 (por exemplo, uma altura Z) é substancialmente menor que a altura de um dispositivo semicondutor que inclui uma pluralidade de matrizes interconectada com ligação com fio e, então, encapsulada dentro de uma tampa moldada e que tem um substrato subjacente. Por exemplo, em alguns exemplos, as economias de altura Z para o dispositivo semicondutor 100 que têm vias 112 fornecidas nos aros 108 podem se aproximar 0,2 mm em relação a um dispositivo ligado com fio comparável. Referindo-se novamente à Figura 1, conforme mostrado adicionalmente, o dispositivo semicondutor 100 em um exemplo inclui um arranjo em grade de esfera 114 que inclui uma pluralidade de esferas de solda 116 fornecidas ao longo de uma ou mais dentre as matrizes 102. No exemplo mostrado na Figura 1, a primeira matriz 104 (por exemplo, a camada de redistribuição da primeira matriz 104 descrita no presente documento) é acoplada diretamente às esferas de solda 116. Consequentemente, a transferência de dados para cada uma das matrizes 102 através das vias 112 é transmitida correspondentemente à primeira matriz 104 e quaisquer outras matrizes 102 através das vias 112. As esferas de solda 116 fornecidas no arranjo em grade de esfera 114 fornece entrada e saída para e a partir do dispositivo semicondutor 100 enquanto ao mesmo tempo evita a necessidade de um substrato subjacente à pluralidade de matrizes 102 para, de outra forma, receber informações e transmitir informações a partir de um dispositivo semicondutor. Isto é, acoplando-se diretamente o arranjo em grade de esfera 114 à camada de redistribuição da primeira matriz 104 o substrato usado de outra forma com alguns dispositivos semicondutores não é necessário com o dispositivo semicondutor 100 mostrada na Figura 1, desse modo, realizando-se economias de espaço adicionais e fornecendo-se um dispositivo mais compacto. Fornecendo-se uma pluralidade de vias 112 através dos aros 108 junto com um arranjo em grade de esfera 114 acoplada diretamente ao longo da primeira matriz 104 a transmissão de alta velocidade no dentro (e para e a partir) do dispositivo semicondutor 100 é facilitada enquanto ao mesmo tempo a altura geral do dispositivo semicondutor 100 é minimizada.

[0022] Referindo-se agora à Figura 2, uma vista em corte transversal mais detalhada do dispositivo semicondutor 100 mostrado anteriormente na Figura 1 é fornecida. Na vista detalhada da Figura 2, a pluralidade de matrizes 102 é mostrada novamente na configuração empilhada e cada uma das matrizes 102 inclui um aro correspondente 108 que se estende lateralmente, por exemplo, de acordo com uma extensão lateral de aro 110 a partir das matrizes 102. Em um exemplo, cada uma das matrizes 102 é parte de uma montagem de matriz 201 que inclui a matriz respectiva 102, um aro 108 e uma camada de redistribuição 202 conforme descrito no presente documento (e, opcionalmente, um composto de moldagem 200).

[0023] Conforme mostrado na Figura 2, uma via 112 ou uma pluralidade de vias são fornecidas através dos aros 108 e se estendem continuamente entre as matrizes 102. Em outro exemplo, uma ou mais dentre as vias 112 se estendem através de um ou mais dentre os 108 para fornecer comunicação entre duas ou mais matrizes 102 do dispositivo semicondutor 100 ou entre uma matriz 102 e o arranjo em grade de esfera (através da camada de redistribuição 202). Isto é, as vias 112 fornecidas nos aros 108 se se estendem parcial ou completamente através da pilha de montagens de matrizes 201. Outras vias 112 fornecidas através dos aros 108 se estendem através de dois ou mais dentre os aros 108 para fornecer consequentemente a comunicação entre duas ou mais dentre as matrizes 102 do dispositivo semicondutor empilhado 100. As vias 112 são, em um exemplo, perfuradas em ambos os lados dos aros 108, por exemplo, a superfície superior 203 e uma superfície de fundo 205 do dispositivo semicondutor 100. Em outro exemplo, a pluralidade de vias 112 é perfurada em um ou em ambos os lados do dispositivo semicondutor 203, 205. Em outro exemplo, as vias 112 são perfuradas após o empilhamento. Consequentemente, as vias 112 são alinhados mais facilmente através das matrizes empilhadas anteriormente 102. A perfuração é conduzida em uma única operação eficaz que consolida a formação das vias em uma única etapa em oposição à formação de múltiplas vias separadas e ao empilhamento e alinhamento posterior das vias (por exemplo, as matrizes).

[0024] Conforme descrito acima, cada uma das montagens de matrizes 201 inclui uma matriz 102, bem como uma camada de redistribuição 202 formada adjacente à matriz 102. Conforme mostrado, a camada de redistribuição 202 se estende além da área de projeção (por exemplo, a área de projeção lateral da matriz 102) e se estendem no aro 108. Por exemplo, em um exemplo a matriz 102 é encapsulada em um composto de moldagem 200, por exemplo, em um quadro de painel conforme descrito no presente documento. Uma vez recebido dentro do quadro de painel, o composto de moldagem 200 é introduzido no quadro de painel e se endurece ao redor de cada uma das matrizes 102. Uma técnica de padronização é usada para fornecer os traços condutores da camada de redistribuição 202 ao longo de cada uma das matrizes 102. Conforme mostrado, por exemplo, na Figura 2, a camada de redistribuição 202 se estende, consequentemente, de modo lateral a partir da pluralidade de matrizes 102 sobre e através da pluralidade de aros 108 de cada uma dentre as montagens de matrizes 201. A camada de redistribuição 202, desse modo, fornece uma configuração de “dispersão” que permite a interconexão distribuída de cada uma das matrizes 102 com outras matrizes dentro do dispositivo semicondutor 100, bem como o arranjo em grade de esfera 114 (por exemplo, através das vias 112). Adicionalmente, uma camada de redistribuição dispersada 202 coopera com a pluralidade de vias 112 fornecida através dos aros 108 para consequente minimizar a altura geral do dispositivo semicondutor 100 enquanto ao mesmo tempo fornece a conexão direta entre cada uma das matrizes 102 e conexões diretas correspondentes ao arranjo em grade de esfera 114 subjacente à primeira matriz 104. A camada de redistribuição fornece traços condutores que se estendem lateralmente a partir das matrizes que são, então, interconectadas através das vias 112. Dito de outra forma, as vias 108 e as camadas de redistribuição 202 fornecem interconexões que são alojadas dentro dos aros 108 sem exigir uma tampa de molde maior (por exemplo, usada para encapsular, de outra forma, os fios livres).

[0025] Conforme mostrado adicionalmente na Figura 2, o composto de moldagem 200 (por exemplo, uma resina dielétrica que forma um polímero correspondente) é fornecido lateralmente e sobre o topo da pluralidade de matrizes 102 antes do empilhamento das matrizes. Em outro exemplo, o composto de moldagem 200 é fornecido nos lados da pluralidade de matrizes 102 em oposição ao longo de uma superfície superior de cada uma dentre as matrizes 102. O composto de moldagem 200 se estende lateralmente para formar os aros 108 que têm uma extensão lateral de aro 110 relativa às matrizes 102. Conforme descrito anteriormente, após a moldagem da pluralidade de matrizes 102 (conforme descrito no presente documento em um painel plano que tem uma configuração de pastilha ou painel) a pluralidade de matrizes 102 é cortada do painel, testa quanto a sua operabilidade e, então, empilhada na configuração mostrada na Figura 2, por exemplo, a configuração empilhada do dispositivo semicondutor 100. Em outro exemplo, a pluralidade de matrizes é testada antes da singularização tanto a partir de uma pastilha de silício original quanto da formação de um painel de matrizes reconstituído (descrito no presente documento).

[0026] Cada uma dentre as matrizes 102 é acoplada a outra com uma camada de um adesivo 204 ou outra substância de ligação fornecida entre cada uma das montagens de matrizes 201. Conforme mostrado na Figura 2, o adesivo 204 alinha cada uma das matrizes 102 e mantém as matrizes 102 em uma configuração alinhada. Após o empilhamento das matrizes 102, em um exemplo, a pluralidade de vias 112 é perfurada através do dispositivo semicondutor 100 para, desse modo, fornecer as interconexões entre cada uma dentre as matrizes 102 através das camadas de redistribuição 202 de cada uma das montagens de matrizes 201.

[0027] Em outro exemplo, as vias 112 são formadas separadamente em cada uma das montagens de matrizes 201 antes do empilhamento dos montagens de matrizes na configuração mostrada na Figura 2. Consequentemente, as vias 112 são alinhadas durante o processo de empilhamento para garantir consequentemente a comunicação entre cada uma das montagens de matrizes 201 (e o arranjo em grade de esfera 114). Em um exemplo, as vias 112 são preenchidas com um material condutor, tal como cobre ou similares, pulverizado ou fornecido por vapor depositado para interconectar cada uma das matrizes 102 do dispositivo semicondutor 100, bem como conectar as matrizes 102 ao arranjo em grade de esfera 114.

[0028] Referindo-se novamente à Figura 2, conforme descrito anteriormente no presente documento, cada uma dentre as vias 112 é mostrada dentro dos aros 108 e distanciadas lateralmente em relação cada uma dentre as matrizes 102. Isto é, as matrizes 102 são interconectadas através das vias condutoras 112 fornecidas através dos aros que se estendem lateralmente 108. Fornecendo-se interconexões entre as matrizes 102 nas porções laterais de cada uma das montagens de matrizes 201 as conexões entre cada uma das matrizes 102, bem como o arranjo em grade de esfera 114 são consolidadas para as vias 112, bem como para as camadas de redistribuição 202 dispersadas a partir de cada uma dentre as matrizes 102 (por exemplo, os aros laterais 108). Consequentemente, os componentes de outros dispositivos semicondutores tais como um substrato condutor fornecido abaixo das matrizes empilhadas e uma tampa de molde fornecida para encapsular e proteger as matrizes, bem como ligações com fio entre cada uma das matrizes e o substrato subjacente são, consequentemente, evitadas. Em vez disso, com o dispositivo semicondutor 100, cada uma das matrizes 102 é moldada com o composto de moldagem para fornecer um aro que se estende lateralmente 108 para as camadas de redistribuição 202, bem como um espaço para as vias posicionadas lateralmente 112. Consequentemente, a altura vertical ou altura Z do dispositivo semicondutor 100 é minimizada em relação à altura Z de outras configurações dos dispositivos semicondutores que usam ligações com fio e substratos subjacentes (bem como tampas de moldagem correspondentes sobre o topo das ligações com fio).

[0029] Adicionalmente, devido ao fato das vias 112 serem fornecidas através dos aros 108 as vias 112 são formadas mais facilmente dentro do dispositivo semicondutor 100. Por exemplo, as vias, em pelo menos alguns exemplos, são fornecidas através do silício das matrizes 102. O silício é mais difícil de ser perfurado devido ao fato do mesmo ser quebradiço e mais duro (por exemplo, tem um módulo elástico maior). No entanto, o polímero usado no composto de moldagem 200 do dispositivo semicondutor 100 fornece um material mais macio (relativo a silício) para perfuração preparada de cada uma dentre as vias 112. O material mais macio dos aros 108 garante consequentemente que as vias 112 são formadas facilmente no dispositivo semicondutor 100 e, consequentemente, um material condutor é depositado facilmente dentro das vias 112 para interconectar cada uma dentre as camadas de redistribuição 202 das matrizes correspondentes 102 dos montagens de matrizes 201. De modo semelhante, devido ao fato das vias 112 serem formadas facilmente através do composto de moldagem dos aros 108 o dano ao dispositivo semicondutor 100, por exemplo, antes ou após a formação da configuração empilhada de matrizes 102 é, desse modo, minimizado. Em contraste, a perfuração através do silício de uma ou mais das matrizes de silício é problemática visto que rebarbação ou o dano ao semicondutor dentro da matriz é um risco. Um exemplo do composto de moldagem 200 inclui, porém, sem limitação, uma resina de epóxi que inclui um ou mais aditivos configurados para ajustar as propriedades dos aros 108 (por exemplo, o pacote do dispositivo semicondutor 100) para cumprir com as exigências de empacotamento. Por exemplo, uma resina de epóxi inclui aditivos para ajustar um ou mais módulos elásticos, coeficiente da expansão térmica, temperatura de cura, tempo de cura, temperatura de transição de vidro, condutividade térmica e similares.

[0030] A Figura 3 mostra um fluxograma de processos de uma série de vistas esquemáticas de um exemplo de um processo para a fabricação de um dispositivo semicondutor, tal como o dispositivo semicondutor 100 mostrado nas Figuras 1 e 2. Em um primeiro estágio 301 uma pluralidade de matrizes 302 é mostrada em uma pastilha semicondutora monolítica 300. Por exemplo, a pluralidade de matrizes 302 é formada em uma pastilha de silício conforme conhecido anteriormente (através de mascaramento e de gravação da pastilha). As matrizes 302 na pastilha de silício 300 são sondadas para determina quais dentre as matrizes são operáveis (matrizes operacionais sem erros de manufatura ou de desempenho). A pastilha semicondutora 300 é singularizada para separar consequentemente cada uma das matrizes 302. Opcionalmente, as matrizes 302 são sondas após singularização e, então, separadas.

[0031] As matrizes operacionais 306 são separadas do restante das matrizes 302 e no estágio 303 as matrizes operacionais 306 são posicionadas dentro de um quadro de painel 304. Conforme mostrado na Figura 3, o quadro de painel 304 em um exemplo tem uma configuração substancialmente similar à pastilha semicondutora 300 mostrada no estágio 301. Em outro exemplo, conforme descrito no presente documento, o quadro de painel 304 tem outro formato, por exemplo, um formato de quadrado ou de retângulo. A pluralidade de matrizes operacionais 306 é encaixada no quadro de painel 304 e um painel de matrizes reconstituído 308 é formado. Por exemplo, um composto de moldagem tal como uma resina ou similares que se endurece em um polímero dielétrico é fornecido para o quadro de painel 304. O composto de moldagem se endurece ao redor de cada uma das matrizes operacionais 306 para formar consequentemente os montagens de matrizes separados 201 mostrados na Figura 2 (que incluem as matrizes 102, bem como os aros correspondentes 108). Na configuração mostrada no estágio 303, o painel de matrizes reconstituído 308 é preparado para o empilhamento, por exemplo, para formar um ou mais dos dispositivos semicondutores 100 descritos anteriormente no presente documento.

[0032] Em outro exemplo, após a formação do painel de matrizes reconstituído (por exemplo, após a moldagem das matrizes operacionais 306) as camadas de redistribuição 202 para cada uma das matrizes 306 foram realizadas. Por exemplo, a realização e a litografia são usadas para gravar os traços condutores das camadas de redistribuição 202 no composto de moldagem 200 e nas matrizes 306. Conforme descrito anteriormente, as camadas de redistribuição 202 tem uma configuração dispersa que se estende através da área de projeção das matrizes operacionais 306, bem como sobre os aros 108 (por exemplo, consultar a Figura 2).

[0033] Referindo-se agora ao estágio 305, os painéis de matrizes reconstituídos 308 são mostrados em uma configuração explodida com cada um dentre a pluralidade de painéis de matrizes 310 empilhado. Conforme mostrado, a matriz de operação 306 de cada um dentre a pluralidade de painéis de matrizes reconstituídos 310 é mostrada em uma configuração substancialmente similar e é alinhada consequentemente entre cada um dos painéis de matrizes reconstituídos 310. Isto é, as matrizes operacionais 306 de cada um dos painéis de matrizes 310, por exemplo, incluem o primeiro e o segundo painéis de matrizes reconstituídos 312, 314, que são alinhados para fornecer consequentemente um dispositivo semicondutor empilhado mediante a separação (singularização) das matrizes empilhadas em uma etapa posterior do processo. Conforme descrito anteriormente, em um exemplo, um adesivo 204 é aplicado entre cada um dentre a pluralidade de painéis de matrizes reconstituídos 310 para garantir que o acoplamento entre a pluralidade de painéis de matrizes reconstituídos 310 que inclui o alinhamento das matrizes nas mesmas seja mantido.

[0034] No estágio 307, a pluralidade de vias 112 é formada na pluralidade empilhada de painéis de matrizes reconstituídos 310. Por exemplo, conforme mostrado no estágio 307, a montagem de painéis empilhados 316 inclui a pluralidade de painéis de matrizes reconstituídos 310 em uma configuração empilhada ou aderida. Consequentemente, a pluralidade de matrizes 102 (que corresponde às matrizes operacionais 306) dos painéis 310 é alinhada em uma configuração correspondente à disposição do dispositivo 100 mostrada nas Figuras 1 e 2. As vias 112 são formadas dentro dos aros 108 (que incluem as camadas de redistribuição 202 mostradas na Figura 2) que se estendem lateralmente na direção oposta de cada uma dentre as matrizes 102 (306 mostrada na Figura 3).

[0035] Em um exemplo, as vias 112 são formadas em um processo em batelada, por exemplo, que inclui a perfuração através dos aros 108 de cada uma dentre as respectivas matrizes 102. Isto é, na montagem de painéis empilhados 316 (antes da singularização), a pluralidade de vias 112 é perfurada através da montagem de painéis empilhados 316 para facilitar consequentemente a formação rápida das vias 112 em cada um dos dispositivos semicondutores em um único estágio de manufatura. Em ainda outro exemplo, a montagem de painéis empilhados 316 é singularizada em uma pluralidade dos dispositivos semicondutores 100. A pluralidade de dispositivos semicondutores separados 100 é, portanto, perfurada separadamente para formar as vias 112 que se estendem através dos aros 108. Após a formação das vias 112, um material condutor, tal como cobre, é pulverizado ou o vapor é depositado dentro dos canais das vias 112 para acoplar eletricamente as matrizes 306 (por exemplo, através das camadas de redistribuição 202 dos aros 108).

[0036] Conforme mostrado no estágio 309, o arranjo em grade de esfera 114 (também mostrado nas Figuras 1 e 2) também é fornecido. De uma maneira similar ao estágio 307, em um exemplo, os arranjos em grade de esfera 114 para cada um dos dispositivos semicondutores 100 são formados ao longo dos dispositivos semicondutores enquanto ainda é mantido dentro da montagem de painéis empilhados 316 mostrada no estágio 307. Opcionalmente, os arranjos em grade de esfera 114 são formados ao longo dos dispositivos semicondutores 100 após a singularização, por exemplo, no dispositivo semicondutor 100 mostrada no estágio 309.

[0037] Referindo-se novamente ao estágio 309, o dispositivo semicondutor finalizado 100 é mostrado com as matrizes empilhadas 102 e as vias 112 que se estendem através dos aros 108. O arranjo em grade de esfera 114 também é mostrado na camada de fundo do dispositivo semicondutor 100, por exemplo, acoplada à camada de redistribuição associada à primeira matriz 104 (conforme mostrado na Figura 2).

[0038] O processo mostrado na Figura 3 fornece esquematicamente uma pluralidade de dispositivos semicondutores 100 tais como o dispositivo mostrado nas Figuras 1 e 2. Devido ao fato de cada um dos quadros de painel 304 e os painéis de matrizes reconstituídos correspondentes 310 que inclui apenas as matrizes operacionais 306, os dispositivos semicondutores 100 que incluem uma ou mais matrizes danificadas ou defeituosas 102 são evitados substancialmente. Isto é, referindo-se novamente ao estágio 305, cada uma das matrizes operacionais 306 incorporada em cada uma dentre as pluralidades dos painéis de matrizes reconstituídos 310 é testada anteriormente e conhecida como operacional. Consequentemente, os dispositivos semicondutores 100 gerados a partir da montagem de painéis empilhados 316 são consequentemente operacionais. O processo mostrado na Figura minimiza ou evita a incorporação de semicondutores defeituosos ou danificados em relação às técnicas de fabricação anteriores, por exemplo, com o uso de uma pastilha semicondutora monolítica que tem semicondutores operacionais, defeituosos e danificados na mesma. Nas técnicas de fabricação anteriores, os semicondutores defeituosos ou danificados são incorporados nos dispositivos finalizados que resultam na eliminação, de outra forma, de todo o dispositivo operacional. Dito de outra forma, com o processo descrito no presente documento, uma ou mais (por exemplo, uma pluralidade de) matrizes defeituosas ou danificadas 302 de outra forma fornecidas em uma ou mais dentre as pastilhas semicondutoras 300 não alcançam os dispositivos semicondutores, de outra forma, completamente operacionais 100 fabricados conforme descrito abaixo.

[0039] Consequentemente, a taxa de rendimento dos dispositivos semicondutores 100 é substancialmente maior que aquela de outros processes que usam uma pastilha semicondutora completa 300 que inclui matrizes operacionais e defeituosas ou danificadas. Além do rendimento maior, o fornecimento das vias 112, por exemplo, através dos aros 108 fornece a interconexão direta entre cada uma das matrizes 102 sem exigir uma tampa de molde maior e um substrato necessários de outra forma para dispositivos semicondutores ligados com fio. Consequentemente, o dispositivo semicondutor 100 gerado a partir do processo mostrado na Figura 3 tem um carácter operacional mais confiável, bem como uma altura vertical minimizada (altura Z) em relação aos outros dispositivos semicondutores formados através das interconexões ligadas com fio junto com os substratos.

[0040] Referindo-se agora à Figura 4, duas estágios adicionais 403, 405 são fornecidas como alternativas aos estágios 303 e 305 mostrados na Figura 3. Por exemplo, o quadro de painel 400 mostrado na Figura 4 tem uma configuração de quadrado ou retangular (por exemplo, não circular) em relação à configuração de pastilha do quadro de painel 304 mostrada no estágio 303. O quadro de painel 400 dispõe consequentemente as matrizes operacionais 306 em um padrão semelhante à grade que tem uma configuração de quadrado retangular. O painel de matrizes reconstituído 402 mostrado no estágio 403 é, então, empilhado em uma pluralidade de painéis de matrizes reconstituídos 404 conforme mostrado no estágio 405 na Figura 4. Conforme mostrado adicionalmente na Figura 4, a pluralidade de painéis de matrizes reconstituídos 404 inclui pelo menos o primeiro e o segundo painéis de matrizes reconstituídos 406, 408.

[0041] O processo descrito anteriormente na Figura 3 é, então, executado de uma maneira substancialmente similar à pluralidade de painéis de matrizes reconstituídos 404 fornecida em uma configuração empilhada. Isto é, as vias 112 são, em um exemplo, formadas através da pluralidade de aros 108 que se estende lateralmente na direção oposta a cada uma das matrizes 102. Em um exemplo, as vias 112 são formadas nos aros 108 enquanto as matrizes 102 são mantidas na configuração empilhada (por exemplo, antes da singularização). De uma maneira similar, o arranjo em grade de esfera 114 também é aplicado ao primeiro painel de matrizes reconstituído 406 enquanto o primeiro painel de matrizes reconstituído 406 do dispositivo semicondutor 100 é mantido na montagem de painéis empilhados conforme mostrado na Figura 3 na estágio 307. Em outro exemplo, conforme descrito anteriormente no presente documento, as vias 112 e os arranjos em grade de esfera 114 são formados nos dispositivos semicondutores separados 100, por exemplo, após a singularização do dispositivo semicondutor 100 a partir da pluralidade empilhada de painéis de matrizes reconstituídos 404.

[0042] A Figura 5 mostra uma vista em corte transversal de um dispositivo semicondutor 500 que inclui um substrato subjacente 506 e uma ligação com fio entre as matrizes 502 do dispositivo 500. Conforme mostrado adicionalmente na Figura 5, cada uma das matrizes 502 é conectada ao substrato 506 através de um ou mais fios 504 ligados a cada uma das matrizes 502 e que se estendem através do dispositivo semicondutor 500, por exemplo, através de uma tampa de molde 510. Conforme mostrado, pelo menos parte da pluralidade de fios 504 fornece a interconexão entre cada uma das matrizes 502 estendendo-se primeiro a partir das matrizes respectivas 502 ao substrato 506 (o substrato que inclui uma pluralidade de traços condutores) e, então, que se estende a partir do substrato 506 através de fios adicionais 504 as uma ou mais dentre as outras matrizes 502. Conforme mostrado adicionalmente na Figura 5, um arranjo em grade de esfera 508 é fornecida ao longo da superfície oposta do substrato 506 e interconectada às matrizes através dos fios 504 que se estendem a partir do substrato 506 às matrizes 502.

[0043] Em contraste com a montagem mostrada na Figura 5, o dispositivo semicondutor 100 descrito no presente documento (Figuras 1 e 2) inclui uma pluralidade de matrizes 102 em uma configuração empilhada que inclui uma pluralidade de aros que se estende lateralmente 108 que se estende lateralmente (por exemplo, consultar a extensão lateral 110) a partir de cada uma dentre as matrizes 102. Os aros 108 fornecem um composto de moldagem, uma resina ou similares configurados para perfurar e formar as vias 112 nos mesmos. Conforme descrito anteriormente no presente documento, cada uma dentre as montagens de matrizes 201 é formada com um a camada de redistribuição 202, por exemplo, para fornecer uma configuração de dispersão de traços condutores que se estendem além da área de projeção horizontal de cada uma dentre as matrizes 102. Consequentemente, com as vias 112 que se estendem através das camadas de redistribuição 202 as interconexões elétricas entre cada uma dentre as matrizes 102 são fornecidas em uma localização lateral compacta em relação às matrizes 102 (por exemplo, nos aros 108). As interconexões entre as matrizes são fornecidas nos espaços laterais adjacentes para cada uma dentre as matrizes 102 sem exigir de outra forma uma tampa de molde grande 510 para alojar a pluralidade de fios 504 do dispositivo semicondutor 500 mostrado na Figura 5. Adicionalmente, as vias 112 se estendem entre cada uma dentre as matrizes 102. Por exemplo, as vias 112 se estendem entre duas ou mais dentre as matrizes 102 para fornecer conexões diretas entre as matrizes 102 e evitar, consequentemente, um substrato intercalado 506, conforme mostrado na Figura 5.

[0044] Ademais, o dispositivo semicondutor 100 mostrado nas Figuras 1 e 2 não precisa do substrato 506 para a entrada ou saída para ou a partir do dispositivo 100. Em vez disso, o dispositivo 100 que inclui as matrizes 102 interconectadas às vias 112 e as camadas de redistribuição 202 são configuradas para fornecer entrada e saída através do arranjo em grade de esfera 114 acoplado ao longo da camada de redistribuição 202 da primeira matriz 104. Dito de outra forma, o substrato 506 e a tampa de molde 510, conforme mostrado na Figura 5, não são, de outra forma, necessárias no dispositivo semicondutor 100 mostrado nas Figuras 1 e 2. Em vez disso, os aros 108 que se estendem lateralmente a partir das matrizes 102 fornecem espaço tanto para a camada de redistribuição 202 que inclui seus traços condutores quanto para as vias 112 perfuradas através dos aros 108. Consequentemente, com o uso do dispositivo semicondutor 100 as economias de espaço são realizadas verticalmente (altura Z) em relação ao dispositivo semicondutor 500 mostrado na Figura 5 (que exige a tampa de molde maior 510, bem como o substrato 506). Adicionalmente, o dispositivo semicondutor 100 mostrado na Figura 1 inclui conexão relativamente diretas através das vias 112 entre cada uma dentre as matrizes 102 (sem um substrato intercalado 506). Essa disposição fornece uma transmissão de dados direta e correspondentemente mais rápida e mais confiável as matrizes 102 e o arranjo em grade de esfera 114 associado à camada de redistribuição 202 da primeira matriz 104 (consultar a Figura 2).

[0045] Referindo-se agora às Figuras 6, uma tabela de comparação de altura Z é fornecida para uma variedade de dispositivos semicondutores que têm a configuração fornecida no presente documento, por exemplo, a configuração mostrada com o dispositivo 100 das Figuras 1 e 2. Conforme descrito no presente documento, os dispositivos semicondutores 100 incluem uma ou mais montagens de matrizes 201 em que cada uma tem uma matriz 102, um aro 108, e uma ou mais vias que se estendem através do aro 108 a uma camada de redistribuição 202. As alturas Z 602 para cada montagem de matriz e o composto de moldagem correspondente usado nos aros 108 de cada montagem de matrizes são mostrados nas fileiras para o Dispositivo Semicondutor com Vias em Aros da tabela. As alturas Z Totais 602 correspondem à quantidade de montagens de matriz 201 (em que cada uma tem uma altura de aproximadamente 25 mícrons e 10 mícrons para o composto de moldagem) empilhadas para um tipo de pacote particular. Os dispositivos semicondutores 100 são dispostos na ordem ascendente com o primeiro dispositivo (único pacote de matriz ou SDP) que inclui uma única montagem de matriz, o segundo (pacote de matriz duplo, DDP) com duas montagens de matrizes, e assim por diante (por exemplo, QDP inclui quatro montagens, ODP inclui oito montagens e HDP inclui 16 montagens).

[0046] As alturas Z correspondentes 604 dos dispositivos semicondutores que incluem ligação com fio e um substrato (consultar o dispositivo semicondutor 500 mostrado na Figura 5) são fornecidos na primeira fileira da tabela. Conforme mostrado, as alturas Z de montagem de matriz para um dispositivo ligado com fio são 25 mícrons, e as alturas Z de tampa de molde e de liberação por montagem de matriz varia de acordo com a quantidade de montagens de matriz dos dispositivos. As alturas Z totais para cada um dentre os dispositivos são mostradas ao longo da fileira de fundo e com base na altura Z de Montagem de Matriz e a altura Z de Tampa de Molde e de Liberação multiplicada pela quantidade de montagens de matriz para o dispositivo.

[0047] Conforme mostrado na Figura 6, as Alturas Z Totais 602 de cada um dos dispositivos que tem uma camada de redistribuição dispersada 202 com as vias 112 nos aros 108 é menor em relação às alturas Z Totais correspondentes dos dispositivos correspondentes à disposição mostrada na Figura 5 (por exemplo, que incluem uma ligação com fio, uma tampa de molde e um substrato). As economias na altura Z para cada uma das montagens de matrizes respectivos 201 são levadas aos dispositivos semicondutores empilhados 100 que têm duas ou mais montagens de matrizes. Isto é, um dispositivo que tem duas ou mais matrizes (por exemplo, montagens de matrizes 201) com a configuração descrita no presente documento multiplica as economias de altura Z para cada uma dentre as montagens de matrizes empilhadas 201 em relação à montagem de matrizes correspondente usada em um pacote que usa uma ligação com fio, uma tampa de molde e um substrato.

[0048] A Figura 7 mostra um exemplo de um método 700 para fazer um dispositivo semicondutor empilhado, tal como o dispositivo semicondutor 100 mostrado anteriormente no presente documento. Na descrição do método 700, faz-se referência a um ou mais componentes, recursos, funções e similares descritos no presente documento. Em que por conveniência, faz-se referência aos componentes e recursos com referências numéricas. As referências numéricas são explicativas e não exclusivas. Por exemplo, os componentes, os recursos, as funções e similares descritos no método 700 incluem, porém, sem limitação, os elementos numerados correspondentes, outros recursos correspondentes descritos no presente documento (tanto numerados quanto não numerados), bem como seus equivalentes.

[0049] Em 702, o método 700 inclui a formação de aros 108 em uma primeira matriz 104 e uma segunda matriz 106. Os aros 108 se estendem lateralmente na direção oposta à primeira e à segunda matrizes 104, 106. Por exemplo, conforme mostrado na Figura 1, a pluralidade de aros 108 se estende a partir de cada uma dentre as matrizes respectivas de acordo com uma extensão lateral de aro 110.

[0050] Em 704, a segunda matriz 106 é empilhada através da primeira matriz 104. Por exemplo, conforme mostrado na Figura 2, as montagens de matrizes 201 que incluem, por exemplo, as matrizes respectivas 102 e as camadas de redistribuição respectivas 202 são acopladas juntas em uma configuração empilhada. Em um exemplo, o empilhamento das matrizes tal como a segunda matriz 106 através da primeira matriz 104 inclui aplicar um adesivo a uma superfície entre pelo menos a primeira e a segunda matrizes 104, 106 para aderir, consequentemente, as matrizes uma a outra na configuração empilhada.

[0051] Em 706, uma ou mais vias 112 são perfuradas através dos aros 108 após o empilhamento das montagens de matrizes 201 na configuração mostrada na Figura 2. As uma ou mais vias 112 se estendem entre pelo menos a primeira e a segunda matrizes 104, 106. Em outro exemplo, o método 700 inclui perfurar as uma ou mais vias 112 através dos aros 108 antes do empilhamento, por exemplo, enquanto a pluralidade de matrizes 102 é mantida dentro de um quadro de painel, tal como o quadro de painel 304 mostrado no estágio 303 na Figura 3. A pluralidade de matrizes 102 é, então, disposta na configuração empilhada com as vias correspondentes 112 alinhadas de acordo com o alinhamento da pluralidade de matrizes 102 (por exemplo, montagens de matrizes 201) uma em relação à outra. Após a perfuração das uma ou mais vias 112 um material condutor é aplicado através das vias 112, por exemplo, por deposição, pulverização ou chapeamento por vapor para interconectar, consequentemente, as matrizes 102. Por exemplo, a pluralidade de vias 112 fornece interconexões através das camadas de redistribuição 202 associadas a cada uma dentre as matrizes 102.

[0052] Adicionalmente, em outro exemplo, as uma ou mais vias 112 fornecem interconexões entre as matrizes 102, bem como um arranjo em grade de esfera 114 fornecido ao longo da camada de redistribuição 202 associado à primeira matriz 104.

[0053] Referindo-se agora à Figura 8, é fornecido outro exemplo de um método 800 para fazer um dispositivo semicondutor empilhado 100. Na descrição do método 800 faz-se referência a um ou mais componentes, recursos, funções e similares descritos no presente documento. Em que se faz referência conveniente aos componentes com numerais de referência. Os numerais de referência fornecidos são exemplificativos e não exclusivos. Por exemplo, os recursos, os componentes, as funções e similares descritos no método 800 incluem, porém, sem limitação, elementos numerados de modo correspondente, outros recursos correspondentes descritos no presente documento (tanto numerados quanto não numerados), bem como seus equivalentes.

[0054] Referindo-se novamente à Figura 8, em 802 o método 800 incluir matrizes de ordenação 302 em uma pluralidade de matrizes operacionais, tais como as matrizes operacionais 306 mostradas no estágio 303 na Figura 3. A pluralidade de matrizes operacionais 306 é sondada ou testada para determinar suas operabilidades. Em 804, pelo menos um primeiro painel de matrizes reconstituído 308 é formado.

[0055] Em um exemplo, formar o primeiro painel de matrizes reconstituído (bem como painéis de matrizes adicionais) inclui dispor uma pluralidade ordenada de matrizes operacionais 306 dentro de um quadro de painel 304 em 806. Em outro exemplo, as matrizes operacionais ordenadas 306 estão dispostas dentro de um quadro de painel não circular, como o quadro de painel 400 mostrado na Figura 4. Em 808, uma resina é moldada ao redor da pluralidade de matrizes operacionais 306 dentro do quadro de painel 304 (ou o quadro de painel 400) para formar o primeiro painel de matrizes reconstituído 308. Conforme descrito anteriormente no presente documento, os aros 108 são formados dentro da resina e se estendem lateralmente a partir de cada uma dentre a pluralidade de matrizes operacionais 306.

[0056] Em um exemplo, o processo para formar um painel de matrizes reconstruído em 804 é repetido para painéis de matrizes adicionais para gerar em conformidade a pluralidade de painéis de matrizes reconstruídos 312 ou 404 mostrados nas Figuras 3 e 4, respectivamente. Conforme descrito anteriormente no presente documento, a pluralidade de painéis de matrizes reconstruídos é, então, empilhada nas montagens de painel empilhadas 316 e a configuração quadrada ou não circular correspondente mostrada na Figura 4 para fornecer uma série empilhada de matrizes 102 para cada um dos dispositivos semicondutores resultantes 100 antes da singularização (mostrada no estágio 309 na Figura 3).

[0057] Enquanto na montagem de painel empilhada 316, por exemplo, mostrada no estágio 307 da Figura 3, uma pluralidade de vias 112 é formada através dos aros associados 108 de cada uma das montagens de matrizes 201 incluídas nos dispositivos semicondutores 100. Por exemplo, enquanto na montagem de painel empilhada 316 mostrada em 307, a pluralidade de vias 112 é formada em um processo em batelada para minimizar em conformidade o tempo necessário para geração de vias 112 enquanto os dispositivos semicondutores 100 são, de outro modo, separados. Após a formação das vias 112, os dispositivos semicondutores 100 são singularizados a partir da montagem de painel empilhada 316 para formar os dispositivos semicondutores 100 mostrados no estágio 309 na Figura 3 e adicionalmente mostrados em detalhes nas Figuras 1 e 2.

[0058] Adicionalmente, em outro exemplo, um arranjo em grade de esfera 114 (mostrado nas Figuras 1 e 2) é fornecido para a primeira matriz 104 associada a cada um dos dispositivos semicondutores 100 enquanto permanece parte da montagem de painel empilhada 316. Em ainda outro exemplo, ambas as vias 112 assim como os arranjos em grade de esfera 114 associados a cada um dos dispositivos semicondutores 100 são formados após a singularização dos dispositivos semicondutores da montagem de painel empilhada 316.

[0059] A Figura 9 mostra outro exemplo de um dispositivo semicondutor 900 que inclui uma pluralidade de matrizes 102 que têm aros correspondentes 904. Conforme mostrado na Figura 9, as matrizes 102 são fornecidas em uma configuração escalonada (por exemplo, uma configuração deslocada ou gradual). Por exemplo, cada uma das montagens de matrizes 902 é deslocada em relação umas com as outras para formar uma série escalonada de matrizes no dispositivo semicondutor 900. Conforme mostrado na Figura 9, cada uma das matrizes 102 é deslocada em relação umas às outras para expor pelo menos uma face que inclui uma ou mais placas de ligação 905 de cada uma das matrizes 102. Em um exemplo, cada uma das matrizes 102 é deslocada, por exemplo, de acordo com um desvio de matriz 906 realiza escalonamento em conformidade da respectiva matriz em relação a uma matriz adjacente. Em outro exemplo, as matrizes 102 são deslocadas variando graus (e, opcionalmente, em direções diferentes) para expor em conformidade uma ou mais placas de ligação 905 de acordo com o deslocamento. Ou seja, uma ou mais das matrizes 102 são deslocadas em um ou mais dentre um grau maior ou menor ou em uma direção distinta de acordo com as posições das respectivas placas de ligação 905.

[0060] Conforme mostrado na Figura 9, cada uma das matrizes é escalonada na mesma direção que fornece uma configuração escalonada (em degraus) para expor em conformidade as placas de ligação correspondentes 905 de cada uma das matrizes 102 (exceto a matriz mais de fundo 102 do dispositivo semicondutor 900). Conforme descrito anteriormente no presente documento, cada uma das matrizes 102 é incorporada às respectivas montagens de matriz 902. Conforme mostrado, cada uma das montagens de matriz 902 inclui uma matriz 102, bem como um ou mais aros correspondentes 904 para cada uma das matrizes 102.

[0061] Conforme adicionalmente mostrado na Figura 9, cada uma das pluralidades de matrizes 102 são ligadas umas às outras, por exemplo, com um adesivo 908 fornecido nas superfícies voltadas para a matriz adjacente 102. O adesivo 908 retém cada uma das matrizes 102 na configuração escalonada e, em conformidade, retém o desvio de matriz 906 conforme mostrado na Figura 9 (um exemplo de um desvio de matriz) para, desse modo, manter as placas de ligação 905 em uma configuração exposta para interconexão eventual. Em um exemplo, a pluralidade de matrizes 102 são ligadas juntas com o adesivo 908 antes da aplicação de um composto de montagem, como o composto de montagem 200 anteriormente mostrado na Figura 2. Conforme anteriormente descrito, o composto de montagem 202 é submetido à cura em um polímero dielétrico e fornece de modo correspondente os aros 904 para cada uma das montagens de matriz 902. Após a adesão de cada uma das matrizes 102, o composto de montagem 202 é aplicado ao redor das matrizes empilhadas 102 para formar em conformidade um estágio intermediário do dispositivo semicondutor 900.

[0062] Uma ou mais vias 912 são perfuradas através de um ou mais dos aros 904 para fornecer em conformidade interconexão entre a matriz 102 e uma camada de distribuição correspondente 910 associada as uma ou mais das matrizes 102 (por exemplo, a matriz mais de fundo mostrada na Figura 9) adjacente ao arranjo em grade de esfera 114. Conforme mostrado na Figura 9, cada uma das vias 912 se acopla com as placas de ligação correspondentes 905 para a respectiva matriz sobreposta 102. A pluralidade de vias 912 associadas a cada uma das matrizes 102 em conformidade se estende a partir das placas de ligação 905 através de um ou mais dos aros 904 associados às montagens de matriz correspondentes 902. Ou seja, a matriz mais do topo 102 do dispositivo semicondutor 900 inclui uma ou mais vias 912 que se estendem através dos respectivos aros da matriz sobrejacente 102.

[0063] Após a formação das vias 912 (por exemplo, por perfuração mecânica, litografia, perfuração a laser ou similares), uma camada de redistribuição 910 similar à camada de redistribuição 202 mostrada na Figura 2 é fornecida para pelo menos uma das matrizes 102, como a matriz 102 que corresponde ao fundo do dispositivo semicondutor 900 adjacente ao arranjo em grade de esfera 114. Em um exemplo, a camada de redistribuição 910 fornece uma configuração dispersa de traços condutores que se estendem através da área de projeção da matriz 102, bem como a área de projeção geral correspondente da matriz empilhada 102. Ou seja, conforme mostrado na Figura 9, a camada de redistribuição 910 se estende entre cada uma das matrizes 102 e fornece traços condutores para interconexão com as vias 912 que se estendem a partir das respectivas placas de ligação 905 de cada uma das matrizes 102 através dos aros 904. Em outro exemplo, após a formação da camada de redistribuição 910, o arranjo em grade de esfera 114 é aplicado ao dispositivo semicondutor 900 ao longo da camada de redistribuição 910 para fornecer conexões de entrada e saída para o dispositivo semicondutor 900.

[0064] Agora, em referência à Figura 10, outro exemplo de um método para formar um semicondutor (por exemplo, o dispositivo semicondutor 900 mostrado na Figura 9) é fornecido. Como com o método anteriormente descrito e mostrado na Figura 5, o método é mostrado em séries de estágios esquemáticos 1001, 1003, 1005, 1007. Em 1001, uma pluralidade de matrizes 102 singularizadas a partir de um ou mais pastilhas semicondutoras monolíticas são testadas quanto à operabilidade. As matrizes operacionais 102 (sem falhas ou dano) são, então, montadas em uma pilha de matrizes 1002. Por exemplo, as matrizes 102 de uma ou mais pilhas de matriz 1002 são aderidas. Conforme mostrado no estágio 1001, a pilha de matrizes 1002 tem uma configuração escalonada (em etapas, deslocada ou similares) que expõe de modo correspondente as placas de ligação 905 de pelo menos uma superfície de cada uma das matrizes 102 da pilha de matrizes 1002. Conforme descrito acima, em outro exemplo, as matrizes 102 são deslocadas um ou mais dentre graus de variação ou direções de acordo com a localização e o número das respectivas placas de ligação 905.

[0065] Agora, em referência ao estágio 1003 na Figura 10, cada uma das pilhas de matrizes 1002 é posicionada dentro de um quadro de painel 1004 que inclui diversas cavidades dimensionadas e conformadas para receber cada uma das pilhas de matrizes 1002. Após posicionar as pilhas de matriz 1002 dentro das cavidades do quadro de painel 1004, um composto de montagem é aplicado ao redor da pluralidade de pilhas de matrizes 1002 dentro do quadro de painel 1004 para formar os aros 904 das montagens de matriz 902 anteriormente mostradas na Figura 9. Conforme descrito no presente documento, em um exemplo, o composto de montagem 202 é uma resina que forma um polímero dielétrico que tem um módulo inferior de elasticidade comparado ao material da matriz (por exemplo, silício). O quadro de painel 1004, em combinação, forma um painel de matrizes reconstruído 1006 que inclui uma pluralidade das pilhas de matriz moldadas no mesmo. O estágio 3 mostra um quadro de painel circular (em formato de pastilha) 1004. Em outro exemplo, o quadro de painel tem um formato diferente como o retângulo ou quadrado mostrado na Figura 4.

[0066] Conforme mostrado no estágio 1003, as montagens de matriz 902 formadas pela pilha de matrizes 1002 incluem os aros 904 que se estendem lateralmente a partir de cada uma das matrizes 102. Conforme mostrado nessa configuração, a pilha de matrizes 1002 é escalonada dentro do composto de montagem 202. Cada um dos aros 904 para a respectiva matriz 102 que varia de modo correspondente na dimensão lateral de acordo com a localização deslocada de cada uma das matrizes 102 dentro da pilha de matrizes 1002. As placas de ligação 905 expostas através do deslocamento da matriz estão voltadas para o fundo (conforme apresentado na Figura 10) da pilha de matrizes 1002 em direção aos aros 904 da matriz sobrejacente 1002.

[0067] No estágio 1005, uma pluralidade de vias 912 são perfuradas nos aros 904 sobrejacentes às placas de ligação 905 para interconectar cada uma das matrizes 102 com uma camada de redistribuição 910 fornecida ao longo de uma das matrizes 102. Por exemplo, no exemplo mostrado na Figura 10, a matriz mais de fundo (mostrada como a matriz mais do topo nessa configuração invertida) é fornecida com a camada de redistribuição 910. Opcionalmente, antes de formar os traços condutores da camada de redistribuição 910, a pluralidade de vias 912 são perfuradas nos aros 904 para formar em conformidade as passagens que irão receber o material condutor para interconectar com a última camada de redistribuição formada 910. Um material condutor é aplicado aos canais das vias 912 para, eventualmente, interconectar a pluralidade de matrizes 102 da pilha de matrizes 1002 com a camada de redistribuição do dispositivo semicondutor 900. Em outro exemplo, a camada de redistribuição 910 é formada antes da perfuração das vias 912.

[0068] No estágio 1007, o dispositivo semicondutor 900 é finalizado aplicando-se um arranjo em grade de esfera 114 à camada de redistribuição 910 anteriormente formada no estágio 1005. Conforme mostrado no estágio 1007, o dispositivo semicondutor 900 é, então, singularizado a partir do painel de matrizes reconstruído 1006. Uma pluralidade de dispositivos semicondutores 900 são singularizados a partir do mesmo painel de matrizes reconstruído 1006.

[0069] Conforme anteriormente descrito, o dispositivo semicondutor 100 e o dispositivo semicondutor 900 mostrados nas Figuras 9 e 10 fornecem conexões diretas com uma camada de redistribuição 910, por exemplo, uma camada de redistribuição 910 associada à matriz mais de fundo 102 e à pilha de matrizes 1002. A pluralidade de vias 912 fornece conexão direta com a camada de redistribuição 910 sem exigir, de outro modo, uma tampa de molde maior para conter em conformidade e encapsular uma pluralidade de ligações com fio que se estendem de cada uma das matrizes para um substrato (maior que a camada de redistribuição 910) embaixo da pilha de matrizes. A configuração escalonada da pilha de matrizes 1002 expõe as placas de ligação 905 de um ou mais das matrizes 102 e, desse modo, permite que as vias 912 que se estendem das placas de ligação 905 através dos aros 904 sejam interconectas, cada uma, a partir das respectivas matrizes 102 com a camada de redistribuição 910. As conexões diretas fornecidas pelas vias 912 entre as placas de ligação 905 e a camada de redistribuição permitem uma camada superficial de composto de montagem em comparação à tampa de molde, de outro modo, mais profunda (espessa) necessária para encapsular de modo confiável os fios, como o 504 mostrado na Figura 5.

[0070] Adicionalmente e conforme descrito anteriormente, ao fornecer as vias 912 através do composto de montagem 202 (um polímero dielétrico), o dano ao dispositivo semicondutor 900 é minimizado conforme a perfuração através do dispositivo semicondutor 900 é conduzida através do material mais macio (módulo elástico inferior) do composto de montagem 202 em comparação ao material mais duro do silício da matriz 102. Adicionalmente, com o método mostrado na Figura 10, o processo de formação da camada de redistribuição 910 é isolado para uma das matrizes 102 da pilha de matrizes 1002. Por exemplo, conforme descrito no presente documento, a camada de redistribuição 910 é fornecida para a matriz mais de fundo 102 da pilha de matrizes 1002. Em conformidade, as vias 912 se estendem através dos aros laterais 904 da matriz 102 da pilha de matrizes 1002 para a camada de redistribuição 910 associada à matriz mais de fundo 102. A camada de redistribuição 910, desse modo, consolida as interconexões de cada uma dentre uma pluralidade de camadas de redistribuição de outro modo associadas a cada uma das matrizes 102 em uma única camada de redistribuição que também fornece interconexões com o arranjo em grade de esfera 114. Em outro exemplo, a matriz mais de fundo 102 inclui uma pluralidade de camadas de redistribuição (por exemplo, múltiplas camadas adjacentes 910) que estão localizadas na matriz enquanto o restante da matriz 102 que sobrepõe a matriz mais de fundo 102 são interconectadas com as vias 912. Em ainda outro exemplo, cada uma das matrizes 102 inclui uma respectiva camada de redistribuição 910 e as matrizes 102 são interconectadas através das camadas de redistribuição 910 com as vias 912.

[0071] Um exemplo de um dispositivo eletrônico que usa dispositivos semicondutores 100, 900, conforme descrito na presente revelação, é incluído para mostrar um exemplo de uma aplicação de dispositivo de nível mais elevado para a presente revelação. A Figura 11 é um diagrama de blocos de um dispositivo eletrônico 1100 que incorpora pelo menos um dispositivo semicondutor construído com os métodos e a estrutura de fabricação de acordo com pelo menos uma modalidade da revelação. O dispositivo eletrônico 1100 é meramente um exemplo de um sistema eletrônico, no qual as modalidades da presente revelação são usadas. Exemplos de dispositivos eletrônicos 1100 incluem, porém, sem limitação, computadores pessoais, computadores do tipo tablet, telefones móveis, dispositivos de jogos, MP3 ou outros reprodutores de música digitais, etc. Nesse exemplo, o dispositivo eletrônico 1100 compreende um sistema de processamento de dados que inclui um barramento de sistema 1102 para acoplar os diversos componentes do sistema. O barramento de sistema 1102 fornece enlaces de comunicação dentre os diversos componentes do dispositivo eletrônico 1100 e pode ser implantado como um barramento único, como uma combinação de barramentos ou de qualquer outra maneira adequada.

[0072] Uma montagem eletrônica 1110 é acoplada ao barramento de sistema 1102. A montagem eletrônica 1110 pode incluir qualquer circuito ou combinação de circuitos. Em uma modalidade, a montagem eletrônica 1110 inclui um processador 1112 que pode ser de qualquer tipo. Conforme usado no presente documento, “processador” significa qualquer tipo de circuito computacional, porém, sem limitação, um microprocessador, um microcontrolador, um microprocessador de computação de configuração de instrução complexa (CISC), um microprocessador de computação de configuração de instrução reduzida (RISC), um microprocessador de palavra de instrução muito longa (VLIW), um processador de gráficos, um processador de sinal digital (DSP), processador de múltiplos núcleos ou qualquer outro tipo de processador ou circuito de processamento.

[0073] Outros tipos de circuitos que podem ser incluídos na montagem eletrônica 1110 são um circuito personalizado, um circuito integrado de aplicação específica (ASIC) ou similares, como, por exemplo, um ou mais circuitos (como, um circuito de comunicação 1114) para uso em dispositivos sem fio, como telefones móveis, assistentes de dados pessoais, computadores portáteis, rádios bidirecionais e sistemas eletrônicos similares. O IC pode realizar qualquer outro tipo de função.

[0074] O dispositivo eletrônico 1100 (por exemplo, uma unidade, como uma Unidade de Estado Sólido ou memória flash) também pode incluir uma memória externa 1120, que, por sua vez, pode incluir um ou mais elementos de memória adequados para a aplicação particular, como uma memória principal 1122 na forma de memória de acesso aleatório (RAM), um ou mais discos rígidos 1124, ou uma ou mais unidades que lidam com meio removível 1126, como discos compactos (CD), cartões de memória flash, discos de vídeo digitais (DVD) e similares.

[0075] O dispositivo eletrônico 1100 também pode incluir um ou mais de um dispositivo de exibição 1116, um ou mais alto-falantes 1118, um teclado ou controlador 1130, que podem incluir opcionalmente um mouse, bola de rastreio, tela sensível ao toque, dispositivo de reconhecimento de voz ou qualquer outro dispositivo que permita que um usuário de sistema insira informações em e receba informações do dispositivo eletrônico 1100.

[0076] Para ilustrar melhor o método e os aparelhos revelados no presente documento, uma lista não limitante de modalidades é fornecida no presente documento:

[0077] O Exemplo 1 é um aparelho para um método para produzir um dispositivo semicondutor empilhado que compreende: formar aros em uma primeira matriz e uma segunda matriz, em que os aros se estendem lateralmente na direção contrária da primeira e da segunda matrizes; empilhar a segunda matriz sobre a primeira matriz; e perfurar uma ou mais vias através dos aros após o empilhamento, em que as uma ou mais vias se estendem entre a primeira e a segunda matrizes.

[0078] No exemplo 2, a matéria do Exemplo 1 pode incluir opcionalmente preencher as uma ou mais vias com um material condutor para interconectar de modo elétrico a primeira e a segunda matrizes.

[0079] No exemplo 3, a matéria de qualquer um dos exemplos 1 a 2 pode incluir opcionalmente formar aros, o que inclui formar uma porção dielétrica sobre a primeira matriz e a segunda matriz, em que os aros são formados com a porção dielétrica.

[0080] No exemplo 4, a matéria de qualquer um dos exemplos 1 a 3 pode incluir opcionalmente formar a porção dielétrica que inclui resina de moldagem ao redor da primeira matriz e da segunda matriz, em que os aros são formados com a resina.

[0081] No exemplo 5, a matéria de qualquer um dos exemplos 1 a 4 pode incluir opcionalmente formar um primeiro painel de matrizes reconstituído que inclui uma primeira pluralidade de matrizes moldadas em um quadro de painel, em que a primeira pluralidade de matrizes inclui a primeira matriz e forma um segundo painel de matrizes reconstituído que inclui uma segunda pluralidade de matrizes moldadas em outro quadro de painel, em que a segunda pluralidade de matrizes inclui a segunda matriz; e formar aros inclui circundar uma periferia da matriz no primeiro e no segundo painéis de matrizes reconstituídos com um material dielétrico.

[0082] No exemplo 6, a matéria de qualquer um dos exemplos 1 a 5 pode incluir opcionalmente ordenar a matriz na primeira pluralidade de matrizes e na segunda pluralidade de matrizes para garantir que apenas as matrizes operacionais sejam usadas para formar o primeiro e o segundo painéis de matrizes reconstituídos.

[0083] No exemplo 7, a matéria de qualquer um dos exemplos 1 a 6 pode incluir opcionalmente separar as pilhas individuais da primeira e da segunda matrizes aderidas do primeiro e do segundo painéis de matrizes reconstituídos.

[0084] No exemplo 8, a matéria de qualquer um dos exemplos 1 a 7 pode incluir opcionalmente perfurar as uma ou mais vias que consistem em uma ou mais dentre perfuração a laser, perfuração mecânica ou gravação por corrosão química.

[0085] No exemplo 9, a matéria de qualquer um dos exemplos 1 a 8 pode incluir opcionalmente perfurar as uma ou mais vias que são contínuas através da primeira e da segunda matrizes.

[0086] No exemplo 10, a matéria de qualquer um dos exemplos 1 a 9 pode incluir opcionalmente formar uma ou mais camadas de redistribuição de traços condutores sobre uma ou mais dentre a primeira ou segunda matrizes ou os aros, as uma ou mais vias em comunicação com os traços condutores nos aros.

[0087] No exemplo 11, a matéria de qualquer um dos exemplos 1 a 10 pode incluir opcionalmente empilhar a primeira matriz sobre a segunda matriz, o que inclui escalonar a segunda matriz em relação à primeira matriz para expor pelo menos uma placa de ligação da segunda matriz.

[0088] No exemplo 12, a matéria de qualquer um dos exemplos 1 a 11 pode incluir opcionalmente perfurar as uma ou mais vias que incluem perfurar pelo menos uma via através do aro da primeira matriz, em que a pelo menos uma via se estende à pelo menos uma placa de ligação da segunda matriz.

[0089] No exemplo 13, a matéria de qualquer um dos exemplos 1 a 12 pode incluir opcionalmente um método para produzir um dispositivo semicondutor empilhado que compreende: ordenar matrizes em uma pluralidade de matrizes operacionais, a pluralidade de matrizes operacionais testadas quanto à operabilidade; e formar pelo menos um primeiro painel de matrizes reconstituído que inclui: dispor a pluralidade ordenada de matrizes operacionais dentro de um quadro de painel e moldar uma resina ao redor da pluralidade de matrizes operacionais dentro do quadro de painel para formar o primeiro painel de matrizes reconstituído, os aros formados com a resina se estendem lateralmente a partir de cada uma dentre a pluralidade de matrizes operacionais.

[0090] No exemplo 14, a matéria de qualquer um dos exemplos 1 a 13 pode incluir opcionalmente repetir a disposição e moldagem para formar um segundo painel de matrizes reconstituído, os aros se estendem lateralmente na direção contrária de cada matriz da pluralidade de matrizes operacionais do segundo painel de matrizes reconstituído.

[0091] No exemplo 15, a matéria de qualquer um dos exemplos 1 a 14 pode incluir opcionalmente acoplar o primeiro painel de matrizes reconstituído ao segundo painel de matrizes reconstituído; e perfurar uma ou mais vias no primeiro ou no segundo painéis de matrizes reconstituídos acoplados, as uma ou mais vias dentro dos aros da pluralidade de matrizes operacionais e as uma ou mais vias se estendem entre o primeiro e o segundo painéis de matrizes reconstituídos.

[0092] No exemplo 16, a matéria de qualquer um dos exemplos 1 a 15 pode incluir opcionalmente acoplar o primeiro painel de matrizes reconstituído ao segundo painel de matrizes reconstituído, o que inclui alinhar as pluralidades de matrizes operacionais de cada um dentre o primeiro e o segundo painéis de matrizes reconstituídos.

[0093] No exemplo 17, a matéria de qualquer um dos exemplos 1 a 16 pode incluir opcionalmente separar o primeiro e o segundo painéis de matrizes reconstituídos em uma pluralidade de pacotes de múltiplas camadas, em que cada um dos pacotes de múltiplas camadas inclui: pelo menos duas matrizes da pluralidade de matrizes operacionais do primeiro e do segundo painéis de matrizes reconstituídos, e pelo menos uma via das uma ou mais vias.

[0094] No exemplo 18, a matéria de qualquer um dos exemplos 1 a 17 pode incluir opcionalmente perfurar uma ou mais vias no primeiro e no segundo painéis de matrizes reconstituídos acoplados, o que inclui perfurar uma ou mais vias através dos aros da pluralidade de matrizes operacionais.

[0095] No exemplo 19, a matéria de qualquer um dos exemplos 1 a 18 pode incluir opcionalmente preencher as uma ou mais vias com um material condutor para acoplar de modo elétrico o primeiro e o segundo painéis de matrizes reconstituídos.

[0096] No exemplo 20, a matéria de qualquer um dos exemplos 1 a 19 pode incluir opcionalmente formar pelo menos o primeiro painel de matrizes reconstituído, o que inclui formar uma ou mais camadas de redistribuição de traços condutores sobre a pluralidade de matrizes operacionais e os respectivos aros, as uma ou mais vias em comunicação com os traços condutores nos aros.

[0097] No exemplo 21, a matéria de qualquer um dos exemplos 1 a 20 pode incluir opcionalmente dispor a pluralidade ordenada de matrizes operacionais dentro do quadro de painel, o que inclui dispor a pluralidade ordenada de matrizes operacionais em uma ou mais pilhas escalonadas de matriz dentro do quadro de painel, em que cada uma dentre as um ou mais pilhas escalonadas de matriz inclui duas ou mais matrizes e pelo menos uma dentre as duas ou mais matrizes é escalonada em relação a uma matriz adjacente.

[0098] No exemplo 22, a matéria de qualquer um dos exemplos 1 a 21 pode incluir opcionalmente moldar a resina ao redor da pluralidade de matrizes de operação, o que inclui moldar a resina ao redor de cada uma dentre as uma ou mais pilhas escalonadas de matriz.

[0099] No exemplo 23, a matéria de qualquer um dos exemplos 1 a 22 pode incluir opcionalmente um dispositivo semicondutor que compreende: uma primeira matriz; uma segunda matriz empilhada sobre a primeira matriz; em que os aros se estendem lateralmente na direção contrária de cada uma dentre a primeira e a segunda matrizes; uma primeira camada de redistribuição que se estende sobre a primeira matriz e o aro da primeira matriz; e uma ou mais vias que se estendem através de pelo menos um dos respectivos aros, as uma ou mais vias em comunicação com a primeira e a segunda matrizes através dos aros.

[00100] No exemplo 24, a matéria de qualquer um dos exemplos 1 a 23 pode incluir opcionalmente os respectivos aros que são aros de resina moldados, moldados ao redor das respectivas primeira e segunda matrizes, as uma ou mais vias se estendem através de pelo menos um dos aros de resina moldados.

[00101] No exemplo 25, a matéria de qualquer um dos exemplos 1 a 24 pode incluir opcionalmente porções dielétricas formadas sobre cada uma dentre a primeira e a segunda matrizes, em que as porções dielétricas incluem os um ou mais aros e as uma ou mais vias se estendem através das porções dielétricas.

[00102] No exemplo 26, a matéria de qualquer um dos exemplos 1 a 25 pode incluir opcionalmente as uma ou mais vias que são lateralmente separadas da primeira e da segunda matrizes.

[00103] No exemplo 27, a matéria de qualquer um dos exemplos 1 a 26 pode incluir opcionalmente uma segunda camada de distribuição que se estende sobre a segunda matriz e o aro da segunda matriz.

[00104] No exemplo 28, a matéria de qualquer um dos exemplos 1 a 27 pode incluir opcionalmente a primeira e a segunda camadas de redistribuição que fornecem uma configuração de dispersão de traços condutores que se estendem sobre e além das respectivas áreas de projeção da primeira e da segunda matrizes e as uma ou mais vias estão em comunicação com a primeira e a segunda camadas de redistribuição.

[00105] No exemplo 29, a matéria de qualquer um dos exemplos 1 a 27 pode incluir opcionalmente as vias que são veias perfuradas formadas em pelo menos um dos respectivos aros após o empilhamento da segunda matriz sobre a primeira matriz.

[00106] No exemplo 30, a matéria de qualquer um dos exemplos 1 a 29 pode incluir opcionalmente uma pluralidade de matrizes que incluem a primeira e a segunda matrizes, em que os aros se estendem lateralmente a partir de cada uma dentre a pluralidade de matrizes, a pluralidade de matrizes que estão em uma configuração empilhada e as uma ou mais vias se estendem através de pelo menos dois dos respectivos aros da pluralidade de matrizes.

[00107] No exemplo 31, a matéria de qualquer um dos exemplos 1 a 30 pode incluir opcionalmente a segunda matriz que é escalonada em relação à primeira matriz, em que a segunda matriz inclui pelo menos uma placa de ligação exposta de acordo com o escalonamento.

[00108] No exemplo 32, a matéria de qualquer um dos exemplos 1 a 31 pode incluir opcionalmente as uma ou mais vias que se estendem através do aro da primeira matriz até a pelo menos uma placa de ligação exposta da segunda matriz.

[00109] Cada um desses exemplos não limitantes pode ser usado sozinho ou podem ser combinados em qualquer permutação ou combinação com qualquer dentre os um ou mais outros exemplos.

[00110] A descrição detalhada acima inclui referências aos desenhos anexos, que formam uma parte da descrição detalhada. Os desenhos mostram, a título de ilustração, modalidades específicas nas quais a revelação pode ser praticada. Essas modalidades também são chamadas no presente documento de “exemplos”. Tais exemplos podem incluir elementos além daqueles mostrados ou descritos. No entanto, os presentes inventores também contemplam exemplos no quais apenas aqueles elementos mostrados ou descritos são fornecidos. Além disso, os presentes inventores também contemplam exemplos que usam qualquer combinação ou permutação daqueles elementos mostrados ou descritos (ou um ou mais aspectos dos mesmos), tanto em relação a um exemplo particular (ou um ou mais aspectos do mesmo) quanto em relação a outros exemplos (ou um ou mais aspectos do mesmo) mostrados ou descritos no presente documento.

[00111] Nesse documento, os termos “um” ou “uma” são usados, como é comum em documentos de patente, para incluir um ou mais de um, independente de quaisquer outros exemplos ou usos de “pelo menos um” ou “um ou mais”. Nesse documento, o termo “ou” é usado para se referir a um não exclusivo ou para que “A ou B” inclua “A, mas não B”, “B, mas não A” e “A e B”, a menos que seja indicado de outro modo. Nesse documento, os termos “que inclui” e “no qual” são usados como os equivalentes de inglês simples dos respectivos termos “que compreende” e “em que”. Além disso, nas reivindicações a seguir, os termos “que inclui” e “que compreende” são indeterminados, ou seja, um sistema, dispositivo, artigo, composição, formulação ou processo que incluam elementos além daqueles listados após tal termo em uma reivindicação ainda são considerados para serem abrangidos dentro do escopo daquela reivindicação. Além disso, nas reivindicações a seguir, os termos “primeiro”, “segundo” e “terceiro”, etc. são usados meramente como rótulos e não se destinam a impor exigências numéricas em seus objetos.

[00112] A descrição acima se destina a ser ilustrativa e não restritiva. Por exemplo, os exemplos descritos acima (ou um ou mais aspectos dos mesmos) podem ser usados em combinação uns com os outros. Outras modalidades podem ser usadas, como por um indivíduo de habilidade comum na técnica mediante a revisão da descrição acima. O Resumo é fornecido para estar em conformidade com o documento 37 C.F.R. §1.72(b), para permitir que o leitor determine rapidamente a natureza da revelação técnica. O mesmo é submetido ao entendimento de que não será usado para interpretar ou limitar o escopo ou significado das reivindicações. Além disso, na Descrição Detalhada acima, diversos recursos podem ser agrupados para simplificar a revelação. Isso não teve ser interpretado como o entendimento que um recurso revelado não reivindicado é essencial para qualquer reivindicação. Em vez disso, a matéria inventiva pode se apoiar em menos que todos os recursos de uma modalidade revelada particular. Desse modo, as reivindicações a seguir são incorporadas ao presente documento na Descrição Detalhada, com cada reivindicação apoiada em si própria como uma modalidade separada e é contemplado que tais modalidades podem ser combinadas umas com as outras em diversas combinações ou permutações. O escopo da revelação deve ser determinado em referência às reivindicações anexas, junto com o escopo completo de equivalentes aos quais tais reivindicações são intituladas.

Claims

1. Montagem de semicondutor, caracterizada por compreender: uma primeira montagem de matriz (201) que inclui: uma primeira matriz (104) tendo uma primeira superfície superior de matriz e uma primeira superfície inferior de matriz, e um primeiro aro (108) que se estende lateralmente a partir da primeira matriz (104), em que o primeiro aro (108) inclui uma primeira face de aro superior próxima à primeira superfície superior de matriz e uma primeira face de aro inferior próxima da primeira superfície inferior de matriz, a primeira superfície inferior de matriz e a primeira face de aro inferior próxima dos arranjos de entrada e saída para a montagem de semicondutor; uma segunda montagem de matriz sobre a primeira montagem de matriz (201), a segunda montagem de matriz incluindo: uma segunda matriz (106), tendo uma segunda superfície superior de matriz e uma segunda superfície inferior de matriz, um segundo aro (108) se estendendo lateralmente para longe da segunda matriz (106), em que o segundo aro inclui uma segunda face de aro superior próxima à segunda superfície superior de matriz e uma segunda face de aro inferior próxima da segunda superfície inferior de matriz, e uma pluralidade de traços condutores que se estendem para fora além da segunda matriz (106) em direção à segunda face de aro inferior; em que pelo menos a primeira face de aro superior é uma superfície mais de topo da primeira montagem de matriz e a segunda face de aro inferior é uma superfície mais de fundo da segunda montagem de matriz, e a pluralidade de traços condutores são interpostos entre a primeira face de aro superior e a segunda face de aro inferior; e uma ou mais vias (112) que se estendem através de pelo menos um dos primeiro e segundo aros (108), as uma ou mais vias (112) em comunicação com a primeira (104) e a segunda (106) matriz através da pluralidade de traços condutores e pelo menos um dentre o primeiro ou o segundo aro (108).

2. Montagem de semicondutor, de acordo com a reivindicação 1, caracterizada pelo fato de que os primeiro e segundo aros (108) são aros de resina moldada, moldados ao redor das respectivas primeira e segunda matrizes (104, 106).

3. Montagem de semicondutor, de acordo com a reivindicação 1, caracterizada pelo fato de que compreende porções dielétricas formadas sobre cada uma das primeira e segunda matrizes (104, 106), as porções dielétricas incluindo os um ou mais aros (108), e as uma ou mais vias (112) se estendendo através das porções dielétricas.

4. Montagem de semicondutor, de acordo com a reivindicação 1, caracterizada pelo fato de que as uma ou mais vias (112) são espaçadas lateralmente a partir das primeira e segunda matrizes (104, 106).

5. Montagem de semicondutor, de acordo com a reivindicação 1, caracterizada pelo fato de que a pluralidade de traços condutores fornecem uma configuração de dispersão de traços condutores se estendendo para além de uma área de proteção da segunda matriz (106).

6. Montagem de semicondutor, de acordo com a reivindicação 1, caracterizada pelo fato de que as vias (112) são vias perfuradas formadas em pelo menos um dos respectivos aros (108) após o empilhamento da segunda matriz (106) sobre a primeira matriz (104).

7. Montagem de semicondutor, de acordo com a reivindicação 1, caracterizada pelo fato de que compreende uma pluralidade de matrizes (102), incluindo as primeira e segunda matrizes (104, 106), aros (108) que se estendem lateralmente a partir de cada uma da pluralidade de matrizes (102), a pluralidade de matrizes (102) estão em uma configuração empilhada e as uma ou mais vias (112) se estendem através de pelo menos dois dos respectivos aros (108) da pluralidade de matrizes (102).

8. Montagem de semicondutor, de acordo com a reivindicação 1, caracterizada pelo fato de que a segunda matriz (106) é escalonada em relação à primeira matriz (104), a segunda matriz (106) inclui pelo menos uma placa de ligação exposta de acordo com o escalonamento.

9. Montagem de semicondutor, de acordo com a reivindicação 8, caracterizada pelo fato de que as uma ou mais vias (112) se estendem através do aro (108) da primeira matriz (104) até a pelo menos uma placa de ligação exposta da segunda matriz (106).

10. Montagem de semicondutor, de acordo com a reivindicação 1, caracterizada pelo fato de que a primeira montagem de matriz (201) inclui outra pluralidade de traços condutores se estendendo para fora além da primeira matriz (104) e em direção ao primeiro aro (108).

11. Montagem de semicondutor, de acordo com a reivindicação 1, caracterizada pelo fato de que a segunda face de aro inferior e a segunda superfície inferior de matriz da segunda matriz (106) estão alinhadas.

12. Montagem de semicondutor, de acordo com a reivindicação 1, caracterizada pelo fato de que a segunda face de aro superior está acima da segunda superfície superior de matriz da segunda matriz (106).

13. Montagem de semicondutor, de acordo com a reivindicação 2, caracterizada pelo fato de que a resina moldada se estende sobre uma ou mais dentre a primeira (104) ou a segunda (106) matriz.

14. Montagem de semicondutor, de acordo com a reivindicação 1, caracterizada pelo fato de que pelo menos uma primeira porção da pluralidade de traços condutores seja subjacente à segunda matriz (106), e uma segunda porção da pluralidade de traços condutores seja subjacente ao segundo aro (108).

15. Processo para produzir uma montagem de semicondutor, caracterizado por compreender: formar uma primeira montagem de matriz (201) que inclui: formar um primeiro aro (108) em uma primeira matriz (104), o primeiro aro (108) se estendendo lateralmente a partir da primeira matriz (104), e o primeiro aro (108) inclui uma face de aro superior exposta próxima a uma primeira superfície superior de matriz da primeira matriz (104); formar uma segunda montagem de matriz incluindo: formar um segundo aro (108) em uma segunda matriz (106), o segundo aro (108) se estendendo lateralmente a partir da segunda matriz (106), e o segundo aro (108) inclui uma face de aro inferior exposta próxima a uma segunda superfície inferior de matriz da segunda matriz (106), e formar uma pluralidade de traços condutores que se estendem para além da segunda matriz (106) para a face de aro inferior exposta; sobrepor a face de aro inferior exposta da segunda montagem de matriz sobre a face de aro superior exposta da primeira montagem de matriz (201), a pluralidade de traços condutores interposta entre a face de aro superior exposta e a face de aro inferior exposta; e formar uma ou mais vias (112) se estendendo através de pelo menos um dos primeiro e segundo aros (108), as uma ou mais vias (112) em comunicação com as primeira e segunda matrizes (104, 106).

16. Processo, de acordo com a reivindicação 15, caracterizado pelo fato de que formar os primeiro e segundo aros (108) inclui moldar uma porção dielétrica sobre a primeira matriz (104) e a segunda matriz (106), os primeiro e segundo aros (108) formados com a porção dielétrica.

17. Processo, de acordo com a reivindicação 15, caracterizado pelo fato de que compreende: formar um primeiro painel de matrizes reconstituído (312) incluindo uma primeira pluralidade de matrizes moldadas em um quadro de painel, a primeira pluralidade de matrizes inclui a primeira matriz (104); formar um segundo painel de matrizes reconstituído (314) incluindo uma segunda pluralidade de matrizes moldadas em outro quadro de painel, a segunda pluralidade de matrizes incluindo a segunda matriz (106); e formar os primeiro e segundo aros (108) inclui circundar uma periferia da matriz nos primeiro e segundo painéis de matrizes reconstituídos (312, 314) com um material dielétrico.

18. Processo, de acordo com a reivindicação 17, caracterizado pelo fato de que compreende ordenar as matrizes na primeira pluralidade de matrizes e na segunda pluralidade de matrizes para assegurar que somente matrizes operacionais (306) sejam usadas para formar os primeiro e segundo painéis de matrizes reconstituídos (312, 314).

19. Processo, de acordo com a reivindicação 17, caracterizado pelo fato de que compreende separar montagens individuais das primeira e segunda matrizes (104, 106) dos primeiro e segundo painéis de matrizes reconstituídos (312, 314).

20. Processo, de acordo com a reivindicação 15, caracterizado pelo fato de que formar as uma ou mais vias (112) consiste em um ou mais de perfuração a laser, perfuração mecânica ou gravação por corrosão química.

21. Processo, de acordo com a reivindicação 15, caracterizado pelo fato de que formar as uma ou mais vias (112) inclui formar uma ou mais vias contínuas através de cada um dos primeiro e segundo aros (108).

22. Processo, de acordo com a reivindicação 15, caracterizado pelo fato de que compreende formar outra pluralidade de traços condutores que se estende além da primeira matriz (104) para o primeiro aro (108), as uma ou mais vias (112) em comunicação com a pluralidade de traços condutores de cada uma das primeira e segunda montagens de matriz.

23. Processo, de acordo com a reivindicação 15, caracterizado pelo fato de que sobrepor a face de aro inferior exposta da segunda montagem de matriz sobre a face de aro superior exposta da primeira montagem de matriz inclui escalonar a segunda matriz (106) em relação à primeira matriz (104) para expor pelo menos uma placa de ligação da segunda matriz (106).