BRPI0520450A2

BRPI0520450A2 - correlacionador para busca de células primárias usando arquitetura de memória

Info

Publication number: BRPI0520450A2
Application number: BRPI0520450-0A
Authority: BR
Inventors: Louis Robert Litwin
Original assignee: Thomson Licensing
Priority date: 2005-07-26
Filing date: 2005-07-26
Publication date: 2011-03-29
Also published as: US8134981B2; KR20080037658A; WO2007018497A1; EP1908177B1; JP2009503993A; CN101228703A; CN101228703B; KR101157108B1; JP4829968B2; US20090135782A1; EP1908177A1

Abstract

CORRELACIONADOR PARA BUSCA DE CELULAS PRIMáRIAS USANDO ARQUITETURA DE MEMóRIA Um aparelho incluindo um correlacionador de segun-do estágio, para receber dados de entrada de um correlacionador de primeiro estágio, em que o dito correlacionador de segundo estágio usa uma arquitetura de memória, é descrito. Um método para conduzir uma correlação de segundo estágio nos dados, incluindo restauração de um ponteiro de leitura e de um ponteiro de escrita, alternativamente, multiplexação dos dados de entrada em um de um par de registros de armazenamento, concatenação do conteúdo do par de registros de armazenamento, escrita do conteúdo concatenado em uma memóriade acordo com o ponteiro de escrita, transferência do conteúdo concatenado da memória para um registro de leitura, de acordo com o ponteiro de leitura, atualização do ponteiro de endereço de leitura e atualização do ponteiro de endereço de escrita, é também descrito.

Description

"CORRELACIONADOR PARA BUSCA DE CÉLULAS PRIMÁRIASUSANDO ARQUITETURA DE MEMÓRIA"

CAMPO DA INVENÇÃO

A presente invenção se refere a terminais móveise, em particular, a correlacionadores usados na busca de cé-lulas primárias.

ANTECEDENTES DA INVENÇÃO

A unidade básica de tempo em sinais de rádio UMTSé um quadro de rádio de 10 milissegundos (ms), que é dividi-do em 15 espaços de 2.560 chips cada. Os sinais de rádioUMTS de uma célula (ou estação de base) para um receptorUMTS são "sinais de ligação inferior", enquanto que os si-nais de rádio na direção reversa são denominados "sinais.deligação superior".

A camada física do padrão de acesso múltiplo pordivisão de código de banda larga (WCDMA) do sistema de tele-comunicação móvel universal (UMTS) usa a modulação de propa-gação de espectros de seqüência direta (DSSS), com uma taxade chip de 3,84 Mcps. 0 modo duplex de divisão de freqüência(FDD) conduz os canais de ligação superior e os de ligaçãoinferior em bandas de freqüência separadas de 5 MHz cada.Esse modo é tipicamente usado para grandes células externas,porque pode suportar um maior número de usuários do que omodo duplex de divisão de tempo (TDD) . No modo TDD, astransmissões partilham os mesmos canais de ligação superiore de ligação inferior, durante os diferentes espaços de tem-po. O modo TDD não suporta tanto usuários quanto o modo FDD,e, por conseguinte, o modo TDD é mais adequado para célulasmenores. 0 modo TDD é também mais adequado para conduzirtráfego assimétrico, comparado com o modo FDD.

Um procedimento importante conduzido por um recep-tor dentro de uma rede UMTS, por exemplo, um receptor móvelCDMA, é o operação de busca de células. A busca de células étipicamente feita por um sistema de busca de células, que éincorporado como parte do receptor. 0 sistema de busca decélulas é ativado após o receptor ser energizado, para de-terminar as informações de sincronização relativas à célula,na qual o receptor é localizado. A operação de busca de cé-lulas é um processo de três estágios. Isto é, o sistema debusca de células realiza sincronização de espaço (sincroni-zação primária), sincronização de quadros e determinação degrupo de códigos de embaralhamento (sincronização secundá-ria), e determinação de códigos de embaralhamento.

Após energização, o terminal móvel (MT) tem queexecutar várias operações, antes que as comunicações de vozdados possam ser iniciadas. Primeiro, o receptor precisaimplementar o controle de ganho automático (AGG), para re-presentar em escala a potência do sinal recebido e impedirlimitação no conversor de analógico em digital. O processopode ser primeiro conduzido no canal de sincronização (SCH)e depois o canal piloto comum desembaralhado (CPICH) podeser usado, desde que o código de embaralhamento das célulasseja obtido.

A seguir, o receptor precisa obter a sincronizaçãode temporização. A sincronização de temporização pode serobtida do canal SCH. 0 MT busca o sinal SCH mais forte queele possa achar e esse sinal determina com que célula o MTai iniciar as comunicações. Uma vez que o canal SCH é perió-dico, o receptor pode se correlacionar com o SCH primário,para derivar um erro de temporização. Com base nesse canal,o receptor pode obter a sincronização de chips, simbolos eespaço.

O SHC primário conduz o mesmo sinal para todas ascélulas no sistema. 0 SCH secundário é diferente para cadacélula e conduz um modelo de códigos de sincronização secun-dária (SSCs), que repetem cada um dos quadros. Uma vez que oMT recebe essa seqüência, vai ter uma sincronização de qua-dros.

Na condução da busca de células, o sistema de bus-ca de células acessa um canal de sincronização (SCH) e umcanal piloto comum (CPICH) do sinal sem fio recebido. O SCHé um canal composto formado de um SCH primário e um SCH se-cundário. Dentro de cada espaço, o SCH primário especificaum código de sincronização primária (PSC). O SCH primário,no entanto, apenas contém dados durante os primeiros 256chips de cada 2.560 espaços de chips. Como é conhecido,"chip" ou "taxa de chip" se refere à taxa do código de espa-lhamento dentro de um sistema de comunicação CDMA.

Além disso, o modelo identifica a que grupo de có-digos de embaralhamento pertence o presente código de emba-ralhamento das células. Há 64 grupos de códigos de embara-lhamento, e cada grupo contém oito códigos de embaralhamen-to. Uma vez que o MT determinou presente grupo de códigos deembaralhamento de células, a busca para o código de embara-lhamento de células atual é estreitada para os oito códigosnesse grupo.

O processo de aquisição para um receptor baseadoem portadora é o seguinte:

1. busca das células primárias;

2. busca das células secundárias;

3. determinação do código de embaralhamento;

4. busca por rotas múltiplas;

5. atribuição de derivação;

6. bloqueio de rastreamento de código e de circui-tos fechados de controle de freqüência automática (AFC);

7. combinação de razões máximas (MRC) de saída dederivação; e

8. bloqueio de receptor é obtido e dados podem serenviados para as camadas superiores.

Esse processo de aquisição é longo e envolvente epode levar da ordem de vários segundos para se completar.

0 problema abordado é como implementar um bloco decorrelação eficiente por área para o segundo estágio no pro-cessamento de busca de células primárias, em um receptorWCDMA 3G. 0 primeiro estágio do processamento de busca decélulas primárias envolve a correlação 16 de amostras suces-sivas em uma linha e a geração de uma saída de correlação acada 16 chips. Desse modo, os requisitos de armazenamentopara o correlacionador do primeiro estágio são que ele ape-nas precisa armazenar 16 chips a um tempo para uma dada cor-relação, o que é relativamente simples de fazer. Mesmo paraum receptor que está usando 4 amostras por chip, os requisi-tos de armazenamento são ainda apenas de 256 amostras e sãoamostras sucessivas. Isso significa que o correlacionado doprimeiro estágio processa um grupo contíguo de amostras, namedida em que chegam.

Cada correlação no segundo estágio de processamen-to também requer 16 chips. No entanto, por causa da naturezados códigos hierárquicos de Golay usados no padrão WCDMA 3G,cada um desses 16 chips é localizado a uma separação de 16chip entre si. Desse modo, para um receptor que usa 4 amos-tras por chip, 256 chips ainda precisam ser processados, masnão são localizados contiguamente. Em vez disso, uma dadacorrelação precisa de 256 chips localizados 16 * 4 = 64 a-mostras entre si. Para armazenar todas as amostras necessá-rias para uma dada correlação de segundo estágio, o receptorvai requerer uma linha de retardo com derivação, com 1.024locais (16 chips localizados 16 chips entre si são 256chips, e 4 amostras por chip são 1.024 amostras). A técnicaanterior usou um projeto baseado em registro, para implemen-tar a correlação de segundo estágio. Esse número de regis-tros (por exemplo, 1.024) não é prático em um projeto ASIC,porque consome uma grande quantidade de espaço morto noASIC. Desse modo, uma abordagem mais eficiente em área seriavantajosa.

RESUMO DA INVENÇÃO

A presente invenção é uma arquitetura para o se-gundo estágio hierárquico de correlacionadores usados noprocessamento de busca de células primárias de um receptorWCDMA 3G. A arquitetura usada é baseada em memória e propi-cia que o projeto seja eficiente em área, em termos do espa-ço morto disponível em um ASIC.

A presente invenção usa uma abordagem baseada emmemória, porque, para um dado número de locais, uma memóriaé mais eficiente do que registros. No entanto, a natureza deum bloco de memória RAM de porta dupla significa que o núme-ro de leituras / escritas de memória, que pode ser feito emum dado ciclo de relógio, é limitado a uma leitura e a umaescrita por ciclo. Isso apresentou alguns desafios no proje-to do bloco, uma vez que isso não permitiu suficientes lei-turas e escritas, para propiciar que o processamento inte-gral fosse feito dentro da limitação dos ciclos de 32 reló-gios do receptor por chip. Vários itens foram adicionados àarquitetura, para usar uma única leitura e uma única escritapor ciclo de relógio, para executar o processamento desejadodentro dos ciclos de 32 relógios por chip.

Um aparelho incluindo um correlacionador de segun-do estágio, para receber dados de entrada de um correlacio-nador de primeiro estágio, em que o dito correlacionador desegundo estágio usa uma arquitetura de memória, é descrito.

Um método para conduzir uma correlação de segundo estágionos dados, incluindo restauração de um ponteiro de leitura ede um ponteiro de escrita, alternativamente, multiplexação(MUX) dos dados de entrada em um de um par de registros dearmazenamento, concatenação do conteúdo do par de registrosde armazenamento, escrita do conteúdo concatenado em uma me-mória de acordo com o ponteiro de escrita, transferência doconteúdo concatenado da memória para um registro de leitura,de acordo com o ponteiro de leitura, atualização do ponteirode endereço de leitura e atualização do ponteiro de endereçode escrita, é também descrito.

BREVE DESCRIÇÃO DOS DESENHOS

A presente invenção é melhor entendida da descri-ção detalhada apresentada a seguir, quando lida em conjuntocom os desenhos em anexo. Os desenhos incluem as figuras a-presentadas a seguir, descritas sucintamente abaixo, nasquais os números similares nas figuras representam elementossimilares.

A Figura 1 é um diagrama de blocos de nivel de to-po de processamento de busca de células.

A Figura 2 é um diagrama de blocos da arquiteturada presente invenção.

A Figura 3 é uma modalidade do uso do ponteiro deleitura / escrita para memória, de acordo com os princípiosda presente invenção.

A Figura 4 é um fluxograma de acordo com os prin-cípios da presente invenção.

DESCRIÇÃO DETALHADA DAS MODALIDADES PREFERIDAS

As buscas de células são feitas em terminais mó-veis. Com referência agora à Figura 1, que é um diagrama deblocos do nível de topo de processamento de busca de célu-las, a presente invenção envolve os correlacionadores 125,130, usados no segundo estágio da busca de células primá-rias, que recebem entradas reais 115 e imaginárias 120 doscorrelacionadores do primeiro estágio 105, 110 da busca decélulas primárias. A saída dos correlacionadores de busca decélulas primárias de primeiro estágio 105, 110 é a entradapara os correlacionadores do segundo estágio 125, 130. A sa-ída dos correlacionadores do segundo estágio 125, 130 é asaída para o combinador não coerente 135, que proporciona aentrada para o armazenamento temporário de quadros 140. Oarmazenamento temporário de quadros 140 proporciona os re-sultados da busca de células.

A Figura 2 é um diagrama de blocos da arquiteturada presente invenção. Em particular, a Figura 2 é a arquite-tura dos correlacionadores da presente invenção, usados parao segundo estágio da busca de células primárias. Os correla-cionadores da presente invenção usam uma arquitetura de me-mória, que tem a vantagem de ser eficiente em área, em ter-mos do espaço morto no ASIC. 0 bloco Geração de Endereço deLeitura / Escrita de Memória 235, na Figura 2, gera os valo-res do ponteiro de leitura / escrita (também mostrados naFigura 3). O correlacionador do segundo estágio 123 da pre-sente invenção é de fato um par de correlacionadores do se-gundo estágio 125, 130, que são funcionalmente idênticos /equivalentes. A diferença entre o par de correlacionadoresdo segundo estágio 125, 130 é os dados de entrada (valoresreais versus valores imaginários), recebidos dos correlacio-nadores do segundo estágio.

As saídas de correlação (reais e imaginárias) doscorrelacionadores do primeiro estágio (mostradas na Figura1) chegam no multiplexador 205 da Figura 2. Essas amostraschegam 4 vezes por chip e são multiplexadas alternadamentenos registros de armazenamento, primeiro no storage_low_reg210, depois no storage_high_reg 215, e depois continuam al-ternadamente. Com base na lógica, que vai ser descrita emmais detalhes abaixo, os valores de registro de armazenamen-to baixos e altos (cada um com 16 bits de largura) são con-catenados no bloco 225, para formar um único valor de bit32, que é depois escrito na memória 230, em um ciclo de re-lógio predeterminado. Essa abordagem é usada por causa dalimitação de apenas uma escrita de memória por ciclo de re-lógio - por armazenamento de duas amostras como um valor,esse projeto permite que duas amostras sejam armazenadas namemória 230 para cada dado ciclo de relógio. O uso da memó-ria 230 nesse ponto salva espaço morto do chip. As implemen-tações da técnica anterior usam um banco de registros em vezde memória.

Os valores são depois lidos da memória de locaispredeterminados e armazenados no read_reg 240. Desse ponto,os bits são analisados gramaticamente de novo nos seus valo-res superiores e inferiores correspondentes, e processadoscomo duas amostras separadas. 0 gerador de índices 245 gerao índice / seqüência PSC. A correlação é feita no bloco 255,sem os multiplicadores intensivos em área, tomando-se a a-mostra do read_reg 240 e adicionando ou subtraindo dela aamostra no corr_reg, com base no sinal do bloco de seqüênciaPSC armazenado 250 (isto é, se a seqüência PSC for +1, o va-lor ê adicionado, se a seqüência for -1, o valor é subtraí-do) . Notar que há 16 registros corr_reg: corr_reg0[0] acorr_reg0[3] 270a, corr_regl[0] a corr_regl[3] 270h,corr_reg2[0] a corr_reg2[3] 270c, e corr_reg3[0] acorr_reg3[3] 270d. É possível armazenar e processar 4 corre-lações simultâneas computadas em 4 blocos paralelos cada.Cada conjunto de registros é usado para os 8 ciclos de reló-gio dos 32 ciclos de relógio disponíveis, com apenas um con-junto sendo usado por vez. A saída do bloco 255 é multiple-xada pelos multiplexadores 260, 265, para correlacionar osregistros 270a - 270d.

Após todos os 16 valores para uma dada correlaçãoserem acumulados no bloco adicionador 275, os valores arma-zenados em corr_reg são transferidos para um dos 4 registroscorr_out correspondentes 285a - 285d, por um multiplexador280. Isto é, corr_out = corr_reg0[0] corr_outl[0] corr_reg2[0] corr_reg3[0] 285a.

A saída dos registros corr_out é multiplexada aocombinador não coerente 135 da Figura 1. É também necessáriotomar o valor absoluto (abs) do conteúdo dos registroscorr_out. Esse bloco não é mostrado na Figura 2, mas a fun-ção é conduzida nos registros corr_out ou como um bloco adi-cional, após o multiplexador 290.

O pseudocódigo mostrado na Tabela 1 apresenta maisdetalhes de como funciona a arquitetura. 0 bloco de controle220 da Figura 2 coordena e controla as funções e os compo-nentes do correlacionador da presente invenção. Os números àesquerda indicam o ciclo de relógio. A arquitetura da pre-sente invenção é baseada em uma estrutura de ciclo de reló-gio com 32 relógios por amostra.

Pseudocódigo

Código de restauraçãorp = 3 //ponteiro de leitura - número de 9 bits

wp = 1 // ponteiro de escrita - número de 9 bits

corr_reg[0..3] = 0

corr_out[0..3] = 0

Código de saida de correlação

0

corr_out[0] = corr_reg0[0] + corr_regl[0] + corr_reg2[0] + corr_reg3[0]corr_out[l] = coir_regO[lj + corr_regl[l] + corr_reg2[l] + corr_jeg3[l]

1

corr_out[2] = corr_reg0[2] + corr_regl[2] + corr_reg2[2] + coiT_reg3[2]corr_out[3] = corr_reg0[3] + corr_regl[3] + coir_reg2I3] + corr_reg3[3]

Código de saida de amostra

7

samp_out = abs(corr_out[;0])

152331

samp_out = abs(corr_out[l])samp_out = afas(corr_out[2])samp_out = abs(corr_òut[3])

Código de entrada / saida de memória0,16

storage_Iow_reg = samp_in

8,24

storage_high_rég = samp_inmemory write address = wp

memory data in = storage_high_reg concatenated with storageJow_regwp-every clock

read_reg = data_out from memory

Código de interfaceamento de correlação e memória0

update corr_reg3[0] and corr_reg3[l] with samples in read_reg (upper and lower)write "read" address to memory for two clock cycles ahead - read address is φ

1

update corr_reg3[2] and corr_reg3[3] with samples in read_reg (upper and lower)write "read" address to memory for two clock cycles ahead - read address is rp-1Φ = rp + 32

2.4.6.8

update corrj*eg0[0] and corr_jegO[l] with samples in read_reg (upper and lower)write "read" address to memory for two clock cycles ahead - read address is φ

3.5.7.9

update corr_regO[2J and corr_reg0[3] with samples in read_reg (upper and lower)write "read" address to memory for two clock cycles ahead - read address is rp-1Φ = Φ + 32

10.12.14.16

update corr_regl[0] and corr_regl[l] with samples in read_reg (upper and lower)write "read" address to memory for two clock cycles ahead - read address is φ

11.13.15.17

update corrjregl[2] and corr_regl[3] with samples in read_reg (upper and lower)write "read" address to memory for two clock cycles ahead - read address is φ-1Φ = φ + 32

18.20.22.24

update çorr_reg2[0] and corr_reg2[l] with samples in read_reg (upper and lower)write "read" address to memory for two clock cycles ahead - read address is φ

19.21.23.25

update corr_reg2[2] and corr_reg2[3] with samples in read_reg (upper and Iowér)write "read" address to memory for two clock cycles ahead - read address is rp-1Φ = Φ + 32

26.28.30

update corr_reg3 [0] and corr_reg3[l] with samples in read_reg (upper and lower)write "read" address to memory for two clock cycles ahead - read address is φ

27.29.31

update corr_reg3[2] and corr_reg3[3] with samples in read_reg (upper and lower)write "read" address to memory for two clock cycles ahead - read address is rp-1if not clock cycle = 31Φ = φ + 32if cíock cycle = 31

rp = φ - 482

O código de restauração do pseudocódigo inicializao ponteiro de leitura (rp) e o ponteiro de escrita (wp), quesão ambos números de 9 bits, antes que qualquer outro pro-cessamento comece. Os registros de correlação (corr_reg) e5 os registros de saida de correlação (corr_out) são tambéminicializados.O código de saída de correlação do pseudocódigoajusta os registros corr_out [0] e [1] ao conteúdo dos re-gistros corr_reg no ciclo de relógio 0 e os registroscorr_out [2] e [3] ao conteúdo dos registros corr_reg no ci-cio de relógio 1.

O código de saída da amostra do pseudocódigo pro-porciona a amostra de saída (samp_out) do valor absoluto(abs) do registro corr_out[0] no ciclo de relógio 7. 0 códi-go de saída de amostra do pseudocódigo proporciona a amostrade saída (samp_out) do valor absoluto (abs) do registrocorr_out[l] no ciclo de relógio 15. 0 código de saída de a-mostra do pseudocódigo proporciona a amostra de saída(samp_out) do valor absoluto do registro corr_out[2] no ci-clo de relógio 23. 0 código de saída de amostra do pseudocó-digo proporciona a amostra de saída (samp_out) do valor ab-soluto (abs) do registro corr_out[3] no ciclo de relógio 31.

Nos ciclos de relógio 0 e 16, o código de entrada/ saída de memória do pseudocódigo ajusta o storage_low_rega uma amostra de entrada (samp_in). Nos ciclos de relógio 8e 24, o código de entrada / saída de memória do pseudocódigoajusta o storage_high_reg a uma amostra de entrada(samp_in) . Adicionalmente, nos ciclos de relógio 8 e 24 oendereço de escrita η a memória é ajustado para o ponteirode escrita (wp), os dados de memória no endereço são ajusta-dos ao storage_high_reg concatenado com o storage_low_reg, eo ponteiro de escrita é depois decrementado. Em cada ciclode relógio, o read_reg é ajustado ao data_out da memória, deacordo com os endereços de leitura gerados pelo bloco de ge-ração de endereços de leitura / escrita da memória 235.

O código de correlação e de interfaceamento de me-mória do pseudocódigo funciona da seguinte maneira:

No ciclo de relógio O, corr_reg3[0] e corr_reg3[l]são atualizados com as amostras superior e inferior em re-ad_reg. O endereço "read" é escrito na memória para dois ci-clos de relógio à frente e o endereço "read" é igual a rp.

No ciclo de relógio 1, corr_reg3[2] e corr_reg3[3]são atualizados com as amostras superior e inferior em re-ad_reg. 0 endereço "read" é escrito na memória para dois ci-clos de relógio à frente e o endereço "read" é igual a rp. 0ponteiro de leitura é então incrementado por 32.

Nos ciclos de relógio 2, 4, β e 8, corr_reg0[0] ecorr_regO[l] são atualizados com as amostras superior e in-ferior em read_reg. 0 endereço "read" é escrito na memóriapara dois ciclos de relógio e o endereço "read" é igual arp.

Nos ciclo de relógios 3, 5, 7 e 9, corr_reg0[2] ecorr_reg0[3] são atualizados com as amostras superior e in-ferior em read_reg. 0 endereço "read" é escrito na memóriapara dois ciclos de relógio à frente e o endereço "read" éigual a rp.1. 0 ponteiro de leitura é então incrementado por32.

Nos ciclos de relógio 10, 12, 14 e 16,corr_regl[0] e corr_regl[l] são atualizados com as amostrassuperior e inferior em read_reg. 0 endereço "read" é escritona memória para dois ciclos de relógio à frente e o endereço"read" é igual a rp.Nos ciclos de relógio 11, 13, 15 e 17,corr_regl[2] e corr_regl[3] são atualizados com as amostrassuperior e inferior em read_reg. 0 endereço "read" é escritona memória para dois ciclos de relógio à frente e o endereço"read" é igual a rp.1. 0 ponteiro de leitura é então incre-mentado por 32.

Nos ciclos de relógio 18, 20, 22 e 24,corr_reg2[0] e corr_reg2[l] são atualizados com as amostrassuperior e inferior em read_reg. O endereço "read" é escritona memória para dois ciclos de relógio à frente e o endereço"read" é igual a rp.

Nos ciclos de relógio 19, 21, 23 e 25,corr_reg2[2] e corr_reg2[3] são atualizados com as amostrassuperior e inferior em read_reg. O endereço "read" é escritona memória para dois ciclos de relógio à frente e o endereço"read" é igual a rp.1. O ponteiro de leitura é então incre-mentado por 32.

Nos ciclos de relógio 26, 28 e 30, corr_reg3[0] ecorr_reg3[l] são atualizados com as amostras superior e in-ferior em read_reg. O endereço "read" é escrito na memóriapara dois ciclos de relógio à frente e o endereço "read" éigual a rp.

Nos ciclos de relógio 27, 29 e 31, corr_reg3[2] ecorr_reg3[3] são atualizados com as amostras superior e in-ferior em read_reg. O endereço "read" é escrito na memóriapara dois ciclos de relógio à frente e o endereço "read" éigual a rp. 1. Se esse não for o ciclo de relógio 31, entãoincrementar o ponteiro de leitura por 32. Se esse for o ci-cio de relógio 31, então decrementar o ponteiro de leiturapor 482.

Com respeito à Figura 3, o ponteiro de escrita(wp) é inicializado a um valor de 1, e é decrementado duasvezes dentro de cada período de ciclo de relógio 32 (módulo512). O ponteiro de leitura (rp) é inicializado a um valorde 3, incrementado por 32 por 15 vezes dentro de cada perío-do de ciclo de relógio 32 e decrementado por 482 (512 - 30),uma vez a cada período de ciclo de relógio 32. A memória deporta dupla e o seu uso na presente invenção é similar a umajanela deslizante ou armazenamento temporário, em que osponteiros de leitura e escrita estão endereçando a mesma me-mória em tempos diferentes. Isto é, não há qualquer sobrepo-sição dos locais de memória que são lidos e os locais de me-mória que são escritos. Isso é porque há apenas uma leiturae uma escrita por ciclo de relógio. Os índices dos ponteirosde leitura e escrita e os valores do incremento e do decre-mento vão variar, se o número de amostras/chips aumentar oudiminuir. Especificamente, com referência à Figura 3, queilustra a memória de porta dupla tendo nesse exemplo 512 lo-cais, cada local sendo de 32 bits, na restauração o ponteirode escrita (wp) foi inicializado em 1 e o ponteiro de leitu-ra (rp) foi inicializado em 3. Após os primeiros 32 ciclosde relógio, o ponteiro de escrita (wp) é 511 e o ponteiro deleitura (rp) é 1.

Com referência agora à Figura 4, que é um fIuxo-grama das ações do correlacionador de segundo estágio dapresente invenção. Na etapa 405, as amostras são multiplica-das alternativamente nos registros storage_reg_low e stora-ge_reg_high. Na etapa 410, os conteúdos dos registros stora-ge_reg_low e storage_reg_high são concatenados e escritoscomo um único valor na memória, de acordo com o ponteiro deescrita (wp) especificado pelo bloco de geração de endereçode leitura / escrita da memória 235. Na etapa 415, em cadaciclo de relógio, uma amostra da memória 230 é transferidapara o registro read_reg 240, de acordo com o ponteiro deleitura (rp) especificado pelo bloco de geração de endereçode leitura / escrita da memória 235. A correlação é conduzi-da na etapa 420 por adição (±) dos valores 240 de read_regpara os valores 270a - 270d de corr_reg, com base no sinaldos índice / seqüência armazenados no bloco 250, gerado pelobloco 245. Na etapa 425, após dezesseis acúmulos, os valorescorr_reg são' armazenados nos correspondentes registroscorr_out 285a - 285d, por meio do adicionador 275 e do mul-tiplexador 280, desse modo, completando efetivamente quatrocorrelações paralelas. O valor absoluto (abs) dos valoresnos registros corr_out 285a - 285d é tirado dos registros285a - 285d de corr_out, ou os registros 285e - 285d decorr_out são multiplicados a um bloco de valor absoluto (nãomostrado), antes de transferir os valores de correlação naetapa 430.

Deve-se entender que a presente invenção pode serimplementada em várias formas de hardware, software, progra-mação em hardware, processadores multipropósito, ou uma com-binação deles, por exemplo, dentro de um terminal móvel,ponto de acesso ou uma rede celular. De preferência, a pre-sente invenção é implementada como uma combinação de hardwa-re e software. Além do mais, o software é preferivelmenteimplementado como um programa de aplicação tangivelmente re-presentado em um dispositivo de armazenamento de programas.

O programa de aplicação pode ser transferido para, e execu-tado por, uma máquina compreendendo qualquer arquitetura a-dequada. De preferência, a máquina é implementada em umaplataforma de computador tendo hardware, tal como uma oumais unidades de processamento central (CPU), uma memória deacesso aleatório (RAM) e interface(s) de entrada / saida(I/O) . A plataforma de computador inclui também um sistemaoperacional e um código de microinstrução. Os vários proces-sos e funções aqui descritos podem ser parte do código demicroinstrução ou parte do programa de aplicação (ou umacombinação deles), que é executado pelo sistema operacional.Além disso, vários outros dispositivos periféricos podem serconectados à plataforma do computador, tal como um disposi-tivo de armazenamento de dados e um dispositivo de impressãoadicionais.

Deve-se entender que, porque alguns dos componen-tes do sistema e das etapas do método constituintes, ilus-trados nas figuras em anexo, serem preferivelmente implemen-tados em software, as conexões efetivas entre os componentesdo sistema (ou as etapas do processo) podem diferir, depen-dendo da maneira na qual a presente invenção é programada.Em vista dos ensinamentos aqui apresentados, uma pessoa ver-sada na técnica vai ser capaz de considerar essas implemen-tações ou configurações ou similares da presente invenção.

Claims

1. Aparelho, CARACTERIZADO pelo fato de que com-preende um correlacionador de segundo estágio, para receberdados de entrada de um correlacionador de primeiro estágio,em que o dito correlacionador de segundo estágio inclui umamemória.

2. Aparelho, de acordo com a reivindicação 1,CARACTERIZADO pelo fato de que o dito correlacionador de se-gundo estágio compreende um par de correlacionadores de se-gundo estágio, em que ainda um primeiro de um par de corre-lacionadores de segundo estágio recebe e processa dados deentrada de valores reais, e o dito segundo do dito par decorrelacionadores de segundo estágio recebe e processa dadosde entrada de valores imaginários.

3. Aparelho, de acordo com a reivindicação 2,CARACTERIZADO pelo fato de que ambos do dito par dos ditoscorrelacionadores de segundo estágio são funcionalmente e-quivalentes.

4. Aparelho, de acordo com a reivindicação 2,CARACTERIZADO pelo fato de que ambos do dito par dos ditoscorrelacionadores de segundo estágio compreendem ainda:um primeiro multiplexador para receber dados deentrada;um primeiro registro de armazenamento para recebere armazenar uma primeira unidade dos ditos dados de entrada;um segundo registro de armazenamento para recebere armazenar uma segunda unidade dos ditos dados de entrada;um concatenador para concatenar a dita primeiraunidade de dados de entrada e a dita segunda unidade de da-dos de entrada;uma memória para receber e armazenar os ditos da-dos de entrada concatenados;uma unidade de geração de endereço de leitura /escrita para gerar valores de ponteiros de leitura / escritapara a dita memória; eum registro de leitura para recuperar e armazenaros ditos dados de entrada concatenados.

5. Aparelho, de acordo com a reivindicação 4,CARACTERIZADO pelo fato de que compreende ainda:um meio para analisar gramaticalmente os ditos da-dos de entrada concatenados em duas unidades separadas dedados;uma pluralidade de registros de correlação;um adicionador e um alterador de sinal para execu-tar uma correlação por um de adicionar os ditos dados anali-sados gramaticalmente aos dados em um da dita pluralidade deregistros de correlação e subtrair os ditos dados analisadosgramaticalmente em uma da dita pluralidade de registros decorrelação;um segundo multiplexador para multiplexar a saidados dito adicionador e alterador de sinal cóm a dita plura-lidade de registros de correlação;um terceiro multiplexador para multiplexar a saidados dito adicionador e alterador de sinal com a dita plura-lidade de registros de correlação;um adicionador para acumular os valores correia-cionados armazenados na dita pluralidade de registros decorrelação;uma pluralidade de registros de saida de correlação;um quarto multiplexador para multiplexar os ditosvalores correlacionados acumulados em uma da dita pluralida-de de registros de saida de correlação;um quinto multiplexador para transferir os ditosvalores correlacionados acumulados dos ditos registros desaida de correlação;um gerador de Índices para gerar um índice de có-digo de sincronização primária;uma unidade de armazenamento de sincronização pri-mária para armazenar uma seqüência de sincronização primá-ria; euma unidade de controle para controlar um processode correlação.

6. Aparelho, de acordo com a reivindicação 5,CARACTERIZADO pelo fato de que a dita unidade de sincroniza-ção primária disponibiliza a dita seqüência de sincronizaçãoprimária para o dito adicionador e alterador de sinal, paradeterminar se os ditos dados analisados gramaticalmente sãoadicionados ou subtraídos dos ditos dados em um da dita plu-ralidade de registros de correlação.

7. Aparelho, de acordo com a reivindicação 4,CARACTERIZADO pelo fato de que a dita memória é uma memóriade porta dupla, que é escrita por uso de um ponteiro de es-crita e lida por uso de um ponteiro de leitura.

8. Aparelho, de acordo com a reivindicação 5,CARACTERIZADO pelo fato de que os ditos processos de regis-tros de correlação se correlacionam simultaneamente.

9. Aparelho, de acordo com a reivindicação 5,CARACTERIZADO pelo fato de que compreende ainda um meio paraexecutar uma função de valor absoluto nos ditos valores cor-relacionados acumulados.

10. Aparelho, de acordo com a reivindicação 1,CARACTERIZADO pelo fato de que é um dispositivo móvel.

11. Método para conduzir uma correlação de segundoestágio em dados, CARACTERIZADO pelo fato de que compreende:restaurar um ponteiro de leitura e um ponteiro deescrita;multiplexar, alternativamente, os dados de entradaem um de um par de registros de armazenamento;concatenar o conteúdo do dito par de registros dearmazenamento;escrever o dito conteúdo concatenado em uma memó-ria, de acordo com o dito ponteiro de escrita;transferir o dito conteúdo concatenado da dita me-mória para um registro de leitura, de acordo com o dito pon-teiro de leitura;atualizar o dito ponteiro de endereço de leitura;eatualizar o dito ponteiro de endereço de escrita.

12. Método, de acordo com a reivindicação 11,CARACTERIZADO pelo fato de que compreende ainda:limpar uma pluralidade de registros de correlação;atualizar a dita pluralidade de registros de cor-relação com dados no dito registro de leitura;armazenar os valores correlacionados acumulados emuma pluralidade de registros de saida de correlação; eexecutar uma função de valor absoluto nos ditosvalores correlacionados acumulados armazenados na dita plu-ralidade de registros de saida de correlação.

13. Método, de acordo com a reivindicação 12,CARACTERIZADO pelo fato de que a dita atualização da ditapluralidade de registros de correlação com os dados, em umregistro de leitura, é conduzida com base em um sinal de umaseqüência de códigos de sincronização primária.

14. Método, de acordo com a reivindicação 13,CARACTERIZADO pelo fato de que a dita atualização da ditapluralidade de registros de correlação com os dados, em umregistro de leitura, executa correlações paralelas.

15. Método, de acordo com a reivindicação 12,CARACTERIZADO pelo fato de que a dita atualização da ditapluralidade de registros de correlação com os dados, em umregistro de leitura, executa correlações por uma de adição esubtração de dados no dito registro de leitura com os dadosarmazenados na dita pluralidade de registros de correlação.

16. Método para executar uma busca de células pri-mária, CARACTERIZADO pelo fato de que compreende:executar sincronização de temporização;executar sincronização de quadros; edeterminar um grupo de códigos de embaralhamento eum código de embaralhamento dentro do dito grupo de códigosde embaralhamento, em que o dito ato de determinação compre-ende ainda:restaurar um ponteiro de leitura e um ponteiro deescrita;multiplexar, alternativamente, os dados de entradaem um de um par de registros de armazenamento;concatenar o conteúdo do dito par de registros dearmazenamento;escrever o dito conteúdo concatenado em uma memó-ria, de acordo com o dito ponteiro de escrita;transferir o dito conteúdo concatenado da dita me-mória para um registro de leitura, de acordo com o dito pon-teiro de leitura;atualizar o dito ponteiro de endereço de leitura;eatualizar o dito ponteiro de endereço de escrita.

17. Método, de acordo com a reivindicação 16,CARACTERIZADO pelo fato de que compreende ainda:limpar uma pluralidade de registros de correlação;atualizar a dita pluralidade de registros de cor-relação com dados no dito registro de leitura;armazenar os valores correlacionados acumulados emuma pluralidade de registros de saida de correlação; eexecutar uma função de valor absoluto nos ditosvalores correlacionados acumulados armazenados na dita plu-ralidade de registros de saida de correlação.

18. Método, de acordo com a reivindicação 16,CARACTERIZADO pelo fato de que a dita atualização da ditapluralidade de registros de correlação com os dados, em umregistro de leitura, é conduzida com base em um sinal de umaseqüência de códigos de sincronização primária.

19. Método, de acordo com a reivindicação 18,CARACTERIZADO pelo fato de que a dita atualização da ditapluralidade de registros de correlação com os dados, em umregistro de leitura, executa correlações paralelas.

20. Método, de acordo com a reivindicação 17,CARACTERIZADO pelo fato de que a dita atualização da ditapluralidade de registros de correlação com os dados, em umregistro de leitura, executa correlações por uma de adição esubtração de dados no dito registro de leitura com os dadosarmazenados na dita pluralidade de registros de correlação.