BRPI0806756A2 - método e equipamento para ajustar polìticas de cache em um processador - Google Patents

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Abstract

MéTODO E EQUIPAMENTO PARA AJUSTAR POLìTICAS DE CACHE EM UM PROCESSADOR. De acordo com os métodos e equipamentos ensinados na presente invenção, políticas de armazenamento em cache de processador são determinadas com o uso de informações de política de cache associadas a um dispositivo de memória alvo acessado durante uma operação de memória. De acordo com uma modalidade de um processador, o processador compreende pelo menos um cache e uma unidade de gerenciamento de memória, O pelo menos um cache é configurado para armazenar informações locais ao processador. A unidade de gerenciamento de memória é configurada para ajustar uma ou mais políticas de cache para pelo menos um cache. A unidade de gerenciamento de memória ajusta uma ou mais políticas de cache com base em informações de política de cache associadas a um ou mais dispositivos de memória alvos configurados para armazenar informações usadas pelo processador.

Description

"MÉTODO E EQUIPAMENTO PARA AJUSTAR POLÍTICAS DE CACHE EM UM PROCESSADOR"
FUNDAMENTOS
Campo da Invenção
A presente invenção refere-se geralmente a operações de armazenamento em cache em um processador e, particularmente, se refere à determinação de políticas de cache. Fundamentos
O desempenho do processador é aprimorado através da inclusão de um ou mais níveis de cache localmente em um processador para armazenar informações acessadas freqüentemente ou usadas mais recentemente. Uma cache do processador é uma memória rápida e pequena que armazena uma cópia de informações de seleção armazenadas na memória principal tal como DRAM ou uma unidade de disco rígido. Quando uma instrução acessa um local de memória, o processador primeiramente checa se o local de memória é repetido em uma cache local. Particularmente, o endereço associado ao acesso a memória é comparado a todos os indicadores em uma' cache. Se a memória desejada for localizada na cache, ocorre uma solicitação de cache. Por outro lado, ocorre uma perda de cache.
Quando uma solicitação de cache ocorre, o processador imediatamente lê ou escreve as informações tais como dados ou instruções na linha de cache identificada. No caso de uma perda de cache, as informações desejadas são recuperadas a partir de uma cache ou memória principal de nível mais alto. Ademais, uma nova entrada é convencionalmente alocada na cache para armazenar as informações recuperadas recentemente. A nova entrada compreende um indicador que identifica o endereço que ocasionou a perda de cache e uma cópia das informações recuperadas a partir da memória principal.
Para acomodar uma nova entrada de cache, uma entrada existente é desalojada da cache. O heurístico usado para escolher a entrada a ser desalojada de uma cache é baseado em uma política de substituição tal como primeira entrada, primeira saída ou menos usado recentemente. Outras políticas de cache (também chamadas de atributos de cache) são utilizadas também para determinar como uma cache é acessada, usada e mantida. Outras políticas de cache incluem políticas de escrita, políticas de alocação, políticas de nível de cache e políticas personalizadas.
As políticas de escrita determinam quando as informações escritas para um bloco de cache também são escritas na memória principal. Por exemplo, a cache e a memória principal são atualizadas ao mesmo tempo quando uma política de escrita direta é usada. Quando uma política de escrita de volta é empregada, a memória principal é atualizada somente quando o bloco de cache correspondente é substituído. Uma política de escrita única usa uma política de escrita direta para a primeira escrita em um bloco de cache específico e uma política de escrita de volta para escritas subsequentes no mesmo bloco.
Uma política de alocação de cache determina quando um bloco de cache é escrito. Por exemplo, se a política de alocação associada a um bloco de cache específico for "alocar em somente leitura", o bloco não é interrompido durante as escritas. Contrariamente, o bloco de cache é atualizado tanto durante as escritas como durante as leituras quando a política de alocação é "alocar em leitura e escrita". Para processadores com múltiplos níveis de caches tais como instrução em primeiro nível e caches de dados e ao menos uma cache de nível mais alto, uma política de nível de cache determina qual o nível de cache é usado para armazenar informações. Por exemplo, as instruções podem ser armazenadas em uma instrução de cache em primeiro nível enquanto outras informações podem ser armazenadas somente em uma cache em segundo nível.
As políticas de cache são convencionalmente armazenadas em uma tabela de paginação. A tabela de paginação é mantida na memória principal com as entradas mais recentemente usadas ou freqüentemente acessadas sendo armazenadas localmente em um processador, por exemplo, em um Translation Lookaside Buffer (TLB), ou Armazenador (Buffer) de Previsão de Tradução. Cada entrada da tabela de paginação mapeia um endereço virtual para um endereço físico correspondente. Particularmente, a tabela de paginação armazena uma lista de números de página virtual e números de página física correspondentes. Os números de página virtual identificam blocos respectivos de memória virtual alocados em processos que operam em um processador, enquanto os números de página física identificam os blocos de memória física correspondentes que contêm as informações reais usadas pelos processos.
Quando um processador acessa um local de memória específico, as entradas da tabela de paginação são procuradas usando a porção de número de página virtual do endereço virtual fornecido como parte do acesso. O número de página física é recuperado a partir da entrada de tabela de paginação correspondente. O número de página física e o deslocamento de página formam um endereço físico que é usado para acessar o local de memória desejado.
Se o local de memória desejado não estiver contido em uma cache do processador local, a memória principal é acessada. As informações da política de cache armazenadas na entrada de tabela de paginação determinam se as informações lidas ou escritas na memória principal como parte do acesso a memória são armazenadas localmente na cache e, caso isso ocorra, como as informações são mantidas na cache. Dessa forma, as políticas de cache são, convencionalmente, ajustadas e aplicadas em uma cache em uma base por página (ou por bloco) . Adicionalmente, as políticas de cache são, convencionalmente, programadas através do sistema operacional. Como tal, as políticas de cache são geralmente aplicadas em todos os processos que operam em um processador e podem resultar em ineficiências quando utilizadas por um tipo específico de dispositivo de memória principal. Por exemplo, uma política de alocação de cache de "alocar em somente leitura" pode aperfeiçoar a utilização da cache para alguns processos tais como aplicações gráficas exclusivamente.
SUMÁRIO DA INVENÇÃO
De acordo com os métodos e aparelho ensinados no presente documento, as políticas de armazenamento em cache do processador são determinadas com o uso de informações de política de cache associadas a um dispositivo de memória alvo acessado durante uma operação de memória específica. Assim, as operações de armazenamento em cache podem ser feitas sob medida para os ajustes do dispositivo de memória específico em vez de ajustes de política de cache gerais. O desempenho do processador é aprimorado através da determinação de políticas de cache para uma operação de memória atual com base nas informações de política de cache associadas ao dispositivo de memória alvo acessado durante a operação de memória.
De acordo com uma modalidade de um processador, o processador compreende ao menos uma cache e uma unidade de gerenciamento de memória. A ao menos uma cache é configurada para armazenar as informações locais ao processador. A unidade de gerenciamento de memória é configurada para ajustar uma ou mais políticas de cache para ao menos uma cache. A unidade de gerenciamento de memória ajusta as uma ou mais políticas de cache com base em informações de política de cache associadas a um ou mais dispositivos de memória alvo configurados para armazenar informações usadas pelo processador.
De acordo com uma modalidade de um sistema, o sistema compreende um processador que possui ao menos uma cache configurada para armazenar informações locais ao processador, ou um ou mais dispositivos de memória alvo acoplados no processador e uma unidade de gerenciamento de memória incluída no processador. Os um ou mais dispositivos de memória alvo são configurados para armazenar informações usadas pelo processador. A unidade de gerenciamento de memória é configurada para ajustar uma ou mais políticas de cache para a ao menos uma cache com base em informações de política de cache associadas a um ou mais dispositivos de memória alvo.
Obviamente, a presente invenção não se limita às características e vantagens supracitadas. Os versados na técnica irão reconhecer características e vantagens adicionais mediante a leitura da seguinte descrição detalhada e mediante a visualização dos desenhos em anexo.
BREVE DESCRIÇÃO DOS DESENHOS
A Figura 1 é um diagrama em bloco que ilustra uma modalidade de um sistema que inclui um processador que possui um conjunto de circuitos para determinar políticas de cache.
A Figura 2 é um diagrama em bloco que ilustra uma modalidade de um circuito decodificador de endereço para fornecer informações de política de cache associadas a um dispositivo de memória.
A Figura 3 é um diagrama em bloco que ilustra uma outra modalidade de um sistema que inclui um processador que possui um conjunto de circuitos para determinar as políticas de cache.
A Figura 4 é um diagrama em bloco que ilustra uma modalidade de conjunto de circuitos para determinar as políticas de cache em um processador.
A Figura 5 é um diagrama de fluxo lógico que ilustra uma modalidade da lógica de programa para determinar as políticas de cache em um processador.
A Figura 6 é um diagrama que ilustra como o conjunto de circuitos da Figura 4 determina as políticas de armazenamento em cache responsivas a uma operação de escrita exemplificativa.
A Figura 7 é um diagrama que ilustra como o conjunto de circuitos da Figura 4 determina as políticas de armazenamento em cache responsivas a uma operação de leitura exemplificativa.
DESCRIÇÃO DETALHADA
A Figura 1 ilustra uma modalidade de um sistema 10 que inclui um barramento 12 que acopla um processador 14 em um ou mais dispositivos periféricos 16 e a memória principal tal como uma unidade de disco rígido (HDD) 18 e DRAM tal como DRAM Sincrona (SDRAM) 20 e RAM Gráfica Sincrona (SGRAM) 22. O processador 14 inclui um núcleo de processador 24, caches de dados e instrução 26, 28, uma cache de segundo nível (L2) 30 e uma unidade de interface de barramento 32. O núcleo de processador 24 fornece controle centralizado de fluxo de instrução e execução de instrução. As caches de dados e instrução 26, 28 armazenam dados e instruções, respectivamente. A cache L2 30 fornece um armazenador (buffer) de memória de alta velocidade entre as caches de instrução e dados 26, 28 e a memória principal externa do processador 14 tal como HDD 18, SDRAM 20 e SGRAM 22. A unidade de interface de barramento 32 fornece um mecanismo para transferir dados, instruções, endereços e sinais de controle entre o processador 14 e os dispositivos externos em relação ao processador 14 tais como periféricos 16 e memória principal 18, 20, 22.
A memória principal 18, 20, 22 é representada como memória virtual em processos que operam no processador 14. Ou seja, as páginas da memória física são alocadas como memória virtual para uso em processos durante a execução dom programa. Uma tabela de paginação 34 é mantida na memória principal 18, 20, 22, por exemplo, conforme mostrada na Figura 1, para viabilizar o mapeamento entre espaços de endereço físico e virtual. Uma unidade de gerenciamento de memória (MMU) 36 incluída no processador 14 acessa a tabela de paginação 34 e manipula os acessos da memória emitidos pelo processador 14, incluindo gerenciamento de memória virtual, proteção de memória, controle de cache e arbitramento do barramento. Como parte do gerenciamento de memória virtual, a MMU 36 mantém o local das entradas da freqüente ou recentemente mencionadas (PTEs) no processador 14, por exemplo, em um Translation Lookaside Buffer (TLB) 38, ou Armazenador (Buffer) de Previsão de Tradução.
Quando o processador 14 acessa um local de memória desejado identificado por um endereço virtual, a MMU 36 acessa o TLB 38 para determinar se o TLB 38 contém uma entrada correspondente. Caso haja, o endereço virtual é traduzido em um endereço físico usando informações de tradução de endereço na entrada do TLB correspondente. Por outro lado, é feita uma busca na tabela de paginação 34 por uma entrada correspondente. De qualquer modo, a MMU 36 inicia uma operação de pesquisa de cache em uma das caches indicadas fisicamente 26, 28, 30 com base no endereço físico resultante. Se uma das caches 26, 28, 30 contiver o local de memória desejado, a linha de cache correspondente é acessada e o acesso a memória se completa, por exemplo, através da leitura ou escrita da linha de cache. Por outro lado, a MMU 36 inicia um acesso a memória à memória principal 18, 20, 22 para acessar o local de memória desejado.
A memória principal 18, 20, 22 é acessada através do fornecimento do endereço físico que identifica o local de memória desejado. O dispositivo de memória que contém o local de memória desejado é chamado na presente invenção de dispositivo de memória alvo. De acordo com as várias modalidades reveladas no presente documento, o dispositivo de memória alvo pode compreender qualquer módulo, dispositivo ou banco de memória endereçável incluído no sistema. Por exemplo, um dispositivo de memória alvo pode ser um dentre SDRAMs 20, SGRAMs 22 ou outro dispositivo de memória (não mostrado) dependendo do processo específico a ser executado pelo processador 14.
Em resposta a um acesso a memória externo, as informações de política de cache associadas ao dispositivo de memória alvo correspondente são fornecidas para um circuito de ajuste de política de cache 40 incluído na ou associado à MMU 36. O circuito de ajuste de política de cache 40 determina os ajustes de política de cache para a operação de memória atual com base nas informações de política de cache associadas ao dispositivo de memória alvo correspondente. Deste modo, quando o processador 14 acessa um local de memória externo específico, as políticas de cache são adaptadas ao dispositivo de memória alvo correspondente que contém o local de memória desejado.
Por exemplo, se uma operação de memória for direcionada a um dos dispositivos SGRAM 22, a política de alocação de cache associada ao dispositivo SGRAM alvo pode ser "alocar em somente leitura" quando as funções do dispositivo alvo como um armazenamento temporário de quadro de vídeo para uma aplicação multimídia. 0 processador 14 pode escrever freqüentemente para o dispositivo SGRAM alvo durante a execução de uma aplicação multimídia, mas raramente ler a partir do dispositivo. Dessa forma, a política de alocação de cache do dispositivo SGRAM alvo pode indicar "alocar em somente leitura" apara aprimorar o desempenho do processador. As informações de política de cache do dispositivo de memória alvo também podem indicar uma política de substituição, política de escrita, política de alocação, política de nível de cache e/ou uma ou mais políticas personalizadas específicas.
Em uma modalidade, as informações de política de cache associadas a um dispositivo de memória alvo são fornecidas por um controlador de memória 42 que fornece uma interface entre o barramento 12 e os vários dispositivos DRAM 20, 22 conforme mostrado na Fiqura 1. De acordo com esta modalidade, o controlador de memória 42 inclui um circuito decodificador de endereço 44 para decodificar os endereços da memória física fornecidos pelo processador 14 como parte dos acessos da memória (por exemplo, leituras ou escritas). As informações de política de cache qeradas pelo circuito decodificador de endereço 44 são uma função da memória física endereço fornecida como parte de um acesso a memória específico. O endereço físico identifica o dispositivo de memória que contém o local de memória que é o alvo da operação de memória atual. A Figura 2 ilustra uma modalidade do circuito decodificador de endereço 44. De acordo com esta modalidade, o circuito decodificador 44 inclui um decodif icador de endereço 4 6, um multiplexador 48 e uma tabela 50 que possui várias entradas 52 associadas aos respectivos dispositivos de memória 20, 22 suportados pelo controlador de memória 42. Cada entrada da tabela 52 contém informações de política de cache associadas a um dispositivo de memória correspondente.
Quando o processador 14 acessa a memória externa, o endereço físico incluído como parte do acesso identifica um dos dispositivos de memória 20, 22 suportado pelo controlador de memória 42. 0 decodificador de endereço 4 6 decodifica o endereço físico, fazendo com que o multiplexador 48 selecione a entrada 52 que contém as informações de política de cache associadas ao dispositivo de memória alvo identificado pelo endereço físico. O controlador de memória 42 fornece as informações de política de cache selecionadas para a MMU 36 através do barramento 12 e a unidade de interface de barramento 32 (por exemplo, conforme mostrado pela linha tracejada que parte do circuito decodif icador de endereço 44 até a MMU 36 na Figura 1). 0 circuito de ajuste de política de cache 40 usa as informações de política de cache recebidas para ajustar as políticas de cache para a operação de memória atual. Deste modo, as políticas de cache podem ser ajustadas em uma base por linha de cache como uma função do dispositivo de memória alvo.
Em uma outra modalidade, as informações de política de cache são fornecidas por um circuito decodificador de endereço 54 incluído no processador 14, conforme mostrado na Figura 3. De acordo com esta modalidade, o circuito decodificador de endereço 54 fornece informações de política de cache com base em endereços virtuais ou endereços físicos, por exemplo, conforme previamente descrito e de acordo com a Figura 2. Ainda em uma outra modalidade, um ou mais dos dispositivos de memória 20, 22 suportados pelo controlador de memória 42, armazenam suas informações de política de cache, por exemplo, em um registrador de ID de dispositivo ou outro registrador (não mostrado). Quando um dispositivo de memória alvo é acessado pelo controlador de memória 42, as informações de política de cache são fornecidas para o controlador 42 e encaminhadas para o processador 14, conforme previamente descrito. Alternativamente, as informações de política de cache são fornecidas para o processador 14 sem solicitação, por exemplo, automaticamente durante a inicialização do sistema ou mediante a reinicialização do processador 14. Adicionalmente, o processador 14 pode armazenar as informações de política de cache adaptadas mediante o recebimento, dessa forma, evitando a necessidade de solicitar as mesmas informações quando o dispositivo de memória alvo correspondente é subseqüentemente acessado. Em vez disso, o processador 14 recupera internamente e usa as informações de política de cache adaptadas. Independentemente, o circuito de ajuste de política de cache 40 usa as informações de política de cache do dispositivo de memória alvo para ajustar as políticas de cache durante as operações de memória.
A Figura 4 ilustra uma modalidade do circuito de ajuste de política de cache 40 incluído na ou associado à MMU 36. De acordo com esta modalidade, o circuito de ajuste de política de cache 40 includes conjunto de circuitos de seleção 56 para ajustar as políticas de cache direcionadas a uma operação de memória atual. Em mais detalhes, uma entrada de tabela de paginação (PTE) 58 que corresponde ao endereço virtual fornecido como parte de um acesso a memória é recuperada tanto a partir do TLB 38 como a partir da tabela de paginação 34 (por exemplo, conforme mostrado pela linha tracejada a partir da tabela de paginação 34 até a MMU 36 na Figura 1). O endereço virtual é traduzido em um endereço físico correspondente com base na informação de tradução de endereço 60 armazenada na PTE 58 correspondente onde o endereço físico identifica o local de memória desejado.
Se o local de memória desejado não for localizado em uma das caches do processador 26, 28, 30, a MMU 36 inicia um acesso a memória externo. Em resposta à solicitação, o controlador de memória 42 identifica o dispositivo de memória alvo que contém o local de memória desejado com base no endereço físico traduzido. O processador 14 obtém acesso ao dispositivo de memória alvo através do controlador de memória 42. O dispositivo de memória alvo executa a operação de memória desejada (por exemplo, uma leitura ou escrita). Além disso, as informações de política de cache associadas ao dispositivo de memória alvo são fornecidas ao circuito de ajuste de política de cache 40 e armazenadas em um armazenador 62 como parte da operação de memória, por exemplo, conforme ilustrado pela Etapa 100 da Figura 5.
O conjunto de circuitos de seleção 56 processa as informações de política de cache 64 recuperadas a partir da PTE 58 correspondente e as informações de política de cache do dispositivo de memória alvo armazenadas no armazenador 62, por exemplo, conforme ilustrado pela Etapa 102 da Figura 5. As informações de política de cache 64 recuperadas a partir da PTE 58 correspondente são sobrescritas com as informações do dispositivo alvo e usadas como os ajustes de política de cache atuais. Entretanto, se nenhuma informação de política de cache for fornecida para o dispositivo de memória alvo, as informações de política de cache 64 recuperadas a partir da PTE 58 correspondente são usadas em vez disso.
Um exemplo simplesmente ilustrativo de como o circuito de ajuste de política de cache 40 determina as políticas de armazenamento em cache é ilustrado na Figura 6. O núcleo de processador 24 emite uma solicitação de escrita de memória para o endereço virtual X. A MMU 36 recupera a PTE correspondente tanto do TLB 38 como da tabela de paginação 34 e usa isto para converter o endereço virtual X para um endereço físico X' correspondente. A MMU 36, então, sonda uma ou mais das caches fisicamente indicadas 26, 28, 30 usando o endereço físico X'. Neste exemplo, nenhuma das caches 26, 28, 30 contém o local de memória desejado conforme indicado por uma perda de cache. Conseguentemente, a MMU 36 emite uma solicitação de escrita de memória externa para o controlador de memória 42 com base no endereço físico X1 . O controlador de memória 42 seleciona o dispositivo de memória alvo que contém o local de memória identificado pelo endereço físico X1. O dispositivo de memória alvo executa a operação de escrita desejada e informa ao controlador 42 que a escrita está completa.
Adicionalmente, o endereço físico X1 é decodificado e as informações de política de cache correspondentes ao dispositivo de memória alvo recuperadas conforme previamente descrito, por exemplo, pelo circuito decodificador de endereço 44 ou 54. Alternativamente, o dispositivo de memória alvo fornece suas informações de política de cache para o controlador de memória 42. Independentemente, a MMU 36 é notificada sobre o fato de que a operação de escrita está completa. Adicionalmente, o circuito de ajuste de política de cache 40 fornece as informações de política de cache do dispositivo de memória alvo. Neste exemplo, as informações de política de cache indicam "alocar em somente leitura." Dessa forma, a operação de escrita se completa no processador 14 e a MMU 36 não aloca uma linha de cache em uma das caches do processador 26, 28, 30.
A Figura 7 continua a ilustração exemplificativa mostrando uma solicitação de leitura subsequente emitida pelo núcleo de processador 24 no mesmo endereço virtual X. Recall, as informações de política de cache do dispositivo de memória alvo indicam "alocar em somente leitura" para o local de memória identificado pelo endereço físico X'. Portanto, nenhuma linha de cache foi previamente alocada para o endereço físico X'. Como tal, uma perda de cache ocorre durante a operação de leitura presente.
Adicionalmente, quando o dispositivo de memória alvo completa a operação de leitura, esta não é completada no processador 14, pois as informações de política de cache do dispositivo alvo indicam que uma linha de cache deve ser alocada. Dessa forma, o circuito de ajuste de política de cache 40 ajusta a política de alocação de cache atual de modo que a MMU 36 instrui umas das caches do processador 26, 28, 30 para alocar uma linha de cache para o endereço físico X'. Adicionalmente, uma política de nível de cache associada ao dispositivo de memória alvo pode indicar qual nível de cache deve alocar uma linha de cache, por exemplo, um dentre caches de primeiro nível 26, 28 ou cache L2 30. Outras políticas de cache também podem ser ajustadas com base nas informações de política de cache do dispositivo alvo. De qualquer maneira, os dados correspondentes são também fornecidos para o núcleo de processador 24 para processamento.
Tendo em mente a faixa de variações e aplicações supracitadas, deve ficar entendido que a presente invenção não se limita à descrição mencionada anteriormente, nem está limitada aos desenhos em anexo. Contrariamente, a presente invenção é limitada somente pelas seguintes reivindicações e seus equivalentes legais.

Claims (20)

1. Método para determinar políticas de cache, compreendendo as etapas de: receber informações de política de cache associadas a um ou mais dispositivos de memória alvos configurados para armazenar informações usadas por um processador; e ajustar uma ou mais políticas de cache com base nas informações de política de cache.
2. Método, de acordo com a reivindicação 1, em que receber as informações de política de cache compreende receber informações de política de cache não solicitadas.
3. Método, de acordo com a reivindicação 1, em que receber as informações de política de cache compreende: orientar um acesso a memória a um dos dispositivos de memória alvos; e receber informações de política de cache em resposta ao acesso a memória.
4. Método, de acordo com a reivindicação 3, em que receber informações de política de cache responsivas ao acesso a memória compreende receber informações de política de cache fornecidas pelo dispositivo de memória alvo para o qual o acesso a memória é orientado.
5. Método, de acordo com a reivindicação 3, em que receber informações de política de cache responsivas ao acesso a memória compreende receber informações de política de cache fornecidas por um decodificador de endereço com base em um endereço associado ao acesso a memória.
6. Método, de acordo com a reivindicação 3, em que ajustar uma ou mais políticas de cache compreende: acessar uma entrada da tabela de paginação associada ao acesso a memória; e sobrescrever uma ou mais políticas de cache indicadas pela entrada de tabela de paginação com as informações de política de cache recebidas em resposta ao acesso a memória.
7. Processador, compreendendo: pelo menos um cache configurado para armazenar informações locais ao processador; e uma unidade de gerenciamento de memória configurada para ajustar uma ou mais políticas de cache para pelo menos um cache com base em informações de política de cache associadas a um ou mais dispositivos de memória alvos configurados para armazenar informações usadas pelo processador.
8. Processador, de acordo com a reivindicação -7, em que a unidade de gerenciamento de memória é configurada para processar informações de política de cache não solicitadas.
9. Processador, de acordo com a reivindicação -7, em que a unidade de gerenciamento de memória é configurada para orientar um acesso a memória a um dos dispositivos de memória alvos e processar· informações de política de cache recebidas em resposta ao acesso a memória.
10. Processador, de acordo com a reivindicação -9, em que a unidade de gerenciamento de memória é configurada para processar informações de política de cache fornecidas pelo dispositivo de memória alvo para o qual o acesso a memória é orientado.
11. Processador, de acordo com a reivindicação -9, em que a unidade de gerenciamento de memória é configurada para processar informações de política de cache fornecidas por um decodificador de endereço com base em um endereço associado ao acesso a memória.
12. Processador, de acordo com a reivindicação 11, em que o decodif icador de endereço está incluído no processador.
13. Processador, de acordo com a reivindicação 9, em que a unidade de gerenciamento de memória é configurada para acessar uma entrada de tabela de paginação associada ao acesso a memória e sobrescrever uma ou mais políticas de cache indicadas pela entrada de tabela de paginação com as informações de política de cache recebidas em resposta ao acesso a memória.
14. Sistema, compreendendo: um processador possuindo pelo menos um cache configurado para armazenar informações locais ao processador; um ou mais dispositivos de memória alvos acoplados ao processador e configurados para armazenar informações usadas pelo processador; e uma unidade de gerenciamento de memória incluída no processador e configurada para ajustar uma ou mais políticas de cache para pelo menos um cache com base em informações de política de cache associadas a um ou mais dispositivos de memória alvos.
15. Sistema, de acordo com a reivindicação 14, em que a unidade de gerenciamento de memória é configurada para processar informações de política de cache não solicitadas.
16. Sistema, de acordo com a reivindicação 14, em que a unidade de gerenciamento de memória é configurada para orientar um acesso a memória a um dos dispositivos de memória alvos e processar informações de política de cache recebidas em resposta ao acesso a memória.
17. Sistema, de acordo com a reivindicação 16, em que a unidade de gerenciamento de memória é configurada para processar informações de política de cache fornecidas pelo dispositivo de memória alvo para o qual o acesso a memória é orientado.
18. Sistema, de acordo com a reivindicação 16, compreendendo adicionalmente um decodificador de endereço configurado para fornecer as informações de política de cache com base em um endereço associado ao acesso a memória.
19. Sistema, de acordo com a reivindicação 18, em que o decodif icador de endereço está incluído no processador.
20. Sistema, de acordo com a reivindicação 16, em que a unidade de gerenciamento de memória é configurada para acessar uma entrada de tabela de paginação acessada em resposta ao acesso a memória e sobrescrever uma ou mais políticas de cache indicadas pela entrada de tabela de paginação com as informações de política de cache recebidas em resposta ao acesso a memória.
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