BRPI0809962B1

BRPI0809962B1 - Dispositivo de extração de relógio com travamento em fase digital sem regulagem externa

Info

Publication number: BRPI0809962B1
Application number: BRPI0809962-6A
Authority: BR
Inventors: Michel Pignol; Claude Neveu; Yann Deval; Jean-Baptiste Begueret; Olivier Mazouffre
Original assignee: Centre National D'etudes Spatiales (C.N.E.S.)
Priority date: 2007-04-06
Filing date: 2008-04-04
Publication date: 2020-03-24
Also published as: US8238508B2; MY150041A; WO2008139064A3; WO2008142268A3; JP2010524317A; KR101379181B1; FR2914807A1; ES2504217T3; EP2137873B1; EP2137873A2; US20100134158A1; BRPI0809962A2; IL201373A0; EP2137874A2; KR20100016331A; EP2137874B1; WO2008139064A2; IL201373A; JP5138027B2; CN101675621B

Abstract

dispositivo de extração de relógio com travamento em fase digital sem regulagem externa a invenção se refere a um dispositivo de extração de relógio a partir de um sinal serial em banda base que compreende um oscilador (19) bloqueado por injeção, uma malha de captura de fase (25) que compreende um detector (26) digital de fase. o oscilador (19) compreende uma entrada (24) digital de comando do valor de sua freqüência e a malha de captura de fase (25) compreende um circuito de contagem (30, 35) que acumula valores relativos do sinal digital fornecido pelo detector (26) digital de fase e fornece um sinal de comando sob forma digital para o oscilador (19).

Description

RELATÓRIO DESCRITIVO

Pedido de patente de invenção para “DISPOSITIVO DE EXTRAÇÃO DE RELÓGIO COM TRAVAMENTO EM FASE DIGITAL SEM REGULAGEM EXTERNA”

A invenção se refere a um dispositivo de extração de relógio, e mais particularmente a um dispositivo de extração de relógio e de dados digitais, a partir de um sinal serial em banda base, chamado sinal recebido, representativo dos dados digitais, e codificado com um sinal de relógio que apresenta uma freqüência de bits de relógio (clock) fsr correspondente ao menos sensivelmente a uma freqüência nominal fn.

Em numerosas aplicações, e em particular no domínio de freqüências muito altas (freqüências nominais fn superiores a 500 MHz, podendo ser superiores a 10 GHz, atualmente podendo chegar até 40 GHz e ainda ultrapassar em muito esses valores no futuro), correspondentes a transferências muito altas (superiores a 500 Mbits/s, podendo ser superiores a 10 Gbits/s, e podendo chegar a até 40 Gbits/s para os padrões SONET OC-768 e SDH STM-256, podendo ultrapassar em muito esses valores no futuro), transmite-se em um canal de transmissão (cuja tecnologia de transmissão pode ser qualquer uma: elétrica, óptica, por radiofreqüência, etc.) de um sinal serial em banda base que incorpora dados digitais misturados com um sinal de relógio, para se evitar ter que transmitir essas duas informações em dois canais diferentes. Isso permite que se evite toda a aparelhagem delicada ao longo das vias dos sinais. Com tais sinais, no nível do receptor, é necessário extrair do sinal recebido, de natureza analógica, por um lado os valores dos dados digitais, e, por outro lado, o sinal do relógio correspondente a esses dados. Para obter os valores dos dados, é tirada uma amostra do sinal recebido a partir do sinal de relógio previamente extraído dos dados.

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A solução mais usual para realizar tal dispositivo de extração de relógio e de dados consiste em utilizar circuitos que compreendam ao menos uma malha de captura de fase, chamada PLL, que compreende principalmente, na saída de um circuito que gera impulsos correspondentes às frentes ascendentes e descendentes do sinal recebido, um comparador de fase que entrega um sinal de referência a um oscilador controlado por tensão, chamado VCO, através de um filtro de malha. O VCO fornece um sinal de relógio interno a um alterador de decisão, que constitui um circuito de amostragem que extrai os dados do sinal recebido. Os circuitos PLL tradicionais, que utilizam osciladores de relaxação ou osciladores de rede LC, comparador de fase/freqüência e divisores digitais de alta freqüência, apresentam diversos inconvenientes. Eles são incompatíveis com ligações de fluxos muito altos; necessitam de uma referência de freqüência externa; necessitam de uma sincronização de inicialização de um preâmbulo de dados que deve necessariamente ser apresentado no sinal recebido, o que não é admissível em certas aplicações; apresentam uma grande complexidade de otimização de funcionamento e de implementação, com muitos parâmetros independentes e contraditórios que devem ser levados em conta, em especial no que diz respeito ao circuito comparador de fase/freqüência; têm um consumo de energia muito alto; sua implementação analógica é fortemente dependente da tecnologia de fabricação de componentes semicondutores em uso... Em conseqüência, a realização de um circuito PLL para se implementar uma funcionalidade de extração de relógio necessita da intervenção de especialistas em circuitos analógicos com grande experiência e uma grande habilidade, e, por outro lado, necessita de intervalos de desenvolvimento elevados, a ser renovado regularmente a cada evolução da tecnologia, o que, do ponto de vista das restrições atuais da exploração em escala industrial, não é aceitável.

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Uma outra solução conhecida para realizar a extração de relógio se baseia na utilização de uma malha fechada de atraso, chamada DLL. Esses circuitos necessitam contudo de um código específico no que diz respeito ao sinal recebido, em especial com um bit de inicialização e um bit de finalização para formar uma transição de referência em cada palavra (o que reduz a freqüência de transmissão máxima acessível para os dados, tipicamente em 33% de dados úteis em 8 bits e um código tal como ο 8B/12B). Além disso, os dados recuperados apresentam uma mudança de fase (“jzíter”) relativamente grande, podendo levar a uma taxa de erros de bits que não é desprezível. Igualmente, tal circuito DLL é muito sensível aos ruídos no sinal recebido. Por fim, essa técnica aplicada por componentes digitais é dificilmente compatível com velocidades de transmissão extremamente elevadas.

FR 2838265 propõe uma solução que consiste na utilização de um oscilador de injeção, isto é, um oscilador bloqueado por injeção na freqüência de frentes do sinal recebido em um circuito de malha aberta. Para este fim, o oscilador de injeção é um oscilador com resistências negativas que utiliza um par acoplado de transistores MOS, e recebe um sinal de impulsos de sincronização ritmado na freqüência de bits de relógio fsr do sinal recebido, sendo esse sinal de impulsos emitido por um gerador de impulsos de sincronização. Esse oscilador bloqueado por injeção apresenta uma freqüência de oscilações livres fos, com a opção de se bloquear no sinal de impulsos se a freqüência deste está na faixa de funcionamento, chamada faixa de captura. Ele fornece também um sinal de relógio cuja freqüência corresponde exatamente à freqüência de relógio fsr.

Todavia, o problema que se põe então é assegurar a sincronização em fase do sinal de relógio fornecido pelo oscilador, em relação ao sinal recebido. A esse respeito, sabe-se que o deslocamento de fase introduzido pelo oscilador é proporcional à diferença entre a

4/39 freqüência do sinal na entrada do oscilador e a freqüência fos deste. Em conseqüência, pode-se pensar em ajustar o valor da freqüência do oscilador em função da freqüência de bits de relógio fsr do sinal recebido durante o projeto do circuito. Mas essa solução continua imperfeita na medida em que o valor dessa freqüência de bits de relógio fsr justamente não é conhecida com precisão (o que constitui o problema técnico inicial principal que necessita da presença de um circuito de extração de relógio no receptor). Além disso, ela exigiria por sua vez uma regulagem do circuito para cada aplicação. Se tal regulagem é admissível no contexto de um protótipo de laboratório, não será aceitável na maior parte das aplicações industriais de tal circuito.

FR 2838265 propõe resolver esse problema de deslocamento de fase fornecendo uma lógica de decisão para selecionar um valor entre diferentes valores fornecidos por uma pluralidade de flip-flops de amostragem deslocados segundo períodos de deslocamento distintos em relação aos impulsos do sinal de relógio de recepção. Esta solução não é realmente eficaz em todas as situações.

Igualmente, US 6924705 descreve um circuito PLL que compreende um detector de fase digital, uma bomba de carregamento e um filtro de malha que controla um oscilador controlado por tensão, este último recebendo o sinal de dados na entrada via um multiplicador de freqüência. Além de a realização prática do detector de fase digital não ser indicada, esse circuito apresenta o inconveniente de não poder ser realizado inteiramente sob forma digital, uma vez que a bomba de carga e a malha são de componentes de tipo analógico. Em conseqüência, a realização de um circuito conforme esse documento é na prática dependente da tecnologia de semicondutores aplicada, e não pode ser simples e rapidamente adaptada para uma outra tecnologia de semicondutores, sem a necessidade prévia de um novo projeto do circuito. Além disso, esse

5/39 circuito apresenta uma pequena faixa de freqüências admissíveis na entrada, e, não sendo automaticamente adaptado ao sinal recebido, necessita de regulagens manuais externas da freqüência livre do oscilador e da diferença de intervalos de propagação nas diferentes linhas, em particular que permita extrair dados e que permita extrair o relógio. Além disso, o circuito descrito nesse documento não tem por objetivo uma exploração em escala industrial nas aplicações onde o período de desenvolvimento deva ser minimizado e/ou onde seja necessário migrar freqüentemente de uma tecnologia semicondutora para outra e/ou em que a freqüência do sinal recebido possa variar em uma ampla faixa de valores.

US 5671259 descreve um circuito de extração de relógio que compreende um circuito ressonante implementado com componentes discretos montados em circuito impresso e uma malha digital de captura de fase compreendendo um circuito de contagem que permite formatar um sinal de comando de ajuste da freqüência do circuito ressonante. O funcionamento desse circuito ressonante não é compatível com uma realização em circuitos integrados (o fator de qualidade dos componentes nessa tecnologia é bastante insuficiente) e só permite alcançar freqüências de funcionamento pouco elevadas (da ordem de 2 MHz para o ritmo dos dados de entrada). Além disso, com tal circuito ressonante, na ausência de transição no sinal de dados, a oscilação desaparece após alguns ciclos, de modo que esse tipo de circuito só é compatível com sinais de dados que apresentem poucas ou nenhuma transição em certos períodos. Além disso, nesse documento, a fase do sinal de entrada pode variar por mais ou menos um quarto de bits, com uma variação absoluta de meio bit sem que a malha de captura de fase reaja, de modo que deslocamentos de fase acidentais entre 0% e 50% não são detectados. Além disso, o circuito de contagem é um contador de 20 bits, sendo somente os 8 bits mais significativos utilizados para o comando do circuito ressonante. Tal filtragem

6/39 extremamente elevada (uma diferença de 4096 deslocamentos de fase sucessivos sendo necessária para ocasionar um ajuste) é na prática totalmente ineficiente. Em especial, ele não permite de forma alguma, ao contrário ao que indica o documento, resolver eventuais deslocamentos de fase acidentais presentes no sinal de entrada.

Assim, malgrado intensas pesquisas feitas por longos períodos sobre circuitos de extração de relógio, persiste a necessidade por uma solução simples, compatível com uma exploração em série em escala industrial na maior parte das aplicações práticas atuais desses circuitos, inclusive com links de altas transferências - em especial superiores a 500 Mbits/s - e/ou em altas freqüências - em especial superiores a 500MHz cujo consumo energético seja aceitável, e que não necessite de regulagens externas nem projetos específicos, sendo cada circuito fabricado regulado necessariamente em sua concepção independentemente da tecnologia de realização utilizada, e que permaneça perfeitamente em fase com sinais de dados de entrada, sendo compatível com uma grande variedade desses sinais de dados de entrada, inclusive quando estes apresentem períodos com poucas transições ou sem transições, ou com numerosos deslocamentos de fase acidentais.

A invenção visa então propor tal solução. Os inventores com efeito constataram ser possível, através de uma arquitetura específica, propor pela primeira vez um dispositivo de extração de relógio, e mais particularmente um dispositivo de extração de relógio e de dados digitais, que apresenta essas qualidades, e em particular que seja de bem simples realização, “auto-regulado” (isto é, que não necessita de qualquer regulagem manual externa), e que apresenta uma ampla faixa de captura e uma taxa de erros de bits muito pequena sendo compatível com uma grande variedade de sinais de dados de entrada.

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A invenção visa igualmente propor um dispositivo que seja pouco sensível à variação de qualidade dos sinais recebidos, e em particular que seja compatível com sinais que possam apresentar uma densidade de transições variável, e de ruídos.

A invenção visa igualmente propor um dispositivo que possa ser realizado quase inteiramente sob a forma de componentes digitais, e em especial cuja malha de captura de fase seja integralmente realizada na forma de componentes digitais. Com efeito, os inventores determinaram que isso resulta por um lado em uma faixa mais extensa de freqüências admissíveis para o sinal recebido, e por outro lado em uma simplicidade de realização do dispositivo, e em particular uma possibilidade de migração de uma tecnologia semicondutora para outra de forma simples e rápida. O projeto de cada circuito pode ser efetuado a partir de bibliotecas de funções padronizadas sem necessidade de desenvolvimento de componentes específicos, ao contrário de dispositivos anteriores (por exemplo, portas controladas por tensão em um circuito DLL ou os componentes analógicos de um circuito PLL).

Em todo o texto, quer-se dizer por “componente digital” qualquer componente eletrônico que apresente ao menos um terminal de entrada e/ou de saída, com cada terminal veiculando um sinal cujo estado pode variar entre uma pluralidade de estados discretos, especialmente 0 e 1, sem que o valor analógico real do sinal correspondente influa sobre o funcionamento do componente ou do circuito no qual ele é integrado. Além disso, por todo o texto, os termos “entrada” e “saída” de um componente designam um terminal de conexão ou um conjunto de terminais de conexão que recebam ou, respectivamente, enviem um único sinal. O sinal aplicado sobre uma entrada ou enviado por uma saída pode então ser, salvo precisão complementar, tanto um sinal serial como um sinal paralelo e pode ser

8/39 constituído por somente uma via ou por várias vias (em especial no caso de uma arquitetura de tipo diferencial).

A invenção se refere desse modo a um dispositivo de extração de relógio a partir de um sinal serial em banda de base, chamado sinal recebido, representativo de dados digitais e codificado com um sinal de relógio que apresenta uma freqüência de bits de relógio fsr, compreendendo:

um circuito que recebe um sinal saído de um sinal recebido e ritmado na freqüência de relógio fsr, e que envia, por ao menos uma saída de relógio, um sinal de relógio, chamado sinal de relógio de recepção, sincronizado ao menos sensivelmente em fase com a freqüência de bits de relógio fsr do sinal recebido, uma malha de captura de fase que compreende:

uma primeira entrada ligada a uma saída de relógio do circuito que envia um sinal de relógio de recepção, uma segunda entrada alimentada por um sinal que sai do sinal recebido, um detector digital de fase que compreende um detector de avanço-retardo ligado à primeira e à segunda entradas e que envia por ao menos uma saída um sinal digital, chamado sinal de estados de fase, representativo de um deslocamento de fase entre o sinal de relógio de recepção e o sinal recebido, e do sentido desse deslocamento, uma saída que envia um sinal, chamado sinal de comando, ligada a uma entrada, chamada entrada de comando, do circuito que envia um sinal de relógio de recepção, adaptada para que o valor da freqüência do sinal de relógio de recepção dependa do valor do sinal de comando recebido nessa entrada de comando,

9/39 um circuito, chamado circuito de contagem, que apresenta uma entrada ligada à referida saída do detector digital de fase, sendo o referido circuito de contagem adaptado para realizar ao menos uma filtragem por contagem/desconto digital sobre variações de valores relativos do sinal digital enviado no tempo pelo detector de fase, e para enviar um sinal de comando sob forma digital cujo valor é função do resultado dessa(s) filtragem(ens), sendo esse valor do sinal de comando adaptado para impor um valor da freqüência do sinal de relógio de recepção igual a um valor assim filtrado da de relógio fsr do sinal de relógio de recepção, caracterizado por:

o circuito que envia um sinal de relógio de recepção ser um oscilador bloqueado por injeção de comando digital, compreendendo uma entrada digital de comando adaptada para poder receber o sinal de comando enviado pela malha de captura de fase sob forma digital, e para que o valor da freqüência fos do oscilador dependa do valor do sinal de comando recebido nessa entrada de comando, a malha de captura de fase compreender um circuito que apresenta ao menos uma entrada ligada respectivamente à(s) saída(s) do detector de avanço-retardo, e que envia por ao menos uma saída um sinal digital, chamado sinal de estados de fase filtrado:

com um primeiro valor relativo após a recepção de um número predeterminado N superior a 1 de valores idênticos sucessivos na entrada, correspondendo a N bits de dados sucessivos do sinal recebido para os quais o detector de avanço-retardo detecta um deslocamento de fase no mesmo sentido, com um segundo valor relativo após a recepção de N valores idênticos sucessivos na entrada, correspondendo a N bits de / 39 dados sucessivos do sinal recebido para os quais o detector de avançoretardo detecta um deslocamento de fase no outro sentido, e com um terceiro valor relativo nos outros casos, de modo que o valor relativo do sinal de estados de fase filtrado seja representativo da presença de um deslocamento de fase no mesmo sentido, e do sentido desse deslocamento de fase, para N bits de dados sucessivos do sinal recebido, entre as frentes do sinal de relógio de recepção e os bits de dados correspondentes do sinal recebido.

A invenção se estende igualmente a um dispositivo de extração de relógio e de dados digitais que compreenda um dispositivo de extração de relógio segundo a invenção. O dispositivo de extração de relógio e de dados digitais segundo a invenção compreende ainda um circuito de amostragem do sinal recebido com o sinal de relógio de recepção, esse circuito de amostragem com uma primeira entrada, chamada entrada de sinal, ligada à entrada de recepção, e uma segunda entrada, chamada entrada de relógio, ligada a uma saída de relógio do oscilador bloqueado por injeção, sendo o circuito de amostragem adaptado para enviar por ao menos uma saída de dados, dados digitais transmitidos pelo sinal recebido, e se caracteriza por compreender ao menos um circuito defasador adaptado para introduzir uma diferença de fase constante entre a entrada de sinal e a entrada de relógio do circuito de amostragem, com a diferença de fase total entre essas duas entradas resultante de cada circuito defasador sendo adaptada para garantir um alinhamento em fase do sinal na entrada de sinal e do sinal na entrada do relógio.

Vantajosamente e segundo a invenção, o detector de avançoretardo é adaptado para enviar por uma primeira saída um sinal digital representativo da presença de um avanço de fase entre o sinal de relógio de recepção e o sinal recebido, e por uma segunda saída um sinal digital

11/39 representativo da presença de um retardo de fase entre o sinal de relógio de recepção e o sinal recebido.

Vantajosamente e segundo a invenção, o detector de avançoretardo é adaptado para amostrar o sinal recebido nas frentes ascendentes e descendentes do sinal de relógio de recepção. Mais particularmente, vantajosamente e segundo a invenção, o detector de avanço-retardo é adaptado para realizar uma amostragem dupla, uma em fase com as frentes do sinal de relógio de recepção, e outra em quadratura com as frentes do sinal de relógio de recepção de modo a determinar o estado intermediário do sinal recebido.

Além disso, vantajosamente e segundo a invenção, o dispositivo da invenção é caracterizado pelo referido circuito que envia o sinal de estados de fase filtrado ser um bloqueado por injeção.

Em um modo de realização da invenção, N= 2. Qualquer outro valor pode no entanto ser escolhido, segundo o nível de filtragem desejado. Com efeito, tal bloqueado por injeção tem por efeito realizar um primeiro tipo de filtragem a partir de valores relativos de deslocamentos de fase detectados pelo detector de fase digital. Esse primeiro tipo de filtragem permite assimilar ruídos de deslocamentos de fase acidentais, uma vez que apenas uma série de N estados idênticos do deslocamento de fase afetará a saída do bloqueado por injeção. Tipicamente, essa primeira filtragem permite evitar que se leve em conta fenômenos de derivações de fases acidentais não permanentes, tais como os fenômenos de ‘y/Zíer”. Em particular, deve-se observar que as séries de bits de dados que apresentam um deslocamento de fase no mesmo sentido compreendem um número de bits de dados que pode ir até N - 1 que não altera o valor do sinal de estados de fase filtrado.

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Além disso, vantajosamente e segundo a invenção, o referido circuito de contagem compreende ao menos um circuito, chamado circuito acumulador, que compreende ao menos uma entrada que recebe um sinal digital que sai de cada sinal de estados de fase enviado pelo detector de avanço-retardo, sendo esse circuito acumulador adaptado para enviar um sinal digital, chamado sinal de contagem/desconto, cujo valor relativo é representativo da recepção de um acúmulo de valores relativos apresentados na(s) entrada(s) desse circuito acumulador.

Vantajosamente e segundo a invenção, o referido circuito de contagem compreende sucessivamente um bloqueado por injeção e um circuito acumulador adaptado para acumular os valores relativos do sinal de estados de fase filtrado enviado pelo bloqueado por injeção.

Em um dispositivo segundo a invenção, em combinação com o primeiro tipo de filtragem descrito acima, ou como uma variante, um outro tipo de filtragem pode ser realizado pelo referido circuito de contagem. Assim, vantajosamente e segundo a invenção, o referido circuito acumulador apresenta uma saída paralela, e é adaptado para enviar por essa saída paralela um sinal digital paralelo de contagem/desconto, e o oscilador bloqueado por injeção compreende uma entrada digital paralela de comando que compreende um número de bits inferior ao da saída digital paralela do circuito acumulador, com somente uma parte dos bits significativos da saída digital paralela do circuito acumulador sendo associada aos bits da entrada digital paralela de comando do oscilador bloqueado por injeção, de modo que o referido sinal de comando enviado pelo circuito de contagem é formado pela referida porção de bits significativos do referido sinal de contagem/desconto.

Assim, o valor do sinal de comando é modificado a partir do momento em que o circuito acumulador conta/desconta um número limite predeterminado M de bits de dados com um deslocamento de fase no

13/39 mesmo sentido entre as frentes do sinal de relógio de recepção e os bits de dados correspondentes do sinal recebido.

Em um modo de realização segundo a invenção, a saída digital paralela do circuito acumulador compreende por exemplo 8 ou 9 bits, e a entrada digital paralela do oscilador bloqueado por injeção compreende 5 bits, sendo somente os 5 bits significativos da saída digital paralela do circuito acumulador associados aos 5 bits da entrada digital paralela de comando do oscilador bloqueado por injeção. Assim, o sinal de comando é modificado a partir do momento em que o circuito acumulador detecta um desequilíbrio do acúmulo (representativo de deslocamentos de fase no mesmo sentido) ao menos igual a 111 (valor binário) nos valores relativos que ele recebe na entrada. Nesse exemplo, na ausência do bloqueado por injeção, teríamos M = 111.

O referido circuito acumulador pode ser realizado por um ou por vários somadores e/ou por um ou por vários contadores. Deve-se observar que devido à função de contagem e desconto, os M bits de dados de uma série de bits de dados de deslocamentos de fase iguais que desencadeiam uma modificação da saída de comando não são necessariamente todos sucessivos. Por exemplo, eles podem ser ao contrário separados por bits de dados para os quais nenhum deslocamento de fase foi detectado, ou por bits de dados que apresentem um deslocamento de fase em sentido contrário, ulteriormente compensados por outros bits de dados subseqüentes. Esse segundo tipo de filtragem detecta então uma mudança geral da fase em ao menos Mbits de dados.

A incapacidade de reter uma parte dos bits (significativos) da saída digital paralela do circuito acumulador para atuar como sinal de comando do oscilador bloqueado por injeção permite realizar um segundo tipo de filtragem com características pouco diferentes do primeiro tipo de filtragem. Em todo caso, a filtragem realizada nas variações de

14/39 deslocamento de fase é adaptada em função da resposta dinâmica desejada para a malha de captura.

Nas variantes de realização do dispositivo segundo a invenção em que os dois tipos de filtragem são utilizados sucessivamente em combinação, o fato de se poder realizar a filtragem em dois estágios sucessivos, sendo um formado pelo bloqueado por injeção, e o outro pelo referido circuito acumulador, permite em particular reduzir a freqüência de operação do acumulador, o que facilita o seu funcionamento em alta freqüência. Além disso, o primeiro tipo de filtragem permite minimizar o risco de variação do sinal de comando a alta freqüência quando os dados apresentarem uma mudança de fase (“jitter”) acidental tendo o referido circuito acumulador previamente descontado um número de bits de dados sucessivos de mesmos deslocamentos de fase próximos ao valor limite que provoca a variação do sinal de comando. Para evitar esse fenômeno de variações em alta freqüência, é igualmente possível realizar o circuito acumulador com o auxílio de vários somadores e/ou de vários contadores em série com um dispositivo de carregamento de um valor intermediário, por exemplo um valor médio, quando o referido valor limite se exceder, de modo que o circuito acumulador recomece a contagem/desconto a partir desse valor intermediário.

Essa(s) filtragem(ns) digital(s) resultante(s) da estrutural do bloqueado por injeção e/ou da ligação entre o circuito acumulador e a entrada digital de comandos do oscilador bloqueado por injeção permite(m) superar qualquer componente específico de filtragem na malha de captura de fase.

Em um modo de realização vantajoso de acordo com a invenção, a entrada digital de comando do oscilador bloqueado por injeção é ligada a um circuito que compreende uma pluralidade de comutadores, sendo cada comutador ligado em série com ao menos um capacitor

15/39 integrado no circuito do oscilador de modo a modificar sua freqüência. Vantajosamente e segundo a invenção, cada bit da entrada digital de comando é associado a um desses comutadores.

Além disso, vantajosamente e segundo a invenção, o circuito de extração de relógio compreende também um circuito, chamado gerador de impulsos de sincronização, que gera um sinal de impulsos de corrente com a freqüência das frentes do sinal recebido, e adaptado ao funcionamento do oscilador bloqueado por injeção, estando esse gerador de impulsos de sincronização adaptado para enviar o sinal de impulsos de corrente por uma saída única ligada unicamente a uma entrada de corrente do oscilador bloqueado por injeção. Os impulsos de corrente enviados por esse gerador de impulsos de sincronização são adaptados à entrada do oscilador bloqueado por injeção de modo a assegurar o seu funcionamento, isto é, o bloqueio do oscilador na freqüência de bits de relógio fsr.

Além disso, qualquer tipo de oscilador bloqueado por injeção pode ser utilizado no contexto da invenção. Ele pode consistir em particular em um oscilador de relaxação do tipo RC ou com fonte de corrente, ou em um oscilador astável com portas lógicas ou emissores acoplados, em um oscilador em anel, em um oscilador quase-senoidal com ponte de Wien, defasagem ou LC, em um oscilador Colpitts, Hartley, Clapp, Pierce ou com resistência negativa com circuito ressonante LC, com linhas de transmissão ou ressonância do tipo quartzo, ressonância em ondas de superfície, com MEMS ou piezo-elétrico integrado, etc. Todavia, vantajosamente e segundo a invenção, o oscilador bloqueado por injeção é do tipo formado por um circuito ressonante LC. Tal oscilador apresenta a particular vantagem de minimizar a mudança de fase (“yzífór”) intrínseca. Mais particularmente, vantajosamente e segundo a invenção, o oscilador bloqueado por injeção compreende dois ramos, cada um compreendendo um transistor de efeito de campo com resistência negativa, sendo os dois

16/39 transistores acoplados segundo uma topologia diferencial. Ele pode consistir em um oscilador tal como descrito em FR 2838265.

A invenção permite assim oferecer vantagens decisivas para o projeto de dispositivos de extração de relógio, e mais particularmente de dispositivos de extração de relógio e de dados digitais, ao permitir uma exploração em escala industrial de um circuito cujo funcionamento é baseado em um oscilador bloqueado por injeção.

Em particular, um dispositivo segundo a invenção é isento de bomba de carregamento e de filtro de malha, e mais geralmente de componentes analógicos na malha de captura de fase. Desta forma, em um dispositivo segundo a invenção, a malha de captura de fase pode ser desenvolvida com um projeto homogêneo, inteiramente digital, simples e rápido.

O dispositivo segundo a invenção é portanto completamente autônomo, isto é, não necessita de qualquer regulagem externa manual ou não, nem de qualquer calibração. Assim, vantajosamente, um dispositivo segundo a invenção é isento de qualquer meio de regulagem manual externo. Além disso, essa autonomia é obtida com uma realização de grande simplicidade.

Um dispositivo segundo a invenção não necessita mais da presença de uma referência de freqüência externa, ao contrário de um PLL tradicional. Além disso, alguns bits de dados são suficientes para assegurar a sincronização na inicialização. Devido à sua grande simplicidade, a arquitetura de um dispositivo segundo a invenção permite a sua realização com um número muito pequeno de componentes elementares com pequeno consumo de energia (com uma superfície total reduzida e um consumo total menor). Um dispositivo segundo a invenção pode igualmente ser projetado em tecnologia digital, em especial no que diz respeito à malha de captura

17/39 de fase, sem a necessidade da intervenção de técnicos que possuam altos conhecimentos (ao contrário de dispositivos anteriores baseados em PLL nos quais é particularmente bem difícil realizar um comparador de fase/freqüência que funcione em altas freqüências). É assim possível, com um dispositivo de acordo com a invenção de simples concepção, atingir velocidades de transmissão que se aproximam dos limites ofertados pela tecnologia de semicondutores. E em casos particulares possível atingir velocidades de transmissão sensivelmente mais elevadas que as dos circuitos anteriores a base de PLL ou DLL. Além disso, é possível realizar um dispositivo segundo a invenção com qualquer tecnologia semicondutora (CMOS, bipolares, SiGe ...).

Ao contrário de um circuito com base em DLL, um dispositivo segundo a invenção é pouco sensível aos ruídos no sinal recebido,e a codificação de dados apresenta uma taxa de expansão semelhante à de um PLL tradicional, isto é, bem inferior à necessária para um DLL.

Além disso, tendo em conta a simplicidade e a eficiência da malha de captura de fase, em um dispositivo segundo a invenção, a freqüência fos do oscilador é sempre igual a freqüência de relógio fsr do sinal de relógio de recepção, e por conseqüência a diferença de fase entre o sinal de relógio enviado pelo oscilador e o sinal recebido é fixa. Além disso, pela montagem dos outros elementos constitutivos do dispositivo que podem causar uma defasagem constante entre as duas entradas do circuito de amostragem, é possível determinar o retardo diferencial de fase estrutural constante entre essas duas entradas do circuito de amostragem. Desta forma, é suficiente o arranjo de um ou de uma pluralidade de circuitos defasadores para garantir um alinhamento em fase entre as duas entradas do circuito de amostragem, sem a necessidade de qualquer regulagem exterior, para que o dispositivo segundo a invenção possa funcionar de modo autônomo e estável com uma ampla faixa de captura.

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Além disso, em um dispositivo segundo a invenção, o circuito de amostragem pode ser constituído simplesmente por um flip-flop D.

Deve-se observar a esse respeito que o(s) circuito(s) defasador(es) é (são) fomecido(s) como complemento ao eventual circuito defasador por vezes necessariamente fornecido na entrada de um circuito, tal como um comparador de fase, para compensar as defasagens introduzidas por certas arquiteturas desse tipo de circuito. Tal circuito defasador necessário ao funcionamento de um comparador de fase que ele alimenta, é funcionalmente diferente do(s) circuito(s) defasador(es) de um dispositivo segundo a invenção, cuja função é introduzir uma defasagem complementar para compensar a defasagem total entre as duas entradas do circuito de amostragem.

Vantajosamente, um dispositivo segundo a invenção é realizado sob a forma de ao menos um circuito integrado que incorpore ao menos o oscilador bloqueado por injeção. Um dispositivo de extração de relógio e de dados digitais segundo a invenção é adaptado para poder funcionar com uma freqüência de bits de relógio fsr superior a 500 MHz.

Assim, a invenção permite que se obtenha, pela primeira vez, um circuito de extração de relógio, e mais particularmente um circuito de extração de relógio e de dados digitais, perfeitamente autônomo e estável, podendo ser objeto de exploração em escala industrial em numerosas aplicações.

A invenção se refere igualmente a um dispositivo de extração de relógio, e mais particularmente a um dispositivo de extração de relógio e de dados digitais, caracterizado pela combinação de qualquer uma ou de todas as características mencionadas abaixo ou acima.

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Outros recursos, características e vantagens da invenção surgirão a partir da leitura da descrição a seguir dada a título não limitativo e que se refere aos desenhos anexos, nos quais:

a figura 1 é um esquema sinóptico funcional geral que ilustra um dispositivo de extração de relógio e de dados digitais conforme um primeiro modo de realização da invenção, a figura 2 é um esquema sinóptico funcional de um modo de realização do detector de avanço-retardo do dispositivo da figura 1, a figura 3 é um esquema sinóptico funcional de um modo de realização do bloqueado por injeção do dispositivo da figura 1, a figura 4 é um esquema que ilustra um modo de realização de um oscilador bloqueado por injeção que pode ser utilizado em um dispositivo de acordo com a invenção, a figura 5 é um esquema que ilustra um exemplo de realização de um somador de 8 bits que pode ser utilizado no dispositivo da figura 1, a figura 6 é um esquema que ilustra um exemplo de realização de um acumulador de 2 bits que pode ser utilizado para realizar o somador da figura 5, a figura 7 é um esquema que ilustra um exemplo de realização de um bloco de capacitâncias na entrada digital de comando do oscilador da figura 4, a figura 8 é um esquema que ilustra um segundo modo de realização de um circuito de contagem de um dispositivo de acordo com a invenção,

20/39 a figura 9 é um esquema que ilustra um terceiro modo de realização de um circuito de contagem de um dispositivo de acordo com a invenção, e a figura 10 é um esquema que ilustra um quarto modo de realização de um circuito de contagem de um dispositivo de acordo com a invenção.

Um dispositivo de extração de relógio e de dados digitais de acordo com a invenção, ilustrado na figura 1, recebe em uma entrada principal, chamada entrada de recepção 10, em sinal, chamado sinal recebido, que é um sinal serial em banda base representativo de dados digitais D, e codificado com um sinal de relógio que apresenta uma freqüência de bits de relógio fsr. Geralmente, esse sinal recebido é um sinal codificado do tipo NRZ ('non return to zero”) recebido em um canal de transmissão de uma ligação serial em banda de base. Esse canal de transmissão pode ser formado por um fio condutor elétrico único, ou por uma única fibra óptica, ou por uma ligação de radiofreqüência monocanal (sinal não diferencial). A invenção é todavia igualmente aplicável no caso de um sinal recebido do tipo transmissão diferencial, com o canal de transmissão compreendendo então duas linhas que transmitem duas componentes em oposição de fase. A invenção é assim aplicável a outros tipos de codificação do sinal recebido, por exemplo, NRZI ('non return to zero inverted”).

A entrada de recepção 10 é ligada a um nó de derivação 11, ao qual são ligados dois ramos em paralelo, a saber, um primeiro ramo de extração de relógio 12, de acordo com a invenção, e que gera em uma saída de relógio 13 um sinal de relógio, chamado sinal de relógio de recepção H, sincronizado e em fase com a freqüência de relógio fsr do sinal recebido, e um segundo ramo 14 que compreende um circuito de amostragem 15 do sinal recebido com o sinal de relógio de recepção H, sendo esse circuito de

21/39 amostragem 15 apto a enviar, em uma saída de dados 16, dados digitais transmitidos pelo sinal recebido.

O circuito de extração de relógio 12 compreende um oscilador bloqueado por injeção 19 alimentado por um gerador de impulsos de sincronização 20, este último apresentando uma entrada 21 ligada ao nó 11 da entrada de recepção 10. O gerador de impulsos de sincronização 20 apresenta uma saída única 22 (que pode ser formada por duas linhas no caso de uma topologia diferencial) ligada unicamente à entrada de corrente 23 do oscilador bloqueado por injeção 19. O sinal dos impulsos de corrente fornecidos pelo gerador de impulsos de sincronização 20 é adaptado ao funcionamento do oscilador bloqueado por injeção 19 e é ritmado na freqüência da frente de dados D do sinal recebido. A montagem pode ser realizada por exemplo como descrito em FR 2838265. Em particular, o oscilador bloqueado por injeção pode ser do tipo formado por um circuito ressonante LC simétrico que define a freqüência de oscilações livres fos de oscilação, e dotado de dois ramos cruzados, cada um compreendendo um transistor de efeito de campo com resistência negativa, estando os dois transistores assim acoplados segundo uma topologia diferencial. O oscilador bloqueado por injeção 19 apresenta uma saída de relógio 29 que envia um sinal de relógio sincronizado e em fase com a freqüência de relógio do sinal recebido.

O circuito de amostragem 15 compreende uma primeira entrada, chamada entrada de sinal 17, ligada pelo segundo ramo 14 à entrada de recepção 10, e uma segunda entrada, chamada entrada de relógio 18, ligada à saída de relógio do circuito de extração de relógio 12, isto é, à saída do relógio 29 do oscilador 19. Esse circuito de amostragem 15 pode ser formado por um simples flip-flop D.

O oscilador bloqueado por injeção 19 compreende além disso uma entrada, chamada entrada de comando 24, adaptada para que o valor

22/39 da freqüência fos do oscilador dependa do valor do sinal digital de comando recebido nessa entrada de comando 24. A entrada de comando 24 é uma entrada paralela digital que, no exemplo ilustrado, compreende 5 bits 24a, 24b, 24c, 24d, 24e.

O oscilador 19 pode ser realizado a partir de qualquer tipo de oscilador que possa ser adaptado para apresentar uma entrada de comando digital 24 como descrito abaixo. Ele pode consistir em particular em um oscilador de relaxação do tipo RC ou com fonte de corrente, ou em um oscilador astável com portas lógicas ou emissores acoplados, em um oscilador em anel, em um oscilador quase-senoidal com ponte de Wien, defasagem ou LC, em um oscilador Colpitts, Hartley, Clapp, Pierce ou com resistência negativa com circuito ressonante LC, com linhas de transmissão ou ressonância do tipo quartzo, ressonância em ondas de superfície, com MEMS ou piezo-elétrico integrado, etc.

O oscilador 19 é por exemplo realizado como descrito em FR 2838265 e ilustrado esquematicamente na figura 4. Ele é então do tipo formado por um circuito ressonante LC simétrico que define a freqüência de oscilações livres fos, e dotado de dois ramos cruzados 40a, 40b, cada um compreendendo um transistor de efeito de campo, respectivamente 41a e 41b, de resistência negativa, estando os dois transistores 41a, 41b então acoplados segundo uma topologia diferencial. O par de transistores 41a, 41b é carregado por um circuito LC simétrico que define a freqüência de oscilação a partir de uma tensão de referência de polarização V2 aplicada entre duas indutâncias, respectivamente 42a e 42b, e de uma fonte de corrente 47 cuja saída é o menor potencial e que pode ser simplesmente formada por uma resistência em série ligada a um nó de junção das duas fontes dos transistores 41a, 41b.

Cada transistor 41a, 41b é além disso polarizado por uma tensão de polarização VI apropriada aplicada sobre o seu dreno 50a, 50b

23/39 por intermédio de uma resistência em série 48a, 48b e de uma capacitância paralela 49a, 49b.

As capacitâncias paralelas do circuito de ressonância LC são formadas por um bloco 43 de capacitores, cada um respectivamente associado a um comutador 45a, 45b, 45c, 45d, 45e, cada comutador recebendo um dos bits 24a, 24b, 24c, 24d, 24e da entrada digital paralela 24 e comando do oscilador 19. Os capacitores paralelos são associados de tal modo que a variação de um incremento (uma unidade) do sinal digital recebido na entrada 24 acarrete uma variação de um mesmo valor Δ/ da freqüência de oscilação fos do oscilador 19. No modo de realização da figura 8, cada comutador 45a, 45b, 45c, 45d, 45e é interposto entre dois condensadores 44a’, 44b’, 44c’, 44d’> 44e’, e respectivamente 44a”, 44b”, 44c”, 44d”, 44e”, de mesmo valor dispostos simetricamente em série em relação aos comutadores, com dois condensadores formando a referida capacitância associada ao comutador. Cada comutador 45a, 45b, 45c, 45d, 45e é formado por um transistor de efeito de campo, e os valores das capacitâncias são iguais a 2ⁿ x 2C, sendo n a classificação (0, 1, 2, 3, 4) do bit b3, b4, b5, b6, b7 considerado do sinal digital de comando aplicado sobre a entrada digital 24a, 24b, 24c, 24d, 24e, sendo C um valor predeterminado de capacitância, e o valor de capacitância de cada capacitor 44a’, 44a”, 44b’, 44b”, 44c’, 44c”, 44d’, 44d”, 44e’, 44e” sendo respectivamente igual a C, C, 2C, 2C, 4C, 4C, 8C, 8C, 16C, 16C, como ilustrado na figura 7.

O valor do degrau de variação Δ/' é feito suficientemente pequeno, de preferência inferior a 1% do valor médio da freqüência de oscilação fos, em especial da ordem de 0,3% desse valor médio. Por exemplo, Δ/ pode ser da ordem de 30 MHz para uma freqüência de oscilação fos da ordem de 10 GHz.

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A amplitude de oscilação do oscilador 19 é controlada graças a dois diodos, 46a e 46b respectivamente, montados entre o dreno 50a, 50b e a porta 51a, 51b de cada transistor 41a, 41b correspondente por intermédio de um capacitor de filtragem 52a, 52b.

O circuito de extração de relógio 12 do dispositivo segundo a invenção compreende uma malha de captura de fase 25 inteiramente formada por componentes digitais. Essa malha de captura de fase 25 compreende um detector de avanço-retardo 26 que apresenta duas entradas 27, 28. A primeira entrada 27 do detector de avanço-retardo 26 é ligada à saída 29 do oscilador 19 de modo a receber o sinal do relógio de recepção H gerado pelo oscilador nessa saída 19. A segunda entrada 28 é ligada ao nó de derivação lie portanto à entrada de recepção 10. Assim, o sinal recebido é enviado à segunda entrada 28 do detector de avanço-retardo 26.

Um modo de realização do detector de avanço-retardo 26 é ilustrado na figura 2. Esse detector de avanço-retardo apresenta duas saídas digitais paralelas 33a, 33b, por cada uma das quais é enviado um sinal, chamados respectivamente sinais de estados de fase E e L, representativos da existência e do sentido de um deslocamento de fase entre suas duas entradas 27, 28, isto é, entre os dados D do sinal recebido e o sinal do relógio de recepção H fornecido pelo oscilador 19. Em particular, os sinais E e L enviados respectivamente nas saídas paralelas 33a, 33b do detector de avanço-retardo 26 são nulos quando os sinais em suas duas entradas 27, 28 estão em fase. A primeira saída 33a do detector de avanço-retardo 26 é um sinal digital E em 1 bit que identifica a presença de um avanço de fase entre as duas entradas 27, 28. No exemplo descrito, esse sinal E é igual a 1 quando o avanço de fase é detectado, e é igual a 0 quando as duas entradas 27, 28 estão em fase. A segunda saída 33b do detector de avanço-retardo 26 envia um sinal digital L em um bit que identifica a presença de um retardo de fase entre as duas entradas 27, 28. No exemplo descrito, esse sinal L é

25/39 igual a 1 quando o retardo de fase é detectado, e é igual a 0 quando as duas entradas 27, 28 estão em fase.

Qualquer tipo de detector de avanço-retardo 26 digital pode ser utilizado em um dispositivo segundo a invenção. Ele pode consistir em particular em uma célula de Alexander (cf. J. D. El. Alexander, “Clock recovery from random binary signals”, Electronics Letters 30, outubro de 1975, vol. 11, n° 22). Assim, no modo de realização ilustrado na figura 2, ο detector de avanço-retardo 26 é formado por uma célula de Alexander baseada em uma amostragem dupla do sinal recebido, uma primeira vez em fase com o sinal de relógio de recepção H, uma segunda vez em quadratura com este sinal. Esse detector de avanço-retardo 26 compreende assim um primeiro estágio de dois flip-flops D 61, 62, que recebem o sinal recebido e o sinal do relógio de recepção H, com uma porta de deslocamento em quadratura 65 sendo interposta na entrada do segundo flip-flop D 62 do primeiro estágio em seu terminal recebendo o sinal do relógio. O detector 26 compreende um segundo estágio de dois flip-flops D 63, 64 e duas portas OU exclusivo 66, 67 para formar os sinais representativos do deslocamento de fase. A saída do primeiro flip-flop 61 do primeiro estágio fornece um sinal Dl (n) representativo do deslocamento em fase de um bit n do sinal recebido. A saída do primeiro flip-flop 63 do segundo estágio ligado após o primeiro flip-flop 61 do primeiro estágio, fornece um sinal Dl (n-1) representativo do deslocamento em fase do bit n-1 que precede imediatamente o bit n no sinal recebido. A saída do segundo flip-flop 62 do primeiro estágio fornece um sinal DQ (n+1/2) representativo do deslocamento em quadratura entre os bits de dados n e n+1. A saída do segundo flip-flop 64 do segundo estágio fornece um sinal DQ (n-1/2) representativo do deslocamento em quadratura entre os bits de dados n e n1. Dois flip-flops D 68, 69 são também fornecidos para formar um registro de saída que permite sincronizar os sinais no relógio de recepção.

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A tabela 1 a seguir é uma tabela-verdade de um exemplo de tal detector de avanço-retardo 26:

Tabela 1

Dl (n-1)	Dl (n-7₂)	Dl (n)	E	L	Significação
0	0	0	0	0	em fase
0	0	1	1	0	avanço
0	1	0	1	1	impossível
0	1	1	0	1	retardo
1	0	0	0	1	retardo
1	0	1	1	1	impossível
1	1	0	1	0	avanço
1	1	1	0	0	em fase

Deve ser observado que o detector digital de fase formado pelo detector de avanço-retardo 26 permite detectar unicamente a existência de um deslocamento de fase e seu sentido, mas não a amplitude desse deslocamento de fase.

As duas saídas 33a, 33b do detector de avanço-retardo 26 são ligadas respectivamente a duas entradas 32a, 32b de um circuito bloqueado por injeção 30 da malha de captura de fase, do qual um exemplo de realização é dado na figura 3. Esse circuito bloqueado por injeção 30 permite levar até uma saída digital paralela com dois terminais 31a, 31b um 15 sinal digital, chamado sinal de estados de fase filtrado, com três estados em função de valores tomados pelo sinal de estado de fase, isto é, os sinais de avanço E e de retardo L enviados para cada bit de dados do sinal recebido pelo conversor de avanço-retardo 26.

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O conversor de decisão 30 não modifica o valor do sinal de estados de fase entregue na saída digital paralela quando recebe sucessivamente um número pré-definido de valores idênticos em suas entradas 32a, 32b, correspondentes a um número pré-definido de bits de dados sucessivos do sinal recebido para os quais o detector de avançoretardo 26 tenha detectado um deslocamento de fase no mesmo sentido.

O sinal de estados de fase filtrado é por exemplo um sinal binário codificado em dois bits aO e al, cada bit correspondendo a um dos dois terminais de saída 31a, 31b. Quando os deslocamentos de fase dos bits de dados sucessivos detectados estiverem em um primeiro sentido, por exemplo, quando o sinal de relógio de recepção H estiver avançado, o sinal de estados de fase filtrado será igual a 1, codificado pelos valores a0 = al = 1. Quando os bits de dados estiverem em fase, o sinal de estados de fase filtrado será nulo, codificado pelos valores a0 = al = 0.

Em conseqüência, o conversor de decisão 30 tem por fúnção realizar uma filtragem das variações do deslocamento de fase detectado pelo detector 26 a fim de não levar em conta os deslocamentos de fase que se reproduzem em um número N superior a 1 de bits de dados sucessivos do sinal recebido. O conversor de decisão 30 tem igualmente por função converter os sinais de estados de fase E e L nos sinais de estados de fase filtrados aO e al.

O conversor de decisão 30 compreende primeiramente um estágio de dois flip-flops D 70, 71 que permite memorizar os estados E(n1), L(n-l) de cada um dos sinais E e L respectivamente recebidos nas entradas 32a, 32b para um bits n-1 em relação ao estado E(n), L(n) desses sinais para um bit n imediatamente sucessivo. O conversor de decisão 30 compreende ainda dois estágios de portas ET 72, 73 e uma porta OU 74 que permitem, no exemplo ilustrado, detectar os estados de cada um dos

28/39 sinais E e L respectivamente, recebidos nas entradas 32a, 32b, mantendo-se idênticos em dois bits de dados sucessivos.

Dois flip-flops D 75, 76 são além disso previstos para formar um registro de saída que permita sincronizar os sinais aO, al entregues aos 5 terminais de saída 31a, 31b do conversor de decisão 30 no relógio de recepção.

A tabela 2 a seguir é uma tabela-verdade de um exemplo de conversor de decisão 30 para o qual N = 2:

Tabela 2

E(n)	E(n-l)	L(n)	L(n-l)	ai	ao	Valor relativo do sinal de contagem/desconto	Observações
0	0	0	0	0	0	+0
1	0	0	0	0	0	+0	1° ciclo com E = 1
1	1	0	0	0	1	+ 1	2^o ciclo sucessivo com E = 1
1	1	0	0	0	1	+ 1	3^o ciclo sucessivo com E = 1
0	1	0	0	0	0	+0	1° ciclo com E retornando a 0
0	0	0	0	0	0	+0
0	0	1	0	0	0	+0	1° ciclo com L = 1
0	0	1	1	1	1	-1	2^o ciclo sucessivo com L - 1
0	0	1	1	1	1	-1	3^o ciclo sucessivo com L = 1
0	0	0	1	0	0	+0	1° ciclo com L retomando a 0
0	0	0	0	0	0	+0

Os dois terminais de saída 31a, 31b do conversor de decisão são ligados a dois terminais de entrada 34a, 34b de um somador 35 da

29/39 malha de captura de fase. Esse somador 35 é adaptado para cumular os valores relativos +1, 0, -1 do sinal de estados de fase filtrados. No exemplo descrito, o somador 35 apresenta uma saída paralela 36 em 8 bits na qual o resultado do acúmulo é aplicado. Segundo a invenção, nem todos os bits da saída 36 são utilizados para comandar o oscilador 19. Com efeito, somente os bits significativos 36a do sinal entregue na saída paralela 36 são utilizados para constituir o sinal digital paralelo de comando enviado pelo somador 35 ao oscilador 19. Os bits não significativos 36b, que são na realidade representativos unicamente do ruído de fase relativo ('jitter”), não são utilizados. No exemplo ilustrado, os 5 bits mais significativos são utilizados como um sinal de comando do oscilador 19. Desta forma, utilizando-se uma parte dos bits significativos do sinal na saída do somador 35, é realizada uma filtragem por integração contínua do sinal fornecido pelo detector digital de fase 26, 30.

A figura 5 ilustra um exemplo de realização de um tal somador 35 formado por uma fileira de quatro acumuladores de 2 bits 81, 82, 83, 84 em série. A figura 6 ilustra um exemplo de realização de um acumulador de 2 bits que pode ser utilizado no somador da figura 5. Tal acumulador de 2 bits é constituído por duas portas ET/OU 101, 102 e de duas portas OU exclusivas 103, 104 com três entradas. Três flip-flops D 105, 106, 107 constituem um registro de saída.

No somador 35, os quatro acumuladores de 2 bits 81, 82, 83, 84 são conjugados segundo uma arquitetura pipeline que compreende três flip-flops D 85, 86, 87 de sincronização e um registro de saída formado por três flip-flops D 88, 89, 90, pelos flip-flops de saída 105, 106 do acumulador de 2 bits 84. O somador de 8 bits permite entregar na saída um sinal acumulado em 8 bits b0, bl, b2, b3, b4, b5, b6, b7. No exemplo descrito, somente os bits significativos b3, b4, b5, b6, b7 são entregues ao oscilador bloqueado por injeção 19. E evidente que qualquer outra estrutura

30/39 do somador de 8 bits conhecida que apresente as mesmas funções pode ser utilizada no contexto da invenção.

Deve-se notar que a malha 25 de captura de fase de um dispositivo segundo a invenção apresenta propriedades de auto-adaptação no ruído de fase do sinal recebido desde que o ganho de cada malha de captura de fase diminua quando o desvio padrão do ruído de fase aumenta, o que leva a uma redução da banda passante global do filtro.

A filtragem digital dupla é realizada pelo conversor de decisão 30 por um lado pela supressão de bits não significativos na saída do somador 35, e, por outro lado, permite superar a utilização de um filtro de malha analógica.

Em um dispositivo segundo a invenção, nenhuma regulagem externa manual é necessária no que se refere à freqüência fos do oscilador

19. Além disso, qualquer que seja o sinal recebido, a malha de captura de fase 25 permite garantir que o sinal de relógio de recepção H fornecido pelo oscilador 19 esteja sempre em fase com o sinal recebido.

Nessas condições, em um dispositivo segundo a invenção, as diferenças de fase devidas aos intervalos de propagação nos diferentes ramos do circuito são todas conhecidas e constantes, podendo ser compensadas por um (ou vários) circuito(s) defasador(es) 37 colocado(s) entre o nó de derivação lie cada uma das entradas 17, 18 do circuito de amostragem 15. E de fato importante que o circuito de amostragem 15 realize uma amostragem do sinal recebido na zona central do período de cada bit de dados do sinal recebido em que o valor da tensão correspondente seja mais estável e onde a margem de ruído seja maior, a fim de evitar a realização da amostragem no início ou no final do período de cada bit em que a tensão do sinal, durante o estabelecimento, é submetida a uma mudança de fase (tradicionalmente designada como

31/39 “jitter’’¹). No sinal recebido, em geral ruidoso, cada bit se apresenta na forma de um “olho” que leva em conta a mudança de fase (“jitter”). A amostragem deve se produzir no centro do olho.

Portanto, com a diferença entre a freqüência do relógio fsr de bits recebidos e a freqüência de oscilação fos do oscilador 19 sendo nula em um dispositivo segundo a invenção, e com o conjunto de retardos podendo ser introduzido pelos outros componentes do circuito, e com o conjunto de intervalos de propagação nos diferentes ramos do circuito sendo controlados e conhecidos, é possível determinar que o retardo diferencial de fase estrutural seja constante entre os dados contidos no sinal recebido e o sinal de relógio de recepção H entregue pelo oscilador 19. Esse retardo diferencial é compensado pelo(s) circuito(s) defasador(es) 37.

Um circuito defasador 37 sozinho pode ser previsto no dispositivo segundo a invenção, em qualquer ponto apropriado. Em uma variante, a defasagem entre os dois ramos 12, 14 pode ser obtida por uma pluralidade de circuitos defasadores 37 distribuídos em vários pontos de cada ramo. Neste último caso, o acúmulo de defasagens introduzidas por cada circuito defasador 37 é igual à defasagem total que deve ser realizada entre os dois ramos 12, 14.

Na figura 1 são representadas as diferentes colocações possíveis nas quais um circuito defasador 37 pode estar. Assim, é previsto um circuito defasador 37a entre o nó de derivação 11 e a entrada de sinal 17 do circuito de amostragem 15; um circuito defasador 37b entre a saída 29 do oscilador 19 e a entrada do relógio 18 do circuito de amostragem 15; um circuito defasador 37c entre o nó de derivação 11 e a entrada 21 do gerador de impulsos 20 que alimenta o oscilador 19; um circuito defasador 37d entre a saída 22 do gerador de impulsos 20 e a entrada 23 do oscilador 19; um circuito defasador 37e entre o nó de derivação 11 e a segunda entrada 28 do detector de avanço-retardo 26; um circuito defasador 37f

32/39 entre a saída 29 do oscilador 19 e a primeira entrada 27 do detector de avanço-retardo 26. Cada circuito defasador 37 pode ser formado por uma simples linha de retardo.

A arquitetura de um dispositivo segundo a invenção é intrinsecamente pouco sensível aos eventos transitórios tais como mudanças de estado de um sinal devidas a uma partícula ionizante uma vez que o oscilador 19 esteja no modo bloqueado. Com efeito, a sincronização do oscilador 19 no ritmo do sinal recebido permite mascarar as perturbações de origem externa.

A figura 8 ilustra um segundo modo de realização de um circuito de contagem que pode ser utilizado em um dispositivo segundo a invenção. O segundo modo de realização difere do anterior em que o conversor de decisão 30 e o circuito somador 35 são substituídos por um componente de circuito único contador/descontador 55 que apresenta uma saída 57 em 8 bits e recebe diretamente na entrada o sinal de estados de fase distribuído pelo detector de fase 26, a saber, o sinal de avanço de fase E na entrada 56a de contagem (UP”) ligada à primeira saída 33a do detector de avanço/retardo 26, e o sinal de retardo de fase L em sua entrada 56b de desconto (DOWN'’) ligada à segunda saída 33b do detector de avanço-retardo 26. O contador/descontador 55 é ritmado pelo sinal do relógio de recepção H. Ele é escolhido de tal modo que o valor da saída 57 permanece não inalterado quando os valores apresentados em suas entradas 56a, 56b estão inativos.

Um nível único de filtragem é obtido devido ao fato de que, como no primeiro modo de realização acima, só uma parte (b3, b4, b5, b6, b7 no exemplo ilustrado) dos bits significativos do sinal de saída entregue pelo contador/descontador 55 é utilizada para formar a entrada de comando do oscilador 19.

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O terceiro modo de realização ilustrado na figura 9 difere do primeiro modo de realização pelo fato de que o circuito somador 95 é substituído por dois estágios somadores 91, 92, em que um primeiro estágio somador 91 de nível baixo fornece na saída bits não significativos, a saber, os quatro bits não significativos bO, bl, b2, b3 no exemplo ilustrado, do sinal de contagem/desconto, e um segundo estágio somador 92 de nível alto que fornece na saída bits significativos, a saber, 5 bits significativos b4, b5, b6, b7, b8 no exemplo ilustrado, do sinal de contagem/desconto.

O primeiro estágio somador 91 compreende um circuito somador 93 que compreende duas entradas digitais paralelas de 4 bits que fornece em uma saída digital de 4 bits a soma de duas entradas. A primeira entrada desse circuito somador 93 é alimentada a partir do sinal de estados de fase E, L pelas saídas 33a, 33b do detector de avanço-retardo 26 através do conversor de decisão 30. A saída 31b do conversor de decisão 30 que distribui o sinal de estados de fase filtrado al é ligada a três entradas do somador 93. Se E = 1, o conversor de decisão 30 entrega o sinal 0001 (correspondente ao valor relativo +1) à entrada do circuito somador 93. Se L = 1, o conversor de decisão 30 entrega o sinal 1111 (correspondente ao valor relativo -1) à entrada do circuito somador 93. A saída do circuito somador 93 é ligada à entrada de um multiplexador 98 que recebe igualmente em sua entrada um valor gravado em um registro 97 de 4 bits. Esse valor é de preferência um valor médio, isto é, um valor a partir do qual se conta um mesmo número de variações (não necessariamente imediatamente sucessivas) em um sentido ou em outro para provocar uma modificação do valor da entrada de comando do oscilador 19, isto é, do sinal na saída do segundo estágio somador 92. No exemplo ilustrado, o registro 97 contém o valor 0111, de modo que o sinal de comando será modificado somente a partir da detecção de um desequilíbrio de 7 ou 8

34/39 estados no mesmo sentido (ou de um outro número segundo o valor contido no registro 97).

A saída do multiplexador 98 é uma saída em 4 bits paralelos levados a um registro 95 cadenciado pelo sinal do relógio de recepção H. Esse registro 95 fornece os bits de saída não significativos bO, bl, b2, b3, que são levados até uma segunda entrada do circuito somador 93 para uma recirculação.

O segundo estágio somador 92 compreende um circuito somador 94 em 5 bits alimentado por um circuito 100 de cálculo de retenção que detecta os valores extremos (inferior, nulo e superior) da saída de bits não significativos bO, bl, b2, b3. O circuito 100 de cálculo de retenção permite alimentar uma entrada de 5 bits do circuito somador 94 com um sinal digital paralelo que constitui 5 bits significativos em relação à saída bO, bl, b2, b3 de bits não significativos do primeiro estágio somador 91. Para este fim, o sinal de saída bO, bl, b2, b3 de bits não significativos é enviado à entrada de duas portas 105, 106 do circuito 100 de cálculo de retenção. A saída da porta ET 105 será igual a 1 quando todos os bits bO, bl, b2, b3 forem iguais a 0. Ela será igual a 0 quando ao menos um dos bits bO, bl, b2, b3 for igual a 1. A saída da porta 105 é liberada à entrada de uma porta ET 110 cuja saída é aplicada em quatro bits significativos c2, c3, c4, c5 de uma das duas entradas do circuito somador 94 do segundo estágio 92. A saída da porta 106 será igual a 1 quando todos os bits bO, bl, b2, b3 forem iguais a 1. Ela será igual a 0 quando ao menos um dos bits bO, bl, b2, b3 for igual a 0. A saída da porta 106 é liberada à entrada de uma porta ET 113 cuja saída é liberada à entrada de uma porta OU 112, com a saída desta última formando o bit cl não significativo da mesma entrada do circuito somador 94 do segundo estágio 92. Além disso, a saída da porta 110 é liberada à segunda entrada da porta OU 112.

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Quando os bits bO, bl, b2, b3 forem todos iguais a 0, a saída da porta 105 será igual a 1, e, se a porta 110 autorizar, eles serão os mesmos bits significativos c2, c3, c4, c5 da entrada do circuito somador 94 assim como uma das entradas da porta 112. Então, a saída da porta 112 será igual a 1, e este será o mesmo bit cl não significativo da entrada do circuito somador 94. Em conseqüência, nessa situação, a entrada cl, c2, c3, c4, c5 do circuito somador 94 do segundo estágio é igual a 11111, correspondente ao valor relativo -1 que comanda um decremento de uma unidade do registro 96.

Da mesma forma, quando os bits bO, bl, b2, b3 forem todos iguais a 1, a saída da porta 106 será igual a 1, e, caso a porta 113 autorize, e assim o bit cl não significativo do circuito somador 94. Simultaneamente, a saída da porta 105 será igual a 0, e assim os bits significativos c2, c3, c4, c5 da entrada do circuito somador 94. Em conseqüência, nessa situação, a entrada cl, c2, c3, c4, c5 do circuito somador 94 do segundo estágio é igual a 00001, correspondendo ao valor relativo +1 que comanda um incremento de uma unidade do registro 96.

Quando um dos bits bO, bl, b2, b3 for igual a 0 e um dos bits bO, bl, b2, b3 for igual a 1, isto é, quando a saída de bits não significativos do primeiro estágio somador 91 não corresponder a um dos valores extremos, as saídas das duas portas 105, 106 serão ambas iguais a zero, de sorte que a entrada cl, c2, c3, c4, c5 do circuito somador 94 do segundo estágio será igual a 00000, de forma que o valor do registro 96 não seja modificado.

Assim, uma vez que um valor extremo do sinal de saída bO, bl, b2, b3 não significativos seja atingido, por um lado parte do conteúdo do registro 96 é incrementada ou decrementada, porque as portas 105 ou 106 permitem a propagação do valor relativo +1 ou -1 antes da entrada cl, c2, c3, c4, c5 do somador 94, e, por outro lado, o bit cl não significativo da

36/39 entrada do circuito somador 94 sendo igual 1, esse valor +1 ou -1 ativa o sinal de controle do multiplexador 98 que força o recarregamento do registro 95 com o valor contido no registro 97.

Assim, é garantido que seja necessário produzir uma mudança de fase de 7 ou 8 estados no mesmo sentido a partir do valor médio gravado no registro 97 para que o sinal de comando entregue à saída 36a seja efetivamente modificado.

O circuito somador 94 apresenta uma saída de 5 bits b4, b5, bó, b7, b8 memorizados em um registro 96 sincronizado ao sinal do relógio de recepção H, com a saída desse registro constituindo a saída 36a que alimenta a entrada de comando 24 do oscilador 19.

A saída do registro 96 é igualmente fornecida à segunda entrada do circuito somador 94 por uma malha. Além disso, o circuito 100 de cálculo de retenção permite igualmente, se a dinâmica do sistema precisar, impedir variações indesejáveis do sinal na saída 36a de bits significativos quando o valor do sinal atingir um valor extremo. Para este fim, o circuito 100 de cálculo de retenção compreende duas portas 107, 108 que recebem os valores dos bits significativos b4, b5, bó, b7, b8 da saída 36^a, e o circuito 100 de cálculo de retenção é adaptado para bloquear o incremento de uma unidade quando os bits do sinal b4, b5, bó, b7, b8 forem iguais a 1111 e o decremento de uma unidade quando os bits do sinal b4, b5, bó, b7, b8 forem iguais a 0000. Essa função é obtida pelas portas 110, 113 que recebem na entrada as saídas das portas 107, 108, respectivamente. Quando os bits b4, b5, bó, b7, b8 têm o valor máximo 1111, a saída da porta 108 é igual a 0, de modo que a saída da porta 113 é forçada a zero; estando além disso a saída 105 igual a 0, a entrada cl, c2, c3, c4, c5 do circuito somador 94 permanece igual a 0, bloqueando o incremento de uma unidade do registro 96. De forma análoga, quando os bits b4, b5, bó, b7, b8 têm o valor mínimo 0000, a saída da porta 107 é

37/39 igual a 0, de modo que a saída da porta 110 é forçada a 0, e os bits significativos c2, c3, c4, c5 da entrada do circuito somador 94, sendo a entrada cl do circuito somador além disso igual a 0, impedem o decremento de uma unidade do registro 96.

A figura 10 ilustra um quarto modo de realização funcionalmente semelhante ao da figura 9, porém realizado com a substituição dos somadores 93, 94 pelos contadores/descontadores 116, 117.0 primeiro contador 116 recebe os sinais E e L dos estados de fase em suas entradas de contagem e desconto, respectivamente. Ele apresenta uma entrada IN de 4 bits que recebe o valor médio gravado no registro 97. Sua saída OUT fornece o sinal de saída bO, bl, b2, b3, não significativos. Ele apresenta igualmente saídas de retenção superior e inferior 113a e 113b, respectivamente, assim como uma entrada de comando 114 de recarregamento de sua entrada IN. A saída de retenção superior 113a está ativa quando a entrada de contagem é incrementada de uma unidade e a saída OUT está em seu valor máximo 1111. De forma análoga, a saída de retenção inferior 113b está ativa quando a entrada de desconto é incrementada de uma unidade e a saída OUT está em seu valor mínimo 0000.

As saídas de retenção superior 113a e inferior 113b alimentam as entradas de contagem e de desconto, respectivamente, do segundo contador/descontador. Além disso, uma porta 115 detecta um estado ativo dessas duas saídas de retenção superior 113a e inferior 113b e impõe um recarregamento da entrada IN do primeiro contador 116 quando uma das saídas de retenção superior 113a e inferior 113b estiver ativa. Desta forma, o primeiro contador 116 é reinicializado com o valor médio contido no registro 97 assim que a saída dos bits não significativos bO, bl, b2, b3 ultrapassa um de seus valores extremos. Pode ser então novamente necessário observar uma mudança de fase para ao menos 8 ou 9 (ou um

38/39 outro número segundo o valor contido no registro 97) estados sucessivos a partir de um dos valores extremos da saída bO, bl, b2, b3 não significativos, para modificar o valor da saída 36a significativos.

O segundo contador/descontador 117 apresenta uma saída em 5 bits paralelos que formam a saída 36a de bits significativos que alimenta a entrada de comando 24 do oscilador 19. Como no modo de realização anterior, ele é fornecido com portas 107, 108 que recebem os valores de bits significativos b4, b5, b6, b7, b8 da saída 36a, e adaptados para bloquear o incremento de uma unidade quando os bits do sinal b4, b5, b6, b 7, b8 forem iguais a 1111 e o decremento de uma unidade quando os bits do sinal b4, b5, b6, b7, b8 forem iguais a 0000.

Em um dispositivo segundo a invenção, o oscilador bloqueado por injeção é adaptado para que um incremento do sinal digital de comando leve a uma modificação da freqüência do oscilador segundo um incremento de valor Af predeterminado. A escolha do número de bits reservados para formar o barramento do sinal de comando a partir da saída paralela do circuito acumulador, e a escolha do incremento de regulagem Af, dependem da dinâmica necessária para a malha de travamento de fase 25. Por exemplo, para uma freqüência da ordem de 10 GHz, com um incremento Af de menos de 1% - e em especial da ordem de 0,3% - cada incremento de uma unidade do sinal digital de comando leva a uma variação da ordem de 30 MHz dessa freqüência. Além disso, no mesmo exemplo, se o sinal de comando 19 do oscilador compreender, como nos exemplos descritos, 5 bits, esse sinal permitirá a realização de trinta e dois incrementos, e oferecerá então uma faixa de regulagem da freqüência fos do oscilador 19 bloqueado por injeção da ordem de 10%, isto é, da ordem de 1 GHz.

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Exemplo

E realizado um protótipo de um dispositivo conforme o primeiro modo de realização da invenção na forma de um circuito ASIC em tecnologia CMOS da STMicroelectronics. Esse protótipo encapsulado 5 em um envoltório a ser inserido sobre um circuito impresso em vidro-teflon permitiu validar o funcionamento geral da arquitetura, que passou a ter uma caracterização elétrica completa.

A invenção pode ter por objeto numerosas variantes de realização em relação aos exemplos de realização ilustrados nas figuras e 10 descritos acima. Em particular, os diferentes componentes do dispositivo (detector de avanço-retardo, conversor de decisão, circuito de contagem, oscilador, gerador de impulsos ...) podem ser realizados por outras estruturas de circuitos, conhecidas por elas mesmas, e oferecendo as mesmas funções. Por exemplo, os circuitos 100, 107, 108 podem ser 15 objetos de outras implementações (com outros tipos de circuitos lógicos ou outras combinações de circuitos lógicos) que as dadas a título de exemplo, e com as mesmas funções técnicas.

Claims

REIVINDICAÇÕES

1. Dispositivo de extração de relógio a partir de um sinal serial em banda base, chamado sinal recebido, representativo de dados digitais e codificados com um sinal de relógio que apresenta uma freqüência de bits de relógio fsr, compreendendo:

um circuito (19) que recebe um sinal saído do sinal recebido e ritmado na freqüência de relógio fsr, e fornecendo, em ao menos uma saída de relógio (29), um sinal de relógio, chamado sinal de relógio de recepção, sincronizado ao menos sensivelmente e em fase com a freqüência de relógio fsr do sinal recebido, uma malha de captura de fase (25) que compreende:

uma primeira entrada (27) conectada a uma saída de relógio (29) do circuito (19) que fornece um sinal de relógio de recepção, uma segunda entrada (28) alimentada por um sinal saído do sinal recebido, um detector (26) digital de fase que compreende um detector de avanço-retardo, uma primeira e uma segunda entradas (27, 28), e que é adaptado para fornecer, por ao menos uma saída (33a, 33b), ao menos um sinal digital, chamado sinal de estados de fase, representativo de um deslocamento de fase entre o sinal de relógio de recepção e o sinal recebido, e do sentido desse deslocamento, uma saída (36a) que fornece um sinal, chamado sinal de comando, conectado a uma entrada (24), chamada entrada de comando, do circuito (19) que fornece um sinal de relógio de recepção, adaptado para que o valor da freqüência do sinal de relógio de recepção dependa do valor do sinal de comando recebido nessa entrada (24) de comando,
2/6 um circuito, chamado circuito de contagem (30, 35, 55, 91, 92, 116, 117), que apresenta uma entrada conectada à referida saída (33 a, 33b) do detector (26) digital de fase, estando o referido circuito de contagem adaptado para realizar ao menos uma filtragem por contagem progressiva/regressiva digital sobre as variações dos valores relativos do sinal digital fornecido no tempo pelo detector (26) de fase, e para fornecer um sinal de comando sob forma digital cujo valor é em função do resultado dessa(s) filtragem(ns), sendo o valor desse sinal de comando adaptado para impor um valor da freqüência do sinal de relógio de recepção igual a um valor assim filtrado da freqüência de relógio de bits fsr do sinal de relógio de recepção, caracterizado por:

o circuito (19) fornecer um sinal de relógio de recepção e um oscilador (19) bloqueado por injeção de controle digital, compreendendo uma entrada (24) de comando digital projetada para poder receber o sinal de comando fornecido pela malha de captura de fase (25) sob forma digital, e para que o valor da freqüência fos do oscilador (19) dependa do valor do sinal de comando recebido nessa entrada (24) de comando, a malha de captura de fase (25) compreender um circuito (30) que apresenta ao menos uma entrada (32a, 32b) conectada respectivamente à(s) saída(s) do detector (26) de avanço-retardo, e fornecendo em ao menos uma saída (31a, 31b) um sinal digital, chamado sinal de estados de fase filtrado:

com um primeiro valor relativo após a recepção de um número predeterminado N superior a 1 de valores idênticos sucessivos na entrada, correspondendo a N bits de dados sucessivos do
3/6 sinal recebido para os quais o detector (26) de avanço-retardo tenha detectado um deslocamento de fase no mesmo sentido, e com um terceiro valor relativo em outros casos, de modo que o valor relativo do sinal de estados de fase filtrado seja representativo da presença de um deslocamento de fase no mesmo sentido, e do sentido de deslocamento de fase, para N bits de dados sucessivos do sinal recebido, entre as frentes do sinal de relógio de recepção e os bits de dados correspondentes do sinal recebido.

2. Dispositivo de acordo com a reivindicação 1, caracterizado pelo detector (26) de avanço retardo ser adaptado para fornecer em uma primeira saída (33a) um sinal digital (E) representativo da presença de um avanço de fase entre o sinal de relógio de recepção e o sinal recebido, e em uma segunda saída (33b) um sinal digital (L) representativo da presença de um retardo de fase entre o sinal de relógio de recepção e o sinal recebido.

3. Dispositivo de acordo com a reivindicação 1 ou 2, caracterizado pelo detector (26) de avanço retardo ser adaptado para fazer uma amostragem do sinal recebido nas frentes ascendentes e descendentes do sinal de relógio de recepção.
4. Dispositivo de acordo com a reivindicação 1, 2 ou 3, caracterizado pelo detector (26) de avanço-retardo ser adaptado para realizar uma amostragem dupla, uma em fase com as frentes do sinal de relógio de recepção, e a outra em quadratura com as frentes do sinal de relógio de recepção de modo a determinar o estado intermediário do sinal recebido.
5. Dispositivo de acordo com uma das reivindicações 1 a 4, caracterizado pelo referido circuito (30) que fornece o sinal de estados de fase filtrado ser um conversor de decisão (30).

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6. Dispositivo de acordo com uma das reivindicações 1 a 5, caracterizado pelo referido circuito de contagem compreender ao menos um circuito, chamado circuito acumulador (30, 35, 55, 91, 92, 116, 117), que compreende ao menos uma entrada (32a, 32b) que recebe um sinal digital que sai de cada sinal de estados de fase fornecido pelo detector (26) de avanço-retardo, estando esse circuito acumulador adaptado para fornecer um sinal digital, chamado sinal de contagem progressiva/regressiva, cujo valor relativo é representativo de um acúmulo de valores relativos apresentados na(s) entrada(s) (32a, 32b) desse circuito acumulador.
7. Dispositivo de acordo com a reivindicação 6, caracterizado pelo referido circuito de contagem compreender sucessivamente um conversor de decisão (30) e um circuito acumulador (35, 91, 92) adaptado para cumular os valores relativos do sinal de estados de fase filtrado fornecido pelo conversor de decisão (30).
8. Dispositivo de acordo com a reivindicação 7, caracterizado pelo circuito acumulador apresentar uma saída (36) paralela, e por ser adaptado para fornecer nessa saída (36) paralela um sinal digital paralelo de contagem progressiva/regressiva, e pelo oscilador (19) bloqueado por injeção compreender uma entrada digital paralela de comando que compreende um número de bits inferior ao da saída (36) digital paralela do circuito acumulador, sendo apenas uma parte (36a) de bits significativos da saída (36) digital paralela do circuito acumulador conectada aos bits de entrada (24) digital paralela de comando do oscilador (19) bloqueado por injeção, de modo que o referido sinal de comando fornecido pelo circuito de contagem ser formado pela referida parte (36a) de bits significativos do referido sinal de contagem progressiva/regressiva.
9. Dispositivo de acordo com a reivindicação 8, caracterizado pela entrada digital paralela do oscilador (19) bloqueado por injeção compreender cinco bits, sendo apenas os cinco bits significativos da

5/6 saída (36) digital paralela do circuito acumulador conectados aos cinco bits da entrada (24) digital paralela de comando do oscilador bloqueado por injeção.
10. Dispositivo de acordo com uma das reivindicações 1 a 9, caracterizado pela entrada (24) digital de comando do oscilador (19) bloqueado por injeção ser conectada a um circuito que compreende uma pluralidade de comutadores (45a, 45b, 45c, 45d, 45e), sendo cada comutador conectado em série com ao menos um condensador integrado ao circuito do oscilador (19) de modo a modificar sua freqüência.
11. Dispositivo de acordo com as reivindicações 7 e 10, caracterizado por cada bit da entrada (24) digital de comando ser conectado a um dos comutadores.
12. Dispositivo de acordo com uma das reivindicações 1 a

11, caracterizado pelo circuito de extração de relógio compreender um circuito, chamado gerador (20) de impulsos de sincronização, que gera um sinal de impulsos na freqüência atual das frentes do sinal recebido, e adaptado ao funcionamento do oscilador (19) bloqueado por injeção, sendo esse gerador (20) de impulsos de sincronização adaptado para fornecer o sinal de impulsos atual em uma saída (22) única conectada unicamente a uma entrada (23) atual do oscilador (19) bloqueado por injeção.
13. Dispositivo de acordo com uma das reivindicações 1 a

12, de extração de relógio e de dados digitais, compreendendo ainda um circuito (15) de amostragem do sinal recebido com o sinal de relógio de recepção, esse circuito de amostragem (15) com uma primeira entrada, chamada entrada de sinal (17), conectada à entrada de recepção, e uma segunda entrada, chamada entrada de relógio (18), conectada a uma saída de relógio (29) do oscilador bloqueado por injeção, estando esse circuito de

6/6 amostragem (15) adaptado para fornecer em ao menos uma saída (16) de dados os dados digitais transmitidos pelo sinal recebido, caracterizado por compreender ao menos um circuito defasador (37a, 37b, 37c, 37d, 37e, 37f) adaptado para introduzir uma diferença de fase constante entre a entrada de sinal (17) e a entrada de relógio (18) do circuito (15) de amostragem, sendo a diferença de fase total entre as duas entradas (17, 18) resultante de cada circuito defasador projetada para garantir um alinhamento em fase do sinal na entrada de sinal (17) e do sinal na entrada de relógio (18).
14. Dispositivo de acordo com a reivindicação 13, caracterizado pelo circuito (15) de amostragem ser constituído por um multivibrador biestável (flip-flop) D simples.
15. Dispositivo de acordo com uma das reivindicações 1 a

14, caracterizado por ser livre de qualquer meio de regulagem externa.
16. Dispositivo de acordo com uma das reivindicações 1 a

15, caracterizado por ser realizado segundo uma arquitetura diferencial.
17. Dispositivo de acordo com uma das reivindicações 1 a

16, caracterizado por ser realizado sob a forma de ao menos um circuito integrado que incorpore ao menos o oscilador bloqueado por injeção (19).
18. Dispositivo de acordo com uma das reivindicações 1 a 16, caracterizado por ser projetado para poder funcionar com uma freqüência de bits de relógio fsr superior a 500 MHz.