BRPI0816848B1 - Código de checagem de redundância cíclica de camada múltipla em um sistema de comunicação sem fio - Google Patents

Código de checagem de redundância cíclica de camada múltipla em um sistema de comunicação sem fio Download PDF

Info

Publication number
BRPI0816848B1
BRPI0816848B1 BRPI0816848-2A BRPI0816848A BRPI0816848B1 BR PI0816848 B1 BRPI0816848 B1 BR PI0816848B1 BR PI0816848 A BRPI0816848 A BR PI0816848A BR PI0816848 B1 BRPI0816848 B1 BR PI0816848B1
Authority
BR
Brazil
Prior art keywords
block
crc
parity bits
code
crc parity
Prior art date
Application number
BRPI0816848-2A
Other languages
English (en)
Inventor
Michael E. Buckley
Yufei W. Blankenship
Brian K. Classon
Ajit Nimbalker
Kenneth A. Stewart
Original Assignee
Google Technology Holdings LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Google Technology Holdings LLC filed Critical Google Technology Holdings LLC
Publication of BRPI0816848A2 publication Critical patent/BRPI0816848A2/pt
Publication of BRPI0816848B1 publication Critical patent/BRPI0816848B1/pt

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0064—Concatenated codes
    • H04L1/0065—Serial concatenated codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

código de checagem de redundância cíclica de camada múltipla em um sistema de comunicação sem fio um dispositivo de comunicação sem fio (200) que inclui um primeiro codificador de crc que gera um primeiro bloco de bits de paridade de crc em um bloco de transporte e associa o primeiro bloco de bits de paridade de crc ao bloco de transporte, uma entidade de segmentação que segmenta os blocos de transporte em múltiplos blocos de código após a associação, e um segundo codificador que gera um segundo bloco de bits de paridade de crc em cada bloco de código e associa um segundo bloco de bits de paridade de crc a cada bloco de código. os primeiro e segundo blocos de bits de paridade de crc são com base nos primeiro e segundo polinômios geradores. em uma modalidade, os primeiro e segundo polinômios geradores são diferentes. em uma outra modalidade, os polinômios geradores são os mesmos e o bloco de transporte é entrelaçado após uma segmentação ou os blocos de código são entrelaçados antes de uma codificação com o segundo bloco de bits de paridade de crc.

Description

CÓDIGO DE CHECAGEM DE REDUNDÂNCIA CÍCLICA DE CAMADA MÚLTIPLA EM UM SISTEMA DE COMUNICAÇÃO SEM FIO
Campo da Invenção
A presente exposição se refere geralmente a comunicações sem fio e, mais especificamente, à codificação de dados usando códigos de checagem de redundância cíclica (CRC).
Antecedentes
Uma codificação de CRC é comumente usada para a detecção de erros em dados transmitidos em sistemas de comunicação sem fio. Na especificação de LTE de 3GPP evolvente, por exemplo, foi proposto que 24 bits de paridade de CRC sejam gerados com base no bloco de transporte inteiro (TB) . Os 24 bits de paridade de CRC então são anexados ao TB, após o que o TB é segmentado em múltiplos blocos de código (CBs). Na proposta de LTE, os 24 bits de paridade de CRC também são calculados com base em cada bloco de código (CB) e os 24 bits de paridade de CRC então são anexados ao CB correspondente. Na proposta de LTE, o mesmo polinômio gerador é usado na geração dos bits de paridade de CRC com base no bloco de transporte e na geração dos bits de paridade de CRC com base nos blocos de código. A primeira codificação de CRC de transporte ajuda o dispositivo de recepção a detectar erros residuais. Foi sugerido que a codificação de CRC dos blocos de código pode ser usada pelo dispositivo de recepção para reduzir o número de processos de turbo decodificação, ou para redução do número de iterações de decodificação turbo, ou para redução do uso de memória de decodificador turbo. Os blocos de código então são codificados no canal, por exemplo, com
2/16 um código turbo, antes da transmissão.
Os vários aspectos, recursos e vantagens da exposição se tornarão mais plenamente evidentes para aqueles tendo um conhecimento comum na técnica, mediante uma consideração cuidadosa da Descrição Detalhada a seguir da mesma, com os desenhos associados descritos abaixo. Os desenhos podem ter sido simplificados por clareza e não são necessariamente desenhados em escala.
Breve Descrição dos Desenhos
A FIG. 1 ilustra um sistema de comunicação sem fio.
A FIG. 2 é um diagrama de blocos esquemático de um
dispositivo de comunicação sem fio que inclui um
transmissor.
A FIG. 3 é um diagrama de blocos esquemático de um
dispositivo de comunicação sem fio incluindo um receptor.
Descrição Detalhada
Na FIG. 1, o sistema de comunicação sem fio 100 inclui uma ou mais unidades de infra-estrutura de base fixa formando uma rede distribuída por uma região geográfica. Uma unidade de base também pode ser referida como um ponto de acesso, um terminal de acesso, um Nó B, um eNó B ou por uma outra terminologia usada na técnica. Uma ou mais unidades de base 101 e 102 servem a várias unidades remotas 103 e 110 em uma área de serviço, por exemplo, uma célula, ou em um setor de célula. As unidades remotas também podem ser referidas como unidades de assinante, estações móveis, usuários, terminais, estações de assinante, equipamento de usuário (UE), terminais, ou por uma outra terminologia usada na técnica.
Geralmente, as unidades de base 101 e 102 transmitem
3/16 sinais de comunicação de enlace descendente 104 e 105 para servirem a unidades remotas no domínio de tempo e/ou de freqüência. As unidades remotas 103 e 110 se comunicam com uma ou mais unidades de base 101 e 102 através de sinais de comunicação de enlace ascendente 106 e 113. Uma ou mais unidades de base podem compreender um ou mais transmissores e um ou mais receptores que servem às unidades remotas. As unidades remotas também podem compreender um ou mais transmissores e um ou mais receptores.
Em uma modalidade, o sistema de comunicação utiliza OFDMA ou uma arquitetura de FDMA baseada em portador único de próxima geração (SC) para transmissões de enlace ascendente, tal como FDMA entrelaçado (IFDMA), FDMA localizado (FDMA), OFDM de DFT dispersa (DFT-SOFDM) com IFDMA ou LFDMA. Em sistemas baseados em OFDM, os recursos de rádio incluem símbolos de OFDM, os quais podem ser divididos em intervalos, os quais são agrupamentos de subportadoras. Um protocolo baseado em OFDM de exemplo é o protocolo de LTE de 3GPP em desenvolvimento.
Uma detecção de erro é provida em unidades de dados de protocolo, por exemplo, blocos de transporte, através de uma checagem de redundância cíclica (CRC) . A FIG. 2 é um dispositivo de comunicação sem fio 200, ou uma porção do mesmo, configurada para dados de código de circuito de detecção de corrente para transmissão em um sistema de comunicação sem fio. Na FIG. 1, esses dados são transmitidos entre a estação base 101 e a unidade remota 103. Em implementações de LTE de 3GPP, o dado ou a unidade de dados de protocolo é um bloco de transporte. Uma codificação de CRC geralmente ocorre no transmissor na
4/16 unidade de base e na unidade remota. Na FIG. 2, o transmissor inclui uma primeira entidade de codificador de CRC 210 configurada para gerar um primeiro bloco de bits de paridade de CRC em um em um bloco de transporte 202.
O bloco de transporte inteiro é geralmente usado para o cálculo ou a geração dos bits de paridade de CRC. Denote os bits em um bloco de transporte entregue para a camada 1 por a0, ai, a2, a3, aA_i, e os bits de paridade por p0, Piz P2, P3z ---, Pl-i- A é o tamanho do bloco de transporte e L é o número de bits de paridade. Em uma implementação de LTE de 3GPP, o primeiro bloco inclui 24 bits de paridade de CRC, isto é L regulado para 24 bits, embora, mais geralmente, o bloco possa incluir alguns outros números de bits de paridade. Os bits de paridade são computados com base em um primeiro polinômio gerador de CRC 212. O primeiro bloco de bits de paridade de CRC geralmente está associado ao bloco de transporte. Na FIG. 2, o primeiro bloco de bits de paridade de CRC 204 é apensado ao bloco de transporte 202. Em outras modalidades, o primeiro bloco de bits de paridade de CRC é anexado a alguma outra porção do bloco de transporte.
Na FIG. 2, o dispositivo de comunicação sem fio 200 também inclui uma entidade de segmentação 214. O bloco de transporte com os primeiros bits de paridade de CRC anexados é entregue para a entidade de segmentação. A sequência de bit de entrada para a segmentação de bloco de código é denotada por b0, bi, b2, b3, ..., bB-i, onde B > 0. A entidade de segmentação segmenta o bloco de transporte 202 tendo o primeiro bloco associado de bits de paridade de CRC em uma pluralidade de blocos de código 206, 207, 208. Cada
5/16 um dos segundos blocos de bits de paridade de CRC é baseado em um segundo polinômio gerador 218. Em uma implementação de LTE de 3GPP, o segundo bloco de bits de paridade de CRC também inclui 24 bits de paridade de CRC. Cada um do segundo bloco de bits de paridade de CRC então é associado ao bloco de código correspondente no qual o segundo bloco de bits de paridade de CRC é baseado. Na FIG. 2, o segundo bloco de bits de paridade de CRC 230, 232 e 234 é apensado aos blocos de código correspondentes 206, 207 e 208. Este processo pode ser implementado serialmente para cada um dos blocos de código segmentados. Em algumas implementações, a segmentação é condicional. Por exemplo, se B for maior do que o tamanho de bloco de código máximo, por exemplo, Z = 6144, uma segmentação da seqüência de bit de entrada será realizada, e uma seqüência de CRC adicional de L = 24 bits será anexada a cada bloco de código, onde os bits de CRC são calculados com base em um segundo polinômio gerador de CRC. Se B for menor do que ou igual ao tamanho de bloco de código máximo, então, uma segmentação de bloco de código
214 será transparente, e nenhum segundo bloco de bits de
paridade de CRC será necessário.
Os inventores reconheceram que o uso dos mesmos
polinômios geradores para os primeiro e segundo
codificadores de CRC 210 e 216 na FIG. 2 leva a eventos de erro que permanecem não detectados em um ou ambos os níveis de checagem de CRC. Se o evento de erro permanecer não detectado em ambos os níveis de checagem de CRC, o receptor aceitará um bloco incorreto como um correto. Portanto, é preferível reduzir os eventos de erro que podem permanecer não detectados em ambos os níveis de checagem de CRC. Para
6/16 um código de CRC, um evento de erro que é igual a uma palavra de código não zero não pode ser detectado pelo codificador de CRC (também é notado que uma versão deslocada não cíclica de uma palavra de código ainda é uma palavra de código). Portanto, quando os mesmos polinômios geradores para os primeiro e segundo codificadores de CRC são escolhidos, um evento de erro indetectável na porção sistemática do bloco de código permanecerá não detectado em ambos os níveis de checagem de CRC e o receptor poderá aceitar um bloco incorreto.
Os inventores reconheceram ainda que a capacidade de detecção de erro da CRC de dois níveis pode ser melhorada pelo uso de polinômios geradores diferentes para uma codificação de CRC do bloco de transporte e dos blocos de código segmentados. Assim, em algumas modalidades, os primeiro e segundo polinômios geradores são diferentes. Em uma modalidade, por exemplo, os primeiro e segundo polinômios geradores têm pelo menos um fator diferente. Em uma outra modalidade, os primeiro e segundo polinômios geradores não compartilham fatores comuns. Em uma outra modalidade, os primeiro e segundo polinômios geradores têm conjuntos diferentes de coeficientes polinomiais. Em outras modalidades, os primeiro e segundo polinômios geradores são distinguidos por outras características. Mais geralmente, os primeiro e segundo polinômios geradores podem ser distinguidos por uma combinação destas e de outras características. Em uma modalidade, os primeiro e segundo polinômios geradores compartilham um fator de (D + 1) e/ou um grau comum. Em outras modalidades, contudo, os primeiro e segundo polinômios geradores são os mesmos, conforme
7/16 discutido adicionalmente abaixo.
Em uma implementação, os primeiro e segundo polinômios geradores de grau são selecionados a partir do grupo que compreende os polinômios geradores de CRC de grau 24 compartilhando no máximo um fator de (D + 1):
ÇfcRC24,a (D) = D24 + D23 + D6 + D5 + D + 1. Este polinômio gerador pode ser fatorado na forma a seguir: (D+l) (D23 + D5 + D ;
gCRC24,b (D) = D24 + D21 + D20 + D17 + D15 + D11 + D9 + D8 + D6 + D5 + D + 1. Este polinômio gerador pode ser fatorado na forma a seguir:
gCRC24,b (D) = (D+l) (D23 + D22 + D21 + D19 + D18 + D17 + D14 + D13 + D12 + D11 + D8 + D5 + 1) ;
gCRC24,c (D) = D24 + D23 + D18 + D17 + D14 + D11 + D10 + D7 + D6 + D5 + D4 + D3 + D + 1. Este polinômio gerador pode ser fatorado na forma a seguir: (D+l) (D23 + D17 + D13 + D12 + D11 + D9 + D8 + D7 + D5 + D3 + 1) ;
gcRC24,d (D) = D24 + D23 + D14 + D12 + D8 + 1. Este polinômio gerador pode ser fatorado na forma a seguir:
(D+l) (D3 + D2 + 1) (D10 + D8 + D7 + E >6 + D5 + D4 + D3 + 1)
(D10 + D9 + D 6 + D‘ 1 + 1);
gCRC24,e (D) = D24 + D21 + D20 + D16 + D15 + D14 + D13 + D12
+ D11 + D10 + D9 + D8 + D4 + D3 + 1;
gCRC24, f (D) = D24 + D22 + D20 + D19 + D18 + D16 + D14 + D13
+ D11 + D10 + D8 + D7 + D ,6 + D3 + D + 1. Este polinômio
gerador pode ! S' er fatorado na forma a seguir: (D- 1-1)2 (D11 +
D9 + D8 + D7 + : D6 + D3 + 1) (E i11 + D9 + D8 + D7 + D 5 + D3 + D2
+ D + 1) ;
gCRC24,g (D) = D24 + D22 + D21 + D20 + D19 + D17 + D16 + D8 + + D3 + D2 + D + 1. Este polinômio gerador pode
D7 + D5 + D4
8/16 ser fatorado na forma a seguir:
(D+l)2 (D22 1 + D19 + D18 + D15 + D13 + D11 + D9 + D7 + D6 +
D4 + D3 + 1) /
9cRC24,h (D) = D24 + D21 + D20 + D17 + D13 + D12 + D3 + 1.
Este polinômio gerador pode ser fatorado na forma a seguir:
(D+l)2 (D11 + D10 + D9 + D8 + D 7 + D6 + D 5 + D2 + 1) (D11 + D10
+ D9 + D7 + D6 + D5 + D4 + D3 + D ;
9cRC24,í (D) = D24 + D22 + D12 + D10 + D9 + D2 + 1. Este
polinômio gerador pode ser fatorado na forma a seguir:
(D+l)2 (D11 + D9 + 1) (D11 + D9 + D7 + D5 + D3 + D + 1 ) ; e
_, / 1“S \ T>22 ΤΛ^Ο . y.19 . τ—\17 y\16 . y\14 .r\10
9cRC24,j (D) = 0 + D + D +D + D + D + D+D + D7 + D6 + D5 + D4 + D2 + 1. Este polinômio gerador pode ser fatorado na forma a seguir: (D12 + D11 + D7 + D4 + D2+ D + 1) (D12 + D11 + D8 + D7 + D5 + D4 + D2 + D +1) .
Em uma outra implementação, os primeiro e segundo polinômios geradores de grau são selecionados a partir do grupo que compreende um dos polinômios geradores de CRC de grau 24 acima e o recíproco de um dos polinômios geradores de CRC de grau 24 acima. 0 polinômio recíproco g(D) de grau n-k é Dn'kg(D'1). Por exemplo, o recíproco de gCRC24,a (D) é 1 + D + D18 + D19 + D23 + D24 = (D + 1) (D23 + D18 + 1) . Em uma implementação mais particular, os primeiro e segundo polinômios geradores de grau são selecionados a partir do grupo de gCRc24,a (D) e do recíproco de gCRC24,a (D) .
Em uma outra implementação, os primeiro e segundo polinômios geradores são selecionados a partir do grupo de polinômios geradores que compreende: D24 + D23 + D6 + D5 + D
+ 1; D24 + D21 + D20 + D17 + D15 + D11 + D9 + D8 + D6 + D5 + D +
1; e D24 + D23 + D18 + D17 + D14 + D11 + D10 + D7 + D6 + D5 + D4
D3 + D + 1. Em uma outra implementação, pelo menos um dos
9/16 primeiro e segundo polinômios geradores é D24 + D23 + D6 + D5 + D + 1.
Um codificador de CRC de L bits pode ser implementado usando-se a aritmética polinomial conforme se segue. No
cálculo de CRC, denote os bits de entrada para a computação
de CRC por θ-0 / 3-1/ θ-2, a3, ..., aA-i, e os bits de paridade
por po, Plz P2, P3 , ·, pL-i. A é o tamanho da seqüência de
entrada e L é o número de bits de paridade. Os bits de
paridade são gerados por um polinômio gerador cíclico ou por um polinômio gerador de CRC (gCRc (D) ) com L bits de paridade de CRC. A codificação é realizada de uma forma sistemática, o que significa que em GF(2), o polinômio:
aoDA+L’1 + a^^’2 + ... + aA-xD1, + poD11'1 + piDL'2 + ... + Pl-2D +
Pl-i Este polinômio produz uir i resto igual a
0 quando
dividido por gCRC (D) . Os bits após a anexação de CRC são
denotados por b0, bi, b2, b3, . .., bB-i, onde B = A + L. A
relação entre ak e bk é:
bk = ak para k = 0, 1, 2, .. ., A-1
bk = P(L-Kk-A)) para k = A, A+l, A+2, ..., A+L-1
Em uma outra abordagem, a relação entre ak e bk pode
ser conforme se segue:
bk = ak para k = 0, 1, 2, .. ., A-1
bk = P(k-A) para k = A, A+l, A+2, ..., A+L-l.
Na FIG. 2, o dispositivo de comunicação sem fio 200
também inclui uma entidade de codificação de canal 222 configurada para a codificação de cada um dos blocos de código incluindo o segundo bloco associado de bits de paridade de CRC. A entidade de codificação de canal pode concretizar qualquer número de formas diferentes incluindo,
10/16 mas não limitado a um codificador turbo, ou um codificador de convolução dentre outros codificadores de canal. 0 transmissor também inclui uma entidade de concatenação 224 configurada para concatenar os blocos de código após uma codificação de canal. A saída da entidade de concatenação 224 pode realizar uma série de uma ou mais operações para a preparação dos blocos de código para transmissão, por exemplo, combinação de taxa, seleção de versão de redundância de HARQ, entrelaçamento de canal, embaralhamento de bit, mapeamento para recursos de canal físico, mapeamento de bit para símbolo, IFFT, difusão por DFT, etc.
A FIG. 3 é um dispositivo de comunicação sem fio 300, ou uma porção do mesmo, configurada para receber e decodificar dados codificados com um código de CRC. O dispositivo 300 recebe blocos de código 206, 207 e 208, cada um dos quais estando associado a um bloco correspondente de bits de paridade de CRC 23 0, 232 e 234, respectivamente. Estes blocos de código codificados com CRC correspondem aos blocos de código transmitidos pelo transmissor 200 da FIG. 2. O dispositivo 300 inclui uma entidade de remoção de CRC 310 configurada para desassociar o segundo bloco dos bits de paridade de CRC associados a cada um da pluralidade de blocos de código recebidos, desse modo deixando os blocos de código 206, 207 e 208. A remoção do segundo bloco de bit de paridade de CRC é com base em um segundo polinômio gerador de CRC 312. A função realizada pela entidade de remoção de CRC na FIG. 3 essencialmente reverte o processo realizado pela segunda entidade de codificador de CRC 216 na FIG. 2. Assim, o segundo
11/16 polinômio gerador de CRC 312 usado pela entidade de remoção de CRC 310 na FIG. 3 é o mesmo que o segundo polinômio gerador de CRC 218 usado pela segunda entidade de codificador de CRC 216 para a geração e a associação do segundo bloco de bits de paridade de CRC com os blocos de código na FIG. 2.
Na FIG. 3, o dispositivo 300 inclui uma entidade de concatenador 314 configurada para a formação de um bloco de transporte estimado 205 tendo um primeiro bloco de bits de paridade 204 associados a ele. A entidade de concatenador 314 concatena os blocos de código 208, 207 e 208 após o segundo bloco associado de bits de paridade de CRC ser removido pela entidade de remoção de CRC 310. A entidade de concatenador 314 da FIG. 3 essencialmente reverte o processo realizado pela entidade de segmentação 214 da FIG. 2. Assim, na FIG. 3, o primeiro bloco de bits de paridade de CRC 204 corresponde substancialmente ao primeiro bloco de bits de paridade de CRC 2 04 associado ao bloco de transporte 202 na FIG. 2.
Na FIG. 3, o dispositivo 300 inclui uma entidade de decodificador de CRC 316 configurada para a realização de uma checagem CRC do bloco de transporte estimado 202, com base em um primeiro polinômio gerador 318. Conforme citado, o primeiro polinômio gerador 318 na FIG. 3 corresponde ao primeiro polinômio gerador 212 na FIG. 2. A checagem CRC determina se o bloco de transporte estimado 205 recuperado pelo receptor corresponde ao bloco de transporte transmitido, por exemplo, o bloco de transporte 202 na FIG. 2. Mediante uma detecção de erro pela checagem CRC, o bloco de transporte estimado é tomado como não correspondendo ao
12/16 bloco de transporte transmitido, e uma retransmissão pode ser requisitada. Caso nenhum erro seja detectado, o bloco de transporte estimado é tomado como correspondendo ao bloco de transporte transmitido e entregue para camadas mais altas. Ê sabido geralmente que checagens CRC têm uma certa probabilidade de erro não detectado, o que é uma medida da performance do código de CRC.
Em algumas modalidades, o dispositivo 300 inclui uma segunda entidade de decodificador de CRC 320 configurada para realizar uma checagem CRC na pluralidade de blocos de código 206, 207 e 208 recebidos no receptor. A entidade de decodificador de CRC 320 realiza uma checagem nos blocos de código antes de os blocos de código serem concatenados para a formação do bloco de transporte estimado e, assim, antes da performance da checagem de CRC no bloco de transporte estimado 205. Em algumas modalidades, o primeiro bloco de bits de paridade de CRC associados ao bloco de transporte estimado 205 é com base em um primeiro polinômio gerador 318 que é diferente do segundo polinômio gerador 312 formando a base do segundo bloco de bits de paridade de CRC associados aos blocos de código. Em outras modalidades, contudo, os primeiro e segundo polinômios geradores são os mesmos, conforme discutido adicionalmente abaixo. Em algumas modalidades, a codificação de CRC dos blocos de código pode ser usada pelo dispositivo de recepção para redução do número de processos de decodificação turbo, ou para redução do número de iterações de decodificação turbo, ou para redução do uso de memória de decodificador turbo.
Em algumas modalidades, incluindo a segunda entidade de decodificador de CRC 320, a checagem CRC realizada no
13/16 bloco de transporte estimado 205 é condicional. Em uma implementação, a checagem CRC é realizada no bloco de transporte estimado 205 apenas se as checagens CRC realizadas na pluralidade de blocos de código 206, 207, 208 não detectarem quaisquer erros. Na FIG. 3, um controlador condicional 322 provê um sinal que controla se o decodificador de CRC 316 realiza uma checagem CRC no bloco de transporte estimado 205, com base em se erros foram detectados nos blocos de código 206, 207, 208. Em algumas implementações, os blocos de código são retransmitidos, caso erros sejam detectados nos blocos de código pela segunda entidade de decodificador de CRC 320. Em algumas implementações, o bloco de transporte é retransmitido, caso erros sejam detectados.
Em uma modalidade alternativa da FIG. 2, os primeiro e segundo polinômios geradores 212 e 218 usados para a geração dos primeiro e segundo blocos de bits de paridade de CRC compartilham pelo menos um fator. Em uma implementação, os primeiro e segundo polinômios geradores são os mesmos. Nesta modalidade alternativa, uma operação de entrelaçamento é realizada no bloco de transporte 202 após uma associação do segundo bloco de bits de paridade de CRC. Um entrelaçamento é realizado por uma entidade de entrelaçador 240. Em uma modalidade, o entrelaçamento é realizado antes de uma segmentação e, assim, a entidade de entrelaçador 240 está localizada entre a primeira entidade de codificação de CRC e a entidade de segmentação. Em uma modalidade alternativa, o entrelaçamento é realizado após uma segmentação, mas antes de uma codificação de CRC dos blocos de código. Nesta modalidade alternativa, a entidade
14/16 de entrelaçamento 240 está localizada entre a entidade de segmentação e a segunda entidade de codificador de CRC 216. O padrão de entrelaçamento pode ser definido de uma maneira tal que o entrelaçamento do bloco de transporte 202 após uma associação do primeiro bloco de bits de paridade de CRC 204 e a segmentação do bloco de transporte entrelaçado em múltiplos blocos de código seja equivalente à segmentação do bloco de transporte 202 em múltiplos blocos de código após a associação do primeiro bloco de bits de paridade de CRC e o entrelaçamento dos blocos de código 206, 207, 208 individualmente. Esta equivalência pode ser conceituai, onde o entrelaçamento é realizado antes de uma segmentação. Alternativamente, a equivalência pode ser física, onde o entrelaçador é realizado pela realização de uma pluralidade de sub-entrelaçamentos após uma segmentação. Em uma implementação, o entrelaçamento do bloco de transporte 202 é realizado no nível de bit. Em uma outra implementação, o entrelaçamento do bloco de transporte é realizado pela permutação de grupos, onde cada grupo contém uma pluralidade de bits.
Em algumas implementações, a permutação de entrelaçador na FIG. 2 pode rejeitar que o mesmo evento de erro indetectável seja mantido entre a checagem CRC de primeiro nível e a checagem CRC de segundo nível, assim levando a propriedades melhoradas de detecção de erro. Embora o entrelaçamento seja uma escolha, transformações adicionais além de uma reordenação (ou um entrelaçamento) que rejeitariam que o mesmo evento de erro indetectável fosse mantido entre a checagem CRC de primeiro nível e a checagem CRC de segundo nível também podem ser viáveis. O
15/16 entrelaçamento introduzido entre o bloco de transporte e os blocos de código pode entrelaçar um bit ou um byte (ou grupos de bits de outro tamanho) em um momento. Se o entrelaçamento for realizado no nível de bloco de transporte, um entrelaçador associado ao bloco de transporte após a associação do primeiro bloco de bits de paridade de CRC será necessário. Alternativamente, o entrelaçamento pode ser realizado no nível de bloco de código (isto é, um entrelaçamento em que os bits para segmentos diferentes não são misturados). Para o entrelaçamento de nível de bloco de código, um total de C sub-entrelaçadores pode ser necessário, onde C é o número de segmentos de mensagem. O iésimo sub-entrelaçador está associado ao iésimo bloco. Os entrelaçadores, no nível de bloco de transporte ou no nível de bloco de código podem ser de um formato simples, tal como uma reversão, isto é, uma leitura de bit do final para a frente, um deslocamento cíclico, uma reversão de bit, etc. É possível que um entrelaçamento possa requerer uma latência adicional ou um circuito no receptor, embora a quantidade exata possa ser reduzida pela escolha dos entrelaçadores adequadamente.
Na FIG. 3, em implementações em que os primeiro e segundo polinômios geradores transporte ou o bloco de dispositivo de transmissão, são os mesmos e o bloco de código é entrelaçado pelo o dispositivo de recepção inclui uma entidade de desentrelaçador 328. Se um entrelaçamento ocorrer no bloco de transporte no dispositivo de transmissão, a entidade de desentrelaçamento 328 estará localizada após a entidade de concatenação 314 no dispositivo receptor, conforme ilustrado na FIG. 3. Se
16/16 um entrelaçamento ocorrer nos blocos de código no dispositivo de transmissão, a entidade de desentrelaçamento estará localizada antes da entidade de concatenação no dispositivo receptor.
Se comparado com o uso do mesmo polinômio gerador no primeiro e no segundo codificador de CRC sem entrelaçamento, mais circuito e/ou memória são geralmente requeridos para a implementação usando-se polinômios geradores diferentes para os primeiro e segundo codificadores de CRC e também para a implementação de um entrelaçamento após a associação do primeiro bloco de bits de CRC ao bloco de transporte. Contudo, o custo associado à complexidade aumentada provavelmente é compensado pela performance melhorada da detecção de erro.
Embora a presente exposição e os melhores modos da mesma tenham sido descritos de uma maneira que estabelece a posse e permite àqueles de conhecimento comum fazer e usar a mesma, será entendido e apreciado que há equivalentes às modalidades de exemplo mostradas aqui, e que modificações e variações podem ser feitas aqui, sem que se desvie do escopo e do espírito da invenção, os quais devem ser limitados não pelas modalidades de exemplo, mas pelas reivindicações em anexo.

Claims (10)

  1. REIVINDICAÇÕES
    1. Dispositivo de comunicação sem fio, caracterizado pelo fato de compreender:
    um primeiro codificador de checagem de redundância
    5 cíclica (CRC) configurado para gerar um primeiro bloco de bits de paridade de CRC em um bloco de transporte, o primeiro bloco de bits de paridade de CRC com base em um primeiro polinômio gerador, o primeiro codificador de CRC anexando o primeiro bloco de bits de paridade de CRC ao 10 bloco de transporte;
    uma entidade de segmentação que tem uma entrada acoplada ao primeiro codificador de CRC, a entidade de segmentação configurada para segmentar o bloco de transporte em múltiplos blocos de código após anexar;
    15 um segundo codificador CRC configurado para gerar um segundo bloco de bits de paridade de CRC em cada bloco de código, cada um do segundo bloco de bits de paridade de CRC com base em um segundo polinômio gerador, o segundo codificador de CRC anexando um segundo bloco de bits de 20 paridade de CRC para cada bloco de código, o segundo bloco de bits de paridade de CRC anexado a cada bloco de código sendo o segundo bloco de bits de paridade de CRC gerado com base no bloco de código correspondente;
    o segundo polinômio gerador ser diferente do primeiro 25 polinômio gerador;
    um codificador de canal configurado para codificar cada um dos blocos de código incluindo o segundo bloco anexado de bits de paridade de CRC, meios para selecionar o primeiro e segundo polinômios
    Petição 870190021903, de 07/03/2019, pág. 7/18
  2. 2 / 5
    geradores a partir do grupo de polinômios geradores compreendendo: D24 + D23 + D6 + D5 + D + 1; D24 + D21 + D20 + D17 + D15 + D11 + D9 + D8 + D6 + D5 + D + 1; e D24 + D23 + D18 + D17 + D14 + D11 + D10 + D7 + D6 + D5 + D4 + D3 + D + 1. 2. Dispositivo, de acordo com a reivindicação 1, caracterizado pelo fato de que o primeiro e segundo
    polinômios geradores compartilharem um fator de (D + 1).
  3. 3. Dispositivo, de acordo com a reivindicação 1, caracterizado pelo fato de que o primeiro e segundo polinômios geradores terem conjuntos diferentes de coeficientes polinomiais.
  4. 4. Dispositivo, de acordo com a reivindicação 1, caracterizado pelo fato de que o primeiro polinômio gerador é D24 + D23 + D6 + D5 + D + 1.
  5. 5. Dispositivo, de acordo com a reivindicação 1, caracterizado pelo fato de que o segundo polinômio gerador é D24 + D23 + D6 + D5 + D + 1.
  6. 6. Método para uso em um transmissor de comunicação sem fio, o método caracterizado pelo fato de compreender:
    a geração, no transmissor, de um primeiro bloco de bits de paridade de checagem de redundância cíclica (CRC) em um bloco de transporte, o primeiro bloco de bits de paridade de CRC com base em um primeiro polinômio gerador;
    anexando o primeiro bloco de bits de paridade de CRC para o bloco de transporte;
    a segmentação do bloco de transporte em múltiplos blocos de código após anexar;
    Petição 870190021903, de 07/03/2019, pág. 8/18
    3 / 5 a geração, no transmissor, de um segundo bloco de bits de paridade de CRC em cada bloco de código, cada um do segundo bloco de bits de paridade de CRC com base em um segundo polinômio gerador, o segundo polinômio gerador sendo diferente do primeiro polinômio gerador;
    anexando um segundo bloco de bits de paridade de CRC a cada bloco de código, o segundo bloco de bits de paridade de CRC anexado a cada bloco de código sendo o segundo bloco de bits de paridade de CRC gerados com base no bloco de código correspondente;
    uma codificação, no transmissor, de canal de cada um dos blocos de código incluindo o segundo bloco anexado de bits de paridade de CRC, em que o primeiro e segundo polinômios geradores são selecionados a partir do grupo de polinômios geradores compreendendo:
    D24 + d23 + d6 + d5 + d + 1;
    D24 + d21 + d20 + d17 + d15 + d11 + d9 + d8 + d6 + d5 + d + 1; e
    D24 + D23 + D18 + D17 + D14 + D11 + D10 + D7 + D6 + D5 + D4 + D3 + D + 1 . 7. Método para uso em um receptor de comunicação sem fio, o método caracterizado pelo fato de compreender: remover, no receptor, um segundo bloco dos bits de
    paridade de checagem de redundância cíclica (CRC) anexado a cada um de uma pluralidade de blocos de código recebidos, o segundo bloco de bits de paridade de CRC sendo gerado com base em um segundo polinômio gerador e com base no bloco de código correspondente ao qual o segundo bloco de bits de paridade de CRC está anexado;
    Petição 870190021903, de 07/03/2019, pág. 9/18
    4 / 5 a formação, no receptor, de um bloco de transporte estimado que tem um primeiro bloco de bits de paridade de CRC anexado ao bloco de transporte estimado pela concatenação dos blocos de código após uma remoção do segundo bloco anexado de bits de paridade de CRC, onde o primeiro bloco de bits de paridade de CRC anexado ao bloco de transporte é com base em um primeiro polinômio gerador que é diferente do segundo polinômio gerador, e em que o primeiro e segundo polinômios geradores são selecionados a partir do grupo de polinômios geradores compreendendo:
    D24 + D23 + D6 + D5 + D + 1; D24 + D21 + D20 + D17 + D15 + D11 + D9 + D8 + D6 + D5 + D + 1; e D24 + D23 + D18 + D17 + D14 + D11 + D10 + D7 + D6 + D5 + D4 + D3
    + D + 1; e a realização, no receptor, uma checagem CRC no bloco de transporte estimado com base no primeiro polinômio gerador.
  7. 8. Método, de acordo com a reivindicação 7, caracterizado pelo fato de uma checagem CRC ser realizada na pluralidade de blocos de código, antes da realização da checagem CRC no bloco de transporte estimado.
  8. 9. Método, de acordo com a reivindicação 8, caracterizado pelo fato de a checagem CRC no bloco de transporte estimado ser realizada apenas se a checagem CRC na pluralidade de blocos de código não detectar quaisquer erros.
  9. 10. Método, de acordo com a reivindicação 6, caracterizado pelo fato de compreender adicionalmente:
    o entrelaçamento do bloco de transporte após anexar;
    Petição 870190021903, de 07/03/2019, pág. 10/18
    5 / 5 em que segmentar o bloco de transporte compreende a
    segmentação do bloco de transporte entrelaçado em múltiplos blocos de código; e a concatenação dos blocos de código após a codificação de canal. 11. Método, de acordo com a reivindicação 10, caracterizado pelo fato de o entrelaçamento do bloco de
    transporte ser realizado em um nível de bit.
  10. 12. Método, de acordo com a reivindicação 10, caracterizado pelo fato de o entrelaçamento do bloco de transporte ser realizado pela permutação de grupos, onde cada grupo contém uma pluralidade de bits.
    13. Método, de acordo com a reivindicação 10, caracterizado pelo fato de: o entrelaçamento do bloco de transporte após a anexação do primeiro bloco de bits de paridade de CRC e a
    segmentação do bloco de transporte entrelaçado em múltiplos blocos de código após a anexação do primeiro bloco de bits de paridade de CRC ser equivalente à segmentação do bloco de transporte em múltiplos blocos de código após anexação do primeiro bloco de bits de paridade de CRC e o entrelaçamento dos blocos de código individualmente.
BRPI0816848-2A 2007-09-14 2008-09-10 Código de checagem de redundância cíclica de camada múltipla em um sistema de comunicação sem fio BRPI0816848B1 (pt)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/855,637 US7853857B2 (en) 2007-09-14 2007-09-14 Multi-layer cyclic redundancy check code in wireless communication system
US11/855,637 2007-09-14
PCT/US2008/075775 WO2009036004A2 (en) 2007-09-14 2008-09-10 Multi-layer cyclic redundancy check code in wireless communication system

Publications (2)

Publication Number Publication Date
BRPI0816848A2 BRPI0816848A2 (pt) 2015-03-17
BRPI0816848B1 true BRPI0816848B1 (pt) 2019-05-28

Family

ID=40369704

Family Applications (1)

Application Number Title Priority Date Filing Date
BRPI0816848-2A BRPI0816848B1 (pt) 2007-09-14 2008-09-10 Código de checagem de redundância cíclica de camada múltipla em um sistema de comunicação sem fio

Country Status (13)

Country Link
US (4) US7853857B2 (pt)
EP (3) EP2528239A1 (pt)
JP (2) JP5320584B2 (pt)
KR (3) KR101490543B1 (pt)
CN (1) CN101803208B (pt)
BR (1) BRPI0816848B1 (pt)
CA (1) CA2698533C (pt)
ES (1) ES2735147T3 (pt)
MX (1) MX2010002845A (pt)
MY (1) MY152323A (pt)
RU (1) RU2481702C2 (pt)
WO (1) WO2009036004A2 (pt)
ZA (1) ZA201001670B (pt)

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100685637B1 (ko) * 2000-12-05 2007-02-22 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100685636B1 (ko) * 2000-12-21 2007-02-22 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
US8379738B2 (en) * 2007-03-16 2013-02-19 Samsung Electronics Co., Ltd. Methods and apparatus to improve performance and enable fast decoding of transmissions with multiple code blocks
US8386878B2 (en) * 2007-07-12 2013-02-26 Samsung Electronics Co., Ltd. Methods and apparatus to compute CRC for multiple code blocks
WO2009022874A1 (en) 2007-08-14 2009-02-19 Lg Electronics Inc. Method of transmitting data
JP5232420B2 (ja) * 2007-08-17 2013-07-10 株式会社エヌ・ティ・ティ・ドコモ データ送信方法、データ受信方法、移動端末及び無線通信システム
US8555148B2 (en) * 2007-09-18 2013-10-08 Samsung Electronics Co., Ltd. Methods and apparatus to generate multiple CRCs
WO2009053825A2 (en) * 2007-10-26 2009-04-30 Telefonaktiebolaget L M Ericsson (Publ) Method and apparatus for providing adaptive cyclic redundancy check computation
US8161360B1 (en) * 2007-10-31 2012-04-17 Link—A—Media Devices Corporation Integrated interleaved codes
US8234551B2 (en) * 2007-11-02 2012-07-31 Broadcom Corporation Single CRC polynomial for both turbo code block CRC and transport block CRC
US8656248B2 (en) * 2007-12-13 2014-02-18 Qualcomm Incorporated Hierarchical CRC scheme
WO2009096658A1 (en) * 2008-01-31 2009-08-06 Lg Electronics Inc. Method for determining transport block size and signal transmission method using the same
US8423870B1 (en) 2008-03-24 2013-04-16 Marvell International Ltd. Method and apparatus for determining the start of a data field in a data frame
US8892983B2 (en) * 2008-11-04 2014-11-18 Alcatel Lucent Method and apparatus for error detection in a communication system
KR20100095759A (ko) * 2009-02-23 2010-09-01 삼성전자주식회사 디지털 송수신 장치 및 방법
EP2413627A4 (en) * 2009-03-25 2015-01-21 Fujitsu Ltd RADIO COMMUNICATION SYSTEM, MOBILE STATION DEVICE, BASIC STATION APPARATUS AND RADIO COMMUNICATION METHOD IN THE RADIO COMMUNICATION SYSTEM
US8675693B2 (en) * 2009-04-27 2014-03-18 Qualcomm Incorporated Iterative decoding with configurable number of iterations
US8468432B2 (en) 2009-07-01 2013-06-18 Silicon Motion, Inc. Coder-decoder and method for encoding and decoding an error correction code
WO2011000176A1 (zh) * 2009-07-01 2011-01-06 慧帝科技(深圳)有限公司 错误修正码的编码及解码方法以及编码解码器
US8423861B2 (en) * 2009-11-19 2013-04-16 Lsi Corporation Subwords coding using different interleaving schemes
TWI395083B (zh) 2009-12-31 2013-05-01 Ind Tech Res Inst 低壓降穩壓器
US8484536B1 (en) 2010-03-26 2013-07-09 Google Inc. Techniques for data storage, access, and maintenance
US8627171B2 (en) * 2010-05-03 2014-01-07 Samsung Electronics Co., Ltd. Techniques for cyclic redundancy check encoding in communication system
US8719675B1 (en) 2010-06-16 2014-05-06 Google Inc. Orthogonal coding for data storage, access, and maintenance
US8621289B2 (en) 2010-07-14 2013-12-31 Lsi Corporation Local and global interleaving/de-interleaving on values in an information word
US8402324B2 (en) 2010-09-27 2013-03-19 Lsi Corporation Communications system employing local and global interleaving/de-interleaving
US8976876B2 (en) 2010-10-25 2015-03-10 Lsi Corporation Communications system supporting multiple sector sizes
JP2012099989A (ja) * 2010-11-01 2012-05-24 Fujitsu Ltd 無線通信装置および復号処理方法
US8782320B2 (en) * 2010-11-09 2014-07-15 Lsi Corporation Multi-stage interconnection networks having fixed mappings
US8588223B2 (en) 2010-11-09 2013-11-19 Lsi Corporation Multi-stage interconnection networks having smaller memory requirements
US8887022B2 (en) * 2011-03-04 2014-11-11 Infineon Technologies Austria Ag Reliable data transmission with reduced bit error rate
KR101224383B1 (ko) * 2011-04-18 2013-01-21 (주) 유파인스 디바이스들 사이에서의 보안 통신 방법
US8621317B1 (en) 2011-07-25 2013-12-31 Google Inc. Modified orthogonal coding techniques for storing data
US8615698B1 (en) 2011-09-28 2013-12-24 Google Inc. Skewed orthogonal coding techniques
US8856609B2 (en) * 2011-11-21 2014-10-07 Broadcom Corporation Accelerated cyclical redundancy check
US8856619B1 (en) 2012-03-09 2014-10-07 Google Inc. Storing data across groups of storage nodes
US20130262952A1 (en) * 2012-03-30 2013-10-03 Broadcom Corporation Memory architecture for turbo decoder
US8595586B2 (en) * 2012-04-25 2013-11-26 Facebook, Inc. Distributed system for fault-tolerant data storage
WO2014154271A1 (en) * 2013-03-27 2014-10-02 Irdeto B.V. Data processing
WO2014179588A2 (en) * 2013-05-03 2014-11-06 Ibiquity Digital Corporation Iterative forward error correction decoding for fm in-band on-channel radio broadcasting systems
US9160371B2 (en) * 2013-09-05 2015-10-13 Kabushiki Kaisha Toshiba Memory controller, storage device and memory control method
GB2519140B (en) * 2013-10-11 2021-03-10 Advanced Risc Mach Ltd Cumulative error detection in data transmission
JP6252196B2 (ja) * 2014-01-20 2017-12-27 大日本印刷株式会社 誤り検出コード付きデータの生成方法および誤り検出方法
US10230404B2 (en) 2014-12-23 2019-03-12 Texas Instruments Incorporated Forward error control coding
DE102015103809B3 (de) * 2015-03-16 2016-07-07 Intel IP Corporation Verfahren und Vorrichtung zum Schützen eines Datentransportblocks gegen Speicherfehler und Übertragungsfehler
US9893800B2 (en) * 2015-03-20 2018-02-13 Qualcomm Incorporated Method and apparatus for spectral efficient data transmission in satellite systems
KR101551831B1 (ko) 2015-06-16 2015-09-09 충남대학교산학협력단 순환 중복 검사 장치 및 방법
JP2018137491A (ja) * 2015-06-29 2018-08-30 シャープ株式会社 端末装置、基地局装置、通信方法、および、集積回路
US10348466B2 (en) * 2015-11-03 2019-07-09 Qualcomm Incorporated Transport block segmentation and signaling
MY195980A (en) * 2016-07-15 2023-02-27 Sharp Kk Transmission Apparatus, Reception Apparatus, Communication Method, and Integrated Circuit
KR102706981B1 (ko) 2016-08-23 2024-09-19 에스케이하이닉스 주식회사 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
CN108282246B (zh) * 2017-01-05 2023-09-01 华为技术有限公司 信息处理的方法、设备和通信系统
US10440703B2 (en) 2017-01-10 2019-10-08 Mediatek Inc. Physical downlink control channel design for 5G new radio
CN110651431A (zh) 2017-03-24 2020-01-03 瑞典爱立信有限公司 用于3gpp nr的crc码长度的自适应
US10601447B2 (en) * 2017-05-15 2020-03-24 Qualcomm Incorporated Field prioritization for polar codes
CN109274636B (zh) * 2017-07-18 2020-11-06 比亚迪股份有限公司 数据安全传输方法及其装置、系统、列车
CN113612577A (zh) * 2017-08-04 2021-11-05 上海朗帛通信技术有限公司 一种被用于无线通信的用户、基站中的方法和设备
US10420089B2 (en) 2017-08-10 2019-09-17 At&T Intellectual Property I, L.P. Adaptive two-stage downlink control channel structure for code block group based fifth generation (5G) or other next generation systems
MY205864A (en) * 2017-08-11 2024-11-18 Ericsson Telefon Ab L M Transport block size determination for equal size code blocks
JP2020533899A (ja) 2017-09-12 2020-11-19 テレフオンアクチーボラゲット エルエム エリクソン（パブル） ポーラコードのためのｃｒｃインターリービングパターン
WO2019095190A1 (en) * 2017-11-16 2019-05-23 Qualcomm Incorporated Reduced overhead error detection code design for decoding a codeword
US10419035B2 (en) * 2017-11-20 2019-09-17 International Business Machines Corporation Use of multiple cyclic redundancy codes for optimized fail isolation
US10530523B2 (en) 2017-11-20 2020-01-07 International Business Machines Corporation Dynamically adjustable cyclic redundancy code rates
US10541782B2 (en) 2017-11-20 2020-01-21 International Business Machines Corporation Use of a cyclic redundancy code multiple-input shift register to provide early warning and fail detection
US10530396B2 (en) * 2017-11-20 2020-01-07 International Business Machines Corporation Dynamically adjustable cyclic redundancy code types
CN110535554B (zh) * 2018-05-25 2020-11-06 大唐移动通信设备有限公司 一种数据块的编译码方法及装置
US10887048B2 (en) * 2018-09-27 2021-01-05 Apple Inc. Bluetooth transmission using low density parity check
US12021620B2 (en) 2022-09-14 2024-06-25 Qualcomm Incorporated Cyclic redundancy check design for common and private transport blocks in rate splitting transmissions
US12184304B2 (en) * 2022-12-14 2024-12-31 Volkswagen Group of America Investments, LLC System, method, and computer program product for end-to-end CRC overhead hiding
CN121462135A (zh) * 2024-08-02 2026-02-03 华为技术有限公司 通信方法及装置

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396507B1 (ko) * 1997-11-17 2003-12-24 삼성전자주식회사 멀티캐리어를사용하는통신시스템의순방향링크통신장치및그구현방법
KR100299148B1 (ko) * 1998-03-14 2001-09-26 윤종용 부호분할다중접속 통신시스템에서 서로 다른 프레임 길이를갖는메시지를 인터믹스하여 송수신하는 장치 및 방법
US6173431B1 (en) 1998-07-01 2001-01-09 Motorola, Inc. Method and apparatus for transmitting and receiving information packets using multi-layer error detection
US6490260B1 (en) * 1998-08-03 2002-12-03 Samsung Electronics, Co., Ltd. Transmitter with increased traffic throughput in digital mobile telecommunication system and method for operating the same
KR100377939B1 (ko) * 1998-09-01 2003-06-12 삼성전자주식회사 이동통신시스템에서서브프레임전송을위한프레임구성장치및방법
FR2792788B1 (fr) * 1999-04-21 2001-07-13 Mitsubishi Electric France PROCEDE D'EQUILIBRAGE DU RAPPORT Eb/I DANS UN SYSTEME cdma A MULTIPLEXAGE DE SERVICE ET SYSTEME DE TELECOMMUNICATION L'UTILISANT
JP2001027957A (ja) * 1999-07-15 2001-01-30 Fujitsu Ltd 誤訂正検出方法
JP2001223670A (ja) * 2000-02-09 2001-08-17 Nec Corp 拡散符号生成器及びそれを用いるｃｄｍａ通信装置並びにそれらに用いる拡散符号生成方法
JP3297668B2 (ja) * 2000-04-26 2002-07-02 松下電器産業株式会社 符号／復号化装置及び符号／復号化方法
CA2379986C (en) * 2000-05-24 2006-03-28 Samsung Electronics Co., Ltd. Data transmission apparatus and method for an harq data communication system
JP4515651B2 (ja) * 2001-03-05 2010-08-04 ルネサスエレクトロニクス株式会社 巡回冗長検査演算方法及び巡回冗長検査演算回路
US7318185B2 (en) * 2001-08-23 2008-01-08 Nortel Networks Limited Method and apparatus for scrambling based peak-to-average power ratio reduction without side information
KR100762632B1 (ko) * 2001-10-17 2007-10-01 삼성전자주식회사 부호 분할 다중 접속 통신 시스템에서 전송 채널 다중화/역다중화 장치 및 방법
US7372837B2 (en) * 2001-10-26 2008-05-13 Texas Instrument Incorporated Incremental redundancy using two stage rate matching for automatic repeat request to obtain high speed transmission
US6839007B2 (en) * 2001-11-01 2005-01-04 Qualcomm Incorporated Inner coding of higher priority data within a digital message
CN100354967C (zh) 2002-02-20 2007-12-12 索尼株式会社 用于记录介质的记录方法及装置、再现方法及装置、标识方法、以及数据传送方法及接收处理方法
JP2003243993A (ja) * 2002-02-20 2003-08-29 Sony Corp データ記録媒体、データ記録方法および装置、データ再生方法および装置、データ送信方法およびデータ受信方法
WO2003092213A1 (en) * 2002-04-24 2003-11-06 Samsung Electronics Co., Ltd. Apparatus and method for supporting automatic repeat request in a high-speed wireless packet data communication system
AU2003253760A1 (en) * 2002-06-26 2004-01-19 Zyray Wireless, Inc. Method and apparatus for space-time turbo-coded modulation
DE10238841B4 (de) * 2002-08-23 2010-01-28 Infineon Technologies Ag Parallelverarbeitung der Decodierung und der zyklischen Redundanzüberprüfung beim Empfang von Mobilfunksignalen
WO2004030262A1 (en) * 2002-09-24 2004-04-08 Telefonaktiebolaget Lm Ericsson (Publ) Interleaving for mobile communications
CN1508993A (zh) * 2002-12-17 2004-06-30 华为技术有限公司 一种wcdma系统中用于多用户接收的信道编码方法
CN1228974C (zh) * 2003-01-09 2005-11-23 北京泰美世纪科技有限公司 数字多媒体广播系统中的信号通讯的传送系统和方法
US6870821B2 (en) * 2003-01-30 2005-03-22 Nokia Corporation Flexible layer overlay for seamless handovers between full rate and half rate channels
US7392400B2 (en) * 2003-04-18 2008-06-24 Via Technologies, Inc. Microprocessor apparatus and method for optimizing block cipher cryptographic functions
KR101000388B1 (ko) * 2003-05-15 2010-12-13 엘지전자 주식회사 이동 통신 시스템 및 이 이동 통신 시스템에서 신호를처리하는 방법
WO2005067538A2 (en) * 2004-01-13 2005-07-28 Interdigital Technology Corporation Code division multiple access (cdma) method and apparatus for protecting and authenticating wirelessly transmitted digital information
US7293206B2 (en) * 2004-09-13 2007-11-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Test data pattern for testing a CRC algorithm
RU2265278C1 (ru) * 2004-10-01 2005-11-27 Денисенко Виктор Петрович Способ и устройство для передачи и приема сигналов с ограниченным спектром (варианты)
JP4379329B2 (ja) * 2004-12-22 2009-12-09 ソニー株式会社 Ｃｒｃ生成多項式の選択方法、ｃｒｃ符号化方法およびｃｒｃ符号化回路
US7363573B1 (en) * 2005-01-10 2008-04-22 Xilinx, Inc. Method and apparatus for a dedicated cyclic redundancy check block within a device
EP1873948B1 (en) * 2005-04-18 2013-01-23 Mitsubishi Denki Kabushiki Kaisha Sending station, receiving station, and radio communication method
CN1893342B (zh) * 2005-07-05 2010-06-09 上海原动力通信科技有限公司 多载波hsdpa的业务传输信道编码方法和编码装置
US7761776B1 (en) * 2005-11-03 2010-07-20 Xilinx, Inc. Method and apparatus for a modular, programmable cyclic redundancy check design
US7810014B2 (en) * 2005-11-07 2010-10-05 Samsung Electronics Co., Ltd. Apparatus and method for stopping iterative decoding in a mobile communication system
KR100678156B1 (ko) * 2005-12-12 2007-02-02 삼성전자주식회사 무선 패킷 데이터 송신기 및 수신기와 송신 및 수신방법
US8386878B2 (en) * 2007-07-12 2013-02-26 Samsung Electronics Co., Ltd. Methods and apparatus to compute CRC for multiple code blocks
EP2026470A1 (en) * 2007-08-17 2009-02-18 Panasonic Corporation Running cyclic redundancy check over coding segments

Also Published As

Publication number Publication date
US8205143B2 (en) 2012-06-19
WO2009036004A2 (en) 2009-03-19
MY152323A (en) 2014-09-15
KR20120068978A (ko) 2012-06-27
BRPI0816848A2 (pt) 2015-03-17
CN101803208A (zh) 2010-08-11
KR20120068977A (ko) 2012-06-27
JP2010539797A (ja) 2010-12-16
ES2735147T3 (es) 2019-12-16
ZA201001670B (en) 2012-10-31
RU2481702C2 (ru) 2013-05-10
CA2698533A1 (en) 2009-03-19
KR20100065192A (ko) 2010-06-15
US20120246548A1 (en) 2012-09-27
KR101490543B1 (ko) 2015-02-05
CA2698533C (en) 2014-06-17
EP2181505B1 (en) 2019-05-22
JP5320584B2 (ja) 2013-10-23
EP2528239A1 (en) 2012-11-28
CN101803208B (zh) 2013-12-25
WO2009036004A3 (en) 2009-05-22
US8074150B2 (en) 2011-12-06
KR101283724B1 (ko) 2013-07-08
US20090077447A1 (en) 2009-03-19
MX2010002845A (es) 2010-04-01
EP2528238A1 (en) 2012-11-28
JP2012195956A (ja) 2012-10-11
US8327237B2 (en) 2012-12-04
US20110066927A1 (en) 2011-03-17
KR101275962B1 (ko) 2013-06-17
US7853857B2 (en) 2010-12-14
RU2010114717A (ru) 2011-10-20
EP2181505A2 (en) 2010-05-05
JP5481759B2 (ja) 2014-04-23
US20120079359A1 (en) 2012-03-29

Similar Documents

Publication Publication Date Title
BRPI0816848B1 (pt) Código de checagem de redundância cíclica de camada múltipla em um sistema de comunicação sem fio
JP7026689B2 (ja) 情報処理方法、デバイス、および通信システム
US20200295876A1 (en) Method for encoding information bit sequence in communication network
US20110255631A1 (en) Methods and apparatus for fast synchronization using tail biting convolutional codes
US6717908B2 (en) Bit interleaving for orthogonal frequency division multiplexing in the transmission of digital signals
JP6871396B2 (ja) 情報を処理するための方法および装置、通信デバイス、ならびに通信システム
CN102084596B (zh) 无线通信系统中的多天线配置信令
CN111919406A (zh) 用于使用外码的harq重传的系统和方法
CN101667884A (zh) 信道编码方法及装置、信道译码方法及装置
WO2006073322A1 (en) 3-stripes gilbert low density parity-check codes
CN101483441A (zh) 通信系统中添加循环冗余校验的设备
KR101785609B1 (ko) 통신시스템에서 순환잉여검사 부호화를 위한 기술
US20080279297A1 (en) Method and Apparatus for Decoding Transmission Signals in a Wireless Communication System

Legal Events

Date Code Title Description
B25D Requested change of name of applicant approved

Owner name: MOTOROLA SOLUTIONS, INC (US)

B25A Requested transfer of rights approved

Owner name: MOTOROLA MOBILITY INC (US)

B25E Requested change of name of applicant rejected

Owner name: MOTOROLA MOBILITY INC (US)

Free format text: INDEFERIDO O PEDIDO DE ALTERACAO DE NOME CONTIDO NA PETICAO 20130041080 DE 15/05/2013, DEVIDO A AUSENCIA DE GUIA DE RECOLHIMENTO RELATIVA AO SERVICO.

B25G Requested change of headquarter approved

Owner name: MOTOROLA MOBILITY INC (US)

B25D Requested change of name of applicant approved

Owner name: MOTOROLA MOBILITY LLC (US)

B25A Requested transfer of rights approved

Owner name: GOOGLE TECHNOLOGY HOLDINGS LLC (US)

B06T Formal requirements before examination [chapter 6.20 patent gazette]
B06F Objections, documents and/or translations needed after an examination request according [chapter 6.6 patent gazette]
B09A Decision: intention to grant [chapter 9.1 patent gazette]
B16A Patent or certificate of addition of invention granted

Free format text: PRAZO DE VALIDADE: 10 (DEZ) ANOS CONTADOS A PARTIR DE 28/05/2019, OBSERVADAS AS CONDICOES LEGAIS. (CO) 10 (DEZ) ANOS CONTADOS A PARTIR DE 28/05/2019, OBSERVADAS AS CONDICOES LEGAIS