BRPI0819644A2

BRPI0819644A2 - aparelho e método de processamento de dados, e, aparelho e método de codificação

Info

Publication number: BRPI0819644A2
Application number: BRPI0819644-3A
Authority: BR
Inventors: Takashi Yokokawa; Makiko YAMAMOTO; Satoshi Okada; Ryoji IKEGAYA
Original assignee: Sony Corporation
Priority date: 2007-11-26
Filing date: 2008-11-25
Publication date: 2020-12-22
Also published as: TW200939639A; JPWO2009069580A1; EP2924882A1; BRPI0820163A2; EP2924882B1; EP2214318B3; KR20100096098A; NZ585418A; AU2008330716A1; KR101481854B1; US20100299572A1; EP2509270B1; PL2214318T6; EP2509270A3; ZA201003529B; PT2509270T; ES2881854T3; BRPI0820163B1; TWI377793B; ES2639994T3

Abstract

aparelho e método de processamento de dados, e, aparelho e método de codificação a presente invenção relaciona-se a um dispositivo de processamento de dados, um método de processamento de dados, um dispositivo de codificação e um método de codificação que podem ser configurados para melhorar a tolerância a um erro. o bit de código de bits mb em um código ldpc tendo um comprimento de código de 64.800 bits e uma taxa de codificação de 2/3 como prescrito no dvb-s.2 é recolocada e um bit de código depois da recolocação é um bit de símbolo com b símbolos. quando m é 8 e b é 2, e bits de códigos com 8x2 bits e (i+l)-ésimo bit a partir do mais significante bit de 8x2 bits de símbolos de sucessivos dois símbolos são expressos por bi e yi, respectivamente, a seguinte recolocação para cada alocação é realizada: b0 com y15, b1 com y7, b2 com y1, b3 com y5, b4 com y6, b5 com y13, b6 com y11, b7 com y9, b8 com y8, b9 com y14, b10 com y12, b11 com y3, b12 com y0, b13 com y10, b14 com y4, e b15 com y2. a presente invenção pode ser aplicada a um sistema de transmissão para transmitir o código ldpc, por exemplo

Description

- 1 : “APARELHO E MÉTODO DE PROCESSAMENTO DE DADOS, E, APARELHO E MÉTODO DE CODIFICAÇÃO” Campo Técnico Esta invenção relaciona-se a um aparelho de processamento de | 5 —dadoseum método de processamento de dados como também um aparelho de ' codificação e um método de codificação, e particularmente a um aparelho de processamento de dados e um método de processamento de dados como também um aparelho de codificação e um método de codificação que podem melhorar, por exemplo, a tolerância a erros.

Artede Fundamento : O código de LDPC (Verificação de Paridade de Baixa s Densidade) tem uma alta capacidade de correção de erros e, em recentes anos, começa a ser adotado amplamente em sistemas de transmissão incluindo sistemas de radiodifusão digital de satélite tal como, por exemplo, o sistema deDVB (Radiodifusão de Vídeo Digital)-S.2 usado na Europa (se refira a, por exemplo, Documento Não Patente 1). Ademais, é investigado adotar o código de LDPC também em radiodifusão digital terrestre da próxima geração.

Está sendo achado por pesquisa recente que um desempenho próximo ao limite de Shannon é provido pelo código de LDPC quando o — comprimento de código é aumentado semelhantemente a um turbo código e assim sucessivamente.

Ademais, desde que o código de LDPC tem uma propriedade que a distância mínima aumenta em proporção ao comprimento de código, tem uma característica que tem uma característica de probabilidade de erro de bloco superior.

Também é vantajoso que um denominado — fenômeno de fundo de erro que é observado em uma característica de decodificação do turbo código e assim sucessivamente pouco ocorre.

No seguinte, um tal código de LDPC como descrito acima é descrito particularmente.

É para ser notado que o código de LDPC é um código linear, e embora não seja necessariamente um código bidimensional, a

- 2 . descrição seguinte é dada abaixo sob a suposição que é um código bidimensional.

O código de LDPC tem a característica mais significante visto que uma matriz de verificação de paridade que define o código de LDPC é i 5 uma matriz escassa.

Aqui, a matriz escassa é uma matriz na qual o número : desses elementos cujo valor é" 1" é muito pequeno (matriz na qual quase todos elementos são 0). Figura 1 mostra um exemplo de uma matriz de verificação de paridade H de um código de LDPC.

Na matriz de verificação de paridade H da Figura 1, o peso de B cada coluna (peso de coluna) (número de "1") (peso) é "3" e o peso de cada - linha (peso de linha) é "6". Ao codificar por códigos de LDPC (codificação de LDPC), por exemplo, uma matriz de gerador G é produzida baseada em uma matriz de verificação de paridade H e esta matriz de gerador G é multiplicada por bits de informação bidimensionais para produzir uma palavra-código (código de LDPC). Em particular, um aparelho de codificação que executa codificação de LDPC primeiro calcula uma matriz de gerador G que satisfaz uma expressão GH' = O junto com uma matriz transposta H" de uma matriz de verificação de paridade H.

Aqui, se a matriz de gerador G for uma matriz K N, então o aparelho de codificação multiplica a matriz de gerador G por uma carreira de bits (vetor u) de K bits de informação para produzir uma palavra-código c (= uG) de N bits.

A palavra-código (código de LDPC) — produzida pelo aparelho de codificação é recebida pelo lado de recepção por um caminho de comunicação predeterminado.

Decodificação do código de LDPC pode ser executado usando um algoritmo proposto como decodificação probabilística (Decodificação Probabilística) pelo Gallager, isso é, um algoritmo de passagem de mensagem

: 3 . através de propagação em um denominado gráfico de Tanner incluindo um nó de variável (também chamado nó de mensagem) e um nó de verificação.

Na descrição seguinte, cada um do nó de variável e do nó de verificação é referido apropriadamente simplesmente como nó. i 5 Figura 2 ilustra um procedimento de decodificação de um : código de LDPC.

É para ser notado que, na descrição seguinte, um valor de número real onde a probabilidade "O" no valor do n-ésimo bit de código de um código de LDPC (uma palavra-código) recebido pelo lado de recepção é representada em uma relação de probabilidade logarítmica é referida i apropriadamente como valor de recepção uni.

Ademais, uma mensagem - produzida de um nó de verificação é representada por u; e uma mensagem produzida de um nó de variável é representada por v;. Primeiro, na decodificação de um código de LDPC, como visto na Figura 2, um código de LDPC é recebido e uma mensagem (mensagem de nó de verificação) u; é iniciada a "0" e além disso uma variável k que assume um inteiro como contador de processos repetidos é iniciada a "O" na etapa S11, onde depois o processo avança à etapa S12. Na etapa S12, operação matemática representada por uma expressão (1) (operação matemática de nó de variável) é executada baseada no valor de recepção uo; obtido pela recepção do código de LDPC para determinar uma mensagem (mensagem de nó de variável) v;. Ademais, operação matemática representada por uma expressão (2) (operação matemática de nó de verificação) é executada baseada na mensagem v; para determinar a mensagem u;. Expressão 1 do visuoa+ Du (DD j=l Expressão 2

: 4 : tann() = Ten(>) SN) 2) ig Aqui, d, e df na expressão (1) e na expressão (2) são parâmetros que podem ser selecionados arbitrariamente e representam o ' número de "ls" em uma direção vertical (coluna) e uma direção horizontal . (linha) da matriz de verificação de paridade H. Por exemplo, no caso de um código(3,6), d=3ed,=6.

É para ser notado que, na operação matemática de nó de variável da expressão (1) e na operação matemática de nó de verificação da expressão (2), a gama da operação matemática é 1 a d,-1 ou 1 a d.-1 porque - uma massagem introduzida de uma borda (linha interconectando um nó de —variáveleum nó de verificação) de qual uma mensagem é para ser produzida não é feita um objeto da operação matemática. Enquanto isso, a operação matemática de nó de verificação da expressão (2) é executada produzindo com antecedência uma tabela de uma função R(v1, v2) representada por uma expressão (3) definida por uma saída com respeito a duas entradas v, e v, e usandoa tabela sucessivamente (recursivamente) como representado por uma expressão (4).

Expressão 3 x =2tanh” (tanh(v, /2) tanh(v, /2))= R(v,,v,) ... 6) Expressão 4 u, = RV, R(v3, RV, RV4,-25Y4,1)))) (O) Na etapa S12, a variável k é incrementada por "1" ademais, e o processamento avança à etapa S13. Na etapa S13, é decidido se ou não a variável k é mais alta do que um número de vezes de decodificação repetida predeterminada C. Se for decidido na etapa S13 que a variável k não é mais alta que C, então o processamento retorna à etapa S12, e processamento semelhante é repetido depois disso. : Por outro lado, se for decidido na etapa S13 que a variável k é

. 5 . mais alta que C, então o processamento avança à etapa S14, à qual uma mensagem v; como um resultado de decodificação a ser finalmente produzido executando operação matemática representada por uma expressão (5) é determinada e produzida, por esse meio terminando o processo de | 5 — decodificação do código de LDPC. ' Expressão 5 Vi=Uoi+ $u (5) jel Aqui, a operação matemática da expressão (5) é executada, : diferente da operação matemática de nó de variável da expressão (1), usando mensagens u; de todas as bordas conectando ao nó de variável.

' Figura 3 ilustra um exemplo da matriz de verificação de paridade H de um código de LDPC (3, 6) (taxa de codificação: 1/2, comprimento de código: 12).

Na matriz de verificação de paridade H da Figura 3, o peso de umacolunaé3 eo peso de uma linha é semelhantemente 6 como na Figura 1. Figura 4 mostra um gráfico de Tanner da matriz de verificação de paridade H da Figura 3. Aqui, na Figura 4, um nó de verificação é representado por "+", e um nó de variável é representado por "=". Um nó de verificação e um nó de variável correspondem a uma linha e uma coluna da matriz de verificação de paridade H, respectivamente. Uma conexão entre um nó de verificação e um nó de variável é uma borda e corresponde a "1" de um elemento da matriz de verificação de paridade. Em particular, onde o elemento na j-ésima linha da i-ésima —colunada matriz de verificação de paridade é 1, o i-ésimo nó de variável (nó de "=") de acima e o j-ésimo nó de verificação (nó de "+") de acima estão conectados por uma borda. A borda representa que um bit de código correspondendo ao nó de variável tem uma condição de constrangimento

: 6 e correspondendo ao nó de verificação.

No algoritmo de produto de soma (Algoritmo de Produto de Soma), que é um método de decodificação para códigos de LDPC, operação matemática de nó de variável e cooperação matemática nó de verificação são i 5 — executadas repetitivamente. ' Figura 5 ilustra a operação matemática de nó de variável executada com respeito a um nó de variável.

Com respeito ao nó de variável, uma mensagem wv; correspondendo a uma borda a ser calculada é determinada através de — operação matemática de nó de variável da expressão (1) que usa mensagens u, Ú e u, das bordas restantes conectando ao nó de variável e o valor de recepção - Uoi. Também uma mensagem correspondendo a qualquer outra borda é determinada semelhantemente.

Figura 6 ilustra a operação matemática de nó de verificação 15" executadaa um nó de verificação.

Aqui, a operação matemática de nó de verificação da expressão (2) pode ser executada reescrevendo a expressão (2) em uma expressão (6) usando a relação de uma expressão a b=expíln(jal) + In(lbl)) sign(a) sign(b). É para ser notado que sign(x) é 1 onde x >0,masé-l ondex<O.

Expressão 6 u=2 a (5) i=] =2tanh” |esfEfa()))- n sefn(5))| i=]l i=] “ del pl dl = 2tanh (É en(5)))) TIsignw) ... (6) i=] i=] Ademais, se, onde x > 0, uma função (x) é definida como

- 7 . uma expressão (x) = In(teh(x/2)), então desde que uma expressão q (x) = 2tgh'(e”) é satisfeita, a expressão (6) pode ser transformada em uma expressão (7). Expressão 7 ' de1 de1 a st) sign) O) . i=l i=] No nó de verificação, a operação matemática de nó de verificação da expressão (2) é executada conforme a expressão (7). Em particular, no nó de verificação, a mensagem u; : correspondendo à borda a ser calculada é determinada através de operação “matemática de nó de verificação da expressão (7) usando mensagens v1, v2, " V3, Va E Vs das bordas restantes conectando ao nó de verificação.

Também uma mensagem correspondendo a qualquer outra borda é determinada de uma maneira semelhante.

É para ser notado que a função (x) da expressão (7) pode ser representada também como (x) = In((e+1)/(e-1)), e onde x > 0, 9p(xX) = q 'x). Quando as funções q) e q (x) estão incorporadas em hardware, enquanto eles são às vezes incorporadas usando uma LUT (Tabela de Consulta), tais LUTs se tornam a mesma LUT.

Documento Não Patente 1: DVB-S.2: ETSI EN 302 307 V1.1.2(2006-06) Exposição da Invenção Problema Técnico O código de LDPC é adotado em DVB-S.2, que é um padrão para radiodifusão digital de satélite e DVB-T.2, que é um padrão para — radiodifusão digital terrestre da próxima geração.

Ademais, é planejado adotar o código de LDPC em DVB-C.2, que é um padrão para radiodifusão digital de CATV (Televisão a Cabo) da próxima geração.

Em radiodifusão digital conforme um padrão para DVB tal

, 8 . como DVB-S.2, um código de LDPC é convertido (simbolizado) em símbolos de modulação ortogonal (modulação digital) tal como QPSK (Chaveamento de Deslocamento de Fase em Quadratura), e os símbolos são mapeados a pontos de sinal e transmitidos.

Em simbolização de um código de LDPC, substituição de bits . de código do código de LDPC é executada em uma unidade de dois ou mais bits, e bits de código depois de tal substituição são determinados como bits de um símbolo. : Enquanto vários métodos foram propostos como um método para substituição de bits de código para simbolização de um código de LDPC, proposta de um método que ademais melhora a tolerância a vários erros em - comparação com métodos propostos já é exigida. : Ademais, também com respeito ao próprio código de LDPC, proposta de um código de LDPC que melhora a tolerância a erros em comparação com os códigos de LDPC prescritos em padrões de DVB tal como o padrão de DVB-S.2 é exigida.

A presente invenção foi feita levando em consideração uma tal situação como descrita acima e torna possível melhorar a tolerância a erros.

Solução Técnica Um aparelho de processamento de dados ou um método de processamento de dados de um primeiro aspecto da presente invenção é um aparelho de processamento de dados ou um método de processamento de dados, em que, onde bits de código de um código de LDPC (Verificação de Paridade de Baixa Densidade) tendo um comprimento de código de N bits são escritos em uma direção de coluna de meio de armazenamento para armazenar os bits de código na direção de linha e a direção de coluna e m bits dos bits de código do código de LDPC lidos na direção de linha são fixados como um símbolo, e além disso um inteiro positivo predeterminado é representado por b, o meio de armazenamento armazena mb bits na direção de linha e armazena N/(mb) bits na direção de coluna, os bits de código do código de LDPC sendo escritos na direção de coluna do meio de armazenamento e lidos na direção de linha, o aparelho de processamento de dados incluindo meio de substituição para ou uma etapa de substituição de — substituir, onde os mb bits de código lidos na direção de linha do meio de armazenamento fixados como b símbolos, os mb bits de código tal que os bits de código depois da substituição formem os bits de símbolo representativos dos símbolos, o código de LDPC sendo um código de LDPC que é prescrito no padrão de DVB-S.2 ou DVB-T.2 e que tem um comprimento de código N de 64.800 e tem uma taxa de codificação de 2/3, os m bits sendo 8 bits i enquanto o inteiro b é 2, os 8 bits do código de LDPC sendo mapeados como - um símbolo aos de 256 pontos de sinal prescritos em 256QAM, o meio de armazenamento tendo 16 colunas para armazenar 8 2 bitsna direção de linha e armazenar 64.800/(8 2) bits na direção de coluna, o meio de substituição executando, onde o i+1-ésimo bit do bit mais significante dos 8 2 bits de código lidos na direção de linha do meio de armazenamento é representado como bit b; e o i+1-ésimo bit do bit mais significante dos 8 2 bits de símbolo de dois símbolos sucessivos é representado como bit y;, substituição para alocar o bit bo ao bit y15, o bit b, ao bit y7, o bit b, ao bit yi, o —Dbitb;aobitys,o bit ba ao bit ys, o bit bs ao bit y13, o bit bs ao bit y11, o bit b, ao bit ya, o bit bg ao bit yg, o bit ba ao bit y14, o bit bo ao bit y12, o bit bi, ao bit 33, O bit b2 ao bit yo, o bit b13 ao bit y19, o bit bj, ao bit ya, e o bit bis ao bit y,. Em um tal primeiro aspecto como descrito acima, o código de LDPC é um código de LDPC que é prescrito no padrão de DVB-S.2 ou DVB- T2equetemum comprimento de código N de 64.800 e tem uma taxa de codificação de 2/3, e os m bits são 8 bits enquanto o inteiro b é 2. Os 8 bits do código de LDPC são mapeados como um símbolo aos de 256 pontos de sinal prescritos em 256QAM.

O meio de armazenamento tem 16 colunas para armazenar 8 2 bits na direção de linha e armazena 64.800/(8 2) bits na direção de coluna. Neste exemplo, onde o it+l-ésimo bit do bit mais significante dos 8 2 bits de código lidos na direção de linha do meio de armazenamento é representado como bit b; e o i+l1-ésimo bit do bit mais significante dos 8 2 bits de símbolo de dois símbolos sucessivos é — representado como bit y;, substituição para alocar o bit bo ao bit y15, o bit by ao bit y7, o bit b, ao bit y1, o bit bz ao bit ys, o bit b, ao bit y6, o bit bs ao bit y13, o bit bs ao bit y11, o bit b; ao bit yo, o bit bg ao bit yg, o bit ba ao bit y14, o bit bio ao bit y12, o bit bi, ao bit y3, o bit bi, ao bit yo, o bit b13 ao bit y1o, o bit bj, ao bit ya, e o bit bs ao bit y7, é executada.

Um aparelho de codificação ou um método de codificação de um segundo aspecto da presente invenção é um aparelho de codificação ou - um método de codificação, incluindo meio de codificação para ou uma etapa de codificação de executar codificação por um código de LDPC que tem um comprimento de código de 64.800 bits e uma taxa de codificação de 2/3, uma matriz de verificação de paridade do código de LDPC sendo configurada tal que elementos do valor 1 de uma matriz de informação, que corresponde ao comprimento de código da matriz de verificação de paridade e um comprimento de informação correspondendo à taxa de codificação, decidida por uma tabela de valor inicial de matriz de verificação de paridade representativa das posições dos elementos do valor 1 da matriz de informação são arranjados em um período de todas as 360 colunas na direção de coluna, a tabela de valor inicial de matriz de verificação de paridade sendo formada de: 317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039 1958 2007 3294 4394 12762 14505 14593 14692 16522 17737 19245 21272 21379 127 860 5001 5633 8644 9282 12690 14644 17553 19511 19681 20954 21002 2514 2822 5781 6297 8063 9469 9551 11407 11837 12985 15710 20236 20393

- 2120 2648 3155 3852 6888 12258 14821 15359 16378 16437 17791 20614 21025 1085 2434 5816 7151 8050 9422 10884 12728 15353 17733 18140 18729 20920 856 1690 12787 6532 7357 9151 4210 16615 18152 11494 14036 17470 247410291 10323 1778 6973 10739 4347 9570 18748 2189 11942 20666 3868 7526 17706 878014796 18268 160 16232 17399 1285 2003 18922 4658 17331 20361 2765 4862 5875

- 10448 20418 21478 3848 12029 15228 708 5652 13146 59987534 16117 2098 13201 18317 9186 14548 17776 5246 10398 18597 3083 4944 21021 1372618495 19921 6736 10811 17545 10084 12411 14432 1064 13555 17033 679 9878 13547 3422991020194 3640 3701 10046 5862 10134 11498 5923 9580 15060 1073 3012 16427

TI2T7U 12723 5551381615376 10574 11268 17932 15442 17266 20482 390 3371 8781 10512 12216 17180 430914068 15783 3971 11673 20009 - 9259 14270 17199 2947 5852 20101 3965 9722 15363 14295689 16771 6101 6849 12781 3676 9347 18761 350 11659 18342 5961 14803 16123 - 21139163 13443 2155 9808 12885 2861 7988 11031 7309 9220 20745 6834 8742 11977 213312908 14704 10170 13809 18153 13464 14787 14975 799 1107 3789 3571 8176 10165

- 2792 3513 17031 14846 20893 21563 17220 20436 21337

15. 2754107 10497 3536 7520 10027 14089 14943 19455 1965 3931 21104 2439 11565 17932 1541527921414 10017 11269 16546 7169 10161 16928 10284 16791 20655 36 3175 8475 — 2605 16269 19290 8947 9178 15420 5687 9156 12408 8096 9738 14711 4935 8093 19266

13115 17259 17332. Em um tal segundo aspecto como descrito acima, codificação por um código de LDPC cujo comprimento de código é 64.800 bits e cuja taxade codificação é 2/3 é executada.

A matriz de verificação de paridade do Í código de LDPC é configurada tal que elementos do valor 1 de uma matriz de - informação, que corresponde ao comprimento de código da matriz de verificação de paridade e um comprimento de informação correspondendo à taxa de codificação, decidida por uma tabela de valor inicial de matriz de verificação de paridade representativa das posições dos elementos do valor 1 da matriz de informação são arranjados em um período de todas as 360 colunas na direção de coluna.

A tabela de valor inicial de matriz de verificação de paridade sendo formada de: 317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039 19582007 32944394 12762 14505 14593 14692 16522 17737 19245 21272 21379 127 860 5001 5633 8644 9282 12690 14644 17553 19511 19681 20954 21002 2514 2822 5781 6297 8063 9469 9551 11407 11837 12985 15710 20236 20393 1565 3106 4659 4926 6495 6872 7343 8720 15785 16434 16727 19884 21325 706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335

- 856 1690 12787 6532 7357 9151 4210 16615 18152 1149414036 17470 2474 10291 10323 1778 6973 10739 4347 9570 18748 2189 11942 20666 38687526 17706 8780 14796 18268 160 16232 17399 1285 2003 18922 4658 17331 20361 276548625875 4565 5521 8759 3484 7305 15829 5024 17730 17879 7031 12346 15024

—5941736518322 5983 8597 9627 10837 15102 20876 10448 20418 21478 3848 12029 15228 7085652 13146 5998 7534 16117 - 2098 13201 18317 9186 14548 17776 5246 10398 18597

15. 3083 49442102] 13726 18495 19921 6736 10811 17545 10084 12411 14432 1064 13555 17033 6799878 13547 3422 9910 20194 3640 3701 10046 5862 10134 11498 5923 9580 15060 10733012 16427 5527 20113 20883 7058 12924 15151 9764 12230 17375 TI2TIU 12723 i 1429 5689 16771 . 6101 6849 12781 3676 9347 18761 350 11659 18342 5961 1480316123 2113 9163 13443 2155 9808 12885 2861 7988 11031 7309 9220 20745 6834874211977 2133 12908 14704 10170 13809 18153 13464 14787 14975 799 1107 3789 35718176 10165 5433 13446 15481 3351 6767 12840 8950 8974 11650 1430 4250 21332

— 8031 1842019733 3747 4634 17087 4453 6297 16262 2792 3513 17031 - 14846 20893 21563 172202043621337 i 275 4107 10497 - 3536 7520 10027 14089 14943 19455 1965 3931 21104 243911565 17932 154 15279 21414 10017 11269 16546 7169 10161 16928 10284 16791 20655 3631758475 2605 16269 19290 8947 9178 15420 5687 9156 12408 8096 9738 14711 — 4935 809319266 2667 10062 15972 6389 11318 14417 8800 18137 18434 5824 5927 15314

13115 17259 17332. Um aparelho de processamento de dados ou um método de — processamento de dados de um terceiro aspecto da presente invenção é um aparelho de processamento de dados ou um método de processamento de dados, em que, onde bits de código de um código de LDPC (Verificação de Paridade de Baixa Densidade) tendo um comprimento de código de N bits é escrito em uma direção de coluna de meio de armazenamento para armazenar os bitsde código na direção de linha e na direção de coluna e m bits dos bits : de código do código de LDPC lido na direção de linha são fixados como um - símbolo, e além disso um inteiro positivo predeterminado é representado por b, o meio de armazenamento armazena mb bits na direção de linha e armazena N/(mb) bits na direção de coluna, os bits de código do código de 15º LDPC sendo escritos na direção de coluna do meio de armazenamento e lidos na direção de linha, o aparelho de processamento de dados ou o método de processamento incluindo meio de substituição para ou uma etapa de substituição de substituir, onde os mb bits de código lidos na direção de linha do meio de armazenamento fixados como b símbolos, os mb bits de código tal que os bits de código depois da substituição formem os bits de símbolo representativos dos símbolos, o código de LDPC sendo um código de LDPC que tem um comprimento de código N de 64.800 e tem uma taxa de codificação de 2/3, os m bits sendo 8 bits enquanto o inteiro b é 2, os 8 bits de código sendo mapeados como um símbolo aos de 256 pontos de sinal prescritos em 256QAM, o meio de armazenamento tendo 16 colunas para armazenar 8 2 bits na direção de linha e armazenar 64.800/(8 2) bits na direção de coluna, na etapa de substituição, onde o i+1-ésimo bit do bit mais significante dos 8 2 bits de código lidos na direção de linha do meio de armazenamento é representado como bit b; e o i+l-ésimo bit do bit mais significante dos 8 2 bits de símbolo de dois símbolos sucessivos é representado como bit y;, substituição para alocar o bit bo ao bit y,, o bit b, ao bit y,, o bit b, ao bit yo, o bit b; ao bit yo, o bit ba ao bit ya, o bit bs ao bit ys, o bit bs ao bit y13, o bit b; ao bit y3, o bit bg ao bit y14, o bit ba ao bit y19, o bit bao —aobityis,obitb, ao bit ys, o bit bi ao bit yg, o bit b3 ao bit y12, o bit by, ao bit yn1, o bit bis ao bit y1, sendo executado, uma matriz de verificação de paridade do código de LDPC sendo configurada tal que elementos do valor 1 de uma matriz de informação, que corresponde ao comprimento de código N da matriz de verificação de paridade e um comprimento de informação — correspondendo à taxa de codificação, decidida por uma tabela de valor inicial ] de matriz de verificação de paridade representativa das posições dos - elementos do valor 1 da matriz de informação para todas as 360 colunas são arranjados em um período de todas as 360 colunas na direção de coluna, a tabela de valor inicial de matriz de verificação de paridade sendo formada de: 15º 3172255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039 1958 2007 3294 4394 12762 14505 14593 14692 16522 17737 19245 21272 21379 127 860 5001 5633 8644 9282 12690 14644 17553 19511 19681 20954 21002 251428225781 62978063 9469 9551 11407 11837 12985 15710 20236 20393 1565 3106 4659 4926 6495 6872 7343 8720 15785 16434 16727 19884 21325 706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335 4257 10449 12406 14561 16049 16522 17214 18029 18033 18802 19062 19526 20748 412 433 558 2614 2978 4157 6584 9320 11683 11819 13024 14486 16860

- 11494 14036 17470

2474 10291 10323 1778 6973 10739

43479570 18748 2189 11942 20666 3868 7526 17706 8780 14796 18268 160 16232 17399

12852003 18922 4658 17331 20361 2765 4862 5875 4565 5521 8759 3484 7305 15829

50241773017879 7031 12346 15024 179 6365 11352 2490 3143 5098 2643 3101 21259

' 5246 10398 18597 - 3083 4944 21021 13726 18495 19921 6736 10811 17545 1008412411 14432 1064 13555 17033 679 9878 13547 3422 9910 20194 3640 3701 10046 586210134 11498 5923 9580 15060 1073 3012 16427 5527 20113 20883 7058 12924 15151 97641223017375 71727711 12723 555 13816 15376 10574 11268 17932 15442 17266 20482

36769347 1876] 350 11659 18342 . 5961 14803 16123 2113 9163 13443 2155 9808 12885 2861 798811031 7309 9220 20745 6834 8742 11977 2133 12908 14704 10170 13809 18153 1346414787 14975 799 1107 3789 3571 8176 10165 5433 13446 15481 3351 6767 12840 89508974 11650 1430 4250 21332 6283 10628 15050 8632 14404 16916 6509 10702 16278

' 1965 3931 21104 - 2439 11565 17932 154 15279 21414 10017 11269 16546 716910161 16928 10284 16791 20655 36 3175 8475 2605 16269 19290 8947 9178 15420 56879156 12408 8096 9738 14711 4935 8093 19266 2667 10062 15972 6389 11318 14417 880018137 18434 5824 5927 15314 6056 13168 15179 3284 13138 18919 13115 17259 17332.

Em um tal terceiro aspecto como descrito acima, o código de LDPC é um código de LDPC que tem um comprimento de código N de

64.800 e tem uma taxa de codificação de 2/3, os m bits sendo 8 bits enquanto o inteiro b é 2, e os 8 bits de código são mapeados como um símbolo aos de —256 pontos de sinal prescritos em 256QAM. O meio de armazenamento tem 16 colunas para armazenar 8 2 bitsna direção de linha e armazena

64.800/(8 2) bits na direção de coluna. Neste exemplo, onde o i+1 -ésimo bit do bit mais significante dos 8 2 bits de código lidos na direção de linha do meio de armazenamento é representado como bit b; e o i+1-ésimo bit do bit mais significante dos 8 2 bits de símbolo de dois símbolos sucessivos é Ú representado como bit y;, substituição para alocar o bit bo ao bit y,, o bit b, ao - bit y2, o bit b; ao bit yo, o bit b; ao bit yo, o bit ba ao bit ya, o bit bs; ao bit y., o bit bs ao bit y13, o bit b; ao bit y3, o bit bg ao bit y14, o bit ba ao bit y10, o bit bio ao bit y15, o bit by, ao bit ys, o bit bi ao bit ys, o bit bi3 ao bit y12, o bit bj ao

15. bityn,obitbis ao bit y,, é executada. Ademais, uma matriz de verificação de paridade do código de LDPC é configurada tal que elementos do valor 1 de uma matriz de informação correspondendo ao comprimento de código da matriz de verificação de paridade e um comprimento de informação correspondendo à taxa de codificação, decidida por uma matriz de verificação de paridade representativa de tabela de valor inicial das posições dos elementos do valor 1 da matriz de informação para todas as 360 colunas são arranjados em um período de todas as 360 colunas na direção de coluna. À tabela de valor inicial de matriz de verificação de paridade sendo formada de: 317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039 —1958200732944394 12762 14505 14593 14692 16522 17737 19245 21272 21379 127 860 5001 5633 8644 9282 12690 14644 17553 19511 19681 20954 21002

' 16419 - 4093 5045 6037 7248 8633 9771 10260 10809 11326 12072 17516 19344

19938 2120 2648 3155 3852 6888 12258 14821 15359 16378 16437 17791 20614

21025 1085 2434 5816 7151 8050 9422 10884 12728 15353 17733 18140 18729 20920 856 1690 12787 6532 7357 9151

421016615 18152 11494 14036 17470 2474 10291 10323 1778 6973 10739 4347 9570 18748

218911942 20666 3868 7526 17706 8780 14796 18268 160 16232 17399 1285 2003 18922

' 594 17365 18322 - 5983 8597 9627 10837 15102 20876 10448 20418 21478 384812029 15228 708 5652 13146 5998 7534 16117 2098 13201 18317 9186 14548 17776 524610398 18597 3083 4944 21021 13726 18495 19921 6736 10811 17545 10084 12411 14432 106413555 17033 679 9878 13547 3422 9910 20194 3640 3701 10046 5862 10134 11498

3903371878] ' 10512 12216 17180 - 4309 14068 15783 3971 11673 20009 9259 14270 17199 2947585220101 3965 9722 15363 1429 5689 16771 6101 6849 12781 3676 9347 18761 35011659 18342 5961 14803 16123 2113 9163 13443 2155 9808 12885 2861 7988 11031 7309922020745 6834 8742 11977 2133 12908 14704 10170 13809 18153 13464 14787 14975

S —8950897411650 1430 4250 21332 6283 10628 15050 8632 14404 16916 6509 10702 16278 1590016395 17995 ] 8031 18420 19733 - 3747 4634 17087 4453 6297 16262 2792 3513 17031 1484620893 21563 17220 20436 21337 275 4107 10497 3536 7520 10027 14089 14943 19455 19653931 21104 2439 11565 17932 154 15279 21414 10017 11269 16546 7169 10161 16928 1028416791 20655 36 3175 8475 2605 16269 19290 8947 9178 15420 5687 9156 12408

13115 17259 17332.

É para ser notado que o aparelho de processamento de dados e ' o aparelho de codificação pode cada um ser um aparelho independente ou - pode ser um bloco interno que configura um aparelho.

Efeito vantajoso De acordo com a presente invenção, a tolerância a erros pode sermelhorada. Descrição Breve dos Desenhos Figura 1 é uma vista ilustrando uma matriz de verificação de paridade H de um código de LDPC. Figura 2 é um fluxograma ilustrando um procedimento de — decodificação de um código de LDPC.

Figura 3 é uma vista ilustrando um exemplo de uma matriz de erro de paridade de um código de LDPC.

Figura 4 é uma vista mostrando um gráfico de Tanner de uma matriz de verificação de paridade.

Figura 5 é uma vista mostrando um nó de variável.

Figura 6 é uma vista mostrando um nó de verificação.

Figura 7 é uma vista mostrando um exemplo de uma configuração de uma concretização de um sistema de transmissão ao qual a presente invenção é aplicada.

Figura 8 é um diagrama de bloco mostrando um exemplo de uma configuração de um aparelho de transmissão 11.

Figura 9 é uma vista ilustrando uma matriz de verificação de paridade.

Figura 10 é uma vista ilustrando uma matriz de paridade.

Figura 11 é uma vista ilustrando uma matriz de verificação de paridade de um código de LDPC e pesos de coluna prescritos no padrão de DVB-S.2.

Figura 12 é uma vista ilustrando um arranjo de ponto de sinal del6QAM. ' Figura 13 é uma vista ilustrando um arranjo de ponto de sinal - de 64QAM.

Figura 14 é uma vista ilustrando um arranjo de ponto de sinal de 64QAM.

Figura 15 é uma vista ilustrando um arranjo de ponto de sinal de 64QAM.

Figura 16 é uma vista ilustrando processamento de um demultiplexador 25.

Figura 17 é uma vista ilustrando processamento do — demultiplexador25.

Figura 18 é uma vista mostrando um gráfico de Tanner relativo à decodificação de um código de LDPC.

Figura 19 é uma vista mostrando uma matriz de paridade Hr tendo uma estrutura de escada e um gráfico de Tanner correspondendo à —matrizde paridade Hr.

Figura 20 é uma vista mostrando a matriz de paridade Hr de uma matriz de verificação de paridade H correspondendo ao código de LDPC depois de intercalação de paridade.

Figura 21 é uma vista ilustrando uma matriz de verificação de paridade de conversão.

Figura 22 é uma vista ilustrando processamento de um intercalador de torção de coluna 24.

Figura 23 é uma vista ilustrando números de coluna de uma memória3]l necessária para a intercalação de torção de coluna e endereços de posições de começo de escrita.

Figura 24 é uma vista ilustrando números de coluna da memória 31 necessária para a intercalação de torção de coluna e endereços de posições de começo de escrita.

Figura 25 é um fluxograma ilustrando um processo de ' transmissão. - Figura 26 é uma vista mostrando um modelo de um caminho de comunicação adotado em uma simulação.

Figura 27 é uma vista ilustrando uma relação entre uma taxa de erro obtida pela simulação e uma frequência de Doppler f7 de uma tremulação.

Figura 28 é uma vista ilustrando uma relação entre uma taxa de erro obtida pela simulação e um frequência de Doppler fi de uma tremulação.

Figura 29 é um diagrama de bloco mostrando um exemplo de uma configuração de um seção de codificação de LDPC 21.

Figura 30 é um fluxograma ilustrando um processo de seção de codificação de LDPC.

Figura 31 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 2/3 e um comprimento de código de 16.200.

Figura 32 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 2/3 e um comprimento de código de 64.800.

Figura 33 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 2/3 e o comprimento de código de 64.800.

Figura 34 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 2/3 e o comprimento de código de 64.800.

Figura 35 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 3/4 e um comprimento de código de 16.200.

Figura 36 é uma vista ilustrando uma tabela de valor inicial de Ú matriz de verificação de paridade de uma taxa de codificação de 3/4 e um - comprimento de código de 64.800.

Figura 37 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/4 e o comprimento de código de 64.800.

Figura 38 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/4 e o comprimento de código de 64.800.

Figura 39 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/4 e o comprimento de código de 64.800.

Figura 40 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 4/5 e um comprimento de código de 16.200.

Figura 41 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 4/5 e um comprimento de código de 64.800.

Figura 42 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 4/5 e o comprimento de código de 64.800. Figura 43 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 4/5 e o comprimento de código de 64.800.

Figura 44 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 4/5 e o comprimento de código de 64.800.

Figura 45 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 5/6 e um comprimento de código de 16.200.

: Figura 46 é uma vista ilustrando uma tabela de valor inicial de - matriz de verificação de paridade de uma taxa de codificação de 5/6 e um comprimento de código de 64.800.

Figura 47 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 5/6 e o comprimento de código de 64.800.

Figura 48 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 5/6 e o comprimento de código de 64.800.

Figura 49 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 5/6 e o comprimento de código de 64.800.

Figura 50 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 8/9 e um — comprimento de código de 16.200.

Figura 51 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 8/9 e o comprimento de código de 64.800.

Figura 52 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 8/9 e o comprimento de código de 64.800.

Figura 53 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 8/9 e o — comprimento de código de 64.800.

Figura 54 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 8/9 e o comprimento de código de 64.800.

Figura 55 é uma vista ilustrando uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 9/10 e um : comprimento de código de 64.800.

- Figura 56 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 9/10 e o comprimento de código de 64.800.

Figura 57 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 9/10 e o comprimento de código de 64.800.

Figura 58 é uma vista ilustrando a tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 9/10 e o comprimento de código de 64.800.

Figura 59 é uma vista ilustrando um método de determinar uma matriz de verificação de paridade H de uma tabela inicial de matriz de verificação de paridade.

Figura 60 é uma vista ilustrando um processo de substituição — conforme os métodos existentes.

Figura 61 é uma vista ilustrando um processo de substituição conforme os métodos existentes.

Figura 62 é uma vista ilustrando grupos de bit de código e grupos de bit de símbolo, onde um código de LDPC tendo um comprimento de código de 64.800 e uma taxa de codificação de 2/3 é modulado através de 256QAM e o múltiplo b é 2.

Figura 63 é uma vista ilustrando uma regra de alocação onde um código de LDPC tendo um comprimento de código de 64.800 e uma taxa —decodificaçãode2/3é modulado através de 256QAM e o múltiplo b é 2.

Figura 64 é uma vista ilustrando substituição de bits de código conforme a regra de alocação, onde um código de LDPC tendo um comprimento de código de 64.800 e uma taxa de codificação de 2/3 é modulado através de 256QAM e o múltiplo b é 2.

Figura 65 é uma vista ilustrando BERs onde um processo de ' substituição de um novo método de substituição e onde um processo de - substituição de um método existente é executado.

Figura 66 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade para um código de LDPC 15º cujo EyNo como um valor de limiar de desempenho é melhor do que aquele de um código padrão.

Figura 67 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade para um código de LDPC cujo EyNo como um valor de limiar de desempenho é melhor do que aquele do código padrão.

Figura 68 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade para um código de LDPC cujo EyN, como um valor de limiar de desempenho é melhor do que aquele do código padrão.

Figura 69 é uma vista ilustrando relações do E/N, e a BER relativa ao código padrão e um código proposto.

Figura 70 é um diagrama de bloco mostrando um exemplo de uma configuração de um aparelho de recepção 12.

Figura 71 é um fluxograma ilustrando um processo de fr recepção. s Figura 72 é uma vista ilustrando um exemplo de uma matriz de verificação de paridade de um código de LDPC.

Figura 73 é uma vista ilustrando uma matriz (matriz de — verificação de paridade de conversão) obtida aplicando substituição de linha e substituição de coluna a uma matriz de verificação de paridade.

Figura 74 é uma vista ilustrando uma matriz de verificação de paridade de conversão dividida em uma unidade de 5 5 bits.

Figura 75 é um diagrama de bloco mostrando um exemplo de uma configuração de um aparelho de decodificação no qual operação ' matemática de nó é executada coletivamente para P nós. . Figura 76 é um diagrama de bloco mostrando um exemplo de uma configuração de uma seção de decodificação de LDPC 56. Figura 77 é um diagrama de bloco mostrando um exemplo de uma configuração de uma concretização de um computador ao qual a presente invenção é aplicada.

Figura 78 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 2/3 e um comprimento de código de 16.200. Figura 79 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 2/3 e um comprimento de código de 64.800. Figura 80 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 2/3 e o — comprimento de código de 64.800. Figura 81 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 2/3 e o comprimento de código de 64.800. Figura 82 é uma vista ilustrando um exemplo de uma tabela de

É valor inicial de matriz de verificação de paridade de uma taxa de codificação & de 3/4 e um comprimento de código de 16.200. Figura 83 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de3/4eum comprimento de código de 64.800. Figura 84 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/4 e o comprimento de código de 64.800. Figura 85 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/4e o ' comprimento de código de 64.800.

- Figura 86 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/4e o comprimento de código de 64.800.

Figura 87 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 4/5 e um comprimento de código de 16.200. Figura 88 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de4/5eum comprimento de código de 64.800. Figura 89 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 4/5 e o comprimento de código de 64.800. Figura 90 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 4/5 e o comprimento de código de 64.800. Figura 91 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 4/5 e o comprimento de código de 64.800.

7 Figura 92 é uma vista ilustrando um exemplo de uma tabela de - valor inicial de matriz de verificação de paridade de uma taxa de codificação de 5/6 e um comprimento de código de 16.200. Figura 93 é uma vista ilustrando um exemplo de uma tabela de — valor inicial de matriz de verificação de paridade de uma taxa de codificação de 5/6 e um comprimento de código de 64.800. Figura 94 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 5/6 e o comprimento de código de 64.800. Figura 95 é uma vista ilustrando o exemplo da tabela de valor ' inicial de matriz de verificação de paridade da taxa de codificação de 5/6 e o . comprimento de código de 64.800. Figura 96 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 5/6 e o comprimento de código de 64.800.

Figura 97 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 8/9 e um comprimento de código de 16.200.

Figura 98 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 8/9 e o comprimento de código de 64.800.

Figura 99 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 8/9 e o comprimento de código de 64.800.

Figura 100 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 8/9 e o comprimento de código de 64.800.

Figura 101 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 8/9 e o

Í comprimento de código de 64.800.

- Figura 102 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 9/10 e um comprimento de código de 64.800.

Figura 103 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 9/10 e o comprimento de código de 64.800.

Figura 104 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 9/10 e o comprimento de código de 64.800.

' Figura 105 é uma vista ilustrando o exemplo da tabela de valor - inicial de matriz de verificação de paridade da taxa de codificação de 9/10 e o comprimento de código de 64.800.

Figura 106 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 1/4 e um comprimento de código de 64.800.

Figura 107 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 1/4 e o comprimento de código de 64.800.

Figura 108 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 1/3 e um comprimento de código de 64.800.

Figura 109 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 1/3 e o — comprimento de código de 64.800.

Figura 110 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 2/5 e um comprimento de código de 64.800.

Figura 111 é uma vista ilustrando o exemplo da tabela de valor

7 inicial de matriz de verificação de paridade da taxa de codificação de 2/5 e o - comprimento de código de 64.800.

Figura 112 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de — codificaçãode1l/2eum comprimento de código de 64.800.

Figura 113 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 1/2e o comprimento de código de 64.800.

Figura 114 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 1/2e o ' comprimento de código de 64.800.

- Figura 115 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 3/5 e um comprimento de código de 64.800.

Figura 116 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/5 e o comprimento de código de 64.800.

Figura 117 é uma vista ilustrando o exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/5 e o comprimento de código de 64.800.

Figura 118 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 1/4 e um comprimento de código de 16.200.

Figura 119 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 1/3 e um comprimento de código de 16.200.

Figura 120 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 2/5 e um comprimento de código de 16.200.

í Figura 121 é uma vista ilustrando um exemplo de uma tabela - de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 1/2 e um comprimento de código de 16.200. Figura 122 é uma vista ilustrando um exemplo de uma tabela de valor inicial de matriz de verificação de paridade de uma taxa de codificação de 3/5 e um comprimento de código de 16.200. Figura 123 é uma vista ilustrando outro exemplo da tabela de valor inicial de matriz de verificação de paridade da taxa de codificação de 3/5 e o comprimento de código de 16.200. Figura 124 é uma vista ilustrando um método de determinar ' uma matriz de verificação de paridade H de uma matriz de verificação de - paridade tabela inicial.

Figura 125 é uma vista ilustrando um exemplo de substituição de bits de código.

Figura 126 é uma vista ilustrando outro exemplo de substituição de bits de código.

Figura 127 é uma vista ilustrando um exemplo adicional de substituição de bits de código.

Figura 128 é uma vista ilustrando um ainda exemplo adicional de substituição de bits de código.

Figura 129 é uma vista ilustrando um resultado de simulação da BER.

Figura 130 é uma vista ilustrando outro resultado de simulação da BER.

Figura 131 é uma vista ilustrando um resultado de simulação adicional da BER.

Figura 132 é uma vista ilustrando um resultado de simulação imóvel da BER.

Figura 133 é uma vista ilustrando um exemplo de substituição

' 44 ' de bits de código. | Figura 134 é uma vista ilustrando outro exemplo de substituição de bits de código.

Figura 135 é uma vista ilustrando um exemplo adicional de — substituição de bits de código.

Figura 136 é uma vista ilustrando um ainda exemplo adicional de substituição de bits de código.

Figura 137 é uma vista ilustrando ainda um exemplo adicional de substituição de bits de código.

Figura 138 é uma vista ilustrando ainda um exemplo adicional ' de substituição de bits de código. . Figura 139 é uma vista ilustrando um contudo exemplo adicional de substituição de bits de código.

Figura 140 é uma vista ilustrando ainda um exemplo adicional de substituição de bits de código.

Figura 141 é uma vista ilustrando ainda um exemplo adicional de substituição de bits de código.

Figura 142 é uma vista ilustrando ainda um exemplo adicional de substituição de bits de código.

Figura 143 é uma vista ilustrando ainda um exemplo adicional de substituição de bits de código.

Figura 144 é uma vista ilustrando ainda um exemplo adicional de substituição de bits de código.

Figura 145 é uma vista ilustrando processo de um —multiplexador54 que compõe um desintercalador 53. Figura 146 é uma vista ilustrando processo de um desintercalador de torção de coluna 55. Figura 147 é um diagrama de bloco mostrando outro exemplo de uma configuração do aparelho de recepção 12.

. Figura 148 é um diagrama de bloco mostrando um primeiro - exemplo de uma configuração de um sistema de recepção que pode ser aplicado ao aparelho de recepção 12. Figura 149 é um diagrama de bloco mostrando um segundo exemplo da configuração do sistema de recepção que pode ser aplicado ao aparelho de recepção 12.

Figura 150 é um diagrama de bloco mostrando um terceiro exemplo da configuração do sistema de recepção que pode ser aplicado ao aparelho de recepção 12.

Figura 151 é uma vista ilustrando grupos de bit de código e ' grupos de bit de símbolo, onde um código proposto tendo um comprimento de . código de 64.800 e uma taxa de codificação de 2/3 é modulado através de 256QAM e o múltiplo b é 2.

Figura 152 é uma vista ilustrando uma regra de alocação onde ocódigo proposto tendo um comprimento de código de 64.800 e uma taxa de codificação de 2/3 é modulado através de 256QAM e o múltiplo b é 2.

Figura 153 é uma vista ilustrando substituição de bits de código conforme a regra de alocação onde o código proposto tendo um comprimento de código de 64.800 e uma taxa de codificação de 2/3 é —modulado através de 256QAM e o múltiplo b é 2.

Figura 154 é uma vista ilustrando a BER onde um processo de substituição de um método apropriado é executado para o código proposto e onde um método de substituição de um método existente é executado para um código padrão.

Figura 155 é uma vista ilustrando a BER em um caso em que um processo de substituição do método apropriado é executado para o código proposto e em outro caso em que um processo de substituição de um método existente é executado.

Explicação de Símbolos de Referência

7 11- Aparelho de transmissão, 12- Aparelho de Recepção, 21- - Seção de codificação de LDPC, 22- Intercalador de bit, 23- Intercalador de paridade, 24- Intercalador de torção de coluna, 25- Demultiplexador, 26- Seção de mapeamento, 27- Seção de modulação ortogonal, 31- Memória, 32- — Seção de substituição, S1- Seção de demodulação ortogonal, 52- Seção de desmapeamento, 53- Desintercalador, 54- Multiplexador, 55- Desintercalador de torção de coluna, 56- Seção de decodificação de LDPC, 300- Memória de armazenamento de dados de borda, 301- Seletor, 302- Seção de cálculo de nó de verificação, 303- Circuito de deslocamento cíclico, 304- Memória de armazenamento de dados de borda, 305- Seletor, 306- Memória de dados de ' recepção, 307- Seção de cálculo de nó de variável, 308- Circuito de BR deslocamento cíclico, 309- Seção de cálculo de palavra decodificada, 310- Seção de rearranjo de dados de recepção, 311- Seção de rearranjo de dados decodificados, 601- Bloco de processamento de codificação, 602- Bloco de armazenamento, 611- Porção de colocação de taxa de codificação, 612- Porção de leitura de tabela de valor de inicial, 613- Porção de produção de matriz de verificação de paridade, 614- Porção de leitura de bit de informação, 615- Porção de operação matemática de paridade de codificação, 616- Porção de controle, 701- Barramento, 702- CPU, 703- ROM, 704- RAM, —705- Disco rígido, 706- Seção de saída, 707- Seção de entrada, 708- Seção de comunicação, 709- Unidade de disco, 710- Interface de entrada/saída, 711- Meio de gravação removível, 1001- Seção de substituição inversa, 1002- Memória, 1011- Desintercalador de paridade, 1021- Seção de decodificação de LDPC, 1101- Seção de Aquisição, 1101- Seção de processamento de — decodificação de linha de transmissão, 1103- Seção de processamento de decodificação de fonte de informação, 1111- Seção de saída, 1121- Seção de gravação.

Melhor Modo para Executar a Invenção

Figura 7 mostra um exemplo de uma configuração de uma

' concretização de um sistema de transmissão ao qual a presente invenção é - aplicada (o termo sistema significa um agregado lógico de uma pluralidade de aparelhos independente de se ou não o aparelho de componente individual está incluído no mesmo alojamento). Se referindo à Figura 7, o sistema de transmissão inclui uma aparelho de transmissão 11 e uma aparelho de recepção 12.

O aparelho de transmissão 11 executa, por exemplo, transmissão (radiodifusão) (transferência) de uma programa de radiodifusão de televisão. Quer dizer, o aparelho de transmissão 11, por exemplo, codifica dados de objeto que são um objeto de transmissão tais como dados de 7 imagem, dados de som e assim sucessivamente como um programa de - radiodifusão de televisão em um código de LDPC e transmite os dados resultantes, por exemplo, por um caminho de comunicação 13 tal como um canal de satélite, ondas terrestres e rede de CATV.

O aparelho de recepção 12 é, por exemplo, um sintonizador, um receptor de televisão ou um STB (Conversor de TV) para receber um programa de radiodifusão de televisão ou PC (Computador Pessoal) para receber IPTV (Televisão por Protocolo de Internet), e recebe códigos de LDPC transmitidos a ele do aparelho de transmissão 11 por um caminho de — comunicação 13, decodifica o código de LDPC em dados de objeto e produz os dados de objeto.

Aqui, foi conhecido que códigos de LDPC utilizados no sistema de transmissão na Figura 7 exibem uma capacidade muito alta em um caminho de comunicação de AWGN (Ruído Gaussiano Branco Aditivo).

Porém, no caminho de comunicação 13 tais como ondas terrestres, erros de salva ou rasura às vezes ocorrem. Por exemplo, em um sistema de OFDM (Multiplexação por Divisão de Frequência Ortogonal), em um ambiente de multi-caminho em que a D/U (Relação de Desejada para Indesejada) é O dB (Potência de Desejada = eco é igual à Potência de

: Desejada = caminho principal), a potência de um símbolo particular se torna - zero (rasura) em resposta a um atraso de um eco (caminhos diferentes do caminho principal). Ademais, também em uma tremulação (caminho de — comunicação no qual um eco cujo atraso é zero e para qual uma fregiilência de Doppler (Doppler) é aplicada, é adicionado), onde a D/U é 0 dB, um caso em que a potência de um símbolo de OFDM inteiro a um ponto específico de tempo é reduzida a zero (rasura) pela freqiiência de Doppler ocorre.

Ademais, de uma situação de linhas por fios no lado de aparelho de recepção 12 de uma seção de recepção (não mostrada) tal como ' uma antena ou similar para receber um sinal do aparelho de transmissão 11 : para o aparelho de recepção 12 ou de instabilidade da fonte de energia para o aparelho de recepção 12, erros de salva às vezes aparecem.

Enquanto isso, em decodificação de códigos de LDPC, desde que operação matemática de nó de variável da expressão (1), em que adição de (valores de recepção uo; de) bits de código de um código de LDPC como visto na Figura 5 acima descrita é executada em uma coluna da matriz de verificação de paridade H e consequentemente um nó de variável correspondendo a um bit de código do código de LDPC, se um erro ocorrer como bit de código usado para a operação matemática de nó de variável, então a precisão de uma mensagem a ser determinada cai.

Então, desde que, em decodificação do código de LDPC, a mensagem determinada no nó de variável conectando ao nó de verificação é usada para executar operação matemática de nó de verificação da expressão (7)no nó de verificação, se o número de nós de verificação onde (bits de código do código de LDPC correspondendo a) uma pluralidade de nós de variável conectados a isso exibe um erro (incluindo rasura) ao mesmo tempo ficar grande, então o desempenho da decodificação deteriora.

Por exemplo, se dois ou mais dos nós de variável conectados

' 49 í ao nó de verificação sofrerem de rasura ao mesmo tempo, então o nó de - verificação retorna uma mensagem que a probabilidade que o valor pode ser O e a probabilidade que o valor pode ser 1 são iguais entre si para todos os nós de variável.

Neste exemplo, esses nós de verificação para os quais a mensagem das probabilidades iguais não contribui a um ciclo de processamento de decodificação (um conjunto de operação matemática de nó de variável e operação matemática de nó de verificação), e como resultado, um número aumentado de vezes de repetição de processamento de decodificação é requerido.

Consegiientemente, o desempenho da decodificação deteriora.

Ademais, o consumo de energia de um aparelho de ' recepção 12 que executa decodificação dos código de LDPC aumenta. ' Por conseguinte, o sistema de transmissão mostrado na Figura 7 é configurado tal que a tolerância a erros de salva ou rasura seja melhorada enquanto o desempenho em um caminho de comunicação de AWGN é mantido.

Figura 8 mostra um exemplo de uma configuração do aparelho de transmissão 11 da Figura 7. Se referindo à Figura 8, o aparelho de transmissão 11 inclui uma seção de codificação de LDPC 21, um intercalador de bit 22, uma seção —demapeamento 26 e uma seção de modulação ortogonal 27. À seção de codificação de LDPC 21, dados de objeto são providos.

A seção de codificação de LDPC 21 executa codificação de LDPC dos dados de objeto providos a ela conforme uma matriz de verificação de paridade na qual uma matriz de paridade que é uma porção correspondendo a bits de paridade de um código de LDPC tem uma estrutura de escada e produz um código de LDPC em que os dados de objeto são bits de informação.

Em particular, a seção de codificação de LDPC 21 executa so í codificação de LDPC de codificar os dados de objeto em um código de LDPC - prescrito, por exemplo, nos padrões de DVB-S.2 ou DVB-T.2 e produz um código de LDPC obtido como resultado da codificação de LDPC.

Aqui, no padrão de DVB-T.2, é programado adotar os códigos S — de LDPC prescritos no padrão de DVB-S.2. O código de LDPC prescrito no padrão de DVB-S.2 é um código de IRA (Repetição Acumulação Irregular), e a matriz de paridade na matriz de verificação de paridade do código de LDPC tem uma estrutura de escada. A matriz de paridade e a estrutura de escada são descritas em seguida. Ademais, o código de IRA é descrito, por exemplo, em "Irregular Repeat-Accumulate Codes", H. Jin, A. Khandekar, e R. DJ.

. McEliece, em "Proceedings of 2nd International Symposium on Turbo codes - and Related Topics", p.1-8, setembro de 2000.

O código de LDPC saído da seção de codificação de LDPC 21 é provido ao intercalador de bit 22.

O intercalador de bit 22 é um aparelho de processamento de dados para intercalar dados e inclui um intercalador de paridade 23, um intercalador de torção de coluna 24 e um demultiplexador (DEMUX) 25.

O intercalador de paridade 23 executa intercalação de paridade de intercalar bits de paridade do código de LDPC da seção de codificação de LDPC 21 a posições de outros bits de paridade e provê o código de LDPC depois da intercalação de paridade ao intercalador de torção de coluna 24.

O intercalador de torção de coluna 24 executa intercalação de torção de coluna para o código de LDPC do intercalador de paridade 23 e provê o código de LDPC depois da intercalação de torção de coluna ao —demultiplexador25.

Em particular, o código de LDPC é transmitido disso que dois ou mais bits de código depois são mapeados a pontos de sinal representando um símbolo de modulação ortogonal pela seção de mapeamento 26 descrita em seguida.

s1 S O intercalador de torção de coluna 24 executa, por exemplo, - tal intercalação de torção de coluna como descrito em seguida como um processo de rearranjo de rearranjar bits de código do código de LDPC do intercalador de paridade 23 tal que uma pluralidade de bits de código do códigodeLDPC correspondendo ao valor 1 incluído em uma linha arbitrária da matriz de verificação de paridade usada na seção de codificação de LDPC 21 não seja incluída em um símbolo.

O demultiplexador 25 executa um processo de substituição de substituir as posições de dois ou mais bits de código do código de LDPC (que — são para serem um símbolo) do intercalador de torção de coluna 24 para obter 7 um código de LDPC cuja tolerância a AWGN é reforçada. Então, o - demultiplexador 25 provê dois ou mais bits de código de um código de LDPC obtido pelo processo de substituição como um símbolo à seção de mapeamento 26.

A seção de mapeamento 26 mapeia o símbolo do demultiplexador 25 a pontos de sinal determinados por um método de modulação de modulação ortogonal (modulação de multi-valor) executado pela seção de modulação ortogonal 27.

Em particular, a seção de mapeamento 26 mapeia o código de —LDPC do demultiplexador 25 em um ponto de sinal determinado pelo sistema de modulação, em um plano IQ (constelação de IQ) definido por um eixo I representativo de um componente I que está em fase com uma portadora e um eixo Q representativo de um componente Q que é ortogonal à onda portadora.

Aqui, como o método de modulação de modulação ortogonal executada pela seção de modulação ortogonal 27, métodos de modulação incluindo, por exemplo, um método de modulação definido nos padrões de DVB-T, quer dizer, por exemplo, QPSK (Chaveamento por Deslocamento de Fase em Quadratura), 1l6QAM (Modulação de Amplitude em Quadratura), 64QAM, 256QAM, 1024QAM, 4096QAM e assim sucessivamente estão s2 : disponíveis.

Qual método de modulação deveria ser usado para modulação - ortogonal ser executada pela seção de modulação ortogonal 27 é fixado com antecedência, por exemplo, conforme uma operação do aparelho de transmissão 11 por um operador.

É para ser notado que a seção de modulação — ortogonal 27 pode executar alguma outra modulação ortogonal tal como, por exemplo, 4PAM (Modulação de Amplitude de Pulso). O símbolo mapeado a um ponto de sinal pela seção de mapeamento 26 é provido à seção de modulação ortogonal 27. A seção de modulação ortogonal 27 executa modulação —ortogonal de uma portadora conforme (o símbolo mapeado a) o ponto de sinal ” da seção de mapeamento 26 e transmite um sinal de modulação obtido pela - modulação ortogonal pelo caminho de comunicação 13 (Figura 7). Agora, Figura 9 ilustra uma matriz de verificação de paridade H usada em codificação de LDPC pela seção de codificação de LDPC 21 da Figuraê&. A matriz de verificação de paridade H tem uma estrutura de LDGM (Matriz de Geração de Baixa Densidade) e pode ser representada por uma expressão H = [H,A|H7] de uma matriz de código de informação H, de uma porção correspondendo a bits de informação e uma matriz de paridade Hr correspondendo a bits de paridade dentre bits de código do LDPC (matriz na qual elementos da matriz de informação H, são elementos no lado esquerdo e elementos da matriz de paridade Hr são elementos no lado direito). Aqui, o número de bit de bits de informação e o número de bit de bits de paridade dentre bits de código de um código de LDPC (uma palavra-código) é chamado comprimento de informação K e comprimento de paridade M, e o número de bit de bits de código de um código de LDPC é chamado comprimento de código N(= K + M). O comprimento de informação K e o comprimento de paridade i 53 Í M relativo a um código de LDPC de um certo comprimento de código N - dependem da taxa de codificação. Enquanto isso, a matriz de verificação de paridade H é uma matriz cujas linhas colunas siío M N. Então, a matriz de informação H, é uma matrizM K ea matriz de paridade H 7 é uma matriz

MM Figura 10 ilustra a matriz de paridade Hr da matriz de verificação de paridade H de um código de LDPC prescrito no padrão de ' DVB-S.2 (e DVB-T.2).

A matriz de paridade Hr da matriz de verificação de paridade Hdo código de LDPC prescrito no padrão de DVB-S.2 tem uma estrutura de escada em que elementos do valor 1 são arranjados como uma escada como - visto na Figura 10. O peso de linha da matriz de paridade Hr é 1 com respeito à primeira linha, mas é 2 com respeito a todas as linhas restantes. Enquanto isso, o peso de coluna é 1 com respeito à última coluna, mas é 2 com respeito 15º atodasas colunas restantes.

Como descrito acima, o código de LDPC da matriz de verificação de paridade H em que a matriz de paridade Hr tem uma estrutura de escada pode ser produzido prontamente usando a matriz de verificação de paridade H.

Em particular, um código de LDPC (uma palavra-código) é representado por um vetor de linha c e um vetor de coluna obtido transpondo o vetor de linha é representado por C"”. Ademais, uma porção de bits de informação de dentro do vetor de linha c que é um código de LDPC é representado por um vetor de linha A e uma porção de bits de paridade é — representada por um vetor de linha T.

Aqui, neste exemplo, o vetor de linha c pode ser apresentado por uma expressão c = [A]T] do vetor de linha A como bits de informação e o vetor de linha T como bits de paridade (vetor de linha em que os elementos do vetor de linha A são elementos no lado esquerdo e os elementos do vetor de

: linha T são elementos no lado direito). - É necessário para a matriz de verificação de paridade He o vetor de linha c = [A])T] como o código de LDPC satisfazerem uma expressão Hc" = 0, e onde a matriz de paridade Hr da matriz de verificação de paridade S H=[HH,]tem tal uma estrutura de escada como mostrada na Figura 10, o vetor de linha T como bits de paridade que forma o vetor de linha c = [A]IT] que satisfaz a expressão Hc" = O pode ser determinado sequencialmente fixando sucessivamente os elementos nas linhas começando com os elementos na primeira linha do vetor de coluna Hc" na expressão Hc" =0a zero.

Figura 11 ilustra a matriz de verificação de paridade H de um . código de LDPC e pesos de coluna definidos no padrão de DVB-S.2 (e DVB- T2).

Em particular, A da Figura 11 ilustra a matriz de verificação 15º deparidade H de um código de LDPC definido no padrão de DVB-S.2.

Com respeito a KX colunas da primeira coluna da matriz de verificação de paridade H, o peso de coluna é X; com respeito a K3 colunas sucessivas, o peso de coluna é 3; com respeito a M-1 linhas sucessivas, o peso de coluna é 2; e com respeito à última coluna, o peso de coluna é 1.

Aqui, KX + K3 + M-1 + 1 é igual ao comprimento de código N.

No padrão de DVB-S.2, os números de coluna KX, K3 e M (comprimento de paridade) como também o peso de coluna X são prescritos de tal maneira como visto em B da Figura 11.

Em particular, B da Figura 11 ilustra os números de coluna KX, K3 e M como também o peso de coluna X considerando taxas de codificação diferentes de códigos de LDPC prescritos no padrão de DVB-S.2.

No padrão de DVB-S.2, códigos de LDPC dos comprimentos de código N de 64.800 bits e 16.200 bits são prescritos.

' 55 ç E como visto em B da Figura 11, porque o código de LDPC : cujo comprimento de código N é 64.800 bits, 11 taxas de codificação (taxas nominais) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 e 9/10 são prescritas, e para o código de LDPC cujo comprimento de código N é 16.200 bits, 10 taxas — decodificação 1/4, 1/3,2/5,1/2,3/5,2/3,3/4,4/5, 5/6 e 8/9 são prescritas.

Relativo a códigos de LDPC, é conhecido que bits de código correspondendo a uma coluna da matriz de verificação de paridade H que tem um peso de coluna mais alto exibem uma taxa de erro mais baixa.

A matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e ilustrada na Figura 11 tem uma tendência que uma coluna mais próxima ao lado de cabeça (lado esquerdo) tem um peso de coluna mais alto. Por conseguinte, o código de LDPC correspondendo à matriz de verificação de paridade H tem uma tendência que um bit de código mais próximo à cabeça é mais alto em tolerância a um erro (tem uma tolerância mais alta a um 15º erro)e um bit de código mais próximo à cauda é mais baixo em tolerância a um erro.

Figura 12 ilustra um arranjo de (pontos de sinal correspondendo a) 16 símbolos no plano IQ, onde 16QAM é executado pela seção de modulação ortogonal 27 da Figura 8.

Em particular, A da Figura 12 ilustra símbolos de 16QAM.

Em 16QAM, um símbolo representa 4 bits, e 16 (= 25) símbolos existem. Então, os 16 símbolos são dispostos tal que eles formem uma forma quadrada de 4º 4 símbolos na direção I direção Q centrada na origem do plano IQ.

Agora, se o i+l1-ésimo bit do bit mais significante da carreira de bit representada por um símbolo for representado como bit y;, então 4 bits representados por um símbolo de 16QAM podem ser representados como bits Yo, Y1, )2 é y; em ordem começando com o bit mais significante. Onde o método de modulação é 16QAM, 4 bits de código do código de LDPC são í fixados (simbolizados) como um símbolo (valor de símbolo) do 4 bits yo a y3.

- B da Figura 12 indica limites de bit relativos aos 4 bits (em seguida, bit também é chamado bit de símbolo) yo a y3 representado pelo símbolo do 16QAM.

Aqui, um limite de bit relativo a um bit de símbolo y; (na Figura 12, i = O, 1, 2, 3) significa um limite entre um símbolo cujo bit y; é O e outro símbolo cujo bit y; é 1.

Como visto em B da Figura 12, com respeito ao bit de símbolo mais significante yo dentre os 4 bits de símbolo yo a y; representados pelo — símbolo de 16QAM, só um local do eixo Q no plano IQ faz um limite de bit, e com relação ao segundo bit de símbolo y, (segundo do bit mais significante), só um local do eixo I no plano IQ faz um limite de bit.

Ademais, com relação ao terceiro bit de símbolo y3, cada um de dois locais entre a primeira e segunda colunas e entre a terceira e quarta colunasda esquerda dos 4 4 símbolos faz um limite.

Além disso, com relação ao quarto bit de símbolo y3, cada um de dois locais entre a primeira e segunda linhas e entre a terceira e quarta linhas dos 4º 4 símbolos faz um limite.

O bit de símbolo y, representado por um símbolo é menos — provável ficar errôneo e fica mais baixo em probabilidade de erro quando o número de símbolos espaçados longe de um limite de bit aumenta, mas é mais provável ficar errôneo e fica mais alto em probabilidade de erro quando o número de símbolos posicionados mais próximo de um limite de bit aumenta.

Se um bit que é menos provável ficar errôneo (é tolerante a um —erro)forchamado "bit forte", mas um bit que é mais provável ficar errôneo (é menos tolerante a um erro) for chamado "bit fraco", então com relação aos 4 bits de símbolo yo a y3 representados por símbolos de 16QAM, o bit de símbolo mais significante y, e o segundo bit de símbolo y, são bits fortes e o terceiro bit de símbolo y, e o quarto bit de símbolo y; são bits fracos.

: s7 : Figuras 13 a 15 ilustram arranjos de (pontos de sinal - correspondendo a) 64 símbolos no plano IQ, onde 64QAM é executado pela seção de modulação ortogonal 27 da Figura 8. Em 64QAM, um símbolo representa 6 bits, e 64 (= 25) S — símbolos existem. Então, os 64 símbolos são arranjados tal que eles façam um quadrado de 8 8 símbolos na direção I direção Q centrada na origem do plano IQ. Os bits de símbolo representados por um símbolo de 64QAM podem ser representados como bits Yo, Y1, Y2», Y3, Ya, & ys em ordem começando com o bit mais significante. Onde o método de modulação é 64QAM, 6 bits de código do código de LDPC são fixados (simbolizados) como um símbolo (valor de símbolo) dos 6 bits yo a ys.

Aqui, Figura 13 indica limites de bit relativo ao bit de símbolo mais significante yo e o segundo bit de símbolo y, dentre os bits de símbolo y, ay5 de símbolos de 64QAM; Figura 14 indica limites de bit relativos ao terceiro bit de símbolo y, e o quarto bit de símbolo y3; e Figura 15 indica limites de bit relativos ao quinto bit de símbolo y, e o sexto bit de símbolo ys.

Como visto na Figura 13, o número de limites de bit com respeito a cada um do bit de símbolo mais significante y, e o segundo bit de —símboloy, é um. Enquanto isso, como visto na Figura 14, o número de limites de bit com respeito a cada um do terceiro bit de símbolo y, e do quarto bit de símbolo y; é dois, e como visto na Figura 15, o número de limites de bit com respeito a cada um do quinto bit de símbolo y, e do sexto bit de símbolo y; é quatro.

Por conseguinte, entre os bits de símbolo yo a ys de símbolos de 64QAM, o bit de símbolo mais significante yo e o segundo bit de símbolo y1 são os bits mais fortes, e o terceiro bit de símbolo y, e o quarto bit de símbolo y; são os segundos bits mais fortes. Então, o quinto bit de símbolo y, e o sexto bit de símbolo y;s são os bits mais fracos.

s8 ' Da Figura 12 e ademais das Figuras 13 a 15, pode ser visto - que, com relação a bits de símbolo de símbolos de modulação ortogonal, há uma tendência que um bit de alta ordem seja um bit forte e um bit de baixa ordem seja um bit fraco.

Aqui, como descrito anteriormente com referência à Figura 11, um código de LDPC saído da seção de codificação de LDPC 21 (Figura 8) inclui bits de código que são tolerantes a erros e bits de código que são menos tolerantes a erros.

Enquanto isso, como descrito anteriormente com referência à Figuras 12 a 15, bits de símbolo de símbolos de modulação ortogonal executada pela seção de modulação ortogonal 27 incluem bits fortes e bits fracos.

Por conseguinte, se um bit de código do código de LDPC que é baixo em tolerância a um erro for alocado a um bit de símbolo fraco de um símbolo de modulação ortogonal, então a tolerância a um erro cai como um todo.

Portanto, um intercalador foi proposto que intercala bits de código de um código de LDPC tal que bits de código do código de LDPC que são baixos em tolerância a um erro sejam alocados a bits fortes (bits de — símbolo) de um símbolo de modulação ortogonal.

O demultiplexador 25 da Figura 8 executa processamento do intercalador.

Figura 16 é uma vista ilustrando processamento do demultiplexador 25 da Figura 8.

Em particular, A da Figura 16 mostra um exemplo de uma configuração funcional do demultiplexador 25.

O demultiplexador 25 inclui uma memória 31 e uma seção de substituição 32.

Na memória 31, um código de LDPC da seção de codificação

" 59 ' de LDPC 21 é provido.

- A memória 31 tem uma capacidade de armazenamento para armazenar mb bits na direção (horizontal) de uma linha e armazenar N/(mb) bits na direção (vertical) de uma coluna. A memória 31 escreve bits de código —docódigodeLDPC provido a ela na direção de coluna e lê os bits de código na direção de linha e então provê os bits de código lidos para a seção de substituição 32.

Aqui, N (= comprimento de informação K + comprimento de paridade M) representa o comprimento de código do código de LDPC como descrito anteriormente.

Além disso, m representa o número de bit de bits de código de um código de LDPC a ser um símbolo, e b é um inteiro positivo predeterminado e é um múltiplo a ser usado para multiplicar m pelo inteiro. O multiplexador 25 converte (simboliza) os bits de código do código de LDPC em símbolos como descrito acima, e o múltiplo b representa o número de símbolos obtidos de um modo por simbolização de tempo único pelo multiplexador 25.

A da Figura 16 mostra um exemplo de uma configuração do demultiplexador 25, onde o sistema de modulação é 64QAM, e por — conseguinte, o número de bit m de bits de código do código de LDPC a ser um símbolo é 6 bits.

Ademais, em A da Figura 16, o múltiplo b é 1, e por conseguinte, a memória 31 tem uma capacidade de armazenamento de N/(6 1) (6 1) bits na direção de coluna direçãode linha.

Aqui, uma região de armazenamento da memória 31 que se estende na direção de coluna e incluí um bit na direção de linha é referida em seguida apropriadamente como coluna. Em A da Figura 16, a memória 31 inclui seis (=6 1) colunas.

O demultiplexador 25 executa escrita dos bits de código do

º código de LDPC em uma direção descendente de acima de uma coluna que . forma a memória 31 (em uma direção de coluna) começando com uma coluna lateral esquerda para uma coluna lateral direita.

Então, se a escrita dos bits de código terminar com o bit menos significante na coluna mais à direita, então os bits de código são lidos e providos à seção de substituição 32 em uma unidade de 6 bits (mb bits) na direção de linha começando com a primeira linha de todas as colunas que formam a memória 31. A seção de substituição 32 executa um processo de substituição de substituir a posição de bits de código de 6 bits da memória 31 e produz os 6 bits obtidos pela substituição como 6 bits de símbolo Yo, Y1, Y2, 33, Ya € ys representativos de um símbolo de 64QAM.

Em particular, enquanto mb bits de código (aqui, 6 bits) são lidos na direção de linha da memória 31, se o i-ésimo bit (1 = O, 1,...., mp1) do bit mais significante dentre os mb bits de código lidos da memória 31 for representado por bit b;, então os 6 bits de código lidos na direção de linha da memória 31 podem ser representados como bits bo, bi, b2, b3, ba e bs em ordem começando com o bit mais significante.

Uma relação do peso de coluna descrito anteriormente com referência à Figura 11 conduz que o de bit de código posicionado na direção do bit bo é um bit de código alto em tolerância a um erro enquanto o bit de código na direção do bit bs é um bit de código baixo em tolerância a um erro.

A seção de substituição 32 executa um processo de substituição de substituir a posição dos 6 bits de código bo a bs da memória 31 —talqueum bit de código que é baixo em tolerância a um erro dentre os 6 bits de código bo a b; da memória 31 possa ser alocado a um bit que é alto em tolerância dentre os bits de símbolo yo a ys de um símbolo de 64QAM.

Aqui, para um método de substituição para substituir os 6 bits de código bo a b; da memória 31 assim para ser alocado aos 6 bits de símbolo

: Yo à ys representativos de um símbolo de 64QAM, vários sistemas foram - propostos.

B da Figura 16 ilustra um primeiro método de substituição; C da Figura 16 ilustra um segundo método de substituição; e D da Figura 16 —ilustraumterceiro método de substituição.

Em B da Figura 16 a D da Figura 16 (semelhantemente também na Figura 17 descrita em seguida), um segmento de linha interconectando os bits b; e y; significa que o bit de código b; está alocado ao bit de símbolo y; do símbolo (é substituído na posição do bit de símbolo y;).

Como o primeiro método de substituição, é proposto adotar um de três tipos de métodos de substituição em B da Figura 16, e como o segundo método de substituição, é proposto adotar um de dois tipos de métodos de substituição em C da Figura 16.

Como o terceiro método de substituição, é proposto selecionar eusarseistipos de métodos de substituição em D da Figura 16 em ordem.

Figura 17 ilustra um exemplo de uma configuração do demultiplexador 25 em um caso em que o método de modulação é 64QAM (por conseguinte, o número de bit m de bits de código de um código de LDPC mapeado a um símbolo é 6 semelhantemente como na Figura 16) e o múltiplo bé2,eum quarto método de substituição.

Onde o múltiplo b é 2, a memória 31 tem uma capacidade de armazenamento de N/(6 2) (6 2) bits na direção de coluna direçã ode linha e inclui 12(=6 2) colunas.

A da Figura 17 ilustra uma ordem de escrita de um código de —LDPCnamemória31.

O demultiplexador 25 executa escrita de bits de código de um código de LDPC em uma direção descendente de acima de uma coluna que forma a memória 31 (na direção de coluna) começando com uma coluna lateral esquerda para uma coluna lateral direita como descrito anteriormente

Í com referência à Figura 16.

- Então, se a escrita de bits de código terminar com o bit mais inferir na coluna mais à direita, então os bits de código são lidos e providos à seção de substituição 32 em uma unidade de 12 bits (mb bits) na direção de — linha começando com a primeira linha de todas as colunas que formam a memória 31.

A seção de substituição 32 executa um processo de substituição de substituir a posição de 12 bits de código da memória 31 — conforme o quarto método de substituição e produz os 12 bits obtidos pela substituição como 12 bits representativos de dois símbolos (b símbolos) de 64QAM, em particular, como 6 bits de símbolo Yo, Y1, Y2; Y3; Ya € Ys representativos de um símbolo de 64QAM e 6 bits de símbolo Yo, Y1, Y2 Y3, Ya e ys representativos de um próximo símbolo.

Aqui, B da Figura 17 ilustra o quarto método de substituição do processo de substituição pela seção de substituição 32 de A da Figura 17.

É para ser notado que, onde o múltiplo b é 2 (semelhantemente também onde o múltiplo b é igual a ou mais alto que 3), no processo de substituição, mb bits de código são alocados a mb bits de símbolo de b símbolos sucessivos. Na descrição seguinte incluindo descrição dada com referência à Figura 17, o i+l1-ésimo bit do bit mais significante dentre os mb bits de símbolo dos b símbolos sucessivos é representado como bit (bit de símbolo) y; para a conveniência de descrição.

Além disso, qual método de substituição é ótimo, isso é, qual método de substituição provê taxa de erro melhorada em um caminho de comunicação de AWGN, difere dependendo da taxa de codificação, comprimento de código e método de modulação de código de LDPC e assim sucessivamente.

Agora, intercalação de paridade pelo intercalador de paridade 23 da Figura 8 é descrita com referência às Figuras 18 a 20.

: Figura 18 mostra (parte de) um gráfico de Tanner da matriz de - verificação de paridade do código de LDPC.

Se uma pluralidade de (bits de código correspondendo a) nós de variável conectando a um nó de verificação tais como dois nós de variável — sofrerem de um erro tal como rasura ao mesmo tempo como mostrado na Figura 18, então o nó de verificação retoma uma mensagem de uma probabilidade igual representando que a probabilidade que o valor pode ser O e a probabilidade que o valor pode ser 1 são iguais entre si para todos os nós de variável conectando ao nó de verificação. Portanto, se uma pluralidade de nós de variável conectando ao mesmo nó de verificação for colocada em um estado de rasura ou similar ao mesmo tempo, então o desempenho de decodificação é deteriorado.

Incidentemente, um código de LDPC saído da seção de codificação de LDPC 21 da Figura 8 e prescrito no padrão de DVB-S.2 é um códigodelRA, ea matriz de paridade Hr da matriz de verificação de paridade Htem uma estrutura de escada como mostrada na Figura 10.

Figura 19 ilustra uma matriz de paridade Hy tendo uma estrutura de escada e um gráfico de Tanner correspondendo à matriz de paridade Hr.

Em particular, A da Figura 19 ilustra uma matriz de paridade Hr tendo uma estrutura de escada e B da Figura 19 mostra um gráfico de Tanner correspondendo à matriz de paridade Hr de A da Figura 19.

Onde a matriz de paridade Hr tem uma estrutura de escada, no gráfico de Tanner da matriz de paridade Hr, nós de variável do código de —LDPC que correspondem a uma coluna de um elemento da matriz de paridade Hr tendo o valor de 1 e cuja mensagem é determinada usando bits de código adjacentes (bits de paridade) estão conectados ao mesmo nó de verificação.

Por conseguinte, se os bits de paridade adjacentes descritos acima forem colocados em um estado de erro por erros de salva, rasura ou

Í similar, então desde que um nó de verificação conectando a uma pluralidade - de nós de variável correspondendo aos vários bits de paridade que se tornaram um erro (nós de variável cujas mensagens são para serem determinadas usando bits de paridade) retorna uma mensagem de uma probabilidade igual — representando que a probabilidade que o valor pode ser O e a probabilidade que o valor é 1 podem ser iguais entre si para os nós de variável conectando ao nó de verificação, o desempenho da decodificação deteriora. Então, onde o comprimento de salva (número de bits que são feitos um erro por uma salva) é grande, o desempenho da decodificação deteriora ademais.

Portanto, a fim de prevenir a deterioração em desempenho de decodificação descrita acima, o intercalador de paridade 23 (Figura 8) executa intercalação de intercalar bits de paridade do código de LDPC da seção de codificação de LDPC 21 a posições de outros bits de paridade.

Figura 20 ilustra uma matriz de paridade Hr de uma matriz de verificação de paridade H correspondendo ao código de LDPC depois da intercalação de paridade executada pelo intercalador de paridade 23 da Figura

8.

Aqui, a matriz de informação H, da matriz de verificação de paridade H correspondendo ao código de LDPC prescrito no padrão de DVB- S.2esaídoda seção de codificação de LDPC 21 tem uma estrutura cíclica.

A estrutura cíclica significa uma estrutura em que uma certa coluna coincide com outra coluna em um estado operado ciclicamente (rotação) e inclui, por exemplo, uma estrutura em que, para todas as P colunas, as posições do valor 1 nas linhas das P colunas coincidem com posições às quais a primeira das P colunas é deslocada ciclicamente na direção de coluna por um valor que aumenta em proporção a um valor q obtido dividindo o comprimento de paridade M. No seguinte, o número de P colunas em uma estrutura cíclica é referido em seguida apropriadamente como um número de coluna de unidade da estrutura cíclica.

' Como um código de LDPC prescrito no padrão de DVB-S.2 e - saído da seção de codificação de LDPC 21, dois códigos de LDPC estão disponíveis incluindo aqueles cujo comprimento de código N é 64.800 bits e

16.200 bits como descrito anteriormente com referência à Figura 11.

Agora, se atenção for prestada ao código de LDPC cujo comprimento de código N é 64.800 bits dos dois códigos de LDPC diferentes cujo comprimento de código N é 64.800 bits e 16.200 bits, então onze taxas de codificação diferentes estão disponíveis como a taxa de codificação do código de LDPC cujo comprimento de código N é 64.800 bits como descrito — anteriormente com referência à Figura 11. Com respeito a códigos de LDPC cujo comprimento de código N é 64.800 bits e que têm as onze taxas de codificação diferentes, é prescrito no padrão de DVB-S.2 que o número de coluna P da estrutura cíclica é prescrito a 360, que é um de divisores do comprimento de paridade M, exceto 155 1eM Ademais, com respeito a códigos de LDPC cujo comprimento de código N é 64.800 bits e que têm as onze taxas de codificação diferentes, o comprimento de paridade M tem um valor diferente de números primos e representado por uma expressão M=q P=q 360 usando o valor q que é diferente dependendo da taxa de codificação. Por conseguinte, também o valor q é um dos divisores do comprimento de paridade M, exceto 1 e M semelhantemente ao número de coluna P da estrutura cíclica e é obtido dividindo o comprimento de paridade M pelo número de coluna P da estrutura cíclica (o produto de P e q que são divisores do comprimento de paridade M é —ocomprimento de paridade M). Onde o comprimento de informação é representado por K e um inteiro mais alto que 0, mas mais baixo que P é representado por x, enquanto um inteiro mais alto que 0, mas mais baixo que q é representado por yY, o intercalador de paridade 23 intercala, como intercalação de paridade, o

: 66 : K+qx+ty+l-ésimo bit de código dentre bits de paridade que são K+1-ésimo a - K+M-ésimo (K + M = N) bits do código de LDPC da seção de codificação de LDPC 21 à posição do K+Py+x+1-ésimo bit de código. De acordo com tal intercalação de paridade, desde que os (bits — de paridade correspondendo a) nós de variável conectando ao mesmo nó de verificação são espaçados por uma distância correspondendo ao número de coluna P da estrutura cíclica, aqui, por 360 bits, onde o comprimento de salva é menor que 360 bits, uma tal situação que uma pluralidade de nós de variável conectando ao mesmo nó de verificação é representada errônea ao mesmo tempo pode ser prevenida. Como resultado, a tolerância a um erro de salva pode ser melhorada.

É para ser notado que o código de LDPC depois da intercalação de paridade por qual o K+qxtytl-ésimo bit de código é intercalado à posição do K+Pyt+x+1-ésimo bit de código coincide com o 15º código de LDPC de uma matriz de verificação de paridade (em seguida também referida como matriz de verificação de paridade de conversão) obtida por substituição de coluna de substituir a K+qx+y+1-ésima coluna da matriz de verificação de paridade original H na K+Py+tx+1-ésima coluna.

Ademais, na matriz de paridade da matriz de verificação de — paridade de conversão, uma estrutura pseudo-cíclica cuja unidade é P colunas (na Figura 20, 360 colunas) aparece como visto na Figura 20.

Aqui, a estrutura pseudo-cíclica significa uma estrutura tendo uma porção tendo uma estrutura cíclica exceto parte dela. Em uma coluna de verificação de paridade de conversão obtida aplicando substituição de coluna — correspondendo à intercalação de paridade à matriz de verificação de paridade do código de LDPC prescrita no padrão de DVB-S.2, uma porção de 360 linhas 360 colunas (matriz de deslocamento descrita e m seguida) a uma porção de canto direito está em falta de um elemento de 1 (que tem o valor de O). Portanto, a matriz de verificação de paridade de conversão não tem uma

: estrutura cíclica (completa), mas tem uma estrutura pseudo-cíclica.

- É para ser notado que a matriz de verificação de paridade de conversão da Figura 20 é uma matriz para qual também substituição de linhas (substituição de linha) para configurar a matriz de verificação de paridade de — conversão de uma matriz de configuração descrita em seguida é aplicada à matriz de verificação de paridade original H além da substituição de coluna que corresponde à intercalação de paridade.

Agora, intercalação de torção de coluna como um processo de rearranjo pelo intercalador de torção de coluna 24 da Figura 8 é descrita com referência às Figuras 21 a 24.

No aparelho de transmissão 11 da Figura 8, dois ou mais dos bits de código do código de LDPC são transmitidos como um símbolo como descrito anteriormente a fim de melhorar a eficiência de utilização de frequências. Em particular, por exemplo, onde 2 bits dos bits de código são usados para formar um símbolo, por exemplo, QPSK é usado como o método de modulação, mas onde 4 bits dos bits de código são usados para formar um símbolo, por exemplo, 1l6QAM é usado como o método de modulação.

Onde dois ou mais dos bits de código são transmitidos como um símbolo desta maneira, se rasura ou similar ocorrer com um certo — símbolo, todos os bits de código (alocados aos bits de símbolo) do símbolo se tornam um erro (rasura).

Por conseguinte, a fim de abaixar a probabilidade que uma pluralidade de (bits de código correspondendo a) nós de variável conectando ao mesmo nó de verificação podem sofrer de rasura ao mesmo tempo para —melhoraro desempenho em decodificação, é necessário evitar os nós de variável correspondendo a bits de código de um símbolo de conectar ao mesmo nó de verificação.

Enquanto isso, na matriz de verificação de paridade H de um código de LDPC prescrito no padrão de DVB-S.2 e saído da seção de

' 68 Í codificação de LDPC 21, a matriz de informação H, tem uma estrutura cíclica - e a matriz de paridade Hr tem uma estrutura de escada como descrito anteriormente. Então, em uma matriz de verificação de paridade de conversão que é uma matriz de verificação de paridade do código de LDPC depois de —intercalação de paridade, uma estrutura cíclica (precisamente, uma estrutura pseudo-cíclica como descrito anteriormente) aparece também na matriz de paridade como descrito na Figura 20.

Figura 21 mostra uma matriz de verificação de paridade de conversão.

Em particular, A da Figura 21 ilustra uma matriz de verificação de paridade de conversão de uma matriz de verificação de paridade H que tem um comprimento de código N de 64.800 bits e uma taxa de codificação (r) de 3/4.

Em A da Figura 21, a posição de um elemento tendo o valor de 1namatriz de verificação de paridade de conversão é indicada por um ponto O: Em B da Figura 21, um processo executado pelo demultiplexador 25 (Figura 8) para o código de LDPC da matriz de verificação de paridade de conversão de A da Figura 21, isso é, o código de —LDPC depois da intercalação de paridade.

Em B da Figura 21, os bits de código do código de LDPC depois da intercalação de paridade são escritos na direção de coluna em quatro colunas que formam a memória 31 do demultiplexador 25 usando 16QAM como o método de modulação.

Os bits de código escritos na direção de coluna nas quatro colunas que formam a memória 31 são lidos na direção de linha em uma unidade de 4 bits que fazem um símbolo.

Neste exemplo, os 4 bits de código Bo, B1, B2 e B3, que fazem um símbolo, às vezes fazem bits de código correspondendo a 1 e incluídos em

: uma linha arbitrária da matriz de verificação de paridade depois da conversão - de A da Figura 21, e neste exemplo, nós de variável correspondendo aos bits de código Bo, B1, B; e B; são conectados ao mesmo nó de verificação. Por conseguinte, onde os 4 bits de código Bo, Bi, B> e B; de um símbolo se tornam bits de código correspondendo a 1 e incluídos em uma linha arbitrária da matriz de verificação de paridade de conversão, se rasura ocorrer com o símbolo, então o mesmo nó de verificação ao qual os nós de variável correspondendo aos bits de código Bo, Bi, Bz e B; estão conectados não pode determinar uma mensagem apropriada. Como resultado, o — desempenho em decodificação deteriora.

Também com respeito às taxas de codificação diferentes da taxe de codificação de 3/4, uma pluralidade de bits de código correspondendo a uma pluralidade de nós de variável conectando ao mesmo nó de verificação às vezes faz um símbolo de 16QAM semelhantemente.

Portanto, o intercalador de torção de coluna 24 executa intercalação de torção de coluna em que os bits de código do código de LDPC depois da intercalação de paridade do intercalador de paridade 23 são intercalados tal que uma pluralidade de bits de código correspondendo a 1 e incluídos em uma linha arbitrária da matriz de verificação de paridade de — conversão não seja incluída a um símbolo.

Figura 22 é uma vista ilustrando a intercalação de torção de coluna.

Em particular, Figura 22 ilustra a memória 31 (Figuras 16 e 17) do demultiplexador 25.

A memória 31 tem uma capacidade de armazenamento para armazenar mb bits na direção de coluna (vertical) e armazena N/(mb) bits na direção de linha (horizontal) e inclui mb colunas como descrito na Figura 16. Então, o intercalador de torção de coluna 24 escreve os bits de código do código de LDPC na direção de coluna na memória 31 e controla a posição de

] 7O : começo de escrita quando os bits de código são lidos na direção de linha para - executar intercalação de torção de coluna.

Em particular, o intercalador de torção de coluna 24 muda apropriadamente a posição de começo de escrita à qual escrita de bits de —códigoé para ser começada para cada uma de uma pluralidade de colunas de forma que uma pluralidade de bits de código lidos na direção de linha e usados para fazer um símbolo não possa se tornar bits de código correspondendo a 1 e incluídos em uma linha arbitrária da matriz de verificação de paridade de conversão (rearranja os bits de código do código de LDPC tal que uma pluralidade de bits de código correspondendo a 1 e incluídos em uma linha arbitrária da matriz de verificação de paridade não possa ser incluída no mesmo símbolo). Aqui, Figura 22 mostra um exemplo de uma configuração da memória 31, onde o método de modulação é 16QAM e além disso o múltiplo Db descrito anteriormente com referência à Figura 16 é 1. Por conseguinte, o número de bit m de bits de código de um código de LDPC para ser um símbolo é 4 bits, e a memória 31 é formada de quatro (= mb) colunas.

O intercalador de torção de coluna 24 (em vez do demultiplexador 25 mostrado na Figura 16) executa escrita dos bits de código do código de LDPC em uma direção descendente (direção de coluna) de acima nas quatro colunas que formam a memória 31 começando com uma coluna lateral esquerda para uma coluna lateral direita.

Então, quando a escrita de bits de código termina para a coluna mais à direita, o intercalador de torção de coluna 24 Ilê os bits de código em uma unidade de 4 bits (mb bits) na direção de linha começando com a primeira linha de todas as colunas que formam a memória 31 e produz os bits de código como um código de LDPC depois da intercalação de torção de coluna à seção de substituição 32 (Figuras 16 e 17) do demultiplexador 25. Porém, se o endereço da posição de cabeça (mais alto) de cada

Í coluna for representado por O e os endereços das posições na direção de - coluna forem representados por inteiros de uma ordem ascendente, então o intercalador de torção de coluna 24 fixa, para a coluna mais à esquerda, a posição de começo de escrita à posição cujo endereço é 0; fixa, para a — segunda coluna (da esquerda), a posição de começo de escrita à posição cujo endereço é 2; fixa, para a terceira coluna, a posição de começo de escrita à posição cujo endereço é 4; e fixa, para a quarta coluna, a posição de começo de escrita à posição cujo endereço é 7. É para ser notado que, com respeito às colunas para quais a — posição de começo de escrita é qualquer outra posição que não a posição cujo endereço é 0, depois que os bits de código são escritos abaixo à posição mais inferior, a posição de escrita retorna para o topo (posição cujo endereço é 0) e escrita abaixo a uma posição precedendo imediatamente à posição de começo de escrita é executada. Depois disso, escrita na próxima coluna (direita) é executada.

Executando tal intercalação de torção de coluna como descrito acima, uma tal situação que uma pluralidade de bits de código correspondendo a uma pluralidade de nós de variável conectando ao mesmo nó de verificação é feita um símbolo de 16QAM (incluído no mesmo — símbolo) com respeito a códigos de LDPC de todas as taxas de codificação cujo comprimento de código N é 64.800 como prescrito no padrão de DVB- S.2 pode ser prevenido, e como resultado, o desempenho em decodificação em um caminho de comunicação que provê rasura pode ser melhorado.

Figura 23 ilustra o número de colunas da memória 31 — necessária para intercalação de torção de coluna e o endereço da posição de começo de escrita para cada método de modulação com respeito a códigos de LDPC das onze taxas de codificação diferentes tendo o comprimento de código N de 64.800 como prescrito no padrão de DVB-S.2.

Onde o múltiplo b é 1 e além disso, desde que, por exemplo,

' T2 ? QPSK é adotado como o método de modulação, o número de bit m de um - símbolo é 2 bits, de acordo com a Figura 23, a memória 31 tem duas colunas para armazenar 2 1 (= mb) bits na direção de linha e armazena 64.800/(2 1) bits na direção de coluna.

Então, a posição de começo de escrita para a primeira das duas colunas da memória 31 é fixada à posição cujo endereço é 0, e a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 2.

É para ser notado que o múltiplo b é 1, por exemplo, onde um do primeiro a terceiro métodos de substituição da Figura 16 é adotado como o “método de substituição do processo de substituição do demultiplexador 25 (Figura 8) ou em um caso similar.

Onde o múltiplo b é 2 e além disso, desde que, por exemplo, QPSK é adotado como o método de modulação, o número de bit m de um símbolo é 2 bits, de acordo com a Figura 23, a memória 31 tem quatro colunaspara armazenar 2 2 bitsna direção de linha e armazena 64.800/(2 2) bits na direção de coluna.

Então, a posição de começo de escrita para a primeira das quatro colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é2,a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 4, e a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 7.

É para ser notado que o múltiplo b é 2, por exemplo, onde o quarto método de substituição da Figura 17 é adotado como o método de — substituição do processo de substituição do demultiplexador 25 (Figura 8).

Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 16QAM é adotado como o método de modulação, o número de bit m de um símbolo é 4 bits, de acordo com a Figura 23, a memória 31 tem quatro colunas para armazenar 4º 1 bits na direção de linha e armazena 64.800/(4

' 73 ] 1) bits na direção de coluna.

- Então, a posição de começo de escrita para a primeira das quatro colunas da memória 31 é fixada à posição cujo endereço é O, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é2,aposiçãode começo de escrita para a terceira coluna é fixada à posição cujo endereço é 4, e a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 7.

Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 16QAM é adotado como o método de modulação, o número de bit m de um símbolo é 4 bits, de acordo com a Figura 23, a memória 31 tem oito colunas para armazenar 4. 2 bits na direção de linha e armazena 64.800/(4 2) bits na direção de coluna. Então, a posição de começo de escrita para a primeira das oito colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é O, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita paraa sexta coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 7, e a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 7. Onde o múltiplo b é 1 e além disso, desde que, por exemplo, —64QAM é adotado como o método de modulação, o número de bit m de um símbolo é 6 bits, de acordo com a Figura 23, a memória 31 tem seis colunas para armazenar 6 1 bits na dir eção de linha e armazena 64.800/(6 1) bits na direção de coluna. Então, a posição de começo de escrita para a primeira das seis

' 74 ] colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de - começo de escrita para a segunda coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a quarta coluna é fixada à — posição cujo endereço é 9, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 10, e a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 13. Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 64QAM é adotado como o método de modulação, o número de bit m de um símbolo é 6 bits, de acordo com a Figura 23, a memória 31 tem doze colunas para armazenar 6 2 bits na direção de linha e armazena 64.800/(6 2) bits na direção de coluna.

Então, a posição de começo de escrita para a primeira das doze colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita paraasexta coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a décima coluna é fixada à — posição cujo endereço é 7, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo endereço é 8, e a posição de começo de escrita para a décima segunda coluna é fixada à posição cujo endereço é 9. Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 256QAM é adotado como o método de modulação, o número de bit m de um

' 75 : símbolo é 8 bits, de acordo com a Figura 23, a memória 31 tem oito colunas - para armazenar 8 1 bits na direção de linha e armazena 64.800/(8 1) bits na direção de coluna.

Então, a posição de começo de escrita para a primeira das oito — colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 7, e a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 7.

Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 256QAM é adotado como o método de modulação, o número de bit m de um símbolo é 8 bits, de acordo com a Figura 23, a memória 31 tem 16 colunas para armazenar 8 2 bits na direção de linha e armazena 64.800/(8 2) bits na direção de coluna.

Então, a posição de começo de escrita para a primeira das dezesseis colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quarta —coluna6é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a oitava coluna é fixada à

' 76 ' posição cujo endereço é 15, a posição de começo de escrita para a nona - coluna é fixada à posição cujo endereço é 16, a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 20, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo —endereçoé?2,a posição de começo de escrita para a décima segunda coluna é fixada à posição cujo endereço é 22, a posição de começo de escrita para a décima terceira coluna é fixada à posição cujo endereço é 27, a posição de começo de escrita para a décima quarta coluna é fixada à posição cujo endereço é 27, a posição de começo de escrita para a décima quinta coluna é fixada à posição cujo endereço é 28, e a posição de começo de escrita para a décima sexta coluna é fixada à posição cujo endereço é 32.

Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 1024QAM é adotado como o método de modulação, o número de bit m de um símbolo é 10 bits, de acordo com a Figura 23, a memória 31 tem dez colunas para armazenar 10 1 bits na direção de linha e armazena 64.800/(10 1) bits na direção de coluna.

Então, a posição de começo de escrita para a primeira das dez colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 6, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 8, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 11, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 13, a posição de — começo de escrita para a sétima coluna é fixada à posição cujo endereço é 15, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 17, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 18, e a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 20.

" T7 e Onde o múltiplo b é 2 e além disso, desde que, por exemplo, - 1024QAM é adotado como o método de modulação, o número de bit m de um símbolo é 10 bits, de acordo com a Figura 23, a memória 31 tem vinte colunas para armazenar 10 2 bits na direção de linha e armazena 64.800/(10 2) — bitsnadireção de coluna.

Então, a posição de começo de escrita para a primeira das vinte colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 1, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a quarta coluna é . fixada à posição cujo endereço é 4, a posição de começo de escrita para a : quinta coluna é fixada à posição cujo endereço é 5, a posição de começo de * escrita para a sexta coluna é fixada à posição cujo endereço é 6, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 6, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 9, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 13, a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 14, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo endereço é 14, a — posição de começo de escrita para a décima segunda coluna é fixada à posição cujo endereço é 16, a posição de começo de escrita para a décima terceira coluna é fixada à posição cujo endereço é 21, a posição de começo de escrita para a décima quarta coluna é fixada à posição cujo endereço é 21, a posição de começo de escrita para a décima quinta coluna é fixada à posição cujo — endereço é 23,a posição de começo de escrita para a décima sexta coluna é fixada à posição cujo endereço é 25, a posição de começo de escrita para a décima sétima coluna é fixada à posição cujo endereço é 25, a posição de começo de escrita para a décima oitava coluna é fixada à posição cujo endereço é 26, a posição de começo de escrita para a décima nona coluna é

- 78 a fixada à posição cujo endereço é 28, e a posição de começo de escrita para a . vigésima coluna é fixada à posição cujo endereço é 30. Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 4096QAM é adotado como o método de modulação, o número de bit m de um —símboloé 12 bits, de acordo com a Figura 23, a memória 31 tem doze colunas para armazenar 12 1 bits na direção de linha e armazena 64.800/(12 1) bits na direção de coluna. Então, a posição de começo de escrita para a primeira das doze colunas da memória 31 é fixada à posição cujo endereço é O, a posição de — começo de escrita para a segunda coluna é fixada à posição cujo endereço é O, a posição de começo de escrita para a terceira coluna é fixada à posição cujo i endereço é 2, a posição de começo de escrita para a quarta coluna é fixada à b" posição cujo endereço é 2, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita paraa sexta coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo endereço é 8, e a posição de começo de escrita para a décima segunda coluna é fixada à posição cujo endereço é 9. Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 4096QAM é adotado como o método de modulação, o número de bit m de um símbolo é 12 bits, de acordo com a Figura 23, a memória 31 tem vinte e quatro colunas para armazenar 12 2 bits na direção de linha e armazena

64.800/(12 2) bits na direção de coluna. Então, a posição de começo de escrita para a primeira das vinte e quatro colunas da memória 31 é fixada à posição cujo endereço é 0, a

" 79 Z posição de começo de escrita para a segunda coluna é fixada à posição cujo - endereço é 5, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 8, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 8. a posição de começo de escrita paraa quinta coluna é fixada à posição cujo endereço é 8, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 8, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 10, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 10, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 10, a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 12, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo * endereço é 13, a posição de começo de escrita para a décima segunda coluna é fixada à posição cujo endereço é 16, a posição de começo de escrita para a décima terceira coluna é fixada à posição cujo endereço é 17, a posição de começo de escrita para a décima quarta coluna é fixada à posição cujo endereço é 19, a posição de começo de escrita para a décima quinta coluna é fixada à posição cujo endereço é 21, a posição de começo de escrita para a décima sexta coluna é fixada à posição cujo endereço é 22, a posição de começo de escrita para a décima sétima coluna é fixada à posição cujo endereço é 23, a posição de começo de escrita para a décima oitava coluna é fixada à posição cujo endereço é 26. a posição de começo de escrita para a décima nona coluna é fixada à posição cujo endereço é 37, a posição de começo de escrita para a vigésima coluna é fixada à posição cujo endereço é —39,aposiçãode começo de escrita para a vigésima primeira coluna é fixada à posição cujo endereço é 40, a posição de começo de escrita para a vigésima segunda coluna é fixada à posição cujo endereço é 41, a posição de começo de escrita para a vigésima terceira coluna é fixada à posição cujo endereço é 41, e a posição de começo de escrita para a vigésima quarta coluna é fixada à

" 80 Z posição cujo endereço é 41.

- Figura 24 indica o número de colunas da memória 31 necessárias para intercalação de torção de coluna e o endereço da posição de começo de escrita para cada método de modulação com respeito aos códigos —de LDPC das 10 taxas de codificação diferentes tendo o comprimento de código N de 16.200 como prescrito no padrão de DVB-S.2.

Onde o múltiplo b é 1 e além disso, desde que, por exemplo, QPSK é adotado como o método de modulação, o número de bit m de um símbolo é 2 bits, de acordo com a Figura 24, a memória 31 tem duas colunas —paraarmazenar2 1 bitsna direção de linha e armazena 16.200/(2 1) bits na direção de coluna.

Então, a posição de começo de escrita para a primeira das duas 7 colunas da memória 31 é fixada à posição cujo endereço é O, e a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é O.

Onde o múltiplo b é 2 e além disso, desde que, por exemplo, QPSK é adotado como o método de modulação, o número de bit m de um símbolo é 2 bits, de acordo com a Figura 24, a memória 31 tem quatro colunas para armazenar 2 2 bits na direção de linha e armazena 16.200/(2 2) bits na direção de coluna.

Então, a posição de começo de escrita para a primeira das quatro colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 3, e a posição de começo de escrita para a quarta coluna é —fixadaà posição cujo endereço é 3.

Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 16QAM é adotado como o método de modulação, o número de bit m de um símbolo é 4 bits, de acordo com a Figura 24, a memória 31 tem quatro colunas para armazenar 4º 1 bits na direção de linha e armazena 16.200/(4

& 81 " 1) bits na direção de coluna.

- Então, a posição de começo de escrita para a primeira das quatro colunas da memória 31 é fixada à posição cujo endereço é O, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é2,aposiçãode começo de escrita para a terceira coluna é fixada à posição cujo endereço é 3, e a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 3. Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 16QAM é adotado como o método de modulação, o número de bit m de um símbolo é 4 bits, de acordo com a Figura 24, a memória 31 tem oito colunas para armazenar 4. 2 bits na direção de linha e armazena 16.200/(4 2) bits na direção de coluna.

r Então, a posição de começo de escrita para a primeira das oito colunas da memória 31 é fixada à posição cujo endereço é O, a posição de 15º começo de escrita para a segunda coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 1, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita paraa sexta coluna é fixada à posição cujo endereço é 20, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 20, e a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 21.

Onde o múltiplo b é 1 e além disso, desde que, por exemplo, —64QAM é adotado como o método de modulação, o número de bit m de um símbolo é 6 bits, de acordo com a Figura 24, a memória 31 tem seis colunas para armazenar 6 1 bits na direção de linha e armazena 16.200/(6 1) bits na direção de coluna.

Então, a posição de começo de escrita para a primeira das seis

Z 82 7 colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de - começo de escrita para a segunda coluna é fixada à posição cujo endereço é O, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quarta coluna é fixada à — posição cujo endereço é 3, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 7, e a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 7. Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 64QAM é adotado como o método de modulação, o número de bit m de um símbolo é 6 bits, de acordo com a Figura 24, a memória 31 tem doze colunas para armazenar 6 2 bits na direção de linha e armazena 16.200/(6 2) bits na direção de coluna. 7 Então, a posição de começo de escrita para a primeira das doze colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é O, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita paraa sexta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a décima coluna é fixada à — posição cujo endereço é 6, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo endereço é 7, e a posição de começo de escrita para a décima segunda coluna é fixada à posição cujo endereço é 7. Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 256QAM é adotado como o método de modulação, o número de bit m de um

Z 83 Z símbolo é 8 bits, de acordo com a Figura 24, a memória 31 tem oito colunas - para armazenar 8 1 bits na direção de linha e armazena 16.200/(8 1) bits na direção de coluna.

Então, a posição de começo de escrita para a primeira das oito S — colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 1, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 20, a posição de l começo de escrita para a sétima coluna é fixada à posição cujo endereço é 20, r e a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 21.

Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 1024QAM é adotado como o método de modulação, o número de bit m de um símbolo é 10 bits, de acordo com a Figura 24, a memória 31 tem dez colunas para armazenar 10. 1 bits na direção de linha e armazena 16.200/(10 1) bits na direção de coluna.

Então, a posição de começo de escrita para a primeira das dez colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é 1, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quarta coluna é fixada à — posição cujo endereço é 2, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 4, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é

" 84 Í 4, a posição de começo de escrita para a nona coluna é fixada à posição cujo - endereço é 5, e a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 7. Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 1024QAM é adotado como o método de modulação, o número de bit m de um símbolo é 10 bits, de acordo com a Figura 24, a memória 31 tem vinte colunas para armazenar 10 2 bits na direção de linha e armazena 16.200/(10 2) bits na direção de coluna.

Então, a posição de começo de escrita para a primeira das — vinte colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo endereço é O, a posição de começo de escrita para a terceira coluna é fixada à posição ã cujo endereço é 0, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a décima segunda coluna é fixada à posição cujo endereço é 5, a posição de começo de escrita para a décima terceira coluna é fixadaà posição cujo endereço é 5, a posição de começo de escrita para a décima quarta coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a décima quinta coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a décima sexta coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a

YZ 85 ? décima sétima coluna é fixada à posição cujo endereço é 7, a posição de - começo de escrita para a décima oitava coluna é fixada à posição cujo endereço é 8, a posição de começo de escrita para a décima nona coluna é fixada à posição cujo endereço é 8, e a posição de começo de escrita para a — vigésimacoluna é fixada à posição cujo endereço é 10.

Onde o múltiplo b é 1 e além disso, desde que, por exemplo, 4096QAM é adotado como o método de modulação, o número de bit m de um símbolo é 12 bits, de acordo com a Figura 24, a memória 31 tem doze colunas para armazenar 12 1 bits na direção de linha e armazena 16.200/(12 1) bitsnadireção de coluna.

Então, a posição de começo de escrita para a primeira das doze colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de - começo de escrita para a segunda coluna é fixada à posição cujo endereço é O, a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereçoé 0, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 3, a posição — de começo de escrita para a oitava coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a nona coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 6, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo endereço é 7, e a posição de começo —deescritaparaa décima segunda coluna é fixada à posição cujo endereço é 7.

Onde o múltiplo b é 2 e além disso, desde que, por exemplo, 4096QAM é adotado como o método de modulação, o número de bit m de um símbolo é 12 bits, de acordo com a Figura 24, a memória 31 tem vinte e quatro colunas para armazenar 12 2 bits na direção de linha e armazena

Z 86 ? 16.200/(12 2) bits na direção de coluna.

- Então, a posição de começo de escrita para a primeira das vinte e quatro colunas da memória 31 é fixada à posição cujo endereço é 0, a posição de começo de escrita para a segunda coluna é fixada à posição cujo —endereçoé0,a posição de começo de escrita para a terceira coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a quarta coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a quinta coluna é fixada à posição cujo endereço é O, a posição de começo de escrita para a sexta coluna é fixada à posição cujo endereço é O, a — posição de começo de escrita para a sétima coluna é fixada à posição cujo endereço é 0, a posição de começo de escrita para a oitava coluna é fixada à Ê posição cujo endereço é 1, a posição de começo de escrita para a nona coluna í é fixada à posição cujo endereço é 1, a posição de começo de escrita para a décima coluna é fixada à posição cujo endereço é 1, a posição de começo de escrita para a décima primeira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a décima segunda coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a décima terceira coluna é fixada à posição cujo endereço é 2, a posição de começo de escrita para a décima quarta coluna é fixada à posição cujo endereço é 3, a posição de começo de escrita para a décima quinta coluna é fixada à posição cujo endereço é 7, a posição de começo de escrita para a décima sexta coluna é fixada à posição cujo endereço é 9, a posição de começo de escrita para a décima sétima coluna é fixada à posição cujo endereço é 9, a posição de começo de escrita para a décima oitava coluna é fixada à posição cujo —endereçoé59,a posição de começo de escrita para a décima nona coluna é fixada à posição cujo endereço é 10, a posição de começo de escrita para a vigésima coluna é fixada à posição cujo endereço é 10, a posição de começo de escrita para a vigésima primeira coluna é fixada à posição cujo endereço é 10, a posição de começo de escrita para a vigésima segunda coluna é fixada à

Z 87 ? posição cujo endereço é 10, a posição de começo de escrita para a vigésima . terceira coluna é fixada à posição cujo endereço é 10, e a posição de começo de escrita para a vigésima quarta coluna é fixada à posição cujo endereço é 11. Agora, um processo de transmissão executado pelo aparelho — de transmissão 11 da Figura 8 é descrito com referência a um fluxograma da Figura 25.

A seção de codificação de LDPC 21 é provida com esperas objeto dados demais e, na etapa S101, codifica os dados de objeto em códigos de LDPC e provê os códigos de LDCP ao intercalador de bit 22. Depois disso, — o processo avança à etapa S102. Na etapa S102, o intercalador de bit 22 executa intercalação de bit para os códigos de LDPC da seção de codificação de LDPC 21 e provê à . seção de mapeamento 26 um símbolo no qual os códigos de LDPC depois de intercalação são simbolizados. Depois disso, o processo avança à etapa S103. Em particular, na etapa S102, o intercalador de paridade 23 no intercalador de bit 22 executa intercalação de paridade para os códigos de LDPC da seção de codificação de LDPC 21 e provê os códigos de LDPC depois da intercalação de paridade ao intercalador de torção de coluna 24. O intercalador de torção de coluna 24 executa intercalação de torção de coluna para o código de LDPC do intercalador de paridade 23 e provê um resultado da intercalação de torção de coluna ao demultiplexador

25.

O demultiplexador 25 executa um processo de substituição de substituir os bits de código do código de LDPC depois da intercalação de — torção de coluna pelo intercalador de torção de coluna 24 e converte os bits de código depois da substituição em bits de símbolo (bits representativos de símbolos) de símbolos.

Aqui, o processo de substituição pelo demultiplexador 25 pode ser executado conforme o primeiro a quarto métodos de substituição descritos

; 88 =? anteriormente com referência às Figuras 16 e 17 e além disso pode ser - executado conforme uma regra de alocação. A regra de alocação é uma regra para alocar bits de código de um código de LDPC a bits de símbolo representativos de símbolos, e detalhes da regra de alocação são descritos em seguida Os símbolos obtidos pelo processo de substituição pelo demultiplexador 25 são providos do demultiplexador 25 para a seção de mapeamento 26. Na etapa S103, a seção de mapeamento 26 mapeia o símbolo do demultiplexador 25 a pontos de sinal definidos pelo método de modulação de modulação ortogonal executada pela seção de modulação ortogonal 27 e provê o símbolo mapeado à seção de modulação ortogonal 27. Então, o - processamento avança à etapa S104. Na etapa S104, a seção de modulação ortogonal 27 executa modulação ortogonal de uma portadora conforme os pontos de sinal da seção de mapeamento 26. Então, o processamento avança à etapa S105, à qual o sinal de modulação obtido como resultado da modulação ortogonal é transmitido, onde depois que o processamento é terminado. É para ser notado que o processo de transmissão da Figura 25 é executado através de canalização repetitivamente.

Executando a intercalação de paridade e a intercalação de torção de coluna como descrito acima, a tolerância a erros de rasura ou salva onde uma pluralidade de bits de código de um código de LDPC é transmitida como um símbolo pode ser melhorada.

Aqui, enquanto, na Figura 8, o intercalador de paridade 23 que é um bloco para executar intercalação de paridade e o intercalador de torção de coluna 24 que é um bloco para executar intercalação de torção de coluna são configurados separadamente um do outro para a conveniência de descrição, o intercalador de paridade 23 e o intercalador de torção de coluna

> 89 " 24 podem ser configurados caso contrário integralmente entre si.

Em particular, ambas da intercalação de paridade e da intercalação de torção de coluna podem ser executadas por escrita e leitura de bits de código na e de uma memória e podem ser representadas por uma — matriz para converter endereços (endereços de escrita) em que escrita de bits de código é para ser executada em endereços (endereços de leitura) de quais leitura de bits de código é para ser executada.

Por conseguinte, se uma matriz obtida multiplicando uma matriz representativa da intercalação de paridade e uma matriz representativa da intercalação de torção de coluna for determinada com antecedência, então se a matriz for usada para converter bits de código, então um resultado i quando intercalação de paridade é executada e então códigos de LDPC depois ' da intercalação de paridade são intercalados por torção de coluna, pode ser obtido.

Ademais, além do intercalador de paridade 23 e do intercalador de torção de coluna 24, também o demultiplexador 25 pode ser configurado integralmente.

Em particular, também o processo de substituição executado pelo demultiplexador 25 pode ser representado por uma matriz para converter um endereço de escrita da memória 31 para armazenar um código de LDPC em um endereço lido.

Por conseguinte, se uma matriz obtida por multiplicação de uma matriz representativa da intercalação de paridade, outra matriz representativa da intercalação de torção de coluna e uma matriz adicional — representativa do processo de substituição for determinada com antecedência, então a intercalação de paridade, intercalação de torção de coluna e processo de substituição podem ser executados coletivamente pela matriz determinada.

É para ser notado que é possível executar só uma ou nenhuma da intercalação de paridade e da intercalação de torção de coluna.

: 90 " Agora, uma simulação executada com respeito ao aparelho de | transmissão 11 da Figura 8 para medir a taxa de erro (taxa de erro de bit) é descrita com referência às Figuras 26 a 28. A simulação foi executada adotando um caminho de — comunicação que tem uma tremulação cuja D/U é 0 dB.

Figura 26 mostra um modelo do caminho de comunicação adotado na simulação.

Em particular, A da Figura 26 mostra um modelo da tremulação adotado na simulação.

Enquanto isso, B da Figura 26 mostra um modelo de um caminho de comunicação tendo a tremulação representada pelo modelo de A ] da Figura 26. - É para ser notado que, em B da Figura 26, H representa o modelo da tremulação de A da Figura 26. Ademais, em B da Figura 26, N representa ICI (Interferência Inter-Portadora), e na simulação, um valor esperado E[Nº] da potência foi aproximado por AWGN.

Figuras 27 e 28 ilustram relações entre a taxa de erro obtida pela simulação e a freqiilência de Doppler fa da tremulação.

É para ser notado que a Figura 27 ilustra uma relação entre a taxadecerroea frequência de Doppler fa onde o método de modulação é 16QAM e a taxa de codificação (tr) é (3/4) e além disso o método de substituição é o primeiro método de substituição. Enquanto isso, Figura 28 ilustra a relação entre a taxa de erro e a freqilência de Doppler fa onde o método de modulação é 64QAM e a taxa de codificação (r) é (5/6) e além —dissoométodo de substituição é o primeiro método de substituição.

Ademais, nas Figuras 27 e 28, uma curva de linha grossa indica a relação entre a taxa de erro e a frequência de Doppler fa onde toda da intercalação de paridade, intercalação de torção de coluna e processo de substituição foram executados, e uma curva de linha fina indica a relação

2 entre a taxa de erro e a frequência de Doppler f; onde só o processo de substituição dentre a intercalação de paridade, intercalação de torção de coluna e processo de substituição foi executado. Em ambas as Figuras 27 e 28, pode ser reconhecido que a taxa — deerromelhora (diminui) onde toda da intercalação de paridade, intercalação de torção de coluna e processo de substituição são executados em lugar de onde só o processo de substituição é executado. Agora, a seção de codificação de LDPC 21 da Figura 8 é descrita além disso. Como descrito se referindo à Figura 11, no padrão de DVB- S.2, codificação de LDPC dos dois comprimentos de código diferentes N de

64.800 bits e 16.200 bits é prescrita. ' E, para o código de LDPC cujo comprimento de código N é

64.800 bits, as 11 taxas de codificação 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9e9/10 são prescritas, e para o código de LDPC cujo comprimento de código N é 16.200 bits, as 10 taxas de codificação 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 e 8/9 são prescritas (B da Figura 11). A seção de codificação de LDPC 21 executa codificação (codificação de correção de erro) em códigos de LDPC das taxas de codificação diferentes cujo comprimento de código N é 64.800 bits ou 16.200 bits conforme uma matriz de verificação de paridade H preparada para cada comprimento de código N e para cada taxa de codificação. Figura 29 mostra um exemplo de uma configuração do seção de codificação de LDPC 21 da Figura 8. A seção de codificação de LDPC 21 inclui um bloco de processamento de codificação 601 e um bloco de armazenamento 602. O bloco de processamento de codificação 601 inclui uma porção de colocação de taxa de codificação 611, uma porção de leitura de tabela de valor inicial 612, uma porção de produção de matriz de verificação

: 92 z de paridade 613, uma porção de leitura de bit de informação 614, uma porção de operação matemática de paridade de codificação 615, e uma porção de controle 616, e executa codificação de LDPC de dados de objeto providos à seção de codificação de LDPC 21 e provê um código de LDPC obtido como — resultadoda codificação de LDPC ao intercalador de bit 22 (Figura 8). Em particular, a porção de colocação de taxa de codificação 611 fixa um comprimento de código N e uma taxa de codificação para códigos de LDPC, por exemplo, em resposta a uma operação de um operador.

A porção de leitura de tabela de valor inicial 612 lê uma tabela de valor inicial de matriz de verificação de paridade descrita em seguida que corresponde ao comprimento de código N e à taxa de codificação fixada pela porção de colocação de taxa de codificação 611 do bloco de armazenamento ' 602. A porção de produção de matriz de verificação de paridade 613 coloca, baseado na tabela de valor inicial de matriz de verificação de paridade lida pela porção de leitura de pela tabela de valor inicial 612, elementos do valor 1 de uma matriz de informação Ha, correspondendo a um comprimento de informação K (= comprimento de código N — comprimento de paridade M) correspondendo ao comprimento de código N e à taxa de codificação fixada pela porção de colocação de taxa de codificação 611 em um período de 360 colunas (número de coluna de unidade P da estrutura cíclica) na direção de coluna para produzir uma matriz de verificação de paridade H, e armazena a matriz de verificação de paridade H no bloco de armazenamento 602. A porção de leitura de bit de informação 614 1ê (extrai) bits de informação para o comprimento de informação K dos dados de objeto providos à seção de codificação de LDPC 21. A porção de operação matemática de codificação de paridade 615 lê a matriz de verificação de paridade H produzida pela porção de

? 93 2 produção de matriz de verificação de paridade 613 do bloco de armazenamento 602 e calcula bits de paridade correspondendo aos bits de informação lidos pela porção de leitura de bit de informação 614 conforme uma expressão predeterminada para produzir uma palavra-código (código de —LDPO. A porção de controle 616 controla os blocos que compõem o bloco de processamento de codificação 601. No bloco de armazenamento 602, uma pluralidade de tabelas de valor inicial de matriz de verificação de paridade e assim sucessivamente correspondendo individualmente às várias taxas de codificação ilustradas na Figura 11 com respeito aos individuais dos dois comprimentos de código N de

64.800 bits e 16.200 bits é armazenada. Ademais, o bloco de armazenamento . 602 armazena temporariamente dados necessários para processamento do bloco de processamento de codificação 601.

Figura 30 é um fluxograma ilustrando um processo de recepção executado pelo aparelho de recepção 12 da Figura 29.

Na etapa S201, a porção de colocação de taxa de codificação 611 determina (fixa) um comprimento de código N e uma taxa de codificação r usada para executar codificação de LDPC.

Na etapa S202, a porção de leitura de tabela de valor inicial 612 1ê do bloco de armazenamento 602 uma tabela de valor inicial de matriz de verificação de paridade predeterminada correspondendo ao comprimento de código N e à taxa de codificação r determinada pela porção de colocação de taxa de codificação 611.

Na etapa S203, a porção de produção de matriz de verificação de paridade 613 determina (produz) uma matriz de verificação de paridade H para um código de LDPC tendo o comprimento de código N e a taxa de codificação r determinada pela porção de colocação de taxa de codificação 611 usando a tabela de valor inicial de matriz de verificação de paridade lida

= do bloco de armazenamento 602 pela porção de leitura de tabela de valor inicial 612, e provê a matriz de verificação de paridade H para o bloco de armazenamento 602 assim para ser armazenada.

Na etapa S204, a porção de leitura de bit de informação 614 lê bits de informação do comprimento de informação K (= N r) correspondendo ao comprimento de código N e à taxa de codificação r determinada pela porção de colocação de taxa de codificação 611 dentre os dados de objeto providos à seção de codificação de LDPC 21 e lê a matriz de verificação de paridade H determinada pela porção de produção de matriz de verificação de paridade 613 do bloco de armazenamento 602, e provê os bits de informação e a matriz de verificação de paridade H para a porção de operação matemática de paridade de codificação 615. F Na etapa S205, a porção de operação matemática de codificação de paridade 615 sucessivamente opera matematicamente um bit de paridade de uma palavra-código c que satisfaz uma expressão (8). He"=0 (8) Na expressão (8), c indica um vetor de linha como a palavra- código (código de LDPC), e C” indica inversão do vetor de linha c.

Aqui, como descrito acima, onde, de dentro do vetor de linha c como um código de LDPC (uma palavra-código), uma porção correspondendo aos bits de informação é representada por um vetor de linha A e uma porção correspondendo aos bits de paridade é representada por um vetor de linha T, o vetor de linha c pode ser representado por uma expressão c = [A]T] do vetor de linha À como os bits de informação e o vetor de linha T —comoos bitsde paridade.

É necessário para a matriz de verificação de paridade H e o vetor de linha c = [A]T] como um código de LDPC satisfazer a expressão Hc" = 0, e onde a matriz de paridade Hr da matriz de verificação de paridade H = [HA]lH]] tem uma estrutura de escada mostrada na Figura 10, o vetor de

= linha T como bits de paridade que configuram o vetor de linha c = [A]T] que satisfaz a expressão Hc" = O pode ser determinado sequencialmente fixando os elementos de cada linha a zero em ordem começando com os elementos na primeira linha do vetor de coluna Hc" na expressão Hc" = 0. Se a porção de operação matemática de paridade de codificação 615 determinar um bit de paridade T para um bit de informação A, então produz uma palavra-código c = [A]T] representada pelo bit de informação A e pelo bit de paridade T como um resultado de codificação de LDPC do bit de informação A. É para ser notado que a palavra-código c tem 64.800 bits ou

16.200 bits. Depois disso, na etapa S206, o porção de controle 616 decide 7 se ou não a codificação de LDPC deveria ser terminada. Se for decidido na etapa S206 que a codificação de LDPC não deveria ser terminada, isso é, por exemplo, se permanecerem dados de objeto a serem codificados por LDPC, então o processamento retorna à etapa S201, e depois disso, os processos nas etapas S201 a S206 são repetidos. Por outro lado, se for decidido na etapa S206 que a codificação de LDPC deveria ser terminada, isso é, por exemplo, se não permanecer nenhum dados de objeto a serem codificados por LDPC, a seção de codificação de LDPC 21 termina o processamento. Como descrito acima, as tabelas de valor inicial de matriz de verificação de paridade correspondendo aos comprimentos de código N e à taxa de codificação r são preparadas, e a seção de codificação de LDPC 21 executa codificação de LDPC para um comprimento de código N predeterminado e uma taxa de codificação r predeterminada usando uma matriz de verificação de paridade H produzida de uma tabela de valor inicial de matriz de verificação de paridade correspondendo ao comprimento de código N predeterminado e à taxa de codificação r predeterminada.

, 96 z Cada tabela de valor inicial de matriz de verificação de paridade é uma tabela que representa a posição de elementos do valor 1 da matriz de informação Ha, correspondendo ao comprimento de informação K correspondendo ao comprimento de código N e à taxa de codificação r do —códigodeLDPC da matriz de verificação de paridade H (código de LDPC definido pela matriz de verificação de paridade H) para todas as 360 linhas (número de coluna de unidade P da estrutura periódica), e é produzido com antecedência para uma matriz de verificação de paridade H para cada comprimento de código N e cada taxa de codificação r. Figuras 31 a 58 ilustram algumas das tabelas de valor inicial de matriz de verificação de paridade prescritas no padrão de DVB-S.2. Em particular, Figura 31 mostra a tabela de valor inicial de - matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 2/3. Figuras 32 a 34 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 2/3. É para ser notado que a Figura 33 é uma vista continuando da Figura 32 e Figura 34 é uma vista continuando da Figura 33. Figura 35 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de — 16.200 bitseuma taxa de codificação r de 3/4. Figuras 36 a 39 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 3/4.

2 É para ser notado que a Figura 37 é uma vista continuando da Figura 36 e Figura 38 é uma vista continuando da Figura 37. Ademais, Figura 39 é uma vista continuando da Figura 38. Figura 40 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 4/5. Figuras 41 a 44 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 4/5.

i É para ser notado que a Figura 42 é uma vista continuando da - Figura 41 e Figura 43 é uma vista continuando da Figura 42. Ademais, Figura 44 é uma vista continuando da Figura 43.

Figura 45 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 5/6.

Figuras 46 a 49 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 5/6.

É para ser notado que a Figura 47 é uma vista continuando da Figura 46 e Figura 48 é uma vista continuando da Figura 47. Ademais, Figura 49éuma vista continuando da Figura 48.

Figura 50 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 8/9.

» 98 a Figuras 51 a 54 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 8/9. É para ser notado que a Figura 52 é uma vista continuando da Figura 51 e Figura 53 é uma vista continuando da Figura 52. Ademais, Figura 54 é uma vista continuando da Figura 53. Figuras 55 a 58 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 9/10.

Í É para ser notado que a Figura 56 é uma vista continuando da ' Figura 55 e Figura 57 é uma vista continuando da Figura 56. Ademais, Figura 58 é uma vista continuando da Figura 57.

A porção de produção de matriz de verificação de paridade 613 (Figura 29) determina uma matriz de verificação de paridade H da maneira seguinte usando as tabelas de valor inicial de matriz de verificação de paridade.

Em particular, Figura 59 ilustra um método para determinar uma matriz de verificação de paridade H de uma tabela de valor inicial de matriz de verificação de paridade.

É para ser notado que a tabela de valor inicial de matriz de verificação de paridade da Figura 59 indica a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H —prescritano padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 2/3 mostrada na Figura 31.

Como descrito acima, a tabela de valor inicial de matriz de verificação de paridade é uma tabela que representa a posição de elementos do valor 1 de uma matriz de informação H, (Figura 9) correspondendo ao

CU 99 2 comprimento de informação K correspondendo ao comprimento de código N e à taxa de codificação r do código de LDPC para todas as 360 colunas (para todo número de coluna de unidade P da estrutura cíclica), e na primeira linha da tabela de valor inicial de matriz de verificação de paridade, vários números — delinhade elementos do valor 1 entre a 1+360 (1 -1)-ésima coluna da matriz de verificação de paridade H (números de linha onde o número de linha da primeira linha da matriz de verificação de paridade H é 0) igual ao número de pesos de coluna que a 1+360 (i -1)-ésima coluna tem.

Aqui, desde que a matriz de paridade Hr (Figura 9) da matriz de verificação de paridade H que corresponde ao comprimento de paridade M é determinado como ilustrado na Figura 19, de acordo com a tabela de valor ' inicial de matriz de verificação de paridade, a matriz de informação H, . (Figura 9) da matriz de verificação de paridade H correspondendo ao comprimento de informação K é determinada.

O número de linha k+1 da tabela de valor inicial de matriz de verificação de paridade difere dependendo do comprimento de informação K.

O comprimento de informação K e a número de linha k+1 da tabela de valor inicial de matriz de verificação de paridade satisfazem uma relação dada por uma expressão (9). K=(k+1) 360 (9) Aqui, 360 na expressão (9) é o número de coluna de unidade P da estrutura cíclica descrita se referindo à Figura 20. Na tabela de valor inicial de matriz de verificação de paridade da Figura 59, 13 valores numéricos são listados na primeira a terceira linhas, e três valores numéricos são listados na quarta a k+1-ésima (na Figura 59, 30º) linhas.

Por conseguinte, o número de pesos de coluna na matriz de verificação de paridade H determinada da tabela de valor inicial de matriz de verificação de paridade da Figura 59 é 13 entre a primeira a 1+360 (3 -1)-1-

CC 100 = ésima linhas, mas é 3 entre a 1+360 (3 -1)-ésima a K-ésima linhas.

' A primeira linha da tabela de valor inicial de matriz de verificação de paridade da Figura 59 inclui 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 e 2622, e isto indica que, na primeira S —colunada matriz de verificação de paridade H, os elementos em linhas dos números de linha de O, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 e 2622 têm o valor 1 (e além disso os outros elementos têm o valor 0).

Enquanto isso, a segunda linha da tabela de valor inicial de matriz de verificação de paridade da Figura 59 inclui 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 e 3108, e isto indica que, na ' 361º (= 1+360 (2-1)-ésima) coluna da matriz de verificação de paridade H, os - elementos em linhas dos números de linha de 1, 122, 1546, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 e 3108 têm o valor 1.

Como dada acima, a tabela de valor inicial de matriz de verificação de paridade representa a posição de elementos do valor 1 da matriz de informação H, da matriz de verificação de paridade H para todas as 360 colunas.

Cada uma das colunas da matriz de verificação de paridade H diferente da 1+360 (i -1)-ésima coluna, quer dizer, cada uma das colunas de 2+360 (1 -1)-ésima a 360 i -ésima colunas, inclui elementos do valor de 1 obtidos deslocando ciclicamente os elementos do valor de 1 da 1+360 (i -1)- ésima coluna que depende da tabela de valor inicial de matriz de verificação de paridade periodicamente na direção descendente (na direção descendente — dacoluna) conforme o comprimento de paridade M.

Em particular, por exemplo, a 2+360 (i -1)-ésima coluna é uma coluna obtida deslocando ciclicamente a 1+360 (i -1)-ésima coluna na direção descendente por M/360 (= q), e a próxima 3+360 (i -1)-ésima coluna é uma obtida deslocando ciclicamente a 1+360 (1 -1)-ésima coluna na direção o 101 - descendente por 2 M/360 (= 2 q)e então deslocando ciclicamente a ' coluna deslocada ciclicamente (2+360 (i-1)-ésima coluna) na direção descendente por M/360 (= q). Agora, se for assumido que o valor de numeral na j-ésima coluna (j-ésima da esquerda) na i-ésima linha (i-ésima linha de acima) da tabela de valor inicial de matriz de verificação de paridade for representada por bj e o número de linha do j-ésimo elemento do valor 1 na w-ésima coluna da matriz de verificação de paridade H é representado por H,;, então o número de linha H,; do elemento do valor 1.na w-ésima coluna que é uma coluna diferênte da 1+360 (i -1)-ésima coluna da matriz de verificação de paridade H pode ser determinado conforme uma expressão (10). ' Hyj= modfh;; + mod((w-1),P) q,M) (10) - Aqui, mod(x,y) significa um resto quando x é dividido por y.

Enquanto isso, P é um número de unidade de colunas da estrutura cíclica descrita anteriormente e é, por exemplo, no padrão de DVB- S.2, como descrito acima, 360. Ademais, q é um valor M/360 obtido dividindo o comprimento de paridade M pelo número de coluna de unidade P (= 360) da estrutura cíclica.

A porção de produção de matriz de verificação de paridade 613 (Figura 29) especifica o número de linha dos elementos do valor 1 entre a 1+360 (i -1)-ésima coluna da matriz de verificação de paridade H da tabela de valor inicial de matriz de verificação de paridade.

Ademais, a porção de produção de matriz de verificação de paridade 613 (Figura 29) determina o número de linha H,; do elemento do —valorlnaw-ésima coluna que é uma coluna diferente da 1+360 (1 -1)-ésima coluna da matriz de verificação de paridade H conforme a expressão (10) e produz uma matriz de verificação de paridade H na qual os elementos dos números de linha obtidos pelo antecedente têm o valor 1. Incidentemente, é conhecido que o código de LDPC tendo

O 102 - uma taxa de codificação de 2/3 prescrita no padrão de DVB-S.2 é inferior ' (mais alto) no fundo de erro disso em comparação com os códigos de LDPC das outras taxas de codificação.

Aqui, um fenômeno (fenômeno de fundo de erro) que, quando —aS/N(E/N,,)ficamais alta, a queda da taxa de erro (BER) fica mais lerda e a taxa de erro pára sua queda ocorre, e a taxa de erro quando a queda pára é um fundo de erro.

Se o fundo de erro ficar mais alto, então geralmente a | tolerância a erros no caminho de comunicação 13 (Figura 7) cai, e portanto, é — desejável tomar uma contramedida por melhorar a tolerância a erros.

Como uma contramedida para melhorar a tolerância a erros, ' por exemplo, um processo de substituição que é executado pelo . demultiplexador 25 (Figura 8) está disponível.

No processo de substituição, como um método de substituição 15º para substituir bits de código de um código de LDPC, por exemplo, o primeiro a quarto métodos de substituição descritos anteriormente estão disponíveis.

Porém, é exigido propor um método que tenha uma tolerância melhorada adicional a erros em comparação com métodos já propostos incluindo o primeiro a quarto métodos de substituição.

Assim, o demultiplexador 25 (Figura 8) é configurado tal que possa executar um processo de substituição conforme uma regra de alocação como descrito anteriormente com referência à Figura 25. No seguinte, antes que um processo de substituição conforme uma regra de alocação seja descrito, um processo de substituição através de — métodos de substituição (em seguida referido como métodos existentes) já propostos é descrito.

Um processo de substituição onde é assumido que o processo de substituição é executado conforme os métodos existentes pelo demultiplexador 25 é descrito com referência às Figuras 60 e 61.

o 103 = Figura 60 mostra um exemplo do processo de substituição de ' um método existente, onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 3/5. Em particular, A da Figura 60 ilustra um exemplo do método — de substituição de um método existente, onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 3/S e além disso o método de modulação é I6QAM e o múltiplo b é 2. Onde o método de modulação é 16QAM, 4 (= m) bits dentre os bitsde código são mapeados como um símbolo a alguns de 16 pontos de sinal prescritos por L6QAM. ' Ademais, onde o comprimento de código N é 64.800 bits e o - múltiplo b é 2, a memória 31 (Figuras 16 e 17) do demultiplexador 25 tem oito colunas para armazenar 4º 2 (= mb ) bits na direção de linha e armazena

64.800/(4 2) bits na direção de coluna.

No demultiplexador 25, quando os bits de código do código de LDPC são escritos na direção de coluna da memória 31 e escrita dos 64.800 bits de código (uma palavra-código) termina, os bits de código escritos na memória 31 são lidos em uma unidade de 4º 2 (= mb) bits na direção de linhae providos à seção de substituição 32 (Figuras 16 e 17).

A seção de substituição 32 substitui, por exemplo, os 4/2 (= mb) bits de código bo, b1, b2, b3, ba, bs, bs e b; lidos da memória 31 tal que, como visto em A da Figura 60, os 4º 2 (= mb) bits de código b 5 a b; sejam alocados a 4º 2 (= mb) bits de símbolo y o, Y1, Y2, Y3, Ya, Y5s, Y6 € y7 de dois (= —b) símbolos sucessivos.

Em particular, a seção de substituição 32 executa substituição para alocar: o bit de código b, ao bit de símbolo y,, o bit de código b, ao bit de símbolo y1,

Ss 104 < o bit de código b, ao bit de símbolo ya, ' o bit de código b;3 ao bit de símbolo y., o bit de código b, ao bit de símbolo ys, o bit de código bs ao bit de símbolo y3, o bit de código bs ao bit de símbolo yç, e o bit de código b; ao bit de símbolo yo.

Em particular, B da Figura 60 ilustra um exemplo do método de substituição de um método existente, onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 3/5 e além disso o método de modulação é 64QAM e o múltiplo b é 2.

' Onde o método de modulação é 64QAM, 6 (= m) bits dentre . os bits de código são mapeados como um símbolo a alguns de 64 pontos de sinal prescritos por GC4QAM.

Ademais, onde o comprimento de código N é 64.800 bits e o múltiplo b é 2, a memória 31 (Figuras 16 e 17) do demultiplexador 25 tem 12 colunas para armazenar 6 2 (= mb) bits na direção de linha e armazena

64.800/(6 2) bits na direção de coluna.

No demultiplexador 25, quando os bits de código do código de —LDPC são escritos na direção de coluna da memória 31 e escrita dos 64.800 bits de código (uma palavra-código) termina, os bits de código escritos na memória 31 são lidos em uma unidade de 6 2 (= mb) bits na direção de linha e providos à seção de substituição 32 (Figuras 16 e 17).

A seção de substituição 32 substitui, por exemplo, os 6 2 (= —mb)bitsdecódigo bo, bz, b2, b3, ba, Ds, De, D7, bg, Da, bro e bu lidos da memória 31 tal que, como visto em B da Figura 60, os 6º 2 (= mb) bits de código bo a bn sejam alocados a 6º 2 (= mb) bits de símbolo y o, Y1, Y2» Y3» Ya, Ys> Y6 Y1, Ys, Yo, Y1o E Y11 de dois (= b) símbolos sucessivos.

Em particular, a seção de substituição 32 executa substituição

O 105 x para alocar: ' o bit de código b, ao bit de símbolo y11, o bit de código b, ao bit de símbolo y7, o bit de código b, ao bit de símbolo y3, o bit de código b3 ao bit de símbolo 10, o bit de código b, ao bit de símbolo yçs, o bit de código bs ao bit de símbolo y,, o bit de código bs ao bit de símbolo yo, o bit de código b; ao bit de símbolo ys, o bit de código bg ao bit de símbolo y, o bit de código b, ao bit de símbolo yz, Í o bit de código bio ao bit de símbolo y,, e - o bit de código b1, ao bit de símbolo yo. Em particular, C da Figura 60 ilustra um exemplo do método de substituição de um método existente, onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 3/5 e além disso o método de modulação é 256QAM e o múltiplo b é 2. Onde o método de modulação é 256QAM, 8 (= m) bits dentre —osbitsde código são mapeados como um símbolo a alguns de 256 pontos de sinal prescritos por 256QAM. Ademais, onde o comprimento de código N é 64.800 bits e o múltiplo b é 2, a memória 31 (Figura 16 e 17) do demultiplexador 25 tem 16 colunas para armazenar 8 2 (= mb) bits na direção de linha e armazena

64.800/(8 2) bitsna direção de coluna. No demultiplexador 25, quando os bits de código do código de LDPC são escritos na direção de coluna da memória 31 e escrita dos 64.800 bits de código (uma palavra-código) termina, os bits de código escritos na memória 31 são lidos em uma unidade de 8 2 (= mb) bits na direção de x linha e providos à seção de substituição 32 (Figuras 16 e 17).

] Por exemplo, a seção de substituição 32 substitui os 8 2 (= mb) bits de código bo, b1, b2, b3, Da, Ds, De, D7, bs, Do, Dio, b11, D12, D13, Dia E bis lidos da memória 31 tal que, como visto em C da Figura 60, os 8 2(= mb) —bitsdecódigob,abis sejam alocados a 8 2 (= mb) bits de símbolo y o, Y1, 325 Y3 Yao Y5+ Y65 Y7, Y85 Yo, Y10, Y11, Y12; Y13; Y14a E Y15 de dois (= b) símbolos sucessivos.

Em particular, a seção de substituição 32 executa substituição para alocar: o bit de código b, ao bit de símbolo y15, o bit de código b, ao bit de símbolo y1, Ú o bit de código b, ao bit de símbolo y13, - o bit de código b;3 ao bit de símbolo y3, o bit de código ba, ao bit de símbolo yz, o bit de código bs ao bit de símbolo y11, o bit de código bs ao bit de símbolo yo, o bit de código b; ao bit de símbolo ys, o bit de código bg ao bit de símbolo y10, o bit de código b, ao bit de símbolo yç, o bit de código b1o ao bit de símbolo y,, o bit de código by, ao bit de símbolo y7, o bit de código b,, ao bit de símbolo y12, o bit de código b13 ao bit de símbolo y, o bit de código b1,4 ao bit de símbolo y14, e o bit de código b15 ao bit de símbolo yo.

Figura 61 mostra um exemplo do processo de substituição de um método existente, onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 16.200 bits e uma taxa de codificação de 3/5.

- 107 z Em particular, A da Figura 61 ilustra um exemplo do método ' de substituição de um método existente, onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 16.200 bits e uma taxa de codificação de 3/5 e além disso o método de modulação é 16QAM e o múltiplobé2.

Onde o método de modulação é 16QAM, 4 (= m) bits dentre os bits de código são mapeados como um símbolo a alguns de 16 pontos de sinal prescritos por 16QAM.

Ademais, onde o comprimento de código N é 16.200 bits e o múltiplo b é 2, a memória 31 (Figura 16 e 17) do demultiplexador 25 tem 8 colunas para armazenar 4. 2 (= mb) bits na direção de linha e armazena ' 16.200/(4 2) bits na direção de coluna. - No demultiplexador 25, quando os bits de código do código de LDPC são escritos na direção de coluna da memória 31 e escrita dos 16.200 bits de código (uma palavra-código) termina, os bits de código escritos na memória 31 são lidos em uma unidade de 4º 2 (= mb) bits na direção de linha e providos à seção de substituição 32 (Figuras 16 e 17).

A seção de substituição 32 substitui, por exemplo, os 4 2 (= mb) bits de código bo, b1, b2, b3, ba, bs, bs e b; lidos da memória 31 tal que, como vistoem A da Figura 61,0s4 2(=mb) bits de código b 5 a b; sejam alocados a 4º 2 (= mb) bits de símbolo y o, Y1, Y2; Y3» Ya, Ys, Y6 6 y7 de dois (= b) símbolos sucessivos.

Em particular, a seção de substituição 32 executa substituição para alocar os bits de código bo a b; aos bits de símbolo yo a y; como no caso —deAdaFigura60 descrita acima.

Em particular, B da Figura 61 ilustra um exemplo do método de substituição de um método existente, onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 16.200 bits e uma taxa de codificação de 3/5 e além disso o método de modulação é 64QAM e o s múltiplo b é 2.

' Onde o método de modulação é 64QAM, 6 (= m) bits dentre os bits de código são mapeados como um símbolo a alguns de 64 pontos de sinal prescritos por C4QAM.

Ademais, onde o comprimento de código N é 16.200 bits e o múltiplo b é 2, a memória 31 (Figuras 16 e 17) do demultiplexador 25 tem 12 colunas para armazenar 6 2 (= mb) bits na direção de linha e armazena

16.200/(6 2) bits na direção de coluna.

No demultiplexador 25, quando os bits de código do código de —LDPC são escritos na direção de coluna da memória 31 e escrita dos 16.200 bits de código (uma palavra-código) termina, os bits de código escritos na ' memória 31 são lidos em uma unidade de 6 2 (= mb) bits na direção de - linha e providos à seção de substituição 32 (Figuras 16 e 17).

A seção de substituição 32 substitui, por exemplo, os 6 2 (= mb) bitsde código bo, b1, b2, b3, ba, bs, be, D7, bg, Do, Dio & bu, lidos da memória 31 tal que, como visto em B da Figura 61 os 6 2 (= mb) bits de código bo a ban sejam alocados a 6º 2 (= mb) bits de símbolo y o, Y1, Y2> Y3» Ya: Y5: Y6 Y7, Yg, Yo, Y10 E Y11 de dois (= b) símbolos sucessivos.

Em particular, a seção de substituição 32 executa substituição para alocar os bits de código bo a bi para os bits de símbolo yo à y17 como no caso de B da Figura 60 descrito acima.

Em particular, C da Figura 61 ilustra um exemplo do método de substituição de um método existente, onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 16.200 bits e uma taxa de codificação de 3/5 e além disso o método de modulação é 256QAM e o múltiplo bé 1.

Onde o método de modulação é 256QAM, 8 (= m) bits dentre os bits de código são mapeados como um símbolo a alguns de 256 pontos de sinal prescritos por 256QAM.

E Ademais, onde o comprimento de código N é 16.200 bits e o ' múltiplo b é 1, a memória 31 (Figuras 16 e 17) do demultiplexador 25 tem 8 colunas para armazenar 8 1 (= mb) bits na direção de linha e armazena

16.200/(8 1) bits na direção de coluna.

No demultiplexador 25, quando os bits de código do código de LDPC são escritos na direção de coluna da memória 31 e escrita dos 16.200 bits de código (uma palavra-código) termina, os bits de código escritos na memória 31 são lidos em uma unidade de 8 1 (= mb) bits na direção de linha e providos à seção de substituição 32 (Figuras 16 e 17).

Por exemplo, a seção de substituição 32 substitui os 8 1 (= mb) bits de código bo, b1, b2, b3, ba, bs, be, e b; lidos da memória 31 tal que, ' como visto em C da Figura 61, os 8 1 (= mb) bits de código b 5 a b; sejam - alocados a 8 1 (= mb) bits de símbolo y o, Y1, Y2> Y3> Ya, Ys, Ye e y7 de (= b) símbolos sucessivos.

Em particular, a seção de substituição 32 executa substituição para alocar: o bit de código bo ao bit de símbolo y7, o bit de código b, ao bit de símbolo y3, o bit de código b, ao bit de símbolo y,, o bit de código b;3 ao bit de símbolo ys, o bit de código b, ao bit de símbolo y, o bit de código bs ao bit de símbolo yç, o bit de código b; ao bit de símbolo y,, e o bit de código b; ao bit de símbolo yo.

Agora, um processo de substituição conforme uma regra de alocação (em seguida também referido como processo de substituição conforme o novo método de substituição) é descrito.

Figuras 62 a 64 são vistas ilustrando o novo método de substituição.

s 110 : No novo método de substituição, a seção de substituição 32 do ' demultiplexador 25 executa substituição de mb bits de código conforme uma regra de alocação determinada com antecedência.

A regra de alocação é uma regra para alocar bits de código de umcódigodeLDPC a bits de símbolo. Na regra de alocação, um conjunto de grupo que é uma combinação de um grupo de bit de código de bits de código e um grupo de bit de símbolo de bits de símbolo aos quais os bits de código do grupo de bit de código são alocados e um número de bit (em seguida também referido como número de bit de grupo) de bits de código e bits de — símbolo do grupo de bit de código e o grupo de bit de símbolo do conjunto de grupo são prescritos.

' « —Aqui,os bits de código são diferentes em probabilidade de erro - entre eles e também os bits de símbolo são diferentes em probabilidade de erro entre eles como descrito acima. O grupo de bit de código é um grupo no 15º qualos bits de código são agrupados conforme a probabilidade de erro e o grupo de bit de símbolo é um grupo no qual os bits de símbolo são agrupados conforme a probabilidade de erro.

Figura 62 ilustra grupos de bit de código e grupos de bit de símbolo, onde o código de LDPC é um código de LDPC tendo um — comprimento de código N de 64.800 bits e uma taxa de codificação de 2/3 e além disso o método de modulação é 256QAM e o múltiplo b é 2.

Neste exemplo, 8 2 (= mb) bits de cód igo b, a bis lidos da memória 31 podem ser agrupados em cinco grupos de bit de código Gb, Gb», Gb3, Gba e Gbs como visto em À da Figura 62 conforme a diferença em — probabilidade de erro.

Aqui, o grupo de bit de código Gbi é um grupo no qual bits de código pertencendo ao grupo de bit de código Gbi têm uma melhor (mais baixa) probabilidade de erro como o sufixo i disso tem um valor mais baixo.

Em A da Figura 62, ao grupo de bit de código Gb,, o bit de

. 111 Z código b,? pertence; ao grupo de bit de código Gb, o bit de código b, ' pertence; ao grupo de bit de código Gb;3, os bits de código b,7 a b, pertencem; ao grupo de bit de código Gba, o bit de código bio pertence; e ao grupo de bit de código Gbs, os bits de código b,, a bi; pertencem.

Onde o método de modulação é 256QAM e o múltiplo b é 2, os 8 2(=mb) bits de símbolo y 5 à y1s podem ser agrupados em quatro grupos de bit de símbolo Gy1, Gy2, Gy3 e Gy, como visto em B da Figura 62 conforme a diferença em probabilidade de erro.

Aqui, o grupo de bit de símbolo Gyi é um grupo no qual bits de símbolo pertencendo ao grupo de bit de símbolo Gyi têm uma probabilidade de erro melhor como o sufixo i disso tem um valor mais baixo ' semelhantemente ao grupo de bit de código. - Em B da Figura 62, ao grupo de bit de símbolo Gy,, os bits de símbolo Yo, Y1, Yg e Ya pertencem; ao grupo de bit de símbolo Gy», os bits de símbolo Y2, Y3, Y10 € Y11 pertencem; ao grupo de bit de símbolo Gy, os bits de símbolo Ya, Ys, Y12 € Yy13 pertencem; e ao grupo de bit de símbolo Gy, os bits de símbolo Yç6, Y7, Y14 € Y15 pertencem.

Figura 63 ilustra uma regra de alocação, onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bitseuma taxa de codificação de 2/3 e além disso o método de modulação é 256QAM e o múltiplo b é 2.

Na regra de alocação da Figura 63, a combinação do grupo de bit de código Gb, e do grupo de bit de símbolo Gy, está definida no primeiro da esquerda da Figura 63 como um conjunto de grupo. Ademais, o número de —bitdegrupodo conjunto de grupo é prescrito a 1 bit.

Na descrição seguinte, um conjunto de grupo e um número de bit de grupo do conjunto de grupo são chamados coletivamente informação de conjunto de grupo. Por exemplo, o conjunto de grupo do grupo de bit de código Gb, e o grupo de bit de símbolo Gy, e 1 bit que é o número de bit de

" grupo do conjunto de grupo são descritos como informação de conjunto de : grupo (Gb, Gy, 1).

Na regra de alocação da Figura 63, informação de conjunto de grupo (Gb2, Gy4, 1), (Gb3, Gy1, 3), (Gb3, Gy2, 1), (Gb3, Gy3, 2), (Gb3, Gya, 2), (Gba, Gy3, 1), (Gbs, Gy1, 1), (Gbs, Gy2, 3) e (Gbs, Gy3, 1) é prescrita além da informação de conjunto de grupo (Gb1, Gya, 1).

Por exemplo, a informação de conjunto de grupo (Gb1, Gya, 1) significa que bit de código pertencendo ao grupo de bit de código Gb, está alocado a um bit de símbolo pertencendo ao grupo de bit de símbolo Gy,.

Por conseguinte, de acordo com a regra de alocação da Figura 63, é prescrito que, ' dependendo do informação de conjunto de grupo (Gb1, Gya, - 1), um bit de código do grupo de bit de código Gb, que é melhor em probabilidade de erro é alocado a um bit de símbolo do grupo de bit de símbolo Gy, que é o quarto melhor em probabilidade de erro, que dependendo da informação de conjunto de grupo (Gb>2, Gya, 1), um bit de código do grupo de bit de código Gb, que é o segundo melhor em probabilidade de erro é alocado a um bit de símbolo do grupo de bit de símbolo Gy, que é o quarto melhor em probabilidade de erro, que dependendo da informação de conjunto de grupo (Gb3, Gy1, 3), três bits de código do grupo de bit de código Gb; são alocados que são terceiro melhor em probabilidade de erro a três bits de símbolo do grupo de bit de símbolo Gy, que é melhor em probabilidade de erro, que dependendo da informação de conjunto de grupo (Gb3, Gy, 1), um bitde código do grupo de bit de código Gb; que é o terceiro melhor em probabilidade de erro é alocado a um bit de símbolo do grupo de bit de símbolo Gy, que é o segundo melhor em probabilidade de erro, que dependendo da informação de conjunto de grupo (Gb3, Gy3, 2), dois bits de código do grupo de bit de código Gb; que é o terceiro melhor em

: 113 : probabilidade de erro é alocado a dois bits de símbolo do grupo de bit de ' símbolo Gy; que é o terceiro melhor em probabilidade de erro, que dependendo da informação de conjunto de grupo (Gb3, Gya, 2), dois bits de código do grupo de bit de código Gb;3 que é o terceiro melhor em — probabilidade de erro é alocado a dois bits de símbolo do grupo de bit de símbolo Gy, que é o quarto melhor em probabilidade de erro, que dependendo da informação de conjunto de grupo (Gba, Gy3, 1), um bit de código do grupo de bit de código Gb, que é o quarto melhor em probabilidade de erro é alocado a um bit de símbolo do grupo de bit de símbolo Gy;3 que é o terceiro melhor em probabilidade de erro, que dependendo da informação de conjunto de grupo (Gbs, Gy1, 1), ' um bit de código do grupo de bit de código Gb; que é o quinto melhor em . probabilidade de erro é alocado a um bit de símbolo do grupo de bit de símbolo Gy, que é melhor em probabilidade de erro, que dependendo da informação de conjunto de grupo (Gbs, Gy, 3), três bits de código do grupo de bit de código Gb5 que é o quinto melhor em probabilidade de erro é alocado a três bits de símbolo do grupo de bit de símbolo Gy, que é o segundo melhor em probabilidade de erro, e que dependendo da informação de conjunto de grupo (Gbs, Gy3, 1), um bit de código do grupo de bit de código Gb; que é o quinto melhor em probabilidade de erro é alocado a um bit de símbolo do grupo de bit de símbolo Gy; que é o terceiro melhor em probabilidade de erro.

Como descrito acima, o grupo de bit de código é um grupo no qual bits de código são agrupados conforme a probabilidade de erro, e o grupo — debitde símbolo é um grupo no qual bits de símbolo são agrupados conforme a probabilidade de erro.

Por conseguinte, também pode ser considerado que a regra de alocação prescreve uma combinação da probabilidade de erro de bits de código e a probabilidade de erro de bits de símbolo aos quais os bits de código são alocados.

- 114 ã Desta maneira, a regra de alocação que prescreve uma ' combinação da probabilidade de erro de bits de código e da probabilidade de erro de bits de símbolo aos quais os bits de código são alocados é determinada tal que a tolerância a erros (tolerância a ruído) seja feita melhor, por exemplo, —poruma simulaçãoem que a BER é medida ou similar.

É para ser notado que, até mesmo se o destino de distribuição de um bit de código de um certo grupo de bit de código for mudado entre bits do mesmo grupo de bit de símbolo, a tolerância a erros não é influenciada (pouco) por esse meio.

Por conseguinte, a fim de melhorar a tolerância a erros, informação de conjunto de grupo que faz a BER (Taxa de Erro de Bit) Í incluindo o fundo de erro mais baixo, em particular, combinações (conjuntos - de grupo) de grupos de bit de código de bits de código e grupos de bit de símbolo de bits de símbolo aos quais bits de código dos grupos de bit de código são para serem alocados e os números de bit (números de bit de grupo) dos bits de código dos grupos de bit de código e os grupos de bit de símbolo dos conjuntos de grupo e dos bits de símbolo, deveria ser definido como uma regra de alocação, e substituição dos bits de código deveria ser executada tal que os bits de código sejam alocados aos bits de símbolo conforme a regra de alocação.

Porém, um método de alocação particular com respeito a qual símbolo cada bit de código deveria ser alocado conforme a regra de alocação precisa ser determinado com antecedência entre o aparelho de transmissão 11 e o aparelho de recepção 12 (Figura 7).

Figura 64 ilustra um exemplo de substituição de bits de código conforme a regra de alocação da Figura 63.

Em particular, A da Figura 64 ilustra um primeiro exemplo de substituição de bits de código conforme a regra de alocação da Figura 63, onde o código de LDPC é um código de LDPC tendo um comprimento de s 115 i código N de 64.800 bits e uma taxa de codificação de 2/3 e além disso o : método de modulação é 256QAM e o múltiplo b é 2. Onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 2/3 e além disso o método de modulação é 256QAM e o múltiplo b é 2, no demultiplexador 25, bits de código escritos na memória 31 para (64.800/(8 2)) (8 2) bits na direção dec oluna direção de linha são lidos em uma unidade de 8 2 (= mb) bits na direção de linha e são providos à seção de substituição 32 (Figuras 16 e 17). A seção de substituição 32 substitui os 8 2 (= mb) bits de código b, a bis lidos da memória 31 conforme a regra de alocação da Figura ' 63 tal que os 8 2 (= mb) bits de código bo a bis sejam alocados, por - exemplo, aos 8 2 (= mb) bits de símbolo y 9 a y1s de dois (= b) símbolos sucessivos como visto em A da Figura 64. Em particular, a seção de substituição 32 executa substituição para alocar: o bit de código b, ao bit de símbolo y15, o bit de código b, ao bit de símbolo y,, o bit de código b, ao bit de símbolo y,, o bit de código b3 ao bit de símbolo ys, - o bit de código b, ao bit de símbolo yç6, o bit de código bs ao bit de símbolo y13, o bit de código bs ao bit de símbolo y11, o bit de código b; ao bit de símbolo y,, o bit de código bg ao bit de símbolo y, o bit de código b, ao bit de símbolo y14, o bit de código bo ao bit de símbolo y12, o bit de código by, ao bit de símbolo y3, o bit de código b1,7 ao bit de símbolo yo,

s 116 2 o bit de código b;3 ao bit de símbolo yo, " o bit de código bi, ao bit de símbolo ya, e o bit de código bs ao bit de símbolo y.. B da Figura 64 ilustra um segundo exemplo de substituição de — bitsde código conforme a regra de alocação da Figura 63, onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 2/3 e além disso o método de modulação é 256QAM e o múltiplo b é 2. De acordo com B da Figura 64, a seção de substituição 32 — executa substituição para alocar os 8 2 (= mb) bits de código b 9 a bis lidos da memória 31 conforme a regra de alocação da Figura 63 de tal maneira a ] alocar: - o bit de código b,6 ao bit de símbolo y1s, o bit de código b, ao bit de símbolo y 14, o bit de código b, ao bit de símbolo yz, o bit de código b; ao bit de símbolo ys, o bit de código b, ao bit de símbolo yç, o bit de código bs ao bit de símbolo y,, o bit de código bs ao bit de símbolo y,, o bit de código b; ao bit de símbolo y,, o bit de código bg ao bit de símbolo yo, o bit de código b, ao bit de símbolo y7, o bit de código bo ao bit de símbolo y12, o bit de código b,1 ao bit de símbolo y3, o bit de código b17 ao bit de símbolo y 13, o bit de código b13 ao bit de símbolo y10, o bit de código ba ao bit de símbolo yo, e o bit de código bis ao bit de símbolo y.

Aqui, os métodos de alocação dos bits de código b; para os bits

- 17 à de símbolo y; ilustrados em A da Figura 64 e B da Figura 64 observam a regra ' de alocação da Figura 63 (siga a regra de alocação). Figura 65 ilustra um resultado de uma simulação da BER (Taxa de Erro de Bit) em um caso em que um processo de substituição em A da Figura 64 entre os processos de substituição do novo sistema de substituição descrito anteriormente com referência às Figuras 62 a 64 é executado e em outro caso em que um processo de substituição descrito anteriormente com referência a C da Figura 60 dentre os métodos existentes é executado.

Em particular, Figura 65 ilustra a BER onde um código de LDPC que é prescrito no DVB-S.2 e tem um comprimento de código N de ' 64.800 e uma taxa de codificação de 2/3 é determinado como um objeto e - além disso 256QAM é adotado como o método de modulação e 2 é adotado como o múltiplo b.

É para ser notado que, na Figura 65, o eixo de abscissa indica a EyN, e o eixo de ordenada indica a BER. Ademais, uma marca redonda representa a BER onde um processo de substituição do novo método de substituição é levado, e um asterisco (marca de estrela) representa a BER onde um processo de substituição do método existente é executado.

Da Figura 65, pode ser reconhecido que, de acordo com o processo de substituição do novo método de substituição, o fundo de erro cai significativamente em comparação com aquele do processo de substituição do método existente e a tolerância a erros é melhorada.

É para ser notado que, enquanto, na concretização presente, a seção de substituição 32 no demultiplexador 25 executa o processo de substituição para bits de código lidos da memória 31 para a conveniência de descrição, o processo de substituição pode ser executado controlando a escrita ou leitura de bits de código na ou da memória 31.

Em particular, o processo de substituição pode ser executado,

: 118 i por exemplo, controlando o endereço (endereço lido) para ler um bit de ' código tal que a leitura dos bits de código da memória 31 seja executada em - ordem dos bits de código depois da substituição.

Agora, como uma contramedida para melhorar a tolerância a erros, um método de adotar um código de LDPC que abaixa o fundo de erro está disponível além do método que adota um processo de substituição do método de substituição que abaixa o fundo de erro.

Assim, a seção de codificação de LDPC 21 (Figura 8) pode executar codificação de um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação r de 2/3 em um código de LDPC de um desempenho alto adotando uma tabela de valor inicial de matriz ' de verificação de paridade que é diferente das tabelas de valor inicial de - matriz de verificação de paridade prescritas no padrão de DVB-S.2 e de quais uma matriz de verificação de paridade apropriada H é determinada e usando 15º uma matriz de verificação de paridade determinada da tabela de valor inicial de matriz de verificação de paridade.

Aqui, a matriz de verificação de paridade apropriada H é uma matriz de verificação de paridade que satisfaz uma condição predeterminada para fazer a BER (Taxa de Erro de Bit) mais baixa quando um sinal de “modulação de um código de LDPC obtido de uma matriz de verificação de paridade é transmitido a uma baixa EyN, (relação de potência de sinal para potência de ruído por um símbolo) ou Ey/N, (relação de potência de sinal para potência de ruído por um bit). Ademais, o código de LDPC de um desempenho alto é um código de LDPC obtido de uma matriz de verificação — de paridade apropriada.

A matriz de verificação de paridade apropriada H pode ser determinada, por exemplo, executando uma simulação da BER quando um sinal de modulação de um código de LDPC obtido de várias matrizes de verificação de paridade que satisfazem uma condição predeterminada é cs 119 2 transmitido a uma baixa EyN,.

' A condição predeterminada que a matriz de verificação de paridade apropriada H deveria satisfazer é, por exemplo, que o resultado de uma análise obtida por um método de análise de um desempenho de um — códigochamado evolução de densidade seja bom, que a matriz de verificação de paridade H não inclua uma malha de elementos do valor 1 chamado ciclo 4, que a matriz de verificação de paridade H não inclua o ciclo 6, e assim sucessivamente.

Aqui, a evolução de densidade e incorporação da mesma são — expostos, por exemplo, em S. Y. Chung, G. D. Forney, T. J. Richardson e R. Urbanke, "On the Design of Low-Density Parity-Check Codes within 0.0045 : dB of the Shannon Limit", IEEE Communications Leggers', VOL. 5, No. 2, - fevereiro de 2001.

Por exemplo, se o valor de variância de ruído for aumentado gradualmente de zero em um canal de AWGN, então embora o valor esperado da probabilidade de erro de um código de LDPC seja zero primeiro, fica diferente de zero se o valor de variância de ruído ficar mais alto que um certo valor de limiar (limiar).

De acordo com a evolução de densidade, o valor esperado da — probabilidade de erro do mesmo fica diferente de zero. Comparando o valor de limiar do valor de variância (em seguida chamado valor de limiar de desempenho) de ruído, pode ser determinado se ou não o desempenho do código de LDPC (adequação da matriz de verificação de paridade) é bom. Aqui, como o valor de limiar de desempenho, a Ey/No quando a BER começa —acair(diminuição).

Se um valor de limiar de desempenho obtido por análise através de evolução de densidade, relativo a um código de LDPC que está definido no padrão de DVB-S.2 e tem um comprimento de código N de

64.800 e uma taxa de codificação r de 2/3 (tal código de LDPC é referido em

: 120 z seguida também como código de padrão) for representado por V, então na ' simulação, um código de LDPC (matriz de verificação de paridade) que tem um comprimento de código N de 64.800 e uma taxa de codificação r de 2/3 e exibe um valor de limiar de desempenho mais baixo que V+A obtido — adicionando uma margem predeterminada À a V foi selecionado como o código de LDPC tendo um bom desempenho.

Figuras 66 a 68 ilustram uma tabela de valor inicial de matriz de verificação de paridade para um de códigos de LDPC cuja EyN, como o valor de limiar de desempenho é mais baixo que V+A (código de LDPC tendo —umcomprimento de código N de 64.800 e uma taxa de codificação r de 2/3). É para ser notado que a Figura 67 é uma vista continuando à ' Figura 66, e Figura 68 é uma vista continuando à Figura 67. . Em uma matriz de verificação de paridade H determinada da tabela de valor inicial de matriz de verificação de paridade das Figuras 66 a 68,nemociclo 4 nemo ciclo 6 existem.

Figura 69 ilustra um resultado da simulação da BER relativa a um código de LDPC de uma matriz de verificação de paridade H determinada da tabela de valor inicial de matriz de verificação de paridade das Figuras 66 a 68 (tal código de LDPC é referido em seguida também como código proposto). Em particular, Figura 69 ilustra, onde o método de modulação é 256QAM, a BER com respeito a EyN, do código padrão (na figura, a BER é indicada por uma marca redonda) e a BER para a Ey/N, do código proposto (na figura, a BER é indicada por uma marca quadrada). É para ser notado que, —naFigura69,um processo de substituição do método existente de C da Figura 60 é adotado como o processo de substituição.

Da Figura 69, pode ser reconhecido que o código proposto é melhor em desempenho do que o código padrão, e que particularmente o fundo de erro é melhorado significativamente.

' 121 - É para ser notado que a condição predeterminada que a matriz : de verificação de paridade apropriada H deveria satisfazer pode ser determinada apropriadamente de um tal ponto de vista como aumento do desempenho de decodificação de um código de LDPC, facilitação (simplificação) de um processo de decodificação de um código de LDPC, e assim sucessivamente. Figura 70 é um diagrama de bloco mostrando um exemplo de uma configuração do aparelho de recepção 12 da Figura 7. Se referindo à Figura 70, o aparelho de recepção 12 é um — aparelho de processamento de dados para receber um sinal de modulação do aparelho de transmissão 11 (Figura 7) e inclui uma seção de demodulação ” ortogonal 51, uma seção de desmapeamento 52, um desintercalador 53 e uma . seção de decodificação de LDPC 56. A seção de demodulação ortogonal 51 recebe um sinal de modulação do aparelho de transmissão 11 e executa demodulação ortogonal, e então provê símbolos obtidos como resultado da demodulação ortogonal (valores nos eixos I e Q) para a seção de desmapeamento 52.

A seção de desmapeamento 52 executa desmapeamento de converter os pontos de sinal da seção de demodulação ortogonal 51 a bits de —códigodeum código de LDPC a ser símbolos simbolizados e provê os bits de código para o desintercalador 53.

O desintercalador 53 inclui um multiplexador (MUX) 54 e um desintercalador de torção de coluna 55 e executa desintercalação dos símbolos dos bits de símbolo da seção de desmapeamento 52.

Em particular, o multiplexador 54 executa um processo de substituição inversa (processo inverso ao processo de substituição) correspondendo ao processo de substituição executado pelo demultiplexador 25 da Figura 8 para os símbolos dos bits de símbolo da seção de desmapeamento 52, quer dizer, um processo de substituição inversa de z 122 - retornar as posições dos bits de código (bits de símbolo) dos códigos de ' LDPC substituídos pelo processo de substituição às posições originais.

Então, o multiplexador 54 provê um código de LDPC obtido como resultado do processo de substituição inversa ao desintercalador de torção de coluna 55. O desintercalador de torção de coluna 55 executa desintercalação de torção de coluna (processo inverso à intercalação de torção de coluna) correspondendo à intercalação de torção de coluna como o processo de rearranjo executado pelo intercalador de torção de coluna 24 da Figura 8, quer dizer, por exemplo, desintercalação de torção de coluna como um processo de rearranjo inverso de retornar o arranjo dos bits de código do código de LDPC tendo um arranjo mudado pela intercalação de torção de * coluna como o processo de rearranjo ao arranjo original, para o código de . LDPC do multiplexador 54. Em particular, o desintercalador de torção de coluna 55 executa desintercalação de torção de coluna escrevendo os bits de código do código de LDPC e lendo os bits de código escritos da memória para desintercalação, a memória sendo configurada semelhantemente à memória 31 mostrada na Figura 22 e assim sucessivamente.

É para ser notado que, no desintercalador de torção de coluna —55,escritados bits de código é executada na direção de linha da memória para desintercalação usando endereços lidos ao ler os códigos da memória 31 como endereços de escrita.

Enquanto isso, leitura dos bits de código é executada na direção de coluna da memória para desintercalação usando os endereços de escrita na escrita dos bits de código na memória 31 como — endereços lidos.

Os códigos de LDPC obtidos como resultado da intercalação de torção de coluna são providos do desintercalador de torção de coluna 55 para a seção de decodificação de LDPC 56. Aqui, enquanto o código de LDPC provido da seção de z 123 2 desmapeamento 52 para o desintercalador 53 foi obtido pela intercalação de , paridade, intercalação de torção de coluna e processo de substituição executado nesta ordem para esse fim, o desintercalador 53 executa só um processo de substituição inversa correspondendo ao processo de substituição e S — desintercalação de torção de coluna correspondendo à intercalação de torção de coluna. Por conseguinte, desintercalação de paridade correspondendo à intercalação de paridade (processo inverso à intercalação de paridade), quer dizer, a desintercalação de paridade retornando o arranjo dos bits de código dos códigos de LDPC, cujo arranjo foi variado pela intercalação de paridade, parao arranjo original, não é executado. Por conseguinte, o código de LDPC para qual o processo de ” substituição inversa e a desintercalação de torção de coluna foram executados, e mas a desintercalação de paridade não foi executada é provido do (desintercalador de torção de coluna 55 do) desintercalador 53 para a seção de decodificação de LDPC 56.

A seção de decodificação de LDPC 56 executa decodificação de LDPC do código de LDPC do desintercalador 53 usando uma matriz de verificação de paridade de conversão, obtida executando pelo menos substituição de coluna correspondendo à intercalação de paridade para a matriz de verificação de paridade H usada para a codificação de LDPC pela seção de codificação de LDPC 21 da Figura 8, e produz dados obtidos como resultado da decodificação de LDPC como um resultado de decodificação dos dados de objeto.

Figura 71 é um fluxograma ilustrando um processo de — recepção executado pelo aparelho de recepção 12 da Figura 70.

A seção de demodulação ortogonal 51 recebe um sinal de modulação do aparelho de transmissão 11 na etapa S111. Então, o processamento avança à etapa S112, à qual a seção de demodulação ortogonal 51 executa demodulação ortogonal do sinal de modulação. A seção de i 124 - demodulação ortogonal 51 provê pontos de sinal obtidos como resultado da 7 demodulação ortogonal à seção de desmapeamento 52, onde depois o processamento avança da etapa S112 para a etapa S113. Na etapa S113, a seção de desmapeamento 52 executa — desmapeamento de converter os pontos de sinal do seção de modulação ortogonal 51 em símbolos e provê os bits de código ao desintercalador 53, onde depois o processamento avança à etapa S114.

Na etapa S114, o desintercalador 53 executa desintercalação dos símbolos dos bits de símbolo da seção de mapeamento 52, onde depois o processamento avança à etapa S115.

« Em particular, na etapa S114, o multiplexador 54 no : desintercalador 53 executa um processo de substituição inversa para os símbolos dos bits de símbolo da seção de mapeamento 52 e provê o código de LDPC obtido como resultado do processo de substituição inversa ao desintercalador de torção de coluna 55.

O desintercalador de torção de coluna 55 executa desintercalação de torção de coluna para o código de LDPC do multiplexador 54 e provê um código de LDPC obtido como resultado da desintercalação de torção de coluna à seção de decodificação de LDPC 56.

Na etapa S115, a seção de decodificação de LDPC 56 executa decodificação de LDPC do código de LDPC do desintercalador de torção de coluna 55 usando uma matriz de verificação de paridade de conversão obtida executando pelo menos substituição de coluna correspondendo à intercalação de paridade para a matriz de verificação de paridade H usada para a —codificaçãode LDPC pela seção de codificação de LDPC 21 da Figura 8, e produz dados obtidos pela decodificação de LDPC como um resultado de decodificação dos dados de objeto. Depois disso, o processamento é terminado.

É para ser notado que o processo de recepção da Figura 71 é i 125 Ç executado repetitivamente.

- Também na Figura 70, o multiplexador 54 para executar o processo de substituição inversa e o desintercalador de torção de coluna 55 para executar a desintercalação de torção de coluna são configurados — separadamente um do outro para a conveniência de descrição semelhantemente como no caso da Figura 8. Porém, o multiplexador 54 e o desintercalador de torção de coluna 55 podem ser configurados integralmente entre si.

Ademais, onde o aparelho de transmissão 11 da Figura 8 não —executaaintercalação de torção de coluna, não há nenhuma necessidade para “ prover o desintercalador de torção de coluna 55 no aparelho de recepção 12 . da Figura 70.

: Agora, a decodificação de LDPC executada pela seção de decodificação de LDPC 56 da Figura 70 é descrita ademais.

A seção de decodificação de LDPC 56 da Figura 70 executa decodificação de LDPC de um código de LDPC, para qual o processo de substituição inversa e a desintercalação de torção de coluna foram executados, mas a desintercalação de paridade não foi executada, do desintercalador de torção de coluna 55 como descrito acima usando uma matriz de verificação de — paridade de conversão obtida executando pelo menos substituição de coluna correspondendo à intercalação de paridade para a matriz de verificação de paridade H usada para a codificação de LDPC pela seção de codificação de LDPC 21 da Figura 8.

Aqui, decodificação de LDPC que pode suprimir a frequência —de operação dentro de uma gama suficientemente implementável enquanto suprimindo a escala de circuito executando a decodificação de LDPC usando a matriz de verificação de paridade de conversão foi proposto anteriormente (se refira a, por exemplo, Patente Japonesa Aberta No. 2004-343170).

Assim, a decodificação de LDPC proposta anteriormente que

" usa uma matriz de verificação de paridade de conversão é descrita primeiro 7 com referência às Figuras 72 a 75.

Figura 72 mostra um exemplo da matriz de verificação de paridade H de um código de LDPC cujo comprimento de código Né 90 e a S —taxadecodificação6é2/3.

É para ser notado que, na Figura 72, O é representado por um período (-) (isto se aplica semelhantemente também às Figuras 73 e 74 descritas em seguida).

Na matriz de verificação de paridade H da Figura 72, a matriz —deparidadetem uma estrutura de escada. “ Figura 73 ilustra uma matriz de verificação de paridade H' obtida aplicando substituição de linha de uma expressão (11) e substituição de coluna de uma expressão (12) para a matriz de verificação de paridade H da Figura 72. Substituição de linha: 6s+t+1º linha — 5t+s+1º linha .. (11) Substituição de coluna: 6x+y+61º coluna > 5y+x+61º coluna ... (12) Porém, nas expressões (11) e (12), s, t, x e y são inteiros dentro —dasgamasde0<s<5,0<t<6,0<x<5e0<t<6, respectivamente.

De acordo com a substituição de linha da expressão (11), a substituição é executada de tal maneira que a 1º, 7 ?, 13º, 19º e 25º linha cada uma de cujos números indica um resto de 1 onde é dividido por 6 são substituídas à 1º, 2º, 3º, 4º e 5º linhas, e a 2º, 8º, 14º, 20º e 26º linhas cada uma — de cujos números indica um resto de 2 onde é dividido por 6 são substituídas à 6º, 7º, 8º, 9º e 10º linhas.

Por outro lado, de acordo com a substituição de coluna da expressão (12), a substituição é executada para a 61º e colunas sucessivas (matriz de paridade) tal que a 61º, 67º, 73º, 79º e 85º colunas cada uma de

- 127 ] cujos números indica um resto de 1 onde é dividido por 6 são substituídas à í 61º, 62º, 63º, 64º e 65º colunas, e a 62º, 68º, 74º, 80º e 86º colunas cada uma de cujos números indica um resto de 2 onde é dividido por 6 são substituídas à 66º, 67º, 68º, 69º e 70º colunas.

Uma matriz obtida executando substituição das linhas e as colunas para a matriz de verificação de paridade H da Figura 72 é uma matriz de verificação de paridade H' da Figura 73. Aqui, até mesmo se a substituição de linha da matriz de verificação de paridade H for executada, isto não tem uma influência no — arranjo dos bits de código do código de LDPC. - Enquanto isso, a substituição de coluna da expressão (12) corresponde à intercalação de paridade quando o comprimento de informação K, o número de coluna de unidade P da estrutura cíclica e o divisor q (= M/P) do comprimento de paridade M (aqui, 30) na intercalação de paridade de intercalaro K+qx+y+1-ésimo bit de código à posição do K+Py+x+1-ésimo bit de código são fixados a 60, 5 e 6, respectivamente.

Se a matriz de verificação de paridade H' (referida em seguida apropriadamente como matriz de verificação de paridade de substituição) da Figura 73 for multiplicada por um resultado de substituição mesmo como aquele da expressão (12) para o código de LDPC da matriz de verificação de paridade H (em seguida referida apropriadamente como matriz de verificação de paridade original) da Figura 72, então o vetor O é produzido.

Em particular, onde um vetor de linha obtido aplicando a substituição de coluna da expressão (12) para o vetor de linha c como o código de LDPC (uma palavra-código) da — matriz de verificação de paridade original H é representado por c', desde que Hc” se torna o vetor O na base da característica da matriz de verificação de paridade, também H'c"' se torna naturalmente o vetor 0. Do antecedente, a matriz de verificação de paridade de conversão H' da Figura 73 se torna a matriz de verificação de paridade de um

' código de LDPC c' obtido executando a substituição de coluna da expressão 7 (12) para o código de LDPC c da matriz de verificação de paridade original H. Por conseguinte, executando a substituição de coluna da expressão (12) para o código de LDPC c da matriz de verificação de paridade — de original H, decodificando (decodificação de LDPC) o código de LDPC c' depois da substituição de coluna usando a matriz de verificação de paridade H' da Figura 73 e então executando substituição inversa à substituição de coluna da expressão (12) para resultado de decodificação, um resultado de decodificação semelhante àquele obtido onde o código de LDPC da matriz de verificação de paridade original H é decodificado usando a matriz de - verificação de paridade H pode ser obtido. Figura 74 mostra a matriz de verificação de paridade de i conversão H' da Figura 73 em que um espaço é provido entre unidades de matrizes 5 5.

Na Figura 74, a matriz de verificação de paridade de conversão H' é representada por uma combinação de uma matriz unitária de 5º 5 elementos, outra matriz (referida em seguida apropriadamente como matriz quase unitária) que corresponde à matriz unitária cujo elemento ou elementos de 1 são mudados em um elemento ou elementos de 0, uma matriz adicional (referida em seguida apropriadamente como matriz de deslocamento) que corresponde à matriz unitária ou matriz quase unitária depois que é deslocada ciclicamente (deslocamento cíclico), uma matriz ainda adicional (referida em seguida apropriadamente como matriz de soma) de duas ou mais da matriz unitária, matriz quase unitária e matriz de deslocamento, e uma matriz O de 5 5 elementos.

Pode ser considerado que a matriz de verificação de paridade de conversão H' da Figura 74 é composta de uma matriz unitária, uma matriz quase unitária, uma matriz de deslocamento, uma matriz de soma e uma matriz O de 5º 5 elementos. Para esse fim, as matrizes de 5º 5 elementos

' 129 que compõem a matriz de verificação de paridade de conversão H' são 7 chamadas em seguida matrizes de componente.

Para decodificação de um código de LDPC representado por uma matriz de verificação de paridade representada por uma matriz de P P componentes, uma arquitetura que executa operação matemática de nó de verificação e operação matemática de nó de variável simultaneamente para P nós de verificação e P nós de variável pode ser usada.

Figura 75 é um diagrama de bloco mostrando um exemplo de uma configuração de um aparelho de decodificação que executa tal decodificação já descrita. - Em particular, Figura 75 mostra um exemplo de uma configuração de um aparelho de decodificação que executa decodificação de i códigos de LDPC da matriz de verificação de paridade original H da Figura 72 usando a matriz de verificação de paridade de conversão H' da Figura 74 obtida executando pelo menos a substituição de coluna da expressão (12). O aparelho de decodificação da Figura 75 inclui uma memória de armazenamento de dados de borda 300 incluindo seis FIFOs 300, a 300,, um seletor 301 para selecionar os FIFOs 300, a 3006, um seção de verificação de cálculo de nó 302, dois circuitos de deslocamento cíclico 303 e 308, uma memória de armazenamento de dados de borda 304 incluindo 18 FIFOs 304, a 30418, um seletor 305 para selecionar os FIFOs 304, a 30418, uma memória de dados de recepção 306 para armazenar informação de recepção, uma seção de cálculo de nó de variável 307, uma seção de cálculo de palavra decodificada 309, uma seção de rearranjo de dados de recepção 310, e uma —seçãoderearranjo de dados decodificados 311. Primeiro, um método de armazenamento de dados nas memórias de armazenamento de dados de borda 300 e 304 é descrito.

A memória de armazenamento de dados de borda 300 inclui os seis FIFOs 300, a 3006, o número de qual é igual a um quociente quando o

' número de linha 30 da matriz de verificação de paridade de conversão H' da 7 Figura 74 é dividido pelo número de linha 5 das matrizes de componente. Cada um dos FIFOs 300y (y = 1, 2,..., 6) tem uma pluralidade de estágios de regiões de armazenamento tal que mensagens correspondendo a cinco bordas —cujonúmero é igual ao número de linhas e o número de colunas das matrizes de componente possam ser lidas ou escritas nas regiões de armazenamento de cada estágio ao mesmo tempo. Ademais, o número de estágios das regiões de armazenamento de cada FIFO 300, é nove, que é o número máximo de 1s (peso de Hamming) na direção de linha da matriz de verificação de paridade de conversão da Figura 74.

7 No FIFO 300,, dados (mensagens v; de nós de variável) correspondendo às posições do valor 1 na primeira a quinta linhas da matriz de verificação de paridade de conversão H' da Figura 74 são armazenados em uma forma fechada na direção horizontal nas linhas individuais (na forma em que0 é ignorado). Em particular, se um elemento na j-ésima linha da i-ésima coluna for representado como (j, i), então nas regiões de armazenamento no primeiro estágio do FIFO 300,, dados correspondendo às posições do valor 1 da matriz de unidade de 5º 5 elementos de (1, 1) a (5, 5) da matriz de verificação de paridade de conversão H' são armazenados. Nas regiões de armazenamento no segundo estágio, dados correspondendo às posições do valor 1 de uma matriz de deslocamento de (1, 21) a (5, 25) da matriz de verificação de paridade de conversão H' (uma matriz de deslocamento obtida deslocando ciclicamente a matriz de unidade de 5º 5 elementos por três na direção à direita). Também nas regiões de armazenamento no terceiro a oitavo estágios, dados são armazenados em uma relação associada com a matriz de verificação de paridade de conversão H'. Então, nas regiões de armazenamento no nono estágio, dados correspondendo às posições do valor de uma matriz de deslocamento de (1, 86) a (5, 90) da matriz de verificação de paridade de conversão H' (uma matriz de deslocamento obtida substituindo

: 131 2 o valor | entre a primeira linha da matriz de unidade de 5 5 elementos com ] o valor O e então deslocando ciclicamente a matriz de unidade depois da substituição por um na direção à esquerda) são armazenados.

No FIFO 300;,, dados correspondendo às posições do valor 1 —dasextaadécima linhas da matriz de verificação de paridade de conversão H' da Figura 74 são armazenados.

Em particular, na região de armazenamento no primeiro estágio do FIFO 300,7, dados correspondendo às posições do valor 1 de uma primeira matriz de deslocamento que forma uma matriz de soma (6, 1) a (10, 5) da matriz de verificação de paridade de conversão H' (uma matriz de soma que é a soma de uma primeira matriz de deslocamento obtida ' deslocando ciclicamente a matriz de unidade de 5º 5 elementos por um na ' direção à direita e uma segunda matriz de deslocamento obtida deslocando ciclicamente a matriz de unidade de 5º 5 elementos por dois na direção à direita) são armazenados.

Ademais, na região de armazenamento no segundo estágio, dados correspondendo às posições do valor 1 da segunda matriz de deslocamento que forma a matriz de soma (6, 1) a (10, 5) da matriz de verificação de paridade de conversão H' são armazenados.

Em particular, com respeito a uma matriz de componente cujo peso é 2 ou mais, onde a matriz de componente é representada na forma da soma de várias dentre uma matriz unitária de PP elementos tendo o peso 1, uma matriz quase unitária correspondendo à matriz unitária cujo um ou mais elementos são substituídos tendo o valor 1 com 0 e uma matriz de deslocamento obtida deslocando ciclicamente a matriz unitária ou a matriz quase unitária, dados correspondendo às posições do valor 1 da matriz unitária, matriz quase unitária ou matriz de deslocamento cujo peso é 1 (mensagens correspondendo às bordas pertencendo à matriz unitária, matriz quase unitária ou matriz de deslocamento) são armazenados no mesmo endereço (mesmo FIFO dentre os FIFOs 300, a 3005). Também nas regiões de armazenamento no terceiro a nono

" 132 x . estágios, dados são armazenados em uma relação associada com a matriz de , verificação de paridade de conversão H". Também os FIFOs 3003 a 300; armazenam dados em uma relação associada com a matriz de verificação de paridade de conversão H". A memória de armazenamento de dados de borda 304 inclui 18 FIFOs 304, a 30418, o número de qual é igual ao quociente quando o número de coluna 90 da matriz de verificação de paridade de conversão H' é dividido pela número de coluna 5 da matriz de componente.

Cada memória de armazenamento dados de borda 304x (x = 1, 2,..., 18) inclui uma pluralidade de estágios de regiões de armazenamento, e mensagens correspondendo a 7 cinco bordas, o número de qual é igual ao número de linhas e o número de : colunas da matriz de verificação de paridade de conversão H' pode ser lido de ou escrito nas regiões de armazenamento de cada estágio ao mesmo tempo.

No FIFO 304,, dados correspondendo às posições do valor 1 155 da primeira a quinta colunas da matriz de verificação de paridade de conversão H' da Figura 74 (mensagens u; dos nós de verificação) são armazenados em uma forma fechada na direção vertical nas colunas individuais (na forma em que O é ignorado). Em particular, nas regiões de armazenamento no primeiro estágio do FIFO 304,, dados correspondendo às — posições do valor 1 da matriz unitária de 5 5 elementos de (1, 1) a (5, 5) da matriz de verificação de paridade de conversão H' são armazenados.

Nas regiões de armazenamento no segundo estágio, dados correspondendo às posições do valor de uma primeira matriz de deslocamento que forma uma matriz de soma (6, 1) a (10, 5) da matriz de verificação de paridade vertical H' (uma matriz de soma que é a soma de uma primeira matriz de deslocamento obtida deslocando ciclicamente a matriz unitária de 5º 5 elementos por um à direita e uma segunda matriz de deslocamento obtida deslocando ciclicamente a matriz unitária de 5º 5 elementos por dois à direita) são armazenados.

Ademais, nas regiões de armazenamento no terceiro estágio, dados

" . correspondendo às posições do valor 1 da segunda matriz de deslocamento ' que forma a matriz de soma (6, 1) a (10, 5) da matriz de verificação de paridade vertical H.

Em particular, com respeito a uma matriz de componente cujo pesoé2ourmais, onde a matriz de componente é representada na forma da soma de várias dentre uma matriz unitária de PP elementos tendo o peso 1, uma matriz quase unitária correspondendo à matriz unitária cujo um ou mais elementos tendo o valor 1 são substituídos com O e uma matriz de deslocamento obtida deslocando ciclicamente a matriz unitária ou a matriz quase unitária, dados correspondendo às posições do valor 1 da matriz ' unitária, matriz quase unitária ou matriz de deslocamento cujo peso é 1 . (mensagens correspondendo às bordas pertencendo à matriz unitária, matriz quase unitária ou matriz de deslocamento) são armazenados no mesmo endereço (mesmo FIFO dentre os FIFOs 304, a 30413). Também com respeito às regiões de armazenamento no quarto e quinto estágios, dados são armazenados em uma relação associada com a matriz de verificação de paridade de conversão H'. O número de estágios das regiões de armazenamento do FIFO 304, é 5, que é um número máximo do número de 1s (peso de Hamming) na direção de linha na primeira a quinta — colunas da matriz de verificação de paridade de conversão H”. Também os FIFOs 304, e 304; armazenam dados em uma relação associada com a matriz de verificação de paridade de conversão H' semelhantemente, e cada comprimento (número de estágio) dos FIFOs 304, e 3043 é 5. Também os FIFOs 304, a 304,1; armazenam dados em uma relação associada com a matriz de verificação de paridade de conversão H' semelhantemente, e cada comprimento dos FIFOs 304, a 3041, é 3. Também os FIFOs 304,3 a 304,3 armazenam dados em uma relação associada com a matriz de verificação de paridade de conversão H' semelhantemente, e cada comprimento dos FIFOs 3043 a 304,8 é 2.

si 134 - Agora, operação do aparelho de decodificação da Figura 75 é ' descrita.

A memória de armazenamento de dados de borda 300 inclui os seis FIFOs 300, a 3005, e FIFOs nos quais dados são para serem armazenados S — são selecionados dentre os FIFOs 300, a 3005 conforme informação (Dados de Matriz) D312 representando para qual linha da matriz de verificação de paridade de conversão H' cinco mensagens D311 providas do circuito de deslocamento cíclica 308 no estágio precedente pertencem. Então, as cinco mensagens D311 são armazenadas coletivamente e em ordem nos FIFOs — selecionados. Ademais, quando dados são para serem lidos, a memória de " armazenamento de dados de borda 300 lê cinco mensagens D300, em ordem : do FIFO 300, e provê as cinco mensagens D300, para o seletor 301 no estágio sucessivo. Depois que a leitura das mensagens do FIFO 300, termina, a memória de armazenamento de dados de borda 300 lê as mensagens em 15º ordem também dos FIFOs 330, a 300; e provê as mensagens lidas para o seletor 301.

O seletor 301 seleciona as cinco mensagens daquele FIFO do qual dados são atualmente lidos dentre os FIFOs 300, a 300; conforme um sinal selecionado D301 e provê as cinco mensagens como mensagens D302 paraa seção de verificação de cálculo de nó 302.

A seção de verificação de cálculo de nó 302 inclui cinco calculadores de nó de verificação 302, a 302; e executa a operação matemática de nó de verificação conforme a expressão (7) usando as mensagens D302 (D302, a D302;) (mensagens v; da expressão (7)) providas a — elapelo seletor 301. Então, a seção de verificação de cálculo de nó 302 provê cinco mensagens D303 (D303, a D303;) (mensagens u; da expressão (7)) obtidas como resultado da operação matemática de nó de verificação para o circuito de deslocamento cíclico 303.

O circuito de deslocamento cíclico 303 desloca ciclicamente as o 135 a - cinco mensagens D303, a 303; determinadas pela seção de cálculo de nó de ' verificação 302 baseado em informação (Dados de Matriz) D305 considerando por qual número de matrizes unitárias originais as bordas correspondentes estão deslocadas ciclicamente na matriz de verificação de — paridade de conversão H', e provê um resultado do deslocamento cíclico como uma mensagem D304 para a memória de armazenamento de dados de borda 304.

A memória de armazenamento de dados de borda 304 inclui 18 FIFOs 304, a 304,8. A memória de armazenamento de dados de borda 304 — seleciona um FIFO no qual dados são para serem armazenados dentre os " FIFOs 304, a 304,3 conforme a informação D305 considerando para qual . linha da matriz de verificação de paridade de conversão H' as cinco mensagens D304 providas do circuito de deslocamento cíclico 303 no estágio precedente pertencem e armazena coletivamente as cinco mensagens D304 emordem no FIFO selecionado. Por outro lado, quando dados são para serem lidos, a memória de armazenamento de dados de borda 304 Ilê cinco mensagens D306, em ordem do FIFO 304, e provê as mensagens D306, para o seletor 305 no estágio sucessivo. Depois que a leitura de dados do FIFO 304, termina, a memória de armazenamento de dados de borda 304 lê — mensagens em ordem também dos FIFOs 304, a 304; e provê as mensagens para o seletor 305.

O seletor 305 seleciona as cinco mensagens do FIFO do qual dados são lidos atualmente dentre os FIFOs 304, a 304,8 conforme um sinal selecionado D307 e provê as mensagens selecionadas como mensagens D308 —paraa seção de cálculo de nó de variável 307 e a seção de cálculo de palavra decodificada 309.

Por outro lado, a seção de rearranjo de dados de recepção 310 executa a substituição de coluna da expressão (12) para rearranjar um código de LDPC D313 recebido por um caminho de comunicação e provê o código

: 136 Es 2 de LDPC rearranjado D313 como dados de recepção D314 para a memória de ' dados de recepção 306. À memória de dados de recepção 306 calcula e armazena uma LLR de recepção (relação de probabilidade logarítmica) dos dados de recepção D314 providos a ela da seção de rearranjo de dados de —recepção3l10 e coleta e provê todas as cinco das LLRs de recepção como valores de recepção D309 à seção de cálculo de nó de variável 307 e à seção de cálculo de palavra decodificada 309. A seção de cálculo de nó de variável 307 inclui cinco calculadores de nó de variável 307, a 307; e executa operação matemática de nó de variável conforme a expressão (1) usando as mensagens D308 (308, a " 3085) (mensagens ,; da expressão (1)) providas a ela pelo seletor 305 e os . cinco valores de recepção D309 (valores de recepção uo; da expressão (1)) providos a ela da memória de dados de recepção 306. Então, a seção de cálculo de nó de variável 307 provê mensagens D310 (D301, a D310;) (mensagens v; da expressão (1)) obtidas como resultado da operação matemática ao circuito de deslocamento cíclico 308. O circuito de deslocamento cíclico 308 desloca ciclicamente mensagens D310, a D310;s calculadas pela seção de cálculo de nó de variável 307 baseado em informação considerando por qual número de matrizes unitárias originais a borda correspondente está deslocada ciclicamente na matriz de verificação de paridade de conversão H', e provê um resultado do deslocamento cíclico como uma mensagem D311 para a memória de armazenamento de dados de borda 300. Executando a segiência de operações descrita acima, — decodificação em um ciclo de um código de LDPC pode ser executada.

No aparelho de decodificação da Figura 75, depois que um código de LDPC é decodificado por um número predeterminado de vezes, um resultado de decodificação final é determinado pela seção de cálculo de palavra decodificada 309 e pela seção de rearranjo de dados decodificados 311 e

. ' 137 & . então produzido.

7 Em particular, a seção de cálculo de palavra decodificada 309 inclui cinco calculadores de palavra decodificada 309, a 309; e atua como um estágio final em uma pluralidade de ciclos de decodificação para calcular um — resultado de decodificação (palavra decodificada) conforme a expressão (5) usando as cinco mensagens D308 (D308, a D308;s) (mensagens u; da expressão (5)) produzidas do seletor 305 e os cinco valores de recepção D309 (valores de recepção uo; da expressão (5)) produzida da memória de dados de recepção 306. Então, a seção de cálculo de palavra decodificada 309 provê dados decodificados D315 obtidos como resultado do cálculo à seção de ' rearranjo de dados decodificados 311.

' A seção de rearranjo de dados decodificados 311 executa substituição inversa para a substituição de coluna da expressão (12) para os dados decodificados D315 providos a ela da seção de cálculo de palavra decodificada 309 para rearranjar a ordem dos dados decodificados D315 e produz os dados decodificados rearranjados D315 como um resultado de decodificação D316.

Como descrito acima, aplicando uma ou ambas de substituição de linha e substituição de coluna a uma matriz de verificação de paridade (matriz de verificação de paridade original) para converter a matriz de verificação de paridade em uma matriz de verificação de paridade (matriz de verificação de paridade de conversão) que pode ser representada por uma combinação de uma matriz unitária de Pº P elementos, uma matriz quase unitária que corresponde à matriz unitária cujo elemento ou elementos de 1 são mudados em um elemento ou elementos de 0, uma matriz de deslocamento que corresponde à matriz unitária ou matriz quase unitária depois que é deslocada ciclicamente, uma matriz de soma de duas ou mais da matriz unitária, matriz quase unitária e matriz de deslocamento, e uma matriz 0 de P P elementos como descrito acima, fica possível adotar para

. 138 >) . decodificação de código de LDPC uma arquitetura que executa operação matemática de nó de verificação e operação matemática de nó de variável para P nós de verificação e P nós de variável simultaneamente. Conseqiientemente, —executanto a operação matemática de nó — simultaneamente para P nós, é possível suprimir a frequência de operação dentro de uma gama implementável para executar decodificação de LDPC.

A seção de decodificação de LDPC 56 que compõe o aparelho de recepção 12 da Figura 70 executa operação matemática de nó de verificação e operação matemática de nó de variável simultaneamente para P nós de verificação e P nós de variável para executar decodificação de LDPC ' semelhantemente ao aparelho de decodificação da Figura 75.

: Em particular, é assumido agora para simplificar descrição que a matriz de verificação de paridade de um código de LDPC produzida da seção de codificação de LDPC 21 que compõe o aparelho de transmissão 11 da Figura 8 é, por exemplo, a matriz de verificação de paridade H, em que a matriz de paridade tem uma estrutura de escada mostrada na Figura 72. Neste exemplo, o intercalador de paridade 23 do aparelho de transmissão 11 executa intercalação de paridade para intercalar o K+qx+y+1-ésimo bit de código à posição do K+Pytx+l-ésimo bit de código com o comprimento de informação K fixado a 60, com ó número de coluna de unidade P da estrutura cíclica fixado a 5 e com o divisor q (= M/P) do comprimento de paridade M a 6.

Desde que esta intercalação de paridade corresponde à substituição de coluna da expressão (12), a seção de decodificação de LDPC 56 não precisa executar a substituição de coluna da expressão (12).

Portanto, no aparelho de recepção 12 da Figura 70, um código de LDPC para qual desintercalação de paridade não foi executada, isso é, um código de LDPC em um estado em que a substituição de coluna da expressão (12) é executada, é provido do desintercalador de torção de coluna 55 para a seção de decodificação de LDPC 56 como descrito acima. A seção de

. 139 decodificação de LDPC 56 executa processamento semelhante àquele do aparelho de decodificação da Figura 75, exceto que a substituição de coluna « —da expressão (12) não é executada.

Em particular, Figura 76 mostra um exemplo de uma configuração da seção de decodificação de LDPC 56 da Figura 70. Se referindo à Figura 76, a seção de decodificação de LDPC 56 é configurada semelhantemente àquela do aparelho de decodificação da Figura 75, exceto que a seção de rearranjo de dados de recepção 310 da Figura 75 não é provida e executa processamento semelhante àquele do aparelho de decodificação da Figura 75, exceto que a substituição de coluna ' da expressão (12) não é executada.

Portanto, descrição da seção de : decodificação de LDPC 56 é omitida aqui.

Desde que a seção de decodificação de LDPC 56 pode ser configurada sem incluir a seção de rearranjo de dados de recepção 310 como descrito acima, ela pode ser reduzida em escala em comparação com o aparelho de decodificação da Figura 75. É para ser notado que, enquanto, nas Figuras 72 a 76, é assumido que o comprimento de código N do código de LDPC é 90; o comprimento de informação K é 60; o número de coluna de unidade P (número de linha e número de coluna de uma matriz de componente) da estrutura cíclica é 5; e o divisor q (= M/P) do comprimento de paridade M é 6, para descrição simplificada, o comprimento de código N, comprimento de informação K, número de coluna de unidade P da estrutura cíclica e o divisor q (= M/P) não estão limitados individualmente aos valores específicos dados acima Em particular, enquanto a seção de codificação de LDPC 21 no aparelho de transmissão 11 da Figura 8 produz um código de LDPC em que, por exemplo, o comprimento de código N é 64.800 ou 16.200, o comprimento de informação K é N-Pq (= N-M), o número de coluna de unidade P da estrutura cíclica é 360 e o divisor q é M/P, a seção de decodificação de LDPC 56 da Figura 76 pode ser aplicada também onde decodificação de LDPC é executada, executando a operação matemática de nó de verificação e a operação matemática de nó de variável simultaneamente S —paraPnós de verificaçãoe P nós de variável com respeito a um tal código de LDPC como já descrito.

Enquanto a série de processos descritos acima pode ser executada através de hardware, pode caso contrário ser executada através de software. Onde a série de processos é executada através de software, um programa que constrói o software é instalado em um computador para uso ' universal ou similar.

. Figura 77 mostra um exemplo de uma configuração de uma concretização de um computador no qual um programa para executar a série de processos descrita anteriormente é instalado.

O programa pode ser gravado com antecedência em um disco rígido 705 ou em uma ROM 703 como um meio de gravação embutido no computador.

Ou, o programa pode ser armazenado (gravado) temporariamente ou permanentemente no ou em um meio de gravação removível 711 tal como um disco flexível, um CD-ROM (Memória Só de Leitura de Disco Compacto), um disco MO (Magneto Óptico), um DVD (Disco Versátil Digital), um disco magnético ou uma memória de semicondutor. Tal meio de gravação removível 711 como já descrito pode ser provido como denominado software de pacote.

É para ser notado que o programa não só pode ser instalado de um tal médio de gravação removível 711 como descrito acima no computador, mas também pode ser instalado no disco rígido 705 embutido no computador, onde é transferido a isso e recebido por uma seção de comunicação 708. Neste exemplo, o programa pode ser transferido ao computador através de comunicação sem fios de um site de carregamento por um satélite artificial para radiodifusão de satélite digital ou transferido ao computador através de comunicação por fios por uma rede tal como uma LAN (Rede Local) ou a Internet.

O computador tem uma CPU (Unidade de Processamento Central) 702 construída nele. Uma interface de entrada/saída 7410 está conectada à CPU 702 por um barramento 701, e se uma instrução for introduzida à CPU 702 pela interface de entrada/saída 710 quando uma seção de entrada 707 configurada de um teclado, um mouse, um microfone e assim — sucessivamente, é operada por um usuário ou em um caso similar, a CPU 702 ' executa o programa armazenado na ROM (Memória Só de Leitura) 703. Ou, a . CPU 702 carrega um programa armazenado no disco rígido 705, um programa transferido de um satélite ou uma rede, recebido pela seção de comunicação 708 e instalado no disco rígido 705 ou um programa lido do meio de gravação removível 711 carregado em uma unidade de disco 709 e instalado no disco rígido 705 em uma RAM (Memória de Acesso Aleatório) 704 e executa o programa. Conseqiientemente, a CPU 702 executa processamento — conforme o fluxograma descrito anteriormente ou processamento executado pela configuração do diagrama de bloco descrito — anteriormente. Então, a CPU 702 produz um resultado do processamento de uma seção de saída 706 configurada de um LCD (Mostrador de Cristal Líquido), um alto-falante e assim sucessivamente e transmite o resultado de processamento da seção de comunicação 708 pela interface de entrada/saída 710 ou grava o resultado de processamento no disco rígido 705 como a — ocasião exige.

Aqui, na especificação presente, etapas de processamento que descrevem o programa para fazer o computador executar vários processos não precisam necessariamente ser processadas em uma série de tempo conforme a ordem descrita como um fluxograma, mas incluem aqueles processos a serem executados em paralelo ou individualmente (por exemplo, processos paralelos ou processos por um objeto).

Ademais, o programa pode ser processado por um único computador ou pode ser processado através de processamento distribuído por uma pluralidade de computadores. Ademais, o programa pode ser transferido e executado por um computador em um lugar remoto.

Agora, um processo para codificação de LDPC pela seção de codificação de LDPC 21 do aparelho de transmissão 11 é descrito ademais.

Por exemplo, no padrão de DVB-S.2, codificação de LDPC — dos dois comprimentos de código diferentes N de 64.800 bits e 16.200 bits é ' prescrita. . E, para o código de LDPC cujo comprimento de código N é

64.800 bits, as 11 taxas de codificação 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 e 9/10 são prescritas, e para o código de LDPC cujo comprimento de código Né 16.200 bits, as 10 taxas de codificação 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 e 8/9 são prescritas.

A seção de codificação de LDPC 21 executa codificação (codificação de correção de erros) em códigos de LDPC das taxas de codificação diferentes cujo comprimento de codificação N é 64.800 bits ou

16.200 bits conforme uma matriz de verificação de paridade H preparada para cada comprimento de código N e para cada taxa de codificação.

Em particular, a seção de codificação de LDPC 21 armazena uma tabela de valor inicial de matriz de verificação de paridade descrita em seguida para produzir uma matriz de verificação de paridade H para cada — comprimento de código N e para cada taxa de codificação.

Aqui, no padrão de DVB-S.2, códigos de LDPC dos dois comprimentos de código diferentes N de 64.800 bits e 16.200 bits são prescritos como descrito anteriormente, e as 11 taxas de codificação diferentes são prescritas para o código de LDPC cujo comprimento de código

N é 64.800 bits e as 10 taxas de codificação diferentes são prescritas para o código de LDPC cujo comprimento de código N é 16.200 bits.

Por conseguinte, onde o aparelho de transmissão 11 é um aparelho que executa processamento conforme o padrão de DVB-S.2, tabelas de valor inicial de matriz de verificação de paridade correspondendo individualmente às 11 taxas de codificação diferentes para o código de LDPC cujo comprimento de código N é 64.800 bits e tabelas de valor inicial de matriz de verificação de paridade correspondendo individualmente às 10 taxas de codificação diferentes para o código de LDPC cujo comprimento de código Né 16.200 bits são armazenadas na seção de codificação de LDPC 21.

7 A seção de codificação de LDPC 21 fixa um comprimento de : código N e uma taxa de codificação r para códigos de LDPC, por exemplo, em resposta a uma operação de um operador. O comprimento de código Ne a taxa de codificação fixa r fixadas pela seção de codificação de LDPC 21 referida em seguida apropriadamente como comprimento de código fixo N e taxa de codificação fixa r, respectivamente.

A seção de codificação de LDPC 21, baseada nas tabelas de valor inicial de matriz de verificação de paridade correspondendo ao comprimento de código fixo N e à taxa de codificação fixa r, elementos do —valorl1 de uma matriz de informação H, correspondendo a um comprimento de informação K (= Nr = comprimento de código N — comprimento de paridade M) correspondendo ao comprimento de código fixo N e à taxa de codificação fixa r por um período de 360 colunas (número de coluna de unidade P da estrutura cíclica) na direção de coluna para produzir uma matriz — de verificação de paridade H.

Então, a seção de codificação de LDPC 21 extrai bits de informação para o comprimento de informação K de dados de objeto que são um objeto de transmissão tais como dados de imagem ou dados de som providos do aparelho de transmissão 11. Ademais, a seção de codificação de

LDPC 21 calcula bits de paridade correspondendo aos bits de informação baseado na matriz de verificação de paridade H para produzir uma palavra- código (código de LDPC) para um comprimento de código.

Em outras palavras, a seção de codificação de LDPC 21 executa sucessivamente operação matemática de um bit de paridade da palavra-código c que satisfaz a expressão seguinte.

He" =0 Aqui, na expressão acima, c indica um vetor de linha como a palavra-código (código de LDPC), e C” indica inversão do vetor de linha c.

Onde, de dentro do vetor de linha c como um código de LDPC ' (uma palavra-código), uma porção correspondendo aos bits de informação é : representada por um vetor de linha A e uma porção correspondendo aos bits de paridade é representada por um vetor de linha T, o vetor de linha c pode ser representado por uma expressão c = [A]T] do vetor de linha A como os Dbitsde informação e o vetor de linha T como os bits de paridade.

Enquanto isso, a matriz de verificação de paridade H pode ser representada, da matriz de código de informação H, desses dos bits de código do LDPC que correspondem aos bits de informação e a matriz de paridade Hr desses dos bits de código do código de LDPC que correspondem aos bits de paridade por uma expressão H = [H,|Hr] (matriz em que os elementos da matriz de informação H, são elementos no lado esquerdo e os elementos da matriz de paridade Hr são elementos no lado direito).

Ademais, por exemplo, no padrão de DVB-S.2, a matriz de verificação de paridade Hr, da matriz de verificação de paridade H = [H,|Hr] temuma estrutura de escada.

É necessário para a matriz de verificação de paridade H e o vetor de linha c = [A]T] como um código de LDPC satisfazer a expressão Hc" = O, e onde a matriz de paridade Hr da matriz de verificação de paridade H = [HAIH1] tem uma estrutura de escada, o vetor de linha T como bits de paridade que configura o vetor de linha c = [A]T] que satisfaz a expressão Hc" = O pode ser determinado sequencialmente fixando os elementos de cada linha a zero em ordem começando com os elementos na primeira linha do vetor de coluna Hc" na expressão He'=0.

Se a seção de codificação de LDPC 21 determinar um bit de paridade T para um bit de informação A, então produz uma palavra-código c = [A]T] representada pelo bit de informação A e o bit de paridade T como um resultado de codificação de LDPC do bit de informação A.

Como descrito acima, a seção de codificação de LDPC 21 armazena as tabelas de valor inicial de matriz de verificação de paridade 7 correspondendo aos comprimentos de código N e à taxa de codificação r com : antecedência nela e executa codificação de LDPC do comprimento de código fixo N e a taxa de codificação fixa r usando uma matriz de verificação de paridade H produzida das tabelas de valor inicial de matriz de verificação de paridade correspondendo ao comprimento de código fixo N e à taxa de codificação fixa r.

Cada tabela de valor inicial de matriz de verificação de paridade é uma tabela que representa a posição de elementos do valor 1 da matriz de informação Ha, correspondendo ao comprimento de informação K correspondendo ao comprimento de código N e à taxa de codificação r do código de LDPC da matriz de verificação de paridade H (código de LDPC definido pela matriz de verificação de paridade H) para todas as 360 linhas (número de coluna de unidade P da estrutura periódica), e é produzido com antecedência para uma matriz de verificação de paridade H para cada comprimento de código N e cada taxa de codificação r.

Figuras 78 a 123 ilustram as tabelas de valor inicial de matriz de verificação de paridade para produzir várias matrizes de verificação de paridade H incluindo tabelas de valor inicial de matriz de verificação de paridade prescritas no padrão de DVB-S.2.

Em particular, Figura 78 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 2/3.

Figuras 79 a 81 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 2/3.

É para ser notado que a Figura 80 é uma vista continuando da Figura79 e Figura81 é uma vista continuando da Figura 80.

7 Figura 82 mostra a tabela de valor inicial de matriz de : verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 3/4.

Figuras 83 a 86 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 3/4.

É para ser notado que a Figura 84 é uma vista continuando da Figura83 e Figura85 é uma vista continuando da Figura 84. Ademais, Figura 86 é uma vista continuando da Figura 85.

Figura 87 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bitse uma taxa de codificação r de 4/5.

Figuras 88 a 91 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 4/5.

É para ser notado que a Figura 89 é uma vista continuando da Figura 88 e Figura 90 é uma vista continuando da Figura 89. Ademais, Figura 91 é uma vista continuando da Figura 90. Figura 92 mostra a tabela de valor inicial de matriz de S verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 5/6. Figuras 93 a 96 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de - 64.800 bits e uma taxa de codificação r de 5/6. : É para ser notado que a Figura 94 é uma vista continuando da Figura 93 e Figura 95 é uma vista continuando da Figura 94. Ademais, Figura 96 é uma vista continuando da Figura 95.

Figura 97 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 8/9.

Figuras 98 a 101 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H ; prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 8/9.

É para ser notado que a Figura 99 é uma vista continuando da Figura 98 e Figura 100 é uma vista continuando da Figura 99. Ademais, —Figural101l6é uma vista continuando da Figura 100.

Figuras 102 a 105 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 9/10.

É para ser notado que a Figura 103 é uma vista continuando da Figura 102 e Figura 104 é uma vista continuando da Figura 103. Ademais, Figura 105 é uma vista continuando da Figura 104.

Figuras 106 e 107 mostram a tabela de valor inicial de matriz —de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 1/4.

É para ser notado que a Figura 107 é uma vista continuando da Figura 106.

Figuras 108 e 109 mostram a tabela de valor inicial de matriz 7 de verificação de paridade para uma matriz de verificação de paridade H : prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 1/3. É para ser notado que Figura 109 é uma vista continuando da Figura 108.

Figuras 110 e 111 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 2/5. É para ser notado que a Figura 111 é uma vista continuando da Figura 110. Figuras 112 a 114 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de — 64.800 bitseuma taxa de codificação r de 1/2.

É para ser notado que a Figura 113 é uma vista continuando da Figura 112 e Figura 114 é uma vista continuando da Figura 113.

Figuras 115 a 117 mostram a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

64.800 bits e uma taxa de codificação r de 3/5. É para ser notado que a Figura 116 é uma vista continuando da Figura 115 e Figura 117 é uma vista continuando da Figura 116.

Figura 118 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 1/4.

Figura 119 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H ' prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de : 16.200 bits e uma taxa de codificação r de 1/3.

Figura 120 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 2/5.

Figura 121 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bitse uma taxa de codificação r de 1/2.

Figura 122 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de

16.200 bits e uma taxa de codificação r de 3/5.

Figura 123 mostra a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade H tendo um comprimento de código N de 16.200 bits e uma taxa de codificação r de 3/5 que pode ser usada em lugar da tabela de valor inicial de matriz de verificação de paridade da Figura 122.

A seção de codificação de LDPC 21 do aparelho de transmissão 11 determina uma matriz de verificação de paridade H da maneira seguinte usando as tabelas de valor inicial de matriz de verificação de paridade.

Em particular, Figura 124 ilustra um método para determinar uma matriz de verificação de paridade H de uma tabela de valor inicial de matriz de verificação de paridade.

É para ser notado que a tabela de valor inicial de matriz de verificação de paridade da Figura 124 indica a tabela de valor inicial de matriz de verificação de paridade para uma matriz de verificação de paridade : H prescrita no padrão de DVB-S.2 e tendo um comprimento de código N de : 16.200 bits e uma taxa de codificação r de 2/3 mostrada na Figura 178. Como descrito acima, a tabela de valor inicial de matriz de verificação de paridade é uma tabela representando a posição de elementos do valor1 de uma matriz de informação H, correspondendo ao comprimento de informação K correspondendo ao comprimento de código N e à taxa de codificação r do código de LDPC para todas as 360 colunas (para todo número de coluna de unidade P da estrutura cíclica), e na primeira linha da tabela de valor inicial de matriz de verificação de paridade, vários números de - linha de elementos do valor 1 entre a 1+360 (i -1)-ésima coluna da matriz de verificação de paridade H (números de linha onde o número de linha da primeira linha da matriz de verificação de paridade H é 0) igual ao número de pesos de coluna que a 1+360 (i -1)-ésima coluna tem.

Aqui, é assumido que a matriz de paridade Hr da matriz de verificação de paridade H correspondendo ao comprimento de paridade M tem uma estrutura de escada e é determinada com antecedência. De acordo com a tabela de valor inicial de matriz de verificação de paridade, a matriz de informação H, correspondendo de dentro ao comprimento de informação K de dentro da matriz de verificação de paridade H é determinada.

O comprimento de informação K e o número de linha k+1 da tabela de valor inicial de matriz de verificação de paridade satisfazem uma —relaçãodada pela expressão seguinte.

K=(k+1) 360 Aqui, 360 na expressão acima é o número de coluna de unidade P da estrutura cíclica.

Na tabela de valor inicial de matriz de verificação de paridade da Figura 124, 13 valores numéricos estão listados na primeira a terceira W linhas, e três valores numéricos estão listados na quarta a k+1-ésima (na : Figura 124, 30º) linhas.

Por conseguinte, o número de pesos de coluna na matriz de verificação de paridade H determinada da tabela de valor inicial de matriz de verificação de paridade da Figura 124 é 13 n a primeira a 1+360 (3 -1)-1- ésima linhas, mas é 3 na 1+360 (3 -1)-ésima a K-ésima linhas.

A primeira linha da tabela de valor inicial de matriz de verificação de paridade da Figura 124 inclui O, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 e 2622, e isto indica que, na primeira — coluna da matriz de verificação de paridade H, os elementos em linhas dos números de linha de O, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 e 2622 têm o valor 1 (e além disso os outros elementos têm o valor O). Enquanto isso, a segunda linha da tabela de valor inicial de — matriz de verificação de paridade da Figura 124 inclui 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 e 3108, e isto indica que, na 361º (= 1+360 (2 -1)ésima) coluna da matriz de verificação de paridade H, os elementos em linhas dos números de linha de 1, 122, 1546, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 e 3108 têm o valor 1.

Como dado acima, a tabela de valor inicial de matriz de verificação de paridade representa a posição de elementos do valor 1 da matriz de informação H, da matriz de verificação de paridade H para todas as 360 colunas.

Cada uma das colunas da matriz de verificação de paridade H diferente da 1+360 (i -1)-ésima coluna, quer dizer, cada uma da 2+360 (1 -1)- ésima coluna a 360 i -ésima colunas, inclui elementos do valor de 1 obtidos deslocando ciclicamente os elementos do valor de 1 da 1+360 (i -1)-ésima coluna que depende da tabela de valor inicial de matriz de verificação de paridade periodicamente na direção descendente (na direção descendente da - coluna) conforme o comprimento de paridade M.

: Em particular, por exemplo, a 2+360 (i -1)-ésima coluna é uma coluna obtida deslocando ciclicamente a 1+360 (i -1)-ésima coluna na direção descendente por M/360 (= q), e a próxima 3+360 ( i-1)-ésima coluna é uma obtida deslocando ciclicamente a 1+360 (i -1)-ésima coluna na direção descendente por 2 M/360 (= 2 q)e então deslocando ciclicamente a coluna deslocada ciclicamente (2+360 (i-1l)-ésima coluna) na direção descendente por M/360 (= q).

Agora, se for assumido que o valor de numeral na j-ésima coluna (j-ésima da esquerda) na i-ésima linha (i-ésima linha de acima) da tabela de valor inicial de matriz de verificação de paridade é representado por bij e o número de linha do j-ésimo elemento do valor 1 na w-ésima coluna da matriz de verificação de paridade H é representado por H,., então o número de linha H,; do elemento do valor 1 na w-ésima coluna que é uma coluna diferente da 1+360 (i -1)-ésima coluna da matriz de verificação de paridade H pode ser determinado conforme a expressão seguinte.

Hyj= modfh;;+ mod((w-1),P) q,M) Aqui, mod(x,y) significa um resto quando x é dividido por y. Enquanto isso, P é um número de unidade de colunas da estrutura cíclica descrita anteriormente e é, por exemplo, no padrão de DVB- S.2, 360. Ademais, q é um valor M/360 obtido dividindo o comprimento de paridade M pelo número de coluna de unidade P (= 360) da estrutura cíclica.

A seção de codificação de LDPC 21 especifica o número de —linhados elementos do valor 1 entre a 1+360 (i -1)ésima coluna da matriz de verificação de paridade H da tabela de valor inicial de matriz de verificação de paridade.

Ademais, a seção de codificação de LDPC 21 determina o número de linha H,; do elemento do valor 1 na w-ésima coluna que é uma coluna diferente da 1+360 (1 -1)-ésima coluna da matriz de verificação de — - paridade H e produz uma matriz de verificação de paridade H na qual os : elementos dos números de linha obtidos pelo antecedente têm o valor 1.

Agora, variações do método de substituição de bits de código de um código de LDPC no processo de substituição pela seção de substituição 32 do demultiplexador 25 no aparelho de transmissão 11, quer dizer, do padrão de alocação (em seguida chamado padrão de alocação de bit) de bits de código de um código de LDPC e bits de símbolo representativos de um símbolo, são descritas.

No demultiplexador 25, os bits de código do código de LDPC são escritos na direção de coluna da memória 31, que armazena (N/(mb)) (mb) bits na direção de coluna direção de linha. Depois disso, os bits de código são lidos em uma unidade de mb bits na direção de linha. Ademais, no demultiplexador 25, a seção de substituição 32 substitui os mb bits de código lidos na direção de linha da memória 31 e determina os bits de código depois — da substituição como mb bits de símbolo de (sucessivos) b símbolos.

Em particular, a seção de substituição 32 determina o i+1- ésimo bit do bit mais significante dos mb bits de código lidos na direção de linha da memória 31 como o bit de código b; e determina o i+1-ésimo bit do bit mais significante dos mb bits de símbolo dos b (sucessivos) símbolos como o bit de símbolo y,, e então substitui os mb bits de código bo à bmv-1 conforme um padrão de alocação de bit predeterminado.

Figura 125 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 5/6 ou 9/10 e além disso o método de modulação é 4096QAM e o múltiplo b é 1. Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 5/6 ou 9/10 e além disso o método de modulação é 4096QAM e o múltiplo b é 1, no —demultiplexador 25, os bits de código escritos na memória 31 para armazenar - (64.800/(12 1)) (12 1) bits na direção de coluna direçãode linhasão lidos em uma unidade de 12. 1 (= mb) bits na direção de linha e providos à seção de substituição 32. A seção de substituição 32 substitui 12º 1 (= mb) bits de códigoboabytalqueos12 1(=mb) bits de código b 9 a by, a serem lidos da memória 31 possam ser alocados aos 12. 1 (= mb) bits de símbolo y vayn de um (= b) símbolo como visto na Figura 125. Em particular, de acordo com a Figura 125, a seção de substituição 32 executa, com respeito a ambos um código de LDPC tendo a taxade codificação de 5/6 e um código de LDPC tendo a taxa de codificação de 9/10 dentre códigos de LDPC tendo o comprimento de código N de 64.800 bits, substituição para alocar: o bit de código bo ao bit de símbolo y”, o bit de código b, ao bit de símbolo yo, o bit de código b, ao bit de símbolo yç, o bit de código b3 ao bit de símbolo y,, o bit de código ba, ao bit de símbolo y,, o bit de código bs ao bit de símbolo ys, o bit de código bs ao bit de símbolo y,

o bit de código b; ao bit de símbolo y3, o bit de código bg ao bit de símbolo y;, o bit de código b, ao bit de símbolo yo, o bit de código bo ao bit de símbolo y11, e o bit de código bi, ao bit de símbolo yo.

Figura 226 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 5/6 ou 9/10 e além disso o método de modulação é 4096QAM e o múltiplo b é 2.

Onde o código de LDPC é um código de LDPC cujo : comprimento de código N é 64.800 bits e cuja taxa de codificação é 5/6 ou : 9/10 e além disso o método de modulação é 4096QAM e o múltiplo b é 2, no demultiplexador 25, os bits de código escritos na memória 31 para armazenar (64.800/(12 2)) (12 2) bits na direção de coluna direção de linhasão lidos em uma unidade de 12 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

A seção de substituição 32 substitui 12º 2 (= mb) bits de código b, a b23 tal que os 12. 2 (= mb) bits de código b 9 a b23 a serem lidos da memória 31 possam ser alocados aos 12 2 (= mb) bits de símbolo y 09 à y23 —dedois(=b) símbolos sucessivos como visto na Figura 126.

Em particular, de acordo com a Figura 126, a seção de substituição 32 executa, com respeito a ambos um código de LDPC tendo a taxa de codificação de 5/6 e um código de LDPC tendo a taxa de codificação de 9/10 dentre códigos de LDPC tendo o comprimento de código N de 64.800 — bits, substituição para alocar: o bit de código b, ao bit de símbolo yz, o bit de código b, ao bit de símbolo yo, o bit de código b, ao bit de símbolo yç, o bit de código bs ao bit de símbolo y,,

o bit de código bz ao bit de símbolo y,, o bit de código bio ao bit de símbolo ys, o bit de código b12 ao bit de símbolo y, o bit de código b14 ao bit de símbolo y3, o bit de código b,« ao bit de símbolo y7, o bit de código big ao bit de símbolo y 10, o bit de código bx, ao bit de símbolo y 11, o bit de código b2, ao bit de símbolo yo, o bit de código v, ao bit de símbolo Y20, o bit de código 3 ao bit de símbolo y12, - o bit de código bs ao bit de símbolo y18, : o bit de código b; ao bit de símbolo y13, o bit de código b, ao bit de símbolo y16, o bit de código bi, ao bit de símbolo y17, o bit de código b13 ao bit de símbolo y 14, o bit de código bs ao bit de símbolo y15, o bit de código by, ao bit de símbolo y19, o bit de código b19 ao bit de símbolo 22, o bit de código b2, ao bit de símbolo 23, e o bit de código b723 ao bit de símbolo y,,.

Aqui, o padrão de alocação de bit da Figura 126 utiliza o padrão de alocação de bit da Figura 125, em que o múltiplo b é 1 sem qualquer modificação. Em particular, na Figura 126, a distribuição dos bits de código bo, b2, b2», para os bits de símbolo y; e a distribuição do b,, b3, ba; para —osbitsdesímbolo y; são semelhantes à distribuição dos bits de código bo a br para os bits de símbolo y, da Figura 125.

Figura 127 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o método de modulação é 1024QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é 3/4, 5/6 ou 8/9 e além disso o múltiplo bé 2 e também onde o método de modulação é 1024QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cujo comprimento de codificação é 3/4, 5/6 ou 9/10 e além disso o múltiplo b é 2. Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é 3/4, 5/6 ou 8/9 e o método de modulação é 1024QAM e além disso o múltiplo b é 2, no demultiplexador 25, os bits de código escritos na memória 31 para armazenar (16.200/(10 2)) (10 2) bits na direção de coluna direção de linha são lidos em uma unidade de 10 2(= mb) bits na direção de linha e - providos à seção de substituição 32. : Por outro lado, onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 3/4, 5/6 ou 9/10 e o método de modulação é 1024QAM e além disso o múltiplo b é 2,no demultiplexador 25, os bits de código escritos na memória 31 para armazenar (64.800/(10 2)) (10 2) bits na direção de coluna direção de linha são lidos em uma unidade de 10º 2 (= mb) bits na direção de linha e providos à seção de substituição 32. A seção de substituição 32 substitui 10º 2 (= mb) bits de códigoboabitalqueos10 2 (= mb) bits de código b, a bs possam ser alocados para serem lidos da memória 31 aos 10º 2 (= mb) bits de símbolo Yo à Y19 de dois (= b) símbolos sucessivos como visto na Figura 127. Em particular, de acordo com a Figura 127, a seção de substituição 32 executa, com respeito a todos dos códigos de LDPC tendo a —taxade codificação de 3/4, códigos de LDPC tendo a taxa de codificação de 5/6 e códigos de LDPC tendo uma taxa de codificação adicional de 8/9 dentre códigos de LDPC tendo o comprimento de código de 16.200 bits como também código de LDPC tendo a taxa de codificação de 3/4, códigos de LDPC tendo a taxa de codificação de 5/6 e códigos de LDPC tendo uma taxa de codificação adicional de 9/10 dentre códigos de LDPC tendo outro comprimento de código N de 64.800, substituição para alocar: o bit de código b, ao bit de símbolo yg, o bit de código b, ao bit de símbolo y3, o bit de código b, ao bit de símbolo y7, o bit de código b3 ao bit de símbolo y10, o bit de código b, ao bit de símbolo y19, o bit de código bs ao bit de símbolo ya, o bit de código b; ao bit de símbolo yo, o bit de código b; ao bit de símbolo ys, - o bit de código bg ao bit de símbolo y17, o bit de código b, ao bit de símbolo yçs, o bit de código bio ao bit de símbolo y14, o bit de código b,, ao bit de símbolo y11, o bit de código b12 ao bit de símbolo y», o bit de código b13 ao bit de símbolo y13, o bit de código bi, ao bit de símbolo Y16, o bit de código b15 ao bit de símbolo y15, o bit de código b,« ao bit de símbolo yo, o bit de código b17 ao bit de símbolo y,, o bit de código bg ao bit de símbolo y13, e o bit de código bi, ao bit de símbolo y,2. Figura 128 mostra um exemplo de um padrão de alocação de bit que pode ser adotado onde o método de modulação é 4096QAM e o —códigode LDPC é um código de LDPC cujo comprimento de código N é

16.200 bits e cuja taxa de codificação é 5/6 ou 8/9 e além disso o múltiplo b é 2 e também onde o método de modulação é 4096QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 5/6 ou 9/10 e além disso o múltiplo b é 2.

Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é 5/6 ou 8/9 e o método de modulação é 4096QAM e além disso o múltiplo b é 2, no demultiplexador 25, os bits de código escritos na memória 31 para armazenar (16200/12 2)) (12 2) bits na direção de coluna direção de linha são lidos em uma unidade de 12. 2 (= mb) bits na direção de linha e providos à seção de substituição 32. Por outro lado, onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 5/6 ou9/10eo método de modulação é 4096QAM e além disso o múltiplo b é 2, . no demultiplexador 25, os bits de código escritos na memória 31 para : armazenar (64.800/(12 2)) (12 2) bits na direção de coluna direção de linha são lidos em uma unidade de 12. 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

A seção de substituição 32 substitui 12º 2 (= mb) bits de código b, a b3; tal que os 12º 2 (= mb) bits para serem lidos da memória 31 possam ser alocados aos 12 2 (= mb) bits de símbolo yo a y23 de dois (= b) símbolos sucessivos como visto na Figura 128.

Em particular, de acordo com a Figura 128, a seção de — substituição 32 executa, com respeito a todos os códigos de LDPC tendo a taxa de codificação de 5/6 e códigos de LDPC tendo a taxa de codificação de 8/9 dentre códigos de LDPC tendo o comprimento de código de 16.200 bits como também códigos de LDPC tendo a taxa de codificação de 5/6 e códigos de LDPC tendo a taxa de codificação de 9/10 dentre códigos de LDPC tendo — outrocomprimento de código N de 64.800, substituição para alocar: o bit de código b, ao bit de símbolo Y10, o bit de código b, ao bit de símbolo y15, o bit de código b, ao bit de símbolo ya, o bit de código b3 ao bit de símbolo y19,

o bit de código b, ao bit de símbolo y21, o bit de código bs ao bit de símbolo y16, o bit de código b; ao bit de símbolo y23, o bit de código b; ao bit de símbolo y13, o bit de código bg ao bit de símbolo y 11, o bit de código b, ao bit de símbolo y 14, o bit de código bio ao bit de símbolo 22, o bit de código bi, ao bit de símbolo ys, o bit de código b,, ao bit de símbolo Yyç, o bit de código b13 ao bit de símbolo y17, , o bit de código b1,4 ao bit de símbolo y13, : o bit de código b1;5 ao bit de símbolo Y20, o bit de código bi; ao bit de símbolo y,, o bit de código b,7 ao bit de símbolo y;, o bit de código big ao bit de símbolo ys, o bit de código bi, ao bit de símbolo y,, o bit de código b2,0 ao bit de símbolo y7, o bit de código b7, ao bit de símbolo yz, o bit de código b2, ao bit de símbolo y12, e o bit de código y3 ao bit de símbolo yo.

De acordo com os padrões de distribuição de bit mostrados nas Figuras 125 a 128, o mesmo padrão de alocação de bit pode ser adotado para uma pluralidade de tipos de códigos de LDPC, e além disso, a tolerância a erros pode ser fixada a um desempenho desejado com respeito a todos os —váriostiposde códigos de LDPC.

Em particular, Figuras 129 a 132 ilustram resultados de simulações da BER (Taxa de Erro de Bit), onde um processo de substituição é executado conforme os padrões de distribuição de bit das Figuras 125 a 128. É para ser notado que, nas Figuras 129 a 132, o eixo de abscissa representa Ey/N, (relação de potência de sinal para potência de ruído por um símbolo) e o eixo de ordenada representa a BER.

Ademais, uma curva de linha sólida representa a BER onde um processo de substituição é executado e uma linha tracejada longa e curta — representa a BER onde um processo de substituição não é executado.

Figura 129 ilustra a BER onde um processo de substituição conforme o padrão de alocação bit da Figura 125 é executado para códigos de LDPC cujo comprimento de código N é 64.800 e cuja taxa de codificação é 5/6 e 9/10 adotando 4096QAM como o método de modulação e fixando o múltiplobal. . Figura 130 ilustra a BER onde um processo de substituição : conforme o padrão de alocação de bit da Figura 126 é executado para códigos de LDPC cujo comprimento de código N é 64.800 e cuja taxa de codificação é 5/6 e 9/10 adotando 4096QAM como o método de modulação e fixando o múltiploba2.

É para ser notado que, nas Figuras 129 e 130, um gráfico tendo uma marca triangular aplicada a ele representa a BER relativa ao código de LDPC tendo a taxa de codificação de 5/6, e um gráfico tendo um asterisco aplicado a ele representa a BER relativa ao código de LDPC tendo a taxa de codificaçãode9/10.

Figura 131 ilustra a BER onde um processo de substituição conforme o padrão de alocação de bit da Figura 127 é executado para códigos de LDPC cujo comprimento de código N é 16.200 e cuja taxa de codificação é 3/4, 5/6 e 8/9 e para códigos de LDPC cujo comprimento de código N é

64.800 e cujataxa de codificação é 3/4, 5/6 e 9/10 adotando 1024QAM como o método de modulação e fixando o múltiplo b a 2.

É para ser notado que, na Figura 131, um gráfico tendo um asterisco aplicado a ele representa a BER relativa ao código de LDPC tendo o comprimento de código N de 64.800 e a taxa de codificação de 9/10, e um gráfico tendo uma marca triangular dirigida para cima aplicada a ele representa a BER relativa aos códigos de LDPC tendo o comprimento de código N de 64.800 e a taxa de codificação de 5/6. Ademais, um gráfico tendo uma marca quadrada aplicada a ele representa a BER relativa ao código de —LDPC tendo o comprimento de código N de 64.800 e a taxa de codificação de 3/4. Ademais, na Figura 131, um gráfico tendo uma marca redonda aplicada a ele representa a BER relativa ao código de LDPC tendo o comprimento de código N de 16.200 e a taxa de codificação de 8/9, e um gráfico tendo uma marca triangular dirigida para baixo aplicada a ele . representa a BER relativa ao código de LDPC tendo o comprimento de código : N de 16.200 e a taxa de codificação de 5/6. Ademais, um gráfico tendo uma marca mais aplicada a ele representa a BER relativa ao código de LDPC tendo o comprimento de código N de 16.200 e a taxa de codificação de 3/4.

Figura 132 ilustra a BER onde um processo de substituição conforme o padrão de alocação de bit da Figura 128 é executado para códigos de LDPC cujo comprimento de código N é 16.200 e cuja taxa de codificação é 5/6 e 8/9 e para códigos de LDPC cujo comprimento de código N é 64.800 e cuja taxa de codificação é 5/6 e 9/10 adotando 4096QAM como o método de modulação e fixando o múltiploba?2.

É para ser notado que, na Figura 132, um gráfico tendo um asterisco aplicado a ele representa a BER relativa ao código de LDPC tendo o comprimento de código N de 64.800 e a taxa de codificação de 9/10, e um gráfico tendo uma marca triangular dirigida para cima aplicada a ele representa a BER relativa aos códigos de LDPC tendo o comprimento de código N de 64.800 e a taxa de codificação de 5/6.

Ademais, na Figura 132, um gráfico tendo uma marca redonda aplicada a ele representa a BER relativa ao código de LDPC tendo o comprimento de código N de 16.200 e a taxa de codificação de 8/9, e um gráfico tendo uma marca triangular dirigida para baixo aplicada a ele representa a BER relativa ao código de LDPC tendo o comprimento de código N de 16.200 e a taxa de codificação de 5/6. De acordo com as Figuras 129 a 132, o mesmo padrão de — alocação de bit pode ser adotado com respeito a uma pluralidade de tipos de códigos de LDPC. Além disso, a tolerância a erros pode ser fixada a um desempenho desejado com respeito a todos os vários tipos de códigos de LDPC. Em particular, onde padrão de alocação de bit para uso exclusivo é adotado para cada um de uma pluralidade de tipos de códigos de - LDPC tendo comprimentos de código diferentes e taxas de codificação : diferentes, a tolerância a um erro pode ser elevada a um desempenho muito alto. Porém, é necessário mudar o padrão de alocação de bit para cada um de uma pluralidade de tipos de códigos de LDPC.

Por outro lado, de acordo com os padrões de distribuição de bit das Figuras 125 a 128, o mesmo padrão de alocação de bit pode ser adotado para uma pluralidade de tipos de códigos de LDPC tendo comprimentos de código diferentes e taxas de codificação diferentes, e a necessidade para mudar o padrão de alocação de bit para cada um de uma pluralidade de tipos —decódigosdeLDPC como em um caso em que padrão de alocação de bit para uso exclusivo é adotado para cada um de uma pluralidade de tipos de códigos de LDPC, é eliminada.

Ademais, de acordo com os padrões de distribuição de bit das Figuras 125 a 128, a tolerância a erros pode ser elevada a um desempenho — alto, embora seja um pouco mais baixa que aquela onde padrão de alocação de bit para uso exclusivo é adotado para cada um de uma pluralidade de tipos de códigos de LDPC.

Em particular, por exemplo, onde o método de modulação é 4096QAM, o mesmo padrão de alocação de bit na Figura 125 ou 126 pode ser usado para todos os códigos de LDPC tendo o comprimento de código N de

64.800 e a taxa de codificação de 5/6 e 9/10. Até mesmo onde o mesmo padrão de alocação de bit é adotado desta maneira, a tolerância a erros pode ser elevada a um desempenho alto.

Ademais, por exemplo, onde o método de modulação é 1024QAM, o mesmo padrão de alocação de bit da Figura 127 pode ser adotado para todos os códigos de LDPC tendo o comprimento de código N de

16.200 e a taxa de codificação de 3/4, 5/6 e 8/9 e os códigos de LDPC tendo o comprimento de código N de 64.800 e a taxa de codificação de 3/4, 5/6 e 9/10. Então, até mesmo se o mesmo padrão de alocação de bit for adotado . desta maneira, a tolerância a erros pode ser elevada a um desempenho alto.

Enquanto isso, por exemplo, onde o método de modulação é 4096QAM, o mesmo padrão de alocação de bit da Figura 128 pode ser adotado para todos os códigos de LDPC tendo o comprimento de código N de

16.200 e a taxa de codificação de 5/6 e 8/9 e os códigos de LDPC tendo o comprimento de código N de 64.800 e a taxa de codificação de 5/6 e 9/10. Então, até mesmo se o mesmo padrão de alocação de bit for adotado desta maneira, a tolerância a erros pode ser elevada a um desempenho alto.

Variações do padrão de alocação de bit são descritas ademais. Figura 133 ilustra um exemplo de padrão de alocação de bit que pode ser adotado onde o código de LDPC é qualquer código de LDPC que tem o comprimento de código N de 16.200 ou 64.800 bits e uma das taxas de codificação para o código de LDPC definido por uma matriz de verificação de paridade H produzida, por exemplo, de qualquer uma da tabelas de valor inicial de matriz de verificação de paridade mostradas nas Figuras 78 a 123 diferente da taxa de codificação de 3/5 e além disso o método de modulação é QPSK e o múltiplo bé 1.

Onde o código de LDPC é um código de LDPC tendo o comprimento de código N de 16.200 ou 64.800 bits e tem a taxa de codificação diferente de 3/5 e além disso o método de modulação é QPSK e o múltiplo b é 1, o demultiplexador 25 lê bits de código escritos na memória 31 para armazenar (N/(2 1)) (2 1) bits na direção de coluna direção de linha em uma unidade de 2 1 (= mb) bits na direção de linha e provê os bits — decódigolidos para a seção de substituição 32.

A seção de substituição 32 substitui os 2 1 (= mb) bits de código b, e b, lidos da memória 31 de tal maneira que os 2 1 (= mb) bits de código b, e b; sejam alocados aos 2 1 (= mb) bits de símbolo y n e y, de um (= b) símbolo como visto na Figura 133.

Em particular, de acordo com a Figura 133, a seção de - substituição 32 executa substituição para alocar: . o bit de código b,6 ao bit de símbolo yo, e o bit de código b, ao bit de símbolo y,. É para ser notado que, também neste exemplo, é possível considerar que substituição não é executada e os bits de código bo e b;, são determinados como eles são como os bits de símbolo yo e y1, respectivamente.

Figura 134 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o código de LDPC é um código de LDPC tendo o comprimento de código N de 16.200 ou 64.800 bits e tem a taxa de codificação diferente de 3/5 e além disso o método de modulação é 16QAM e o múltiplo b é 2.

Onde o código de LDPC é um código de LDPC tendo o comprimento de código N de 16.200 ou 64.800 bits e tem a taxa de codificação diferente de 3/5 e além disso o método de modulação é 1l6QAM e o múltiplobé2, o demultiplexador 25 lê os bits de código escritos na memória 31 para armazenar (N/((4 2)) (4 2)bitsn a direção de coluna direção de linha em uma unidade de 4º 2 (= mb) bits na direção de linha e provê os bits de código lidos para a seção de substituição 32.

A seção de substituição 32 substitui os 4º 2 (= mb) bits de código b, a b; lidos da memória 31 de tal maneira que os 4º 2 (= mb) bits de código sejam alocados aos 4º 2 (= mb) bits de símbolo y º a y; de dois (= b) símbolos sucessivos como visto na Figura 134. Em particular, de acordo com a Figura 134, a seção de — substituição 32 executa substituição para alocar: o bit de código b, ao bit de símbolo y7, o bit de código b, ao bit de símbolo y,, o bit de código b, ao bit de símbolo ya, o bit de código b; ao bit de símbolo y2, o bit de código b, ao bit de símbolo ys, : o bit de código bs ao bit de símbolo y3, . o bit de código bs ao bit de símbolo yç«, e o bit de código b; ao bit de símbolo yo. Figura 135 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o método de modulação é 64QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 ou

64.800 bits e cuja taxa de codificação é qualquer diferente de 3/5 e além disso o múltiplo b é 2. Onde o código de LDPC é um código de LDPC cujo — comprimento de código N é 16.200 ou 64.800 bits e cuja taxa de codificação é qualquer diferente de 3/5 e o método de modulação é 64QAM e além disso o múltiplo b é 2, no demultiplexador 25, os bits de código escritos na memória 31 para armazenar (N/(6 2)) (6 2) bits na direção de coluna direção de linha são lidos em uma unidade de 6º 2 (= mb) bits na direção de linha e — providos à seção de substituição 32. A seção de substituição 32 substitui os 6 2 (= mb) bits de código b, a b,, lidos da memória 31 tal que os 6 2 (= mb) bits de código bo a bu possam ser alocados ao 6 2(=mb) bits de símbolo yo a y1, de dois (= b) símbolos sucessivos como visto na Figura 135.

Em particular, de acordo com a Figura 135, a seção de substituição 32 executa substituição para alocar: o bit de código b, ao bit de símbolo yn1, o bit de código b, ao bit de símbolo y7, o bit de código b, ao bit de símbolo y3, o bit de código b3 ao bit de símbolo y10, o bit de código ba ao bit de símbolo yç, o bit de código bs ao bit de símbolo y2, o bit de código b; ao bit de símbolo ys, o bit de código b; ao bit de símbolo ys, - o bit de código bg ao bit de símbolo y,, : o bit de código b, ao bit de símbolo yz, o bit de código bo ao bit de símbolo ya, e o bit de código b,, ao bit de símbolo yo.

Figura 136 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o método de modulação é 256QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é qualquer diferente de 3/5 e além disso o múltiplo b é2.

Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é qualquer diferente de 3/5 e o método de modulação é 256QAM e além disso o múltiplo b é 2, no demultiplexador 25, os bits de código escritos na memória 31 para armazenar (64.800/(8 2)) (8 2) bitsna direção de coluna direção de — linha são lidos em uma unidade de 8 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

A seção de substituição 32 substitui os 8 2 (= mb) bits de código bo a bis lidos da memória 31 tal que os 8 2 (= mb) bits de código bo a bis possam ser alocados aos 8 2 (= mb) bits de símbolo y 9 a y15 de dois (= b)

símbolos sucessivos como visto na Figura 136. Em particular, de acordo com a Figura 136, a seção de substituição 32 executa substituição para alocar: o bit de código b, ao bit de símbolo y1s, o bit de código b, ao bit de símbolo y1, o bit de código b, ao bit de símbolo y 13, o bit de código b3 ao bit de símbolo y;, o bit de código 4 ao bit de símbolo ys, o bit de código bs ao bit de símbolo y11, o bit de código bs ao bit de símbolo yo, - o bit de código b; ao bit de símbolo y;, . o bit de código bg ao bit de símbolo y10, o bit de código b, ao bit de símbolo yç, o bit de código bro ao bit de símbolo ya, o bit de código bi, ao bit de símbolo y,, o bit de código b12 ao bit de símbolo y12, o bit de código b13 ao bit de símbolo y,, o bit de código ba ao bit de símbolo y14, e o bit de código b5 ao bit de símbolo y,.

Figura 137 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o método de modulação é 256QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é qualquer diferente de 3/5 e além disso o múltiplo b él.

Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja de codificação é qualquer diferente de 3/5 e o método de modulação é 256QAM e além disso o múltiplo b é 1, no demultiplexador 25, os bits de código escritos na memória 31 para armazenar (16.200/(8 1)) (8 1) bitsnadire ção de coluna direção de linha são lidos em uma unidade de 8 1 (= mb) bits na direção de linha e providos à seção de substituição 32.

A seção de substituição 32 substitui os 8 1 (= mb) bits de código b, a b; lidos da memória 31 tal que os 8 1 (= mb ) bits de código by a — b; possam ser alocados aos 8 1 (= mb) bits de símbolo y 9º a y; de um (= b) símbolo como visto na Figura 137.

Em particular, de acordo com a Figura 137, a seção de substituição 32 executa substituição para alocar: o bit de código b, ao bit de símbolo y7, o bit de código b, ao bit de símbolo y3, o bit de código b, ao bit de símbolo y1, . o bit de código b3 ao bit de símbolo y;, o bit de código b, ao bit de símbolo y,, o bit de código bs ao bit de símbolo yç, o bit de código bs ao bit de símbolo ya, e o bit de código b; ao bit de símbolo yo.

Figura 138 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 ou 64.800 bits e cuja taxa de codificação é — qualquer diferente de 3/5 e além disso o método de modulação é QPSK e o múltiplo b é 1.

Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 ou 64.800 bits e cuja taxa de codificação é qualquer diferente de 3/5 e além disso o método de modulação é QPSK e o —múltiplobél,no demultiplexador 25, os bits de código escritos na memória 31 para armazenar (N/(2 1)) (2 1) bits na direção de coluna direção de linha são lidos em uma unidade de 2. 1 (= mb) bits na direção de linha e providos à seção de substituição 32. A seção de substituição 32 substitui os 2 1 (= mb) bits de

' código b, e b, lidos da memória 31 tal que os 2 1 (= mb) bits de código by e ' b, possam ser alocados aos 2 1 (= mb) bits de símbolo y 1 e yi de um (= b) símbolo como visto na Figura 138. Em particular, de acordo com a Figura 138, a seção de — substituição 32 executa substituição para alocar: o bit de código b,6 ao bit de símbolo yo, e o bit de código b, ao bit de símbolo y». É para ser notado que, também neste exemplo, é possível considerar que substituição não é executada e os bits de código b,? e b;, são determinados como eles são como os bits de símbolo yo e y1, respectivamente.

- Figura 139 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o código de LDPC é um código de LDPC cujo i comprimento de código N é 64.800 bits e cuja taxa de codificação é 3/5 e além disso o método de modulação é 16QAM e o múltiplo b é 2.

Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 3/5 e além disso o método de modulação é 16QAM e o múltiplo b é 2, no demultiplexador 25, os bits de código escritos na memória 31 para armazenar (64.800/(4 2)) (4 2) bits na direção de coluna direçãode linha são lidosem uma unidade de 4 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

A seção de substituição 32 substitui os 4º 2 (= mb) bits de código b, a b; lidos da memória 31 tal que os 4º 2 (= mb) bits de código bo a b; possam ser alocados aos 4º 2 (= mb) bits de símbolo y º a y; de dois (= b) — símbolos sucessivos como visto na Figura 139.

Em particular, de acordo com a Figura 139, a seção de substituição 32 executa substituição para alocar: o bit de código b, ao bit de símbolo yo, Oo bit de código b, ao bit de símbolo ys,

o bit de código b, ao bit de símbolo y,, Ú o bit de código b3 ao bit de símbolo y2, o bit de código b, ao bit de símbolo ya, o bit de código bs ao bit de símbolo y7, o bit de código bs ao bit de símbolo y3, e o bit de código b; ao bit de símbolo yç.

Figura 140 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é 3/5 e além disso o método de modulação é 16QAM e o múltiplo b é 2. - Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é 3/5 e | além disso o método de modulação é 16QAM e o múltiplo b é 2, no demultiplexador 25, os bits de código escritos na memória 31 para armazenar (16.200/(4 2)) (4 2) bits na direção de coluna direção de linha são lidos em uma unidade de 4º 2 (= mb) bits na direção de linha e providos à seção de substituição 32.

A seção de substituição 32 substitui os 4º 2 (= mb) bits de código b, a b; lidos da memória 31 tal que os 4. 2 (= mb) bits de código bo a — b; possam ser alocados aos 4º 2 (= mb) bits de símbolo y 1 a y; de dois (= b) símbolos sucessivos como visto na Figura 240.

Em particular, de acordo com a Figura 140, a seção de substituição 32 executa substituição para alocar: o bit de código b, ao bit de símbolo y7, o bit de código b, ao bit de símbolo y,, o bit de código b, ao bit de símbolo y,, o bit de código b; ao bit de símbolo y., o bit de código b, ao bit de símbolo ys, o bit de código bs ao bit de símbolo y3,

o bit de código b; ao bit de símbolo yç, e ' o bit de código b; ao bit de símbolo yo.

Figura 141 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o método de modulação é 64QAM e o código de LDPCéum códigodeLDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 3/5 e além disso o múltiplo b é 2.

Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 3/5 eo método de modulação é 64QAM e além disso o múltiplo b é 2, no —demultiplexador 25, os bits de código escritos na memória 31 para armazenar . (64.800/(6 2)) (6 2) bits na direção de coluna direçãode linhasão lidos em uma unidade de 6º 2 (= mb) bits na direção de linha e providos à | seção de substituição 32. A seção de substituição 32 substitui os 6 2 (= mb) bits de 15º códigoboaby lidos da memória 31 tal que os 6 2 (= mb) bits de código bo a b,1 possam ser alocados aos 6 2 (= mb) bits de símbolo yo a y, de dois (= b) símbolos sucessivos como visto na Figura 141.

Em particular, de acordo com a Figura 141, a seção de substituição 32 executa substituição para alocar: o bit de código b, ao bit de símbolo y., o bit de código b, ao bit de símbolo y7, o bit de código b, ao bit de símbolo ye, o bit de código b; ao bit de símbolo yo, o bit de código b, ao bit de símbolo yo, o bit de código bs ao bit de símbolo y3, o bit de código bs ao bit de símbolo y,, o bit de código b; ao bit de símbolo ys, o bit de código bz ao bit de símbolo y,, o bit de código b, ao bit de símbolo y11,

o bit de código bo ao bit de símbolo ys, e ' o bit de código b,, ao bit de símbolo yo.

Figura 142 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o método de modulação é 64QAM e o código de LDPCéum código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é 3/5 e além disso o múltiplo b é 2. Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é 3/Se o método de modulação é 64QAM e além disso o múltiplo b é 2, no —demultiplexador 25, os bits de código escritos na memória 31 para armazenar - (16.200/(6 2)) (6 2) bits na direção de coluna direção de linhasão lidos em uma unidade de 6º 2 (= mb) bits na direção de linha e providos à i seção de substituição 32. A seção de substituição 32 substitui os 6 2 (= mb) bits de códigoboabi lidos da memória 31 tal que os 6 2 (= mb) bits de código bo a by) possam ser alocados aos 6 2 (= mb) bits de símbolo y 5 a y11 de dois (= b) símbolos sucessivos como visto na Figura 142. Em particular, de acordo com a Figura 142, a seção de substituição 32 executa substituição para alocar: o bit de código b, ao bit de símbolo y11, o bit de código b, ao bit de símbolo y7, o bit de código b, ao bit de símbolo y3, o bit de código b3 ao bit de símbolo y 10, o bit de código b, ao bit de símbolo yç, o bit de código bs ao bit de símbolo y>, o bit de código bs ao bit de símbolo yo, o bit de código b; ao bit de símbolo ys, o bit de código bz ao bit de símbolo y,, o bit de código b, ao bit de símbolo ys,

o bit de código bio ao bit de símbolo y,, e , o bit de código bi, ao bit de símbolo y,. Figura 143 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o método de modulação é 256QAM e o código de LDPCéum código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 3/5 e além disso o múltiplo b é 2. Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 64.800 bits e cuja taxa de codificação é 3/5 e o método de modulação é 256QAM e além disso o múltiplo b é 2, no —demultiplexador 25, os bits de código escritos na memória 31 para armazenar . (64.800/(8 2)) (8 2) bitsnadi reção de coluna direção de linha são lidos em uma unidade de 8 2 (= mb) bits na direção de linha e providos à i seção de substituição 32. A seção de substituição 32 substitui os 8 2 (= mb) bits de códigoboabis lidos da memória 31 tal que os 8 2(= mb) bits de código by a bis possam ser alocados aos 8 2 (= mb) bits de símbolo y 9 a y15 de dois (= b) símbolos sucessivos como visto na Figura 143. Em particular, de acordo com a Figura 143, a seção de substituição 32 executa substituição para alocar: o bit de código b,6 ao bit de símbolo y>, o bit de código b, ao bit de símbolo y11, o bit de código b, ao bit de símbolo y3, o bit de código b;3 ao bit de símbolo ya, o bit de código b, ao bit de símbolo yo, o bit de código bs ao bit de símbolo yo, o bit de código bs ao bit de símbolo y,, o bit de código b; ao bit de símbolo ys, o bit de código bg ao bit de símbolo yo, o bit de código b, ao bit de símbolo y13,

o bit de código bi, ao bit de símbolo y7, , o bit de código by, ao bit de símbolo 14, o bit de código bi ao bit de símbolo ye, o bit de código b13 ao bit de símbolo y15, o bit de código b 1, ao bit de símbolo ys, e o bit de código b15 ao bit de símbolo y12. Figura 144 mostra um exemplo de padrão de alocação de bit que pode ser adotado onde o método de modulação é 256QAM e o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cujataxade codificação é 3/5 e além disso o múltiplo b é 1. - Onde o código de LDPC é um código de LDPC cujo comprimento de código N é 16.200 bits e cuja taxa de codificação é 3/Se o i método de modulação é 256QAM e além disso o múltiplo b é 1, no demultiplexador 25, os bits de código escritos na memória 31 para armazenar (16200/88 1)) (8 1) bits na direção de coluna direçãode linhasão lidos em uma unidade de 8 1 (= mb) bits na direção de linha e providos à seção de substituição 32. A seção de substituição 32 substitui os 8 1 (= mb) bits de código b, a b; lidos da memória 31 tal que os 8 1 (= mb) bits de código bo a —b; possam ser alocados aos 8 1 (= mb) bits de símbolo y º a y; de um (= b) símbolo como visto na Figura 144. Em particular, de acordo com a Figura 144, a seção de substituição 32 executa substituição para alocar: o bit de código b, ao bit de símbolo y7;, o bit de código b, ao bit de símbolo y3, o bit de código b, ao bit de símbolo y,, o bit de código b;3 ao bit de símbolo ys, '* o bit de código b, ao bit de símbolo y, o bit de código bs ao bit de símbolo yç,

o bit de código b6 ao bit de símbolo y,, e ' o bit de código b; ao bit de símbolo yo.

Agora, o desintercalador 53 que compõe o aparelho de recepção 12 é descrito.

Figura 145 é uma vista ilustrando processamento do multiplexador 54 que compõe o desintercalador 53. Em particular, A da Figura 145 mostra um exemplo de uma configuração funcional do multiplexador 54. O multiplexador 54 é composto de uma seção de substituição inversa 1001 e uma memória 1002. - O multiplexador 54 determina bits de símbolo de símbolos providos do seção de mapeamento 52 no estágio precedente como um objeto i de processamento disso e executa um processo de substituição inversa correspondendo ao processo de substituição executado pelo demultiplexador 25 do aparelho de transmissão 11 (processo inverso ao processo de substituição), quer dizer, um processo de substituição inversa de retornar as posições dos bits de código (bits de símbolo) do código de LDPC substituído pelo processo de substituição.

Então, o multiplexador 54 provê que um código de LDPC obtido como resultado do processo de substituição inversa ao —desintercalador de torção de coluna 55 no estágio sucessivo.

Em particular, no multiplexador 54, mb bits de símbolo yo, Yi.» Ymt1 de b símbolos são providos em uma unidade de b (sucessivo) símbolos para a seção de substituição inversa 1001. A seção de substituição inversa 1001 executa substituição — inversa de retornar o arranjo dos mb bits de símbolo Yo à ymp-1 para o arranjo original dos mb bits de código bo, b1,---, bmv-1 (arranjo dos bits de código bo a bmv-1 antes que a substituição pela seção de substituição 32 que compõe o demultiplexador 25 no lado de aparelho de transmissão 11 seja executada). À seção de substituição inversa 1001 produz bits de código bo a bmv.1 obtidos como resultado da substituição inversa.

: A memória 1002 tem uma capacidade de armazenamento de armazenar mb bits na direção de linha (horizontal) e armazena N/(mb) bits na direção de coluna (vertical) semelhantemente para a memória 31 que compõe o demultiplexador 25 do lado de aparelho de transmissão 11. Em outras palavras, a seção de substituição inversa 1001 é configurada de mb colunas cada uma das quais armazena N/(mb) bits.

Porém, na memória 1002, escrita dos bits de código de códigos de LDPC produzidos da seção de substituição inversa 1001 é executada em uma direção na qual leitura de bits de código da memória 31 do - demultiplexador 25 do aparelho de transmissão 11 é executada, e leitura de bits de código escritos na memória 1002 é executada em uma direção na qual i escrita de bits de código na memória 31 é executada.

Em particular, o multiplexador 54 do aparelho de recepção 12 executa sucessivamente escrita de bits de código de um código de LDPC produzido da seção de substituição inversa 1001 em uma unidade de mb bits na direção de linha começando com a primeira linha da memória 1002 para uma mais baixa como visto em A da Figura 145.

Então, quando a escrita de bits de código para um comprimento de código termina, o multiplexador 54 lê os bits de código na direção de coluna da memória 1002 e provê os bits de código para o desintercalador de torção de coluna 55 no estágio sucessivo.

Aqui, B da Figura 145 é uma vista ilustrando leitura dos bits de código da memória 1002.

O multiplexador 54 executa leitura de bits de código de um código de LDPC em uma direção descendente (direção de coluna) de acima de uma coluna que compõe a memória 1002 começando com uma coluna mais à esquerda para uma coluna lateral direita.

Agora, processamento do desintercalador de torção de coluna

55 que compõe o desintercalador 53 do aparelho de recepção 12 é descrito , com referência à Figura 146.

Figura 146 mostra um exemplo de uma configuração da memória 1002 do multiplexador 54.

A memória 1002 tem uma capacidade de armazenamento para armazenar mb bits na direção de coluna (vertical) e armazena N/(mb) bits na direção de linha (horizontal) e é composto mb de colunas.

O desintercalador de torção de coluna 55 escreve bits de código de um código de LDPC na direção de linha na memória 1002 e controla a posição à qual leitura é começada quando os bits de código foram - lidos na direção de coluna para executar desintercalação de torção de coluna. Em particular, o desintercalador de torção de coluna 55 i executa um processo de rearranjo inverso de mudar apropriadamente a posição de começo de leitura à qual leitura de bits de código com respeito a cada uma de uma pluralidade de colunas é para ser começada para retornar o arranjo de bits de código rearranjado pela intercalação de torção de coluna ao arranjo original.

Aqui, Figura 146 mostra um exemplo de uma configuração da memória 1002, onde o método de modulação é 16QAM e o múltiplo b é 1.

— Por conseguinte, o número de bit m de um símbolo é 4 bits, e a memória 1002 inclui quatro (= mb) colunas.

O desintercalador de torção de coluna 55 executa (em lugar do multiplexador 54), escrita de bits de código de um código de LDPC produzido da seção de substituição 1001 na direção de linha sucessivamente na memória — 1002 começando com a primeira linha para uma linha mais inferior.

Então, se escrita de bits de código para um comprimento de código terminar, então o desintercalador de torção de coluna 55 executa leitura de bits de código na direção descendente (direção de coluna) de um topo da memória 1002 começando com uma coluna mais à esquerda para uma coluna lateral direita.

, Porém, o desintercalador de torção de coluna 55 executa leitura dos bits de código da memória 1002 determinando a posição de começo de escrita na escrita dos bits de código pelo intercalador de torção de S — coluna24no lado de aparelho de transmissão 11 para uma posição de começo de leitura dos bits de código.

Em particular, se o endereço da posição do topo de cada coluna for determinado como O e o endereço de cada posição na direção de coluna for representado por um inteiro dado uma ordem ascendente, então —ondeo método de modulação é I6QAM e o múltiplo b é 1, o desintercalador - de torção de coluna 55 fixa a posição de começo de leitura para a coluna mais à esquerda para a posição cujo endereço é 0, fixa a posição de começo de i leitura para a segunda coluna (da esquerda) para a posição cujo endereço é 2, fixa a posição de começo de leitura para a terceira coluna para a posição cujo endereçoé4,efixaa posição de começo de leitura para a quarta coluna para a posição cujo endereço é 7.

É para ser notado que, com respeito a cada uma dessas colunas cuja posição de começo de leitura tem um endereço diferente de 0, leitura de bits de código é executada tal que, depois que tal leitura é executada até a posição mais inferior, a posição de leitura seja retornada ao topo (posição cujo endereço é 0) da coluna e a leitura é executada para baixo à posição que precede imediatamente à posição de começo de leitura. Então, depois disso, leitura é executada da próxima (direita) coluna.

Executando tal intercalação de torção de coluna como descrita —acima,o arranjo dos bits de código rearranjado pela intercalação de torção de coluna é retornado ao arranjo original.

Figura 147 é um diagrama de bloco mostrando outro exemplo da configuração do aparelho de recepção 12.

Se referindo à Figura 147, o aparelho de recepção 12 é um aparelho de processamento de dados que recebe um sinal de modulação do : aparelho de transmissão 11 e inclui um seção de demodulação ortogonal 51, um seção de desmapeamento 52, um desintercalador 53 e uma seção de decodificação de LDPC 1021.

A seção de demodulação ortogonal 51 recebe um sinal de modulação do aparelho de transmissão 11, executa demodulação ortogonal e provê símbolos (valores nas direções de eixo I e Q) obtidos como resultado da demodulação ortogonal à seção de desmapeamento 52.

A seção de desmapeamento 52 executa desmapeamento de converter os símbolos da seção de demodulação ortogonal 51 em bits de - código de um código de LDPC e provê os bits de código ao desintercalador

53. | O desintercalador 53 inclui um multiplexador (MUX) 54, um desintercalador de torção de coluna 55 e um desintercalador de paridade 1011 e executa desintercalação dos bits de código do código de LDPC da seção de desmapeamento 52.

Em particular, o multiplexador 54 determina um código de LDPC da seção de desmapeamento 52 como um objeto de processamento disso e executa um processo de substituição inversa correspondendo ao — processo de substituição executado pelo demultiplexador 25 do aparelho de transmissão 11 (processo inverso ao processo de substituição), quer dizer, um processo de substituição inversa de retornar as posições dos bits de código substituídos pelo processo de substituição às posições originais. Então, o multiplexador 54 provê um código de LDPC obtido como resultado do — processo de substituição inversa ao desintercalador de torção de coluna 55.

O desintercalador de torção de coluna 55 determina o código de LDPC do multiplexador 54 como um objeto de processamento e executa desintercalação de torção de coluna correspondendo à intercalação de torção de coluna como um processo de rearranjo executado pelo intercalador de torção de coluna 24 do aparelho de transmissão 11. : O código de LDPC obtido como resultado da desintercalação de torção de coluna é provido da desintercalador de torção de coluna 55 para o desintercalador de paridade 1011.

O desintercalador de paridade 1011 determina os bits de código depois da desintercalação de torção de coluna pelo desintercalador de torção de coluna 55 como um objeto de processamento disso e executa desintercalação de paridade correspondendo à intercalação de paridade executada pelo intercalador de paridade 23 do aparelho de transmissão 11 (processo inverso à intercalação de paridade), quer dizer, desintercalação de - paridade de retornar o arranjo dos bits de código do código de LDPC cujo arranjo foi mudado pela intercalação de paridade ao arranjo original. O código de LDPC obtido como resultado da desintercalação de paridade é provido da desintercalador de paridade 1011 para a seção de decodificação de LDPC 1021.

Por conseguinte, no aparelho de recepção 12 da Figura 147, o código de LDPC para qual o processo de substituição inversa, desintercalação de torção de coluna e desintercalação de paridade foram executados, quer dizer, um código de LDPC obtido por codificação de LDPC conforme a matriz de verificação de paridade H, é provido à seção de decodificação de LDPC 1021.

A seção de decodificação de LDPC 1021 executa decodificação de LDPC do código de LDPC do desintercalador 53 usando a própria matriz de verificação de paridade H usada para codificação de LDPC — pela seção de codificação de LDPC 21 do aparelho de transmissão 11 ou uma matriz de verificação de paridade de conversão obtida executando pelo menos conversão de coluna correspondendo à intercalação de paridade para a matriz de verificação de paridade H. Então, a seção de decodificação de LDPC 1021 produz dados obtidos pela decodificação de LDPC como um resultado de decodificação dos dados de objeto.

" Aqui, no aparelho de recepção 12 da Figura 147, desde que um código de LDPC obtido por codificação de LDPC conforme a matriz de verificação de paridade H é provido do (desintercalador de paridade 1011 de) — desintercalador 53 para a seção de decodificação de LDPC 1021, onde a decodificação de LDPC do código de LDPC é executada usando a própria matriz de verificação de paridade H usada para a codificação de LDPC pela seção de codificação de LDPC 21 do aparelho de transmissão 11, a seção de decodificação de LDPC 1021 pode ser configurada, por exemplo, de um aparelho de decodificação que executa decodificação de LDPC conforme um . método de decodificação serial completo em que operação matemática de mensagens (mensagens de nó de verificação e mensagens de nó de variável) é executada para nó uma por uma ou outro aparelho de decodificação em que decodificação de LDPC é executada conforme um método de decodificação paralelo completo em que operação matemática de mensagens é executada simultaneamente (em paralelo) para todos os nós.

Ademais, onde decodificação de LDPC de um código de LDPC é executada usando uma matriz de verificação de paridade de conversão obtida executando pelo menos substituição de coluna 20 . correspondendo à intercalação de paridade para a matriz de verificação de paridade H usada na codificação de LDPC pela seção de codificação de LDPC 21 do aparelho de transmissão 11, a seção de decodificação de LDPC 1021 pode ser confirmada de um aparelho de decodificação de uma arquitetura que executa a operação matemática de nó de verificação e a operação matemática de nó de variável simultaneamente para P (ou um divisor de P diferente de 1) nós de verificação e P nós de variável e que tem uma seção de rearranjo de dados de recepção 310 para executar substituição de coluna semelhante à substituição de coluna para obter uma matriz de verificação de paridade de conversão para o código de LDPC para rearranjar i os bits de código dos códigos de LDPC.

Í É para ser notado que, enquanto, na Figura 147, o multiplexador 54 para executar o processo de substituição inversa, desintercalador de torção de coluna 55 para executar a desintercalação de torção de coluna e desintercalador de paridade 1011 para executar o desintercalação de paridade são configurados separadamente um do outro para a conveniência de descrição, dois ou mais do multiplexador 54, desintercalador de torção de coluna 55 e desintercalador de paridade 1011 podem ser configurados integralmente semelhantemente ao intercalador de paridade 23, intercalador de torção de coluna 24 e demultiplexador 25 do - aparelho de transmissão 11.

Figura 148 é um diagrama de bloco mostrando um primeiro exemplo de uma configuração de um sistema de recepção que pode ser aplicado ao aparelho de recepção 12.

Se referindo à Figura 148, o sistema de recepção inclui uma seção de aquisição 1101, uma seção de processamento de decodificação de linha de transmissão 1102 e uma seção de processamento de decodificação de fonte de informação 1103.

A seção de aquisição 1101 adquire um sinal incluindo um —códigodeLDPC obtido pelo menos codificando por LDPC dados de objeto tais como dados de imagem e dados de música de um programa por uma linha de transmissão tal como, por exemplo, radiodifusão digital terrestre, radiodifusão digital de satélite, uma rede de CATV, a Internet ou alguma outra rede. Então, a seção de aquisição 1101 provê o sinal adquirido à seção — de processamento de decodificação de linha de transmissão 1102.

Aqui, onde o sinal adquirido pela seção de aquisição 1101 é radiodifundido, por exemplo, de uma estação de radiodifusão por ondas terrestres, ondas de satélite, uma CATV (Televisão a Cabo) ou similar, a seção de aquisição 1101 é configurada de um sintonizador, um STB

(Conversor de TV) ou similar. Por outro lado, onde o sinal adquirido pela ' seção de aquisição 1101 é transmitido em um estado de multidifusão tal como no IPTV (Televisão por Protocolo de Internet), por exemplo, de um servidor da web, a seção de aquisição 11 é configurada de uma L/F de rede (Interface) — tal como, por exemplo, uma NIC (Placa de Interface de Rede).

A seção de processamento de decodificação de linha de transmissão 1102 executa um processo de decodificação de linha de transmissão incluindo pelo menos um processo para corrigir erros produzidos na linha de transmissão para o sinal adquirido pela linha de transmissão pela — seção de aquisição 1101, e provê um sinal obtido como resultado do processo . de decodificação de linha de transmissão à seção de processamento de decodificação de fonte de informação 1103. i Em particular, o sinal adquirido pela linha de transmissão pela seção de aquisição 1101 é um sinal obtido executando pelo menos codificação de correção de erros para corrigir erros produzidos na linha de transmissão, e para tal um sinal como já descrito, a seção de processamento de decodificação de linha de transmissão 1102 executa um processo de decodificação de linha de transmissão tal como, por exemplo, um processo de correção de erros.

Aqui, como a codificação de correção de erros, por exemplo, codificação de LDPC, codificação de Reed-Solomon e assim sucessivamente estão disponíveis. Aqui, como a codificação de correção de erros, pelo menos codificação de LDPC é executada.

Ademais, o processo de decodificação de linha de transmissão às vezes inclui demodulação de um sinal de modulação e assim — sucessivamente.

A seção de processamento de decodificação de informação de fonte 1103 executa uma processo de decodificação de fonte de informação incluindo pelo menos um processo para descomprimir informação comprimida em informação original para o sinal para qual o processo de decodificação de linha de transmissão foi executado.

' Em particular, o sinal adquirido pela linha de transmissão pela seção de aquisição 1101 foi processado às vezes por codificação de compressão para comprimir informação a fim de reduzir a quantidade de — dados tais como imagens, som e assim sucessivamente como informação. Neste exemplo, a seção de processamento de decodificação de fonte de informação 1103 executa um processo de decodificação de fonte de informação tal como um processo (processo de descompressão) para descomprimir a informação comprimida em informação original para um sinal para qual o processo de decodificação de linha de transmissão foi . executado.

É para ser notado que, onde o sinal adquirido pela linha de ' transmissão pela seção de aquisição 1101 não foi executada codificação de compressão, a seção de processamento de decodificação de fonte de informação 1103 não executa o processo de descomprimir a informação comprimida na informação original.

Aqui, como o processo de descompressão, por exemplo, decodificação de MPEG e assim sucessivamente estão disponíveis. Ademais, o processo de decodificação de linha de transmissão às vezes inclui — desembaralhamento além do processo de descompressão.

No sistema de recepção configurado de tal maneira como descrito acima, a seção de aquisição 1101 recebe um sinal obtido executando codificação de compressão tal como codificação de MPEG para dados de, por exemplo, imagens, som e assim sucessivamente e executando ademais — codificação de correção de erros tal como codificação de LDPC para a dados codificados por compressão por uma linha de transmissão. O sinal é provido à seção de processamento de decodificação de linha de transmissão 1102.

Na seção de processamento de decodificação de linha de transmissão 1102, processos semelhantes àqueles executados, por exemplo,

pela seção de modulação ortogonal 51, seção de mapeamento 52, ' desintercalador 53 e seção de decodificação de LDPC 56 (ou seção de decodificação de LDPC 1021) são executados como o processo de decodificação de linha de transmissão para o sinal da seção de aquisição

1101. Então, um sinal obtido como resultado do processo de decodificação de linha de transmissão é provido à seção de processamento de decodificação de fonte de informação 1103. Na seção de processamento de decodificação de fonte de : —informação 1103, uma processo de decodificação de fonte de informação tal como decodificação de MPEG é executado para o sinal da seção de processamento de decodificação de linha de transmissão 1102, e uma imagem . ou som obtido como resultado da processo de decodificação de informação é produzido.

Tal sistema de recepção da Figura 148 como descrito acima pode ser aplicado, por exemplo, a um sintonizador de televisão para receber radiodifusão de televisão como radiodifusão digital e assim sucessivamente.

É para ser notado que é possível configurar a seção de aquisição 1101, seção de processamento de decodificação de linha de transmissão 1102 e seção de processamento de decodificação de informação de fonte 1103 cada uma como um aparelho independente (hardware (IC (Circuito Integrado) ou similar) ou um módulo de software).

Ademais, com relação à seção de aquisição 1101, seção de processamento de decodificação de linha de transmissão 1102 e seção de processamento decodificação de fonte de informação 1103, um conjunto da —seçãode aquisição 1101 e seção de processamento de decodificação de linha de transmissão 1102, outro conjunto da seção de processamento de decodificação de linha de transmissão 1102 e seção de processamento de decodificação de fonte de informação 1103 ou um conjunto adicional da seção de aquisição 1101, seção de processamento de decodificação de linha i de transmissão 1102 e seção de processamento de decodificação de fonte de ' informação 1103 pode ser configurado como um único aparelho independente.

Figura 149 é um diagrama de bloco mostrando um segundo exemplo da configuração do sistema de recepção que pode ser aplicado ao aparelho de recepção 12.

É para ser notado que, na Figura 149, elementos correspondendo àqueles na Figura 148 são denotados por mesmos numerais de referência, e descrição deles é omitida apropriadamente na descrição seguinte.

O sistema de recepção da Figura 149 é comum àquele da Figura 148 visto que inclui uma seção de aquisição 1101, uma seção de processamento de decodificação de linha de transmissão 1102 e uma seção de processamento de decodificação de fonte de informação 1103, mas é diferente daquele da Figura 148 visto que inclui recentemente uma seção de saída 1111.

A seção de saída 1111 é, por exemplo, um aparelho de exibição para exibir uma imagem ou um alto-falante para produzir som e produz uma imagem, um som do mesmo como um sinal saído da seção de processamento de decodificação de fonte de informação 1103. Em outras palavras, aseção de saída 1111 exibe uma imagem ou produz som.

Tal sistema de recepção da Figura 149 como descrito acima pode ser aplicado, por exemplo, a uma TV (receptor de televisão) para receber uma radiodifusão de televisão tal como uma radiodifusão digital, um receptor de rádio para receber uma radiodifusão de rádio e assim sucessivamente.

É para ser notado que, onde o sinal adquirido pela seção de aquisição 1101 não está em uma forma em que codificação de compressão não é aplicada, um sinal saído da seção de processamento de decodificação de linha de transmissão 1102 é provido à seção de saída 1111.

Figura 150 é um diagrama de bloco mostrando um terceiro exemplo da configuração do sistema de recepção que pode ser aplicado ao S aparelho de recepção 12.

É para ser notado que, na Figura 150, elementos correspondentes àqueles da Figura 148 são denotados por mesmos numerais de referência e na descrição seguinte, descrição deles é omitida apropriadamente.

O sistema de recepção da Figura 150 é comum àquele da Figura 148 visto que inclui uma seção de aquisição 1101 e uma seção de processamento de decodificação de linha de transmissão 1102.

Porém, o sistema de recepção da Figura 150 é diferente daquele da Figura 148 visto que não inclui a seção de processamento de decodificação de informação de fonte 1103, mas inclui recentemente uma seção de gravação 1121.

A seção de gravação 1121 grava (armazena) um sinal (por exemplo, um pacote de TS de um TS de MPEG) produzido da seção de processamento de decodificação de linha de transmissão 1102 no ou em um meio de gravação (armazenamento) tal como um disco óptico, um disco rígido (disco magnético) ou uma memória flash.

Tal sistema de recepção da Figura 150 como descrito acima — pode ser aplicado a um gravador para gravar uma radiodifusão de televisão ou similar.

É para ser notado que, na Figura 150, o sistema de recepção pode incluir a seção de processamento de decodificação de fonte de informação 1103 tal que um sinal depois que um processo de decodificação de fonte de informação foi executado pela seção de processamento de decodificação de informação de fonte 1103, quer dizer, uma imagem ou som obtido decodificando, seja gravado pela seção de gravação 1121.

Incidentemente, de acordo com o processo de substituição do novo método de substituição em que bits de código são substituídos de tal maneira como ilustrado na Figura 64 conforme a regra de alocação da Figura ' 63, a tolerância a erros pode ser melhorada em comparação com o processo de substituição do método existente em que bits de código são substituídos de tal maneira como ilustrado em C da Figura 60 (Figura 65).

Ademais, com um código de LDPC (código proposto) de uma matriz de verificação de paridade H determinada da tabela de valor inicial de matriz de verificação de paridade das Figuras 66 a 68, a tolerância a erros pode ser melhorada em comparação com o código padrão.

Embora a tolerância a erros só possa ser melhorada por adoção do novo método de substituição ou código proposto como descrito acima, a tolerância a erros pode ser melhorada ademais adotando um processo de substituição de um método (em seguida também referido como método apropriado), em que o código proposto é adotado e substituição de bits de código conforme uma regra de alocação apropriada é executada para o código proposto. Figuras 151 a 155 são vistas ilustrando o método apropriado. Em particular, Figura 151 ilustra grupos de bit de código e grupos de bit de símbolo, onde o código de LDPC é um código de LDPC (código proposto) de uma matriz de verificação de paridade H tendo um — comprimento de código N de 64.800 bits e uma taxa de codificação de 2/3 e determinada da tabela de valor inicial de matriz de verificação de paridade das Figuras 66 a 68 e além disso o método de modulação é 256QAM e o múltiplo bé2. Neste exemplo, leitura é executada em uma unidade de 8 2 —(=mb)bitsde código b,ab;damemória31,e0s8 2(=mb) bits de código bo a bis podem ser agrupados em cinco grupos de bit de código Gb,, Gb2, Gb;, Gb, e Gbs como visto em À da Figura 151 conforme uma diferença em probabilidade de erro. Em A da Figura 151, ao grupo de bit de código Gb, o bit de código b, pertence; ao grupo de bit de código Gb, o bit de código bl pertence; ao grupo de bit de código Gb;3, os bits de código b, a b, pertencem; ao grupo de bit de código Gba, o bit de código bio pertence; e ao grupo de bit de código Gbs, os bits de código by, a bis pertencem.

Onde o método de modulação é 256QAM e o múltiplo b é 2, os 8 2(=mb) bits de código y 9º à y15 podem ser agrupados em quatro grupos de bit de símbolo Gy1, Gy», Gy3 e Gy, como visto em B da Figura 151 conforme uma diferença em probabilidade de erro.

Em B da Figura 151, ao grupo de bit de símbolo Gy,, os bits de símbolo Yo, Y1, Yyg € ys pertencem; ao grupo de bit de símbolo Gy,, os bits de símbolo Y2, Y3, Y1o € Y11 pertencem; ao grupo de bit de símbolo Gy3, os bits de símbolo Ya, Ys, Y12 € Y13 pertencem; e ao grupo de bit de símbolo Gy, os bits de símbolo Yç, Y7, Y14 € Y15 pertencem.

Figura 152 ilustra uma regra de alocação do método apropriado, onde o código de LDPC é o código proposto e além disso o método de modulação é 256QAM e o múltiplo b é 2. De acordo com a regra de alocação da Figura 152, informação de conjunto de grupo (Gb, Gya4, 1), (Gb2, Gy2, 1), (Gb3, Gy1, 2), (Gb3, Gy, 2), (Gy3, Gy3, 2), (Gb3, Gya, 2), (Gba, Gy4, 1), (Gbs, Gyr, 2), (Gbs, Gy2, 1) e — (Gbs,Gy3,2)é prescrita.

Portanto, de acordo com a regra de alocação da Figura 152, é prescrito: alocar, baseado no informação de conjunto de grupo (Gb, Gya4, 1), um dos bits de código do grupo de bit de código Gb, que tem a —melhor probabilidade de erro a um dos bits de símbolo do grupo de bit de símbolo Gy, que tem a quarta melhor probabilidade de erro, alocar, baseado no informação de conjunto de grupo (Gb», Gy2, 1), um dos bits de código do grupo de bit de código Gb, que tem a probabilidade de erro de segundo melhor a um dos bits de símbolo do grupo de bit de símbolo Gy, que tem a probabilidade de erro de segundo melhor,

' alocar, baseado no informação de conjunto de grupo (Gb;, Gy1, 2), dois dos bits de código do grupo de bit de código Gb; que tem a terceira melhor probabilidade de erro a dois dos bits de símbolo do grupo de

— bitde símbolo Gy, que tem a melhor probabilidade de erro, alocar, baseado no informação de conjunto de grupo (Gb3, Gy2, 2), dois dos bits de código do grupo de bit de código Gb; que tem a terceira melhor probabilidade de erro a dois dos bits de símbolo do grupo de bit de símbolo Gy, que tem a probabilidade de erro de segundo melhor,

alocar, baseado no informação de conjunto de grupo (Gb;, Gy3, 3), dois dos bits de código do grupo de bit de código Gb; que tem a terceira melhor probabilidade de erro a dois dos bits de símbolo do grupo de bit de símbolo Gy; que tem a terceira melhor probabilidade de erro,

alocar, baseado no informação de conjunto de grupo (Gb;,

Gya, 2), dois dos bits de código do grupo de bit de código Gb;3 que tem a terceira melhor probabilidade de erro a dois dos bits de símbolo do grupo de bit de símbolo Gy, que tem a quarta melhor probabilidade de erro,

alocar, baseado no informação de conjunto de grupo (Gba, Gya4, 1), um dos bits de código do grupo de bit de código Gb4 que tem a quarta melhor probabilidade de erro a um dos bits de símbolo do grupo de bit de símbolo Gy, que tem a quarta melhor probabilidade de erro,

alocar, baseado no informação de conjunto de grupo (Gbs, Gy1, 2), dois dos bits de código do grupo de bit de código Gb; que tem a quinta melhor probabilidade de erro a dois dos bits de símbolo do grupo de bit

— desímbolo Gy, que tem a melhor probabilidade de erro,

alocar, baseado no informação de conjunto de grupo (Gbs, Gy2, 1), um dos bits de código do grupo de bit de código Gbs que tem a quinta melhor probabilidade de erro a um dos bits de símbolo do grupo de bit de símbolo Gy, que tem a probabilidade de erro de segundo melhor, e alocar, baseado no informação de conjunto de grupo (Gbs, Gy3, 2), dois dos bits de código do grupo de bit de código Gb; que tem a quinta melhor probabilidade de erro a dois dos bits de símbolo do grupo de bit de símbolo Gy; que tem a terceira melhor probabilidade de erro.

Figura 153 ilustra um exemplo de substituição de bits de código conforme a regra de alocação da Figura 152. Em particular, A da Figura 153 ilustra um primeiro exemplo de substituição de bits de código conforme a regra de alocação da Figura 152, onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 2/3 e além disso o método de modulação é 256QAM e o múltiplo b é 2. Onde o código de LDPC é um código de LDPC tendo um comprimento de código N de 64.800 bits e uma taxa de codificação de 2/3 e além disso o método de modulação é 256QAM e o múltiplo b é 2, no —demultiplexador 25, bits de código escritos na memória 31 de (64.800/(8 2)) (8 2) bits na direção de coluna direçãode linha são lidos em uma unidade de 8 2 (= mb) bits na direção de linha e providos à seção de substituição 32 (Figuras 16 e 17). A seção de substituição 32 substitui os 8 2 bits de código b º —abisconforme a regra de alocação da Figura 152 tal que os 8 2(=mb) b its de código b, a bis lidos da memória 31 sejam alocados aos 8 2 (= mb) bits de símbolo yo à y1s de dois (= b) símbolos sucessivos, por exemplo, como visto em A da Figura 153. Em particular, a seção de substituição 32 executa substituição paraalocar: o bit de código b, ao bit de símbolo y;, o bit de código b, ao bit de símbolo y», o bit de código b, ao bit de símbolo y,, o bit de código b3 ao bit de símbolo yo,

o bit de código b, ao bit de símbolo ya, ' o bit de código bs ao bit de símbolo yç, o bit de código b; ao bit de símbolo y13, o bit de código b; ao bit de símbolo y3, o bit de código bg ao bit de símbolo y 14, o bit de código b, ao bit de símbolo yo, o bit de código bo ao bit de símbolo y1s, o bit de código b,, ao bit de símbolo ys, o bit de código b1, ao bit de símbolo yz, o bit de código b13 ao bit de símbolo y12, o bit de código bi, ao bit de símbolo y11, e o bit de código b1;5 ao bit de símbolo y,. B da Figura 153 ilustra um segundo exemplo de substituição de bits de código conforme a regra de alocação da Figura 152, onde o código de LDPC é um código de LDPC tendo um comprimento de código N de

64.800 bits e uma taxa de codificação de 2/3 e além disso o método de modulação é 256QAM e o múltiplo b é 2. De acordo com B da Figura 153, a seção de substituição 32 executa, para os 8 2 (= mb) bits b, abs lidos da memória 31, conforme a regrade alocação da Figura 152, substituição para alocar: o bit de código b, ao bit de símbolo y7, o bit de código b, ao bit de símbolo y., o bit de código b, ao bit de símbolo y1, o bit de código b; ao bit de símbolo yo, o bit de código b, ao bit de símbolo y13, o bit de código bs ao bit de símbolo y 12, o bit de código b; ao bit de símbolo yç, o bit de código b; ao bit de símbolo y3, o bit de código bz ao bit de símbolo y15,

o bit de código b, ao bit de símbolo y11, ' o bit de código bo ao bit de símbolo y14, o bit de código b,, ao bit de símbolo ys, o bit de código b12 ao bit de símbolo ys, o bit de código b3 ao bit de símbolo y,s, o bit de código b14 ao bit de símbolo y10, e o bit de código b15 ao bit de símbolo yo.

Aqui, ambos os modos de distribuição dos bits de código b; para os bits de símbolo y; ilustrados em À da Figura 153 e B da Figura 153 observam a regra de alocação da Figura 152 (obedecem a regra de alocação).

Figuras 154 e 155 ilustram resultados de uma simulação da BER, onde um processo de substituição do método apropriado descrito anteriormente com referência às Figuras 151 a 153 foi executado.

É para ser notado que, nas Figuras 154 e 155, o eixo de —abscissa indica E/N, e o eixo de ordenada indica a BER. Ademais, nas Figuras 154 e 155, o método de modulação é 256QAM e o múltiplo b é 2.

Figura 154 ilustra a BER (representada por uma marca redonda na figura), onde o método de substituição de A da Figura 153 de dentro do método apropriado descrito anteriormente com referência às Figuras 151 a 153 para o código proposto e a BER (representada por um asterisco na figura), onde o processo de substituição descrito com referência a C da Figura 60 (processo de substituição do método existente) para o código de LDPC (código padrão) que tem um comprimento de código N de 64.800 e uma taxa de codificação de 2/3 e é prescrito no padrão de DVB-S.2.

Da Figura 154, pode ser reconhecido que, executando um processo de substituição do método apropriado para o código proposto, o fundo de erro pode ser reduzido significativamente e a tolerância a erros pode ser melhorada em comparação com um caso alternativo em que um processo de substituição do método existente é executado para o código padrão.

Figura 155 ilustra a BER (indicada por uma marca redonda na ' figura), onde um processo de substituição do método apropriado foi executado para o código proposto e a BER (indicada por um asterisco na figura), onde o processo de substituição descrito acima com referência a C da —Figura60 (processo de substituição do método existente) foi executado para o código proposto.

Da Figura 155, pode ser reconhecido que, adotando o processo de substituição do método apropriado, a BER pode ser reduzida e a tolerância a erros melhorada em comparação com um caso alternativo em que o — processo de substituição do método existente é adotado.

Deveria ser entendido por aqueles qualificados na arte que várias modificações, combinações, sub-combinações e alterações podem ocorrer dependendo de exigências de projeto e outros fatores até onde eles estão dentro da extensão das reivindicações anexas ou dos equivalentes delas.

Claims

REIVINDICAÇÕES

1. Aparelho de processamento de dados, caracterizado pelo fato de que: onde bits de código de um código de LDPC (Verificação de — Paridade de Baixa Densidade) tendo um comprimento de código de N bits são escritos em uma direção de coluna de meio de armazenamento para armazenar os bits de código em uma direção de linha e na direção de coluna e m bits dos bits de código do código de LDPC lidos na direção de linha são fixados como um símbolo, e além disso um inteiro positivo predeterminado é representado por b, dito meio de armazenamento armazena mb bits na direção de linha e armazena N/(mb) bits na direção de coluna; os bits de código do código de LDPC sendo escritos na direção de coluna de dito meio de armazenamento e lidos na direção de linha; dito aparelho de processamento de dados incluindo meio de substituição para substituir, onde os mb bits de código lidos na direção de linha de dito meio de armazenamento fixados como b símbolos, os mb bits de código tal que os bits de código depois da — substituição formem os bits de símbolo representativos dos símbolos; o código de LDPC sendo um código de LDPC que é prescrito no padrão de DVB-S.2 ou DVB-T.2 e que tem um comprimento de código N de 64.800 bits e tem uma taxa de codificação de 2/3; os m bits sendo 8 bits enquanto o inteiro b é 2; os 8 bits dos bits de código sendo mapeados como um símbolo aos de 256 pontos de sinal prescritos em 256QAM; dito meio de armazenamento tendo 16 colunas para armazenar 8 Ô 2 bits na direção de linha e armazenar 64.800/(8 Ô 2) bits na direção de coluna;

dito meio de substituição executando, onde o i+1-ésimo bit do bit mais significante dos 8 Ô 2 bits de código lidos na direção de linha de dito meio de armazenamento é representado como bit b; e o i+1-ésimo bit do bit mais significante dos 8 Ô 2 — bitsdesímbolo de dois símbolos sucessivos é representado como bit y;, substituição para alocar o bit bo para o bit y15, o bit b, para o bit y7, o bit b, para o bit y1, o bit b; para o bit ys, o bit ba para o bit yç, o bit bs para o bit y13, o bit bs para o bit y11, o bit b; para o bit yo, o bit bg para o bit yg, o bit b, para o bit y14, o bit bio para o bit y12, o bit by, para o bit y3, o bit bi2 para o bit yo, o bit bi3 para o bit y1o, o bit bia para o bit y,, e o bit bis para o bit y.

2. Método de processamento de dados, caracterizado pelo fato de que: onde bits de código de um código de LDPC (Verificação de Paridade de Baixa Densidade) tendo um comprimento de código de N bits são escritos em uma direção de coluna de meio de armazenamento para armazenar os bits de código em uma direção de linha e na direção de coluna e m bits dos bits de código do código de LDPC lidos na direção de linha são fixados como um símbolo, e além disso ] um inteiro positivo predeterminado é representado por b, dito meio de armazenamento armazena mb bits na direção de linha e armazena N/(mb) bits na direção de coluna; os bits de código do código de LDPC sendo escritos na direção de coluna de dito meio de armazenamento e lidos na direção de linha; dito aparelho de processamento de dados incluindo uma etapa de substituição para substituir, onde os mb bits de código lidos na direção de linha de dito —meiode armazenamento fixados como b símbolos, os mb bits de código tal que os bits de código depois da substituição formem os bits de símbolo representativos dos símbolos; o código de LDPC sendo um código de LDPC que é prescrito no padrão de DVB-S.2 ou DVB-T.2 e que tem um comprimento de código N de64.800 bits etem uma taxa de codificação de 2/3; os m bits sendo 8 bits enquanto o inteiro b é 2; os 8 bits dos bits de código sendo mapeados como um símbolo aos de 256 pontos de sinal prescritos em 256QAM; dito meio de armazenamento tendo 16 colunas para armazenar 80Ó2bitsna direção delinha e armazenar 64.800/(8 Ô 2) bits na direção de coluna; dita etapa de substituição executando, onde o i+1-ésimo bit do bit mais significante do 8 Ô 2 bits de código lidos na direção de linha de dito meio de armazenamento é — representado como bit b; e o i+1-ésimo bit do bit mais significante do 8 Ô 2 bits de símbolo de dois símbolos sucessivos é representado como bit y;, substituição para alocar o bit bo para o bit y15, o bit b, para o bit y,,

o bit b, para o bit y,, ] o bit b3; para o bit ys, o bit ba para o bit yç, o bit bs para o bit y13, o bit bs para o bit y11, o bit b; para o bit yo, o bit bg para o bit yg, o bit bs para o bit y14, o bit bio para o bit y 2, o bit by, para o bit y3, o bit bo para o bit yo, o bit bi3 para o bit y1o, o bit ba para o bit y,, e o bit bis para o bit y..

3. Aparelho de codificação para executar codificação por um código de LDPC (Verificação de Paridade de Baixa Densidade), caracterizado pelo fato de compreender: meio de codificação para executar codificação por um código de LDPC que tem um comprimento de código de 64.800 bits e uma taxa de codificaçãode2/3; uma matriz de verificação de paridade do código de LDPC sendo configurada tal que elementos do valor 1 de uma matriz de informação, que corresponde ao comprimento de código da matriz de verificação de paridade e um comprimento de informação correspondendo à taxa de — codificação, decidida por uma tabela de valor inicial de matriz de verificação de paridade representativa das posições dos elementos do valor 1 da matriz de informação são arranjados por um período de todas as 360 colunas na direção de coluna; a tabela de valor inicial de matriz de verificação de paridade sendo formada de : 317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039 1958 2007 3294 4394 12762 14505 14593 14692 16522 17737 5 192452127221379 127 860 5001 5633 8644 9282 12690 14644 17553 19511 19681 20954 21002 2514 2822 5781 6297 8063 9469 9551 11407 11837 12985 15710 20236 20393 1565 3106 4659 4926 6495 6872 7343 8720 15785 16434 16727 19884 21325 706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335 4257 10449 12406 14561 16049 16522 17214 18029 18033 1880219062 19526 20748 412 433 558 2614 2978 4157 6584 9320 11683 11819 13024 14486 16860 777 5906 7403 8550 8717 8770 11436 12846 13629 14755 15688 16392 16419 4093 5045 6037 7248 8633 9771 10260 10809 11326 12072 17516 19344 19938 2120 2648 3155 3852 6888 12258 14821 15359 16378 16437 17791 20614 21025 1085 2434 5816 7151 8050 9422 10884 12728 15353 17733 18140 18729 20920 856 1690 12787 6532 7357 9151 4210 16615 18152 11494 14036 17470

: 1778 6973 10739 4347 9570 18748 2189 11942 20666 3868 7526 17706 8780 14796 18268 160 16232 17399 1285 2003 18922 4658 17331 20361 2765 4862 5875 4565 5521 8759 3484 7305 15829 5024 17730 17879 7031 12346 15024 179 6365 11352 2490 3143 5098 2643 3101 21259 4315 4724 13130 594 17365 18322 5983 8597 9627 10837 15102 20876 10448 20418 21478 3848 12029 15228 708 5652 13146 5998 7534 16117 2098 13201 18317 9186 14548 17776 5246 10398 18597 3083 4944 21021

' 6736 10811 17545 10084 12411 14432 1064 13555 17033 679 9878 13547 3422 9910 20194 3640 3701 10046 5862 10134 11498 5923 9580 15060 1073 3012 16427 5527 20113 20883 7058 12924 15151 9764 12230 17375 TILT 12723 555 13816 15376 10574 11268 17932 15442 17266 20482 390 3371 8781 10512 12216 17180 4309 14068 15783 3971 11673 20009 9259 14270 17199 2947 5852 20101 3965 9722 15363 1429 5689 16771 6101 6849 12781 3676 9347 18761 350 11659 18342 5961 14803 16123

S 2155 9808 12885 2861 7988 11031 7309 9220 20745 6834 8742 11977 2133 12908 14704 10170 13809 18153 13464 14787 14975 799 1107 3789 3571 8176 10165 5433 13446 15481 3351 6767 12840 8950 8974 11650 1430 4250 21332 6283 10628 15050 8632 14404 16916 6509 10702 16278 15900 16395 17995 8031 18420 19733 3747 4634 17087 4453 6297 16262 2792 3513 17031 14846 20893 21563 17220 20436 21337 275 4107 10497 3536 7520 10027 14089 14943 19455 1965 3931 21104 2439 11565 17932

] 10017 11269 16546 7169 10161 16928 10284 16791 20655 36 3175 8475 2605 16269 19290 8947 9178 15420 5687 9156 12408 8096 9738 14711 4935 8093 19266 2667 10062 15972 6389 11318 14417 8800 18137 18434 5824 5927 15314 6056 13168 15179 3284 13138 18919 13115 17259 17332.

4. Método de codificação para um aparelho de codificação que executa codificação por um código de LDPC (Verificação de Paridade de Baixa Densidade), caracterizado pelo fato de compreender: uma etapa executada por dito aparelho de codificação de executar codificação por um código de LDPC que tem um comprimento de código de 64.800 bits e uma taxa de codificação de 2/3; uma matriz de verificação de paridade do código de LDPC — sendo configurada tal que elementos do valor 1 de uma matriz de informação, que corresponde ao comprimento de código da matriz de verificação de paridade e um comprimento de informação correspondendo à taxa de codificação, decidida por uma tabela de valor inicial de matriz de verificação de paridade representativa das posições dos elementos do valor 1 da matriz de informação são arranjados em um período de todas as 360 colunas na direção ' de coluna; a tabela de valor inicial de matriz de verificação de paridade sendo formada de 317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039 1958 2007 3294 4394 12762 14505 14593 14692 16522 17737 19245 21272 21379 127 860 5001 5633 8644 9282 12690 14644 17553 19511 196812095421002 2514 2822 5781 6297 8063 9469 9551 11407 11837 12985 15710 20236 20393 1565 3106 4659 4926 6495 6872 7343 8720 15785 16434 16727 19884 21325 706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335 4257 10449 12406 14561 16049 16522 17214 18029 18033 18802 19062 19526 20748 412 433 558 2614 2978 4157 6584 9320 11683 11819 13024 1448616860 777 5906 7403 8550 8717 8770 11436 12846 13629 14755 15688 16392 16419 4093 5045 6037 7248 8633 9771 10260 10809 11326 12072 17516 19344 19938 2120 2648 3155 3852 6888 12258 14821 15359 16378 16437 17791 20614 21025 1085 2434 5816 7151 8050 9422 10884 12728 15353 17733 18140 18729 20920 856 1690 12787

' 4210 16615 18152 11494 14036 17470 2474 10291 10323 1778 6973 10739 4347 9570 18748 2189 11942 20666 3868 7526 17706 8780 14796 18268 160 16232 17399 1285 2003 18922 4658 17331 20361 2765 4862 5875 4565 5521 8759 3484 7305 15829 5024 17730 17879 7031 12346 15024 179 6365 11352 2490 3143 5098 2643 3101 21259 4315 4724 13130 594 17365 18322 5983 8597 9627 10837 15102 20876 10448 20418 21478 3848 12029 15228 708 5652 13146 5998 7534 16117 2098 13201 18317

: 5246 10398 18597 3083 4944 21021 13726 18495 19921 6736 10811 17545 10084 12411 14432 1064 13555 17033 679 9878 13547 3422 9910 20194 3640 3701 10046 5862 10134 11498 5923 9580 15060 1073 3012 16427 5527 20113 20883 7058 12924 15151 9764 12230 17375 7127711 12723 555 13816 15376 10574 11268 17932 15442 17266 20482 390 3371 8781 10512 12216 17180 4309 14068 15783 3971 11673 20009 9259 14270 17199 2947 5852 20101 3965 9722 15363 1429 5689 16771 6101 6849 12781

' 1965 3931 21104 2439 11565 17932 154 15279 21414 10017 11269 16546 7169 10161 16928 10284 16791 20655 36 3175 8475 2605 16269 19290 8947 9178 15420 5687 9156 12408 8096 9738 14711 4935 8093 19266 2667 10062 15972 6389 11318 14417 8800 18137 18434 5824 5927 15314 6056 13168 15179 3284 13138 18919 13115 17259 17332.

5. Aparelho de processamento de dados, caracterizado pelo fato de que : onde bits de código de um código de LDPC (Verificação de Paridade de Baixa Densidade) tendo um comprimento de código de N bits são escritos em uma direção de coluna de meio de armazenamento para — armazenar os bits de código em uma direção de linha e na direção de coluna e m bits dos bits de código do código de LDPC lidos na direção de linha são fixados como um símbolo, e além disso um inteiro positivo predeterminado é representado por b, dito meio de armazenamento armazena mb bits na direção de linha e armazena N/(mb) bits na direção de coluna; ' os bits de código do código de LDPC sendo escritos na direção de coluna de dito meio de armazenamento e lidos na direção de linha; dito aparelho de processamento de dados incluindo meio de — substituição para substituir, onde os mb bits de código lidos na direção de linha de dito meio de armazenamento fixados como b símbolos, os mb bits de código tal que os bits de código depois da substituição formem os bits de símbolo representativos dos símbolos;

o código de LDPC sendo um código de LDPC que tem um comprimento de código N de 64.800 e tem uma taxa de codificação de 2/3; os m bits sendo 8 bits enquanto o inteiro b é 2; os 8 bits de código sendo mapeados como um símbolo aos de 256 pontos de sinal prescritos em 256QAM;

dito meio de armazenamento tendo 16 colunas para armazenar 8 Ô 2 bits na direção de linha e armazenar 64.800/(8 Ô 2) bits na direção de coluna;

dito meio de substituição executando, onde o i+1-ésimo bit do bit mais significante dos 8 Ô 2 bits de código lidos na direção de linha de dito meio de armazenamento é representado como bit b; e o i+1-ésimo bit do bit mais significante dos 8 Õ2 bits de símbolo de dois símbolos sucessivos é representado como bit y;,

substituição para alocar o bit bo para o bit y,, o bit b, para o bit y, o bit b, para o bit yo, o bit b3 para o bit yo, o bit ba para o bit ya, o bit bs para o bit ye,

o bit bs para o bit y13, : o bit b; para o bit y3, o bit bg para o bit ya, o bit b, para o bit y10, o bit bio para o bit y15s, o bit by, para o bit ys, o bit bi> para o bit yg, o bit b;3 para o bit y12, o bit bia para o bit y11, o bit bis para o bit y,, uma matriz de verificação de paridade do código de LDPC sendo configurada tal que elementos do valor 1 de uma matriz de informação, que corresponde ao comprimento de código N da matriz de verificação de paridade e um comprimento de informação correspondendo à taxa de codificação, decidida por uma tabela de valor inicial de matriz de verificação de paridade representativa das posições dos elementos do valor 1 da matriz de informação para todas as 360 colunas são arranjados em um período de todas as 360 colunas na direção de coluna; a tabela de valor inicial de matriz de verificação de paridade sendo formada de 317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039 1958 2007 3294 4394 12762 14505 14593 14692 16522 17737 19245 21272 21379 127 860 5001 5633 8644 9282 12690 14644 17553 19511 19681 20954 21002 2514 2822 5781 6297 8063 9469 9551 11407 11837 12985 15710 20236 20393 1565 3106 4659 4926 6495 6872 7343 8720 15785 16434 i 16727 19884 21325 : 706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335 4257 10449 12406 14561 16049 16522 17214 18029 18033 S 1880219062 19526 20748 412 433 558 2614 2978 4157 6584 9320 11683 11819 13024 14486 16860 777 5906 7403 8550 8717 8770 11436 12846 13629 14755 15688 16392 16419 4093 5045 6037 7248 8633 9771 10260 10809 11326 12072 17516 19344 19938 2120 2648 3155 3852 6888 12258 14821 15359 16378 16437 17791 20614 21025 1085 2434 5816 7151 8050 9422 10884 12728 15353 17733 1814018729 20920 856 1690 12787 6532 7357 9151 4210 16615 18152 11494 14036 17470 2474 10291 10323 1778 6973 10739 4347 9570 18748 2189 11942 20666 3868 7526 17706 8780 14796 18268 160 16232 17399 1285 2003 18922 4658 17331 20361 2765 4862 5875

' 3484 7305 15829 5024 17730 17879 7031 12346 15024 179 6365 11352 2490 3143 5098 2643 3101 21259 4315 4724 13130 594 17365 18322 5983 8597 9627 10837 15102 20876 10448 20418 21478 3848 12029 15228 708 5652 13146 5998 7534 16117 2098 13201 18317 9186 14548 17776 5246 10398 18597 3083 4944 21021 13726 18495 19921 6736 10811 17545 10084 12411 14432 1064 13555 17033 679 9878 13547 3422 9910 20194 3640 3701 10046 5862 10134 11498 5923 9580 15060 1073 3012 16427

' 7058 12924 15151 9764 12230 17375 TT27711 12723 555 13816 15376 10574 11268 17932 15442 17266 20482 390 3371 8781 10512 12216 17180 4309 14068 15783 3971 11673 20009 9259 14270 17199 2947 5852 20101 3965 9722 15363 1429 5689 16771 6101 6849 12781 3676 9347 18761 350 11659 18342 5961 14803 16123 2113 9163 13443 2155 9808 12885 2861 7988 11031 7309 9220 20745 6834 8742 11977 2133 12908 14704 10170 13809 18153 13464 14787 14975 799 1107 3789 3571 8176 10165

: 3351 6767 12840 8950 8974 11650 1430 4250 21332 6283 10628 15050 8632 14404 16916 6509 10702 16278 15900 16395 17995 8031 18420 19733 3747 4634 17087 4453 6297 16262 2792 3513 17031 14846 20893 21563 17220 20436 21337 275 4107 10497 3536 7520 10027 14089 14943 19455 1965 3931 21104 2439 11565 17932 154 15279 21414 10017 11269 16546 7169 10161 16928 10284 16791 20655 36 3175 8475 2605 16269 19290 8947 9178 15420 5687 9156 12408 8096 9738 14711 4935 8093 19266

' 6389 11318 14417 8800 18137 18434 5824 5927 15314 6056 13168 15179 3284 13138 18919 13115 17259 17332

6. Método de processamento de dados, caracterizado pelo fato de que, onde bits de código de um código de LDPC (Verificação de Paridade de Baixa Densidade) tendo um comprimento de código de N bits são escritos em uma direção de coluna de meio de armazenamento para armazenar os bits de código em uma direção de linha e na direção de coluna e m bits dos bits de código do código de LDPC lidos na direção de linha são fixados como um símbolo, e além disso um inteiro positivo predeterminado é representado por b, o meio de armazenamento armazena mb bits na direção de linha e armazena N/(mb) bits na direção de coluna; os bits de código do código de LDPC sendo escritos na direção — de colunado meio de armazenamento e lidos na direção de linha; o método de processamento de dados incluindo uma etapa de substituição de substituir, onde os mb bits de código lidos na direção de linha do meio de armazenamento fixados como b símbolos, os mb bits de código tal que os bits de código depois da substituição formem os bits de símbolo representativos dos símbolos; o código de LDPC sendo um código de LDPC que tem um comprimento de código N de 64.800 e tem uma taxa de codificação de 2/3; os m bits sendo 8 bits enquanto o inteiro b é 2;

os 8 bits de código sendo mapeados como um símbolo aos de ' 256 pontos de sinal prescritos em 256QAM; o meio de armazenamento tendo 16 colunas para armazenar 8 Ô 2 bits na direção de linha e armazenar 64.800/(8 Ô 2) bits na direção de coluna, na etapa de substituição, onde o i+1-ésimo bit do bit mais significante dos 8 Ô 2 bits de código lidos na direção de linha do meio de armazenamento é representado como bit b; e o i+l-ésimo bit do bit mais significante dos 8 Ô 2 bits de símbolo de dois símbolos sucessivos é representado como bit y;, substituição para alocar o bit bo para o bit y,, o bit b, para o bit y», o bit b, para o bit yo, o bit bz para o bit yo, o bit ba para o bit y,, o bit bs para o bit ye, o bit bs para o bit y13, o bit b; para o bit y3, o bit bg para o bit y14, o bit bs para o bit y10, o bit bo para o bit y1s, o bit by, para o bit ys, o bit bo para o bit yg, o bit b;3 para o bit yo, o bit bia para o bit y11, o bit bis para o bit y1, sendo executada; uma matriz de verificação de paridade do código de LDPC sendo configurada tal que elementos do valor 1 de uma matriz de informação, ' que corresponde ao comprimento de código N da matriz de verificação de paridade e um comprimento de informação correspondendo à taxa de codificação, decidida por uma tabela de valor inicial de matriz de verificação — de paridade representativa das posições dos elementos do valor 1 da matriz de informação para todas as 360 colunas são arranjados em um período de todas as 360 colunas na direção de coluna; a tabela de valor inicial de matriz de verificação de paridade sendo formada de 317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039 1958 2007 3294 4394 12762 14505 14593 14692 16522 17737 19245 2127221379 127 860 5001 5633 8644 9282 12690 14644 17553 19511 196812095421002 2514 2822 5781 6297 8063 9469 9551 11407 11837 12985 15710 20236 20393 1565 3106 4659 4926 6495 6872 7343 8720 15785 16434 16727 19884 21325 706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335 4257 10449 12406 14561 16049 16522 17214 18029 18033 18802 19062 19526 20748 412 433 558 2614 2978 4157 6584 9320 11683 11819 13024 1448616860 777 5906 7403 8550 8717 8770 11436 12846 13629 14755 15688 16392 16419 4093 5045 6037 7248 8633 9771 10260 10809 11326 12072 17516 19344 19938

' 17791 20614 21025 1085 2434 5816 7151 8050 9422 10884 12728 15353 17733 18140 18729 20920 856 1690 12787 6532 7357 9151 4210 16615 18152 11494 14036 17470 2474 10291 10323 1778 6973 10739 4347 9570 18748 2189 11942 20666 | 3868 7526 17706 ” 8780 14796 18268 160 16232 17399 1285 2003 18922 4658 17331 20361 2765 4862 5875 4565 5521 8759 3484 7305 15829 5024 17730 17879 7031 12346 15024 179 6365 11352 2490 3143 5098 2643 3101 21259 4315 4724 13130 594 17365 18322 5983 8597 9627 10837 15102 20876

' 10448 20418 21478 ' 3848 12029 15228 708 5652 13146 5998 7534 16117 2098 13201 18317 9186 14548 17776 5246 10398 18597 3083 4944 21021 13726 18495 19921 6736 10811 17545 10084 12411 14432 1064 13555 17033 : 679 9878 13547 “ 3422 9910 20194 3640 3701 10046 5862 10134 11498 5923 9580 15060 1073 3012 16427 5527 20113 20883 7058 12924 15151 9764 12230 17375 772 7711 12723 555 13816 15376 10574 11268 17932 15442 17266 20482 390 3371 8781 10512 12216 17180 4309 14068 15783 3971 11673 20009

' 2947 5852 20101 3965 9722 15363 1429 5689 16771 Ss 6101 6849 12781 3676 9347 18761 350 11659 18342 5961 14803 16123 2113 9163 13443 2155 9808 12885 2861 7988 11031 7309 9220 20745 6834 8742 11977 : 2133 12908 14704 10170 13809 18153 13464 14787 14975 799 1107 3789 3571 8176 10165 5433 13446 15481 3351 6767 12840 8950 8974 11650 1430 4250 21332 6283 10628 15050 8632 14404 16916 6509 10702 16278 15900 16395 17995 8031 18420 19733 3747 4634 17087 4453 6297 16262