BRPI0903985A2 - aparelho e método de transmissão de sinal - Google Patents

Abstract

APARELHO E MéTODO DE TRANSMISSãO DE SINAL. Um aparelho de transmissão de sinal inclui: uma unidade de conversão de série para paralelo, convertendo de série para paralelo sinais de vídeo digital em série de formato HD-SDI do Enlace A, contendo CH1, CH3, CH5 e CH7 e Enlace B, contendo CH2, CH4, CH6 e CH8; misturador reescrevendo um sinal de referência de temporização especificado entre dados de linhas horizontais no Enlace A convertido em um valor predeterminado, aplicando mistura somente aos dados especificados, efetuando codificação e emitindo pelo menos até vários bits de dados em seguida a um código de detecção de erro; uma unidade de extração extraindo bits RGB somente a partir dos dados especificados entre dados de linhas horizontais no Enlace B convertido; um codificador de 8 bits/1O bits submetendo os bits RGB extraidos do Enlace B a codificação de 8 bits/1O bits; uma unidade de multiplexação, multiplexando dados digitais em paralelo misturados do Enlace A e dados digitais em paralelo codificados do Enlace B; e uma unidade de geração de dados digitais em série, gerando dados digitais em série a partir dos dados digitais em paralelo.

Description

"APARELHO E MÉTODO DE TRANSMISSÃO DE SINAL"

FUNDAMENTOS DA INVENÇÃO

1. CAMPO DA INVENÇÃO

A presente invenção relaciona-se a um aparelho detransmissão de sinal e um método de transmissão de sinal que são adequadospara, por exemplo, ao transmitir serialmente sinais de 3840x2160/24P,24/1.00IP, 25P, 30P, 30/1.001P/4:4:4/12 bits a uma taxa de bit de 10 Gbps oumais alta.

2. DESCRIÇÃO DA TÉCNICA RELACIONADA

O presente requerente já descreveu uma tecnologia paratransmitir serialmente sinais de 3840x2160/24P, 24/1.001P, 25P,(30P,30/1.001P/4:4:4/12 bits a uma taxa de bit de 10 Gbps ou mais alta. O sinal de3840x2160/24P, 24/1.001P, 25P, 30P, 30/1.001P/4:4:4/12 bits consiste de umtipo de sinais 4k χ 2k (sinais de alta resolução de 4k amostras χ 2k linhas).(Ver, por exemplo, JP-A-2008-99189).

SUMÁRIO DA INVENÇÃO

Tem sido verificado que a tecnologia descrita em JP-A-2008-99189 é incapaz de gerar um sinal de vídeo que constitua uma tela formada deuma cor única (isto é, um campo plano) no caso de tentativa de transmitirserialmente um sinal 4k χ 2k. Este ponto será discutido com referência àsFiguras 20A a 20C.

Figuras 20A a 20C ilustram gráficos mostrando um exemplode transmissão de um fluxo básico na realimentação de estado de canalrelacionada.

Figura 20A mostra um exemplo da estrutura de dados no casode transmissão de fluxo básico CHs 1, 3, 5 e 7.

Na técnica relacionada, um campo 101 que segue EAV dofluxo básico CHs 1, 3, 5 e 7 contém (LN0, LN0, LNl e LNl): Os dados(OOOh, OOOh, OOOh, OOOh) representados como um campo 102 no SAV (3FFh,3FFh, OOOh, OOOh, OOOh5 OOOh5 XYZ, XYZh) dos CHs 1, 3, 5 e 7 sãomisturados como são. Neste instante, os dois bits mais baixos de CXYZh sãoreescritos em (0, 0), (0, 1), (1, 0) e (1, 1) nos CHs 1, 3, 5 e 7, respectivamente.

Figura 20B mostra um exemplo da estrutura de dados no casode transmitir fluxo básico CHs 2, 4, 6 e 8.

O fluxo básico CHs 2, 4, 6 e 8 é convertido em sinais de vídeo,cada um contendo SAV, vídeo ativo e EAV. Notar que estes sinais de vídeosão submetidos a conversão 8B/10B.

Figura 20C mostra um exemplo de uma estrutura de dados de10 bits 8 palavras.

Um campo 103 mostrado na Figura 20A e um campo 104mostrado na Figura 20B são inseridos nos dados de 10 bits 8 palavras,respectivamente.

Aqui, o campo 103 contém dados nos quais os dados originaissão misturados. Portanto, um sinal de sincronização de palavra do código8B/10B que corresponde a sinal K28.5 pode ser gerado erroneamente. Porexemplo, se um sinal de sincronização de palavra do código de 8B/10B quecorresponde ao sinal K28.5 é gerado no caso em que um sinal de vídeo comuma única cor é misturado, este sinal de sincronização de palavra do código8B/10B será emitido na mesma posição horizontal em um campo. A saída dosinal de vídeo é controlada por uma máquina de estado, e assim quando estesinal de sincronização de palavra do código 8B/10B é emitido na mesmaposição horizontal de um campo continuamente, o contorno da palavra dosinal de vídeo emitido é errado. Como uma conseqüência, pode-se tornarimpossível emitir um sinal de vídeo para um campo plano.

Conseqüentemente, será desejável que um sinal de vídeo decampo plano possa ser emitido de uma maneira adequada.

Em uma realização da invenção, os sinais de vídeo digitalseriais de formato HD-SDI de CHl a CH8 mapeados de acordo com o padrãode transmissão predeterminado, são convertidos de série para paralelo. Aqui,CHl a CH8 incluem o Enlace A que contém CHI, CH3, CH5 e CH7, e oEnlace B que contém CH2, CH4, CH6 e CH8.

A seguir, dentre os dados das linhas horizontais do Enlace Aque tenham sido convertidos de série para paralelo, um sinal de referência detemporização SAV especificado como OOOh, OOOh, OOOh, OOOh é reescrito emvalores predeterminados.

A seguir, por um misturador, mistura auto sincronizada éaplicada somente aos dados do sinal de referência de temporização SAV, umalinha ativa, um sinal de referência de temporização EAV, um número de linhaLN e um código de detecção de erro CRC.

A seguir, a codificação é efetuada enquanto se configuramtodos os valores ou registros no misturador para 0, imediatamente antes dosinal de referência de temporização SAV, e pelo menos até que vários bits dedados em seguida ao código de detecção de erro CRC sejam emitidos.

A seguir, dentre os dados de linhas horizontais no Enlace Bque tenham sido convertidos de série para paralelo, bits RGB são extraídossomente dos dados do sinal de referência de temporização SAV, linha ativa,sinal de referência de temporização EAV, número de linha LN, e o código dedetecção de erro CRC.

A seguir, os bits RGB extraídos no Enlace B são submetidos acodificação de 8 bits/10 bits.

A seguir, os dados digitais em paralelo do Enlace A aos quaismistura auto sincronizada é aplicada, e os dados digitais em paralelo doEnlace B que tenham sido submetidos a codificação de 8 bits/10 bits, sãomultiplexados.

Então, dados digitais em série com uma taxa de bitpredeterminada são gerados a partir dos dados digitais em paralelomultiplexados.Então, sinais de vídeo digital em série de formato HD-SDI deCHl a CH8 mapeados de acordo com um padrão de transmissão, sãoconvertidos de série para paralelo. Para o Enlace A, mistura auto sincronizadaé aplicada somente aos dados do sinal de referência de temporização SAV,linha ativa, sinal de referência de temporização EAV, número de linha LN ecódigo de detecção de erro CRC. Por outro lado, a mistura auto sincronizadanão é aplicada aos dados do período de apagamento horizontal. Então, éefetuada codificação enquanto se configuram todos os valores de registro nomisturador para 0, imediatamente antes do sinal de referência detemporização SAV, e pelo menos até que vários bits de dados em seguida aocódigo de detecção de erro CRC sejam emitidos.

Para o Enlace B, bits RGB são extraídos somente dos dados dosinal de referência de temporização SAV, linha ativa, sinal de referência detemporização EAV, número de linha LN e código de detecção de erro CRC,entre os dados das linhas horizontais. Os bits RGB são submetidos acodificação de 8 bits/10 bits. Então, os dados do Enlace A ao qual misturaauto sincronizada é aplicada e os dados do Enlace B que são submetidos acodificação de 8 bits/10 bits são multiplexados. Dados digitais em série a umataxa de bits predeterminada são gerados a partir dos dados digitais emparalelo multiplexados.

De acordo com a realização da invenção, o sinal de referênciade temporização SAV especificado como OOOh, OOOh, OOOh, OOOh entre osdados das linhas horizontais no Enlace A que tenham sido convertidos desérie para paralelo, são reescritos em valores predeterminados. Estes dadossão misturados, e como resultado os valores do sinal de referência detemporização SAV tornam-se valores diferentes mesmo com um sinal devídeo de campo plano. Portanto, mesmo quando certos dados são misturadose desta forma convertidos em dados indicando um sinal de sincronização depalavra do código de 8B/10B, estes dados indicando o sinal de sincronizaçãode palavra do código 8B/10B não continuam. Isto conduz a uma vantagem deque um sinal de vídeo de campo pode ser emitido de uma forma adequada.

BREVE DESCRIÇÃO DOS DESENHOS

Figura 1 é um diagrama mostrando uma configuração globalde um sistema de transmissão de câmera para uma estação de radiodifusão detelevisão à qual a invenção é aplicada.

Figura 2 é um diagrama de blocos mostrando uma porção daconfiguração de circuito da câmera de radiodifusão da Figura 1, que serelaciona a uma realização da invenção.

Figura 3 é um gráfico mostrando um formato de um sinal de3840x2160/24P, 25P, 30P/4:4:4/12 bits.

Figura 4 é um gráfico mostrando a linha geral do método demapeamento de um sinal 4k χ 2k para um sinal HD-SDI de acordo comSMPTE 435MPart 1 5.4 Octa Link 1.5 Gbps Class.

Figuras 5A e 5B são gráficos mostrando a linha geral daestrutura de dados do Enlace A e Enlace B de acordo com SMPTE 372M.

Figura 6 é um diagrama de blocos mostrando a configuraçãoda unidade de mistura S/P 8B/10B.

Figuras 7A e 7B são gráficos mostrando configuraçõespatológicas.

Figura 8 é um diagrama mostrando uma ondulação de umalinha base em um sistema de transmissão de acoplamento AC.

Figura 9 é um diagrama mostrando os códigos XYZ no sinalde referência de temporização SAV.

Figuras IOA e IOB são diagramas mostrando o estado demultiplex da unidade de multiplexação.

Figuras IlA a IlC são gráficos mostrando um exemplo doformato do fluxo básico.

Figura 12 é um gráfico mostrando a estrutura dos dadosformados por uma unidade de conversão de extensão de dados.

Figura 13 é um gráfico mostrando a estrutura dos dadosformados por uma unidade de conversão de extensão de dados.

Figura 14 é um gráfico mostrando a estrutura dos dadosformados por uma unidade de conversão de extensão de dados.

Figuras 15A a 15C são gráficos mostrando a estrutura de umalinha de dados digitais em série de 10,692 Gbps gerados por uma unidade deconversão de multiplex-P/S.

Figura 16 é um diagrama de blocos mostrando uma porção daconfiguração de circuito da CCU mostrado na Figura 1 que se relaciona a umarealização da invenção.

Figura 17 é um diagrama de blocos mostrando a configuraçãoda unidade de mistura-S/P 8B/10B.

Figura 18 é um fluxograma mostrando a linha geral doprocessamento na câmera de radiodifusão.

Figura 19 é um fluxograma mostrando a linha geral doprocessamento na CCU.

Figuras 20A a 20C ilustram gráficos mostrando um exemplodo formato do fluxo básico na técnica relacionada.

DESCRIÇÃO DAS REALIZAÇÕES PREFERIDAS

Abaixo, realizações preferidas da invenção (posteriormentereferidas como realizações) serão descritas. A descrição será feita de acordocom a seguinte ordem.

1. Primeira Realização (controle de mistura: um exemplo deum processo de reescrita de dados no SAV)

2. Exemplos Modificados

1. Primeira Realização

[Um Exemplo do Sistema de Transmissão]

Figura 1 é um diagrama mostrando uma configuração globalde um sistema de transmissão de câmera para uma estação de radiodifusão detelevisão à qual a invenção é aplicada. Este sistema de transmissão de câmeracontem diversas câmeras de radiodifusão 1 e uma CCU (Unidade de Controlede Câmera) 2. as câmeras de radiodifusão 1 são conectadas à CCU 2 porcabos de fibra óptica 3.

Cada uma das câmeras de radiodifusão 1 tem a mesmaconfiguração e é uma câmera que gera um sinal de 3840x2160/24P,24/1.001P, 25P, 30P, 30/1.OOlP (posteriormente simplesmente referido comoum sinal de 24P, 25P, 30P) /4:4:4/12 bits. Este sinal é usado como um sinal4k χ 2k (um sinal de ultra alta resolução de 4k amostras χ 2k linhas).

A CCU 2 é uma unidade para transmitir um sinal de vídeo(vídeo de retorno) para controlar cada uma das câmeras de radiodifusão 1,receber um sinal de vídeo de cada uma das câmeras de radiodifusão 1 eprovocar uma imagem de vídeo que está sendo capturada por uma outracâmera de radiodifusão 1, em um monitor de cada uma das câmeras deradiodifusão 1.

[Exemplo da Configuração Interna da Câmera de Radiodifusão]

Figura 2 é um diagrama de blocos mostrando uma porção daconfiguração de circuito da câmera de radiodifusão da Figura 1, que serelaciona a uma realização da invenção. Sinais de 3840x2160/24P, 25P, 30P,30/4:4:4/12 bits gerados por uma unidade de geração de imagem e umaunidade de processamento de vídeo (não mostrada) dentro da câmera deradiodifusão 1, são enviados a uma unidade de mapeamento 11.

Figura 3 é um gráfico mostrando um formato de um sinal de3840x2160/24P, 25P, 30P/4:4:4/12 bits. O sinal de 3840x2160/24P, 25P,30P/4:4:4/12 bits é um sinal de 36 bits de largura no qual séries de dados G,séries de dados B e séries de dados R, cada uma com uma extensão de palavrade 12 bits, são sincronizadas e arranjadas em paralelo. Um período de quadroé um dentre 1/24 segundos, 1/25 segundos e 1/30 segundos. Um período dequadro contém 2160 períodos de linha efetivos.

Cada período de linha efetivo contém um sinal de referênciade temporização EAV (Fim de Vídeo Ativo), um número de linha LN, e umcódigo de detecção de erro CRC. Este também contém um período deapagamento horizontal (um segmento para dados antigos/dados de palavraindefinida), um sinal de referência de temporização SAV (Início de VídeoAtivo), e uma linha ativa, que é um segmento para dados de imagem de vídeo.O número de amostras na linha ativa é de 3840, e as linhas ativas de G sériesde dados, B séries de dados, R séries de dados, contém dados de imagem devídeo de G, B e R, respectivamente.

A unidade de mapeamento 11 mostrada na Figura 2 é umcircuito para mapeamento dos sinais de 3840x2160/24P, 25P, 30P/4:4:4/12bits para sinais HD-SDI de 8 canais, CHl a CH8, de acordo com SMPTE435M. CHl a CH8 incluem o Enlace A, que contém CHI, CH3, CH5 e CH7,e o Enlace B, que contém CH2, CH4, CH6 e CH8. O sinal HD-SDI de 8canais possui uma taxa de bit de 1,485 Gbps ou 1,485 Gbps/1,001(posteriormente simplesmente "1,485 Gbps").

SMPTE 43 5M é um padrão de interface 10G. Este padrãoespecifica que um sinal HD-SDI com diversos canais é codificado 8B/10B emuma unidade de 2 amostras (40 bits) e convertido em 50 bits. Este definetambém que os dados são multiplexados canal por canal e serialmentetransmitidos a uma taxa de bit de 10,692 Gbps ou 10,692 Gbps/1,001(posteriormente simplesmente "10,692 Gbps"). O método de mapear um sinal4k χ 2k para um sinal HD-SDI é mostrado na Figura 3 e Figura 4 do SMPTE435M Part 1 5.4 Octa Link 1.5 Gbps Class. Figura 4 é um gráfico mostrando alinha geral do método de mapeamento. Os dados para 1 quadro do sinal 4k χ2k são divididos em quatro sub imagens 1 a 4, o que corresponde à esquerdasuperior, direita superior, esquerda inferior e direita inferior de uma tela,respectivamente. O CHl (Enlace A) e CH2 (Enlace B) e CH3 (Enlace A) eCH4 (Enlace Β) de acordo com SMPTE 372M (Enlace Dual) são formados apartir da sub imagens 1 e 2, respectivamente. CH5 (Enlace A) e CH6 (EnlaceB), e CH7 (Enlace A) e CH8 (Enlace B) são formados de modo similar apartir das sub imagens 3 e 4, respectivamente.

A estrutura de dados do Enlace A e Enlace B é mostrada naTabela 2 e Figura 6 do SMPTE 372M. Figuras 5A e 5B são gráficosmostrando a linha geral desta. No Enlace A, uma amostra contém 20 bits, etodos os bits representam valores RGB, conforme mostrado na Figura 5A. NoEnlace B também, uma amostra contém 20 bits, conforme mostrado na Figura5A. Entretanto, conforme mostrado na Figura 5B, no Ych do Enlace B,somente 6 bits, números de bit 2 a 7, dentre 10 bits de R' G' B' n:0-lrepresentam valores RGB. Portanto, o número de bits que representa valoresRGB em uma amostra é de 16 bits.

O sinal HD-SDI de CHl a CH8 mapeados pela unidade demapeamento 11 deste modo é enviado a uma unidade S/P-mistura-8B/10B 12,conforme mostrado na Figura 2.

[Exemplo da Configuração Interna da Unidade S/P-mistura-8B/10B ]

Figura 6 é um diagrama de blocos mostrando a configuraçãoda unidade S/P-mistura-8B/10B 12. A unidade S/P-mistura-8B/10B 12 possuioito blocos 12-1 a 12-8, cada um correspondendo a CHl a CH8, um por um.

Dentre os blocos 12-1, 12-3, 12-5, 12-7 para CHI, CH3, CH5e CH7 que são do Enlace A, somente o bloco 1201 possui uma configuraçãodiferente daquelas dos blocos 12-3, 12-5 e 12-7. Por outro lado, os blocos 12-3, 12-5 e 12-7 possuem a mesma configuração (na figura, a configuração dobloco 12-3 é mostrada, e as configurações dos blocos 12-5 e 12-7 sãoomitidas). Todos os blocos 12-2, 12-4, 12-6 e 12-8 para CH2, CH4, CH6 eCH8, que são do Enlace B, possuem a mesma configuração (na figura, aconfiguração do bloco 12-2 é mostrada, e as configurações dos blocos 12-4,12-6 e 12-8 são omitidas). Deveria ser notado que as partes que executam omesmo processo nos blocos são denotadas pelos mesmos numerais dereferência.

Primeiramente, os blocos 12-1, 12-3, 12-5 e 12-7 para oEnlace A são descritos. Nos blocos 12-1, 12-3, 12-5 e 12-7, sinais HD-SDI deentrada de CHI, CH3, CH5 e CH7 são enviados a uma unidade de conversãoS/P (série/paralelo) 21. A unidade de conversão S/P 21 série para paralelaconverte os dados digitais do sinal paralelo HD-SDI com largura de 20 bits auma taxa de bit de 74,25 Mbps ou Mbps/1,001 (posteriormente simplesmente"74,25 Mbps"). Então, esta extrai um relógio de 74,25 MHz.

Os dados digitais em paralelo que tenham sido convertidos desérie para paralelo pela unidade de conversão S/P 21, são enviados a umaunidade de detecção TRS 22. O relógio de 74,25 MHz extraído pela unidadede conversão S/P 21 é enviado a uma memória FIFO 23 como um relógio deescrita. O relógio de 74,25 MHz extraído pela unidade de conversão S/P 21nobloco 12-1 é também enviado ao PLL 13, mostrado na Figura 2.

A unidade de detecção TRS 22 detecta sinais de referência detemporização SAV e EAV do sinal de vídeo digital paralelo que é enviado apartir da unidade de conversão S/P 21, e estabelece sincronização de palavracom base no resultado da detecção.

Os dados digitais em paralelo que tenham suportado oprocesso da unidade de detecção TRS 22 são enviado à memória FIFO 23 eescritos na memória FIFO 23 no relógio de 74,25 MHz, a partir da unidade deconversão S/P 21.

O PLL 13 mostrado na Figura 2 envia um relógio de 37,125MHz, que é obtido por divisão de freqüência do relógio de 74,25 MHz a partirda unidade de conversão S/P 21, no bloco 12-1 em 1/2, como um relógio deleitura na memória FIFO 23 em cada um dos blocos 12-1 a 12-8. Então, esteenvia o relógio a uma memória FIFO 26 em cada um dos blocos 12-1 a 12-8 euma memória FIFO 27 no bloco 12-1 como um relógio de escrita.O PLL 13 envia um relógio de 83,5312 MHz, que é 9/8 vezesa freqüência do relógio de 74,25 MHz a partir da unidade de conversão S/P 21no bloco 12-1, como um relógio de leitura à memória FIFO 26 em cada umdos blocos 12-1 a 12-8. Este também envia o relógio à memória FIFO 27 nobloco 12-1 como um relógio de leitura. Então, este envia o relógio como umrelógio de escrita a uma memória FIFO 16 mostrada na Figura 2.

O PLL 13 também envia um relógio de 167,0625 MHz, que é9/4 vezes a freqüência do relógio de 74,25 MHz a partir da unidade deconversão S/P 21 no bloco 12-1, como um relógio de leitura à memória FIFO16 mostrada na Figura 2.

O PLL 13 também envia um relógio de 668,25 MHz, que é 9vezes a freqüência do relógio de 74,25 MHz a partir da unidade de conversãoS/P 21 no bloco 12-1, como um relógio de leitura a uma unidade de formaçãode dados de multicanal 17 mostrada na Figura 2.

Conforme mostrado ns Figura 6, dados digitais em paralelo delargura de 20 bits que são escritos com o relógio de 74,25 MHz a partir daunidade de conversão S/P 21, são lidos a partir da memória FIFO 23. Nesteinstante, os dados são lidos como dados digitais em paralelo de 40 bits delargura na unidade de 2 amostras, usando o relógio de 37,125 MHz a partir doPLL 13mostrado na Figura 2 e enviados a um misturador 24. no bloco 12-1,os dados digitais em paralelo de largura de 40 bits são também enviados a umcodificador 8B/10B 25.

O misturador 24 é um misturador do tipo de auto-sincronização. O esquema de mistura de auto-sincronização é um esquema demistura que é empregado no SMPTE 292M. No misturador 24, o lado detransmissão vê o sinal série de entrada como um polinômio e divideseqüencialmente o sinal série de entrada por um polinômio primitivo de 9aordem:

X9 + X4+1.O resultado da divisão, o quociente, é transmitido para ajustarestatisticamente a taxa de marcação (uma proporção de Is e Os) dos dadostransmitidos para 1/2 na média. Esta mistura também tem o significado decriptografia de sinal pelo polinômio primitivo. O quociente é adicionalmentedividido por X + 1 para produzir dados livres de polaridade (isto é, os dados eos dados invertidos destes possuem a mesma informação), e então, os dadossão transmitidos. O receptor reproduz o sinal série original, multiplicando ossinal série recebido por X + 1 e adicionalmente multiplicando o sinal pelopolinômio primitivo X9 + X4 + 1 (desmistura).

Primeiramente, o misturador 24 reescreve o sinal de referênciade tempo SAV especificado como OOOh, OOOh, OOOh, OOOh, dentre os dadosdas linhas horizontais no Enlace A que tenham sido convertidos de série paraparalelo pela unidade de conversão de série para paralelo, em um valorpredeterminado. Nesta realização, o sinal de referência de temporização SAVespecificado como OOOh, OOOh, OOOh, OOOh é reescrito em um número delinha: LNO, LNO, LN1, LN1, seguindo o sinal de referência de temporizaçãoEAV contido no Enlace A, naquela ordem. Este processo será descrito maistarde com referência às Figuras IlAa 11C.

Então, o misturador 24 não mistura todos os dados nas linhashorizontais, porém mistura somente os dados do sinal de referência detemporização SAV, a linha ativa, sinal de referência de temporização EAV, onúmero de linha LN e o código de detecção de erro CRC. Por outro lado, estenão mistura os dados do período de apagamento horizontal. Então, acodificação é efetuada enquanto se configuram todos os valores de registro nomisturador para 0 imediatamente antes do sinal de referência de temporizaçãoSAV, e até 10 bits de dados que seguem o código de detecção de erro CRCsão emitidos.

A razão pela qual tal processo é executado no misturador 24 éconforme segue. No esquema de mistura de auto-sincronização, na técnicarelacionada, todos os dados das linhas horizontais são transmitidoscontinuamente. Entretanto, na realização da invenção, os dados dos períodosde apagamento horizontal aos quais a mistura de auto-sincronização éaplicada, não são transmitidos. Um método possível para aquela finalidade éconforme segue; todos os dados das linhas horizontais incluindo os períodosde apagamento horizontal são misturados, mas somente os dados dos períodosde apagamento horizontal não são transmitidos. Neste método, entretanto, acontinuidade dos dados não é mantida entre o misturador do lado detransmissão e o desmisturador do lado de recepção. Conseqüentemente, errode cálculo de carregamento ocorre nos últimos diversos bits do CRC aoreproduzir os dados no desmisturador do lado de recepção, e o código dedetecção de erro CRC não pode ser reproduzido precisamente. Um outrométodo é que o relógio do misturador é parado no período de apagamento, noqual dados não são transmitidos, de tal modo que o CRC pode ser reproduzidoprecisamente. Empregar este método, entretanto, causa um problema de que opróximo sinal de referência de temporização SAV é requerido ao calcular oCRC, tornando o controle de temporização difícil.

A vista disto, somente os dados do sinal de referência detemporização SAV, a linha ativa, o sinal de referência de temporização EAV,o número de linha LN e o código de detecção de erro CRC são misturados.Em adição, codificação é efetuada enquanto se configuram todos os valoresde registro no misturador 24 para 0, imediatamente antes do sinal dereferência de temporização SAV. Então, pelo menos até vários bits (porexemplo, 10 bits) de dados em seguida ao código de detecção de erro CRCsão emitidos.

Deste modo, o dispositivo do Iada da recepção pode começar adecodificação enquanto configura todos os valores de registro nodesmisturador para 0, imediatamente antes do sinal de referência detemporização SAV. Em adição, desmisturando pelo menos vários bits dedados em seguida ao código de detecção de erro CRC, cálculo preciso podeser efetuado, levando em consideração carregamento do desmisturador, que éum circuito multiplicador, para reproduzir os dados originais.

Ainda mais, foi verificado pelo cálculo que, nenhumaconfiguração patológica ocorre nos dados misturados quando todos os valoresde registro no misturador são configurados para 0, imediatamente antes dosinal de referência de temporização SAV. A configuração patológica refere-seà ocorrência de um sinal de configuração no qual "H" ou "L" continua por umnúmero predeterminado de bits através de uma linha horizontal em umcaminho de transmissão série, quando mistura de auto-sincronização éaplicada aos dados. Por exemplo, Figura 7A mostra um sinal com umaconfiguração possuindo 1 bit de "H" seguido de 19 bits de "L" (ou umaconfiguração invertida desta). Figura 7B mostra um sinal com umaconfiguração possuindo 20 bits de "H" consecutivos seguidos de 20 bits de"L" consecutivos (ou uma configuração invertida desta).

A configuração mostrada na Figura 7A ou a configuraçãoinvertida desta é uma configuração com grandes componentes DC. No sentidode realizar uma taxa de transmissão de alta velocidade tal como 10 Gbps, écomum usar um sistema de transmissão de acoplamento AC. Entretanto,quando existem componentes DC grandes, o sistema de transmissão deacoplamento AC provoca uma ondulação de linha base tal como mostrado naFigura 8, e portanto, torna-se necessário reproduzir os componentes DC nodispositivo do lado da recepção.

A configuração mostrada na Figura 7B e a configuraçãoinvertida desta possuem um pequeno número de transição de 0 para 1 etransição de 1 para 0, e assim é difícil para o dispositivo do lado de recepçãoreproduzir um relógio a partir do sinal série.

Em contraste, foi verificado por cálculo, que quando todos osvalores de registro no misturador são configurados para 0 imediatamenteantes do sinal de referência de temporização SAV, não ocorrem taisconfigurações patológicas. Portanto, pode ser dito que o sinal resultante é umsinal desejável como um código de transmissão.

Conforme mostrado na Figura 9, os 2 bits inferiores de XYZ(isto é, a palavra para discriminar entre o primeiro campo e o segundo campono mesmo quadro, ou discriminar entre SAV e EAV), que é a última palavrano sinal de referência de temporização SAV, são (0, 0). Entretanto, porexemplo, o misturador 24 no bloco 12-1 mistura os dados enquanto mantémestes 2 bits inferiores para serem (0, 0). A seguir, o misturador 24 no bloco12-3 mistura os dados após reescrever estes 2 bits inferiores para serem (0, 1).A seguir, o misturador 24 no bloco 12-5 mistura os dados após reescreverestes 2 bits inferiores para serem (1, 0). Então, o misturador 24 no bloco 12-7mistura os dados após reescrever estes 2 bits inferiores para serem (1, 1).Deste modo, a mistura é efetuada enquanto variam os valores destes 2 bitsinferiores, canal por canal, para cada um dos canais CHI, CH3, CH5 e CH7.

A razão pela qual tal processo é efetuado e conforme segue.Supor o caso em que o sinal de 3840x2160/24P, 25P, 30P4:4:4/12 bits é umsinal plano (isto é, os valores RGB são aproximadamente os mesmos ao longoda tela inteira). Neste caso, é indesejável que os valores de dados se tornemuniformes entre CHI, CH3, CH5 e CH7 e CH2, CH4, CH6 e CH8, porqueocorre EMI (interferência eletromagnética) ou similar. Em contraste, suporum caso no qual a mistura é executada enquanto variam os valores dos 2 bitsinferiores de XYZ no SAV, canal por canal, para cada uma dos canais CHI,CH3, CH5 e CH7. Neste caso, como para os dados misturados, os resultadosobtidos dividindo (0, 1), (1, 0) e (1, 1) pelo polinômio gerador sãotransmitidos, em adição aos dados nos quais os 2 bits inferiores de XYZ sãoajustados para (0, 0). Como resultado, torna-se possível evitar uniformidadede dados.

Ainda mais, mesmo se os valores dos 3 bits inferiores de XYZsão variados canal por canal para cada canal, foi verificado pelo cálculo queas configurações patológicas não ocorrem quando todos os valores de registrono misturador são ajustados para 0 imediatamente antes do sinal de referênciade temporização SAV conforme descrito acima.

Deste modo, os dados digitais em paralelo de 40 bits delargura misturados pelo misturador 24 são escritos na m26, usando o relógiode 37,125 MHz a partir do PLL 13 mostrado na Figura 2. Posteriormente, osdados são lidos a partir da memória FIFO 26 usando o relógio de 83,5312MHz a partir do PLL 13, enquanto mantém a largura de 40 bits, e enviados auma unidade de multiplexação 14 mostrada na Figura 2.

O codificador de 8B/10B 25 no bloco 12-1 submete somenteos dados do período de apagamento horizontal a codificação de 8 bits/l Obits,entre os dados digitais em paralelo de 40 bits de largura lidos a partir damemória FIFO 23.

Os dados digitais em paralelo de 50 bits de largura que foramsubmetidos a codificação de 8 bits/10 bits pelo codificador 8B/10B 25 sãoescritos na memória FIFO 27 usando o relógio de 37,125 MHz a partir doPLL 13 mostrado na Figura 2. Posteriormente, os dados são lidos a partir damemória FIFO 27 usando o relógio de 83,5312 MHz a partir do PLL 13,enquanto mantém a largura de 50 bits, e enviados à unidade de multiplexação14 mostrada na Figura 2.

Deveria ser notado que os dados do período de apagamentohorizontal são enviados à unidade de multiplexação 14, somente a partir dobloco 12-1 (isto é, somente para o CHI). Os dados dos período deapagamento horizontal não são enviados a partir dos blocos 12-3, 12-5 e 12-7(isto é, para o CH3, CH5 e CH7) à unidade de multiplexação 14. Isto é devidoà restrição na quantidade de dados.

A seguir, os blocos 12-2, 12-4, 12-6 e 12-8 para o Enlace Bserão descritos. Nestes blocos, os sinais de entrada HD-SDI de CH2, CH4,CH6 e CH8 são submetidos aos mesmos processos daqueles para os blocos12-1, 12-3, 12-5 e 12-7 pela unidade de conversão S/P 21 e unidade dedetecção TRS 22 e são posteriormente enviados à unidade de extração 28.

A unidade de extração 28 é um circuito para extrair bits RGB(16 bits que representam valores RGB dentre os 20 bits de uma amostra doEnlace B mostrado na Figura 5A) a partir dos dados de cada linha horizontaldo Enlace B. Aqui, a unidade de extração 28 extrai bits RGB somente a partirdos dados do sinal de referência de temporização SAV, linha ativa, sinal dereferência de temporização EAV, número de linha LN e código de detecçãode erro CRC.

Os dados digitais em paralelo de 16 bits de largura extraídospela unidade de extração 28 são escritos na memória FIFO 23 usando orelógio de 74,25 MHz a partir da unidade de conversão S/P 21.Posteriormente, os dados são lidos como dados digitais em paralelo de 32 bitsde largura na unidade de 2 amostras, usando o relógio de 37,125 MHz a partirdo PLL 13 mostrado na Figura 2, e são enviados a uma unidade de inserçãoK28.5 29.

A unidade de inserção K28.5 29 insere dados de palavra de 8bits na porção de cabeçalho do sinal de referência de temporização SAV ouEAV. Estes dados de palavra de 8 bits são os que são convertidos em dadosde palavra de 10 bits que não são usados como os dados de palavrarepresentando sinais de vídeo, quando submetidos a codificação de 8bits/10bits (aqueles que são chamados por um nome de código K28.5).

Os dados digitais em paralelo de 32 bits de largura quesuportaram o processo da unidade de inserção K28.5 29 são enviados a umcodificador 8B/10B 30. O codificador 8B/10B 30 submete estes dados digitaisem paralelo de 32 bits de largura a codificação de 8 bits/10 bits e emite osdados resultantes.

A razão pela qual os dados digitais em paralelo de 32 bits delargura não unidade de 2 amostras são submetidos a codificação de 8 bits/10bits pelo codificador 8B/10B 30 é conforme segue. A finalidade é que osdados necessitam ser compatíveis com os 40 bits superiores do ID deConteúdo de 50 bits no SMPTE 43 5M, que é um padrão de interface 10G.

Os dados digitais em paralelo de 40 bits de largura submetidosa codificação de 8 bits/10 bits pelo codificador 8B/10B 30 são escritos namemória FIFO 26 usando o relógio de 37,125 MHz, a partir do PLL 13mostrado na Figura 2. Posteriormente, os dados são lidos a partir da memóriaFIFO 26 usando o relógio de 83,5318 MHz a partir do PLL 13, enquantoretém a largura de 40 bits, e enviados à unidade de multiplexação 14 mostradana Figura 2.

A unidade de multiplexação 14 mostrada na Figura 2 multiplexseqüencialmente os dados digitais em paralelo de 40 bits de largura de cadaum dentre CHl a CH8, que tenham sido lidos a partir da memória FIFO 26em cada um dos blocos 12-1 a 12-8 na unidade S/P-mistura-8B/10B 12, emdados de largura de 320 bits na unidade de 40 bits. Isto é mostrado na Figura10A. Os dados digitais em paralelo de 40 bits de largura incluem somente osdados do sinal de referência de temporização SAV, linha ativa, sinal dereferência de temporização EAV, número de linha LN e código de detecçãode erro CRC. A ordem na qual os dados são multiplexados para terem umalargura de 320 bits é CH2, CHI, CH4, CH3, CH6, CH5, CH8 e CH7,respectivamente. CH2, CH4, CH6 e CH8 são os canais que são submetidos acodificação de 8 bits/10 bits. CHI, CH3, CH5 e CH7 são os canais aos quaismistura de auto-sincronização é aplicada.

Então, os dados aos quais mistura de auto-sincronização éaplicada são "sanduichados" por cada 40 bits dos dados submetidos acodificação de 8 bits/10 bits. Deste modo, configurações patológicas podemser evitadas. Então, é possível eliminar a flutuação na taxa de marcação (umaproporção de Os e 1 s) resultando do esquema de mistura e da instabilidade nastransições de 0-1 e 1-0.

Em adição, a unidade de multiplexação 14 multiplexa 4amostras de dados digitais em paralelo de 50 bits de largura somente doperíodo de apagamento horizontal do CHl lido a partir da memória FIFO 27no bloco 12-1 na unidade S/P-mistura-8B/10B 12, para fazer com que tenhamlargura de 200 bits. Isto é mostrado na Figura 10B.

Os dados digitais em paralelo de 320 bits de largura e os dadosdigitais em paralelo de 200 bits de largura multiplexados pela unidade demultiplexação 14 são enviados a uma unidade de conversão de extensão dedados 15. A unidade de conversão de extensão de dados 15 possui registros dedeslocamento. Então, dados digitais em paralelo de 256 bits de largura sãoformados usando os dados obtidos convertendo os dados digitais em paralelode 320 bits de largura nos dados de largura de 256 bits e os dadosconvertendo os dados digitais em paralelo de 200 bits de largura em dados delargura de 256 bits. Então, os dados digitais em paralelo de 256 bits de largurasão adicionalmente convertidos em dados de 128 bits de largura.

Figuras IlA a IlC são gráficos mostrando um exemplo datransmissão do fluxo básico de acordo com a presente realização.

Figura IlA mostra um exemplo da estrutura de dados no casode transmitir o fluxo básico CHs 1, 3, 5 e 7.

O seguinte processo é executado no sentido de melhorar aestabilidade em relação ao campo plano. Isto é, antes de executar a mistura, omisturador 24 reescreve (OOOh, OOOh, OOOh, OOOh) do SAV (3FFh, 3FFh,OOOh, OOOh, OOOh, OOOh, XYZh, XYZh) nos CHs 1, 3, 5 e 7 em valorespredeterminados. Neste exemplo, o misturador 24 executa o processo dereescrever os conteúdos do número de linha (LN0, LN0, LNl, LNl) contidoem um campo 51 nos conteúdos do SAV (OOOh, OOOh, OOOh, OOOh) contidosem um campo 52. Especificamente, mistura é aplicada após reescrever osdados no (LN0, LN0, LNl, LNl) em seguida ao EAV da mesma linha, comoaquele no qual o SAV dos CHs 1, 3, 5 e 7 é multiplexado. Por este processo, ofluxo básico CHs 1, 3, 5 e 7 é convertido em sinais de vídeo cada umcontendo SAV, vídeo ativo e EAV. Neste instante, os 2 bits inferiores deCXYZh são reescritos em (0, 0), (0, 1), (1, 0) e (1, 1) no CHs 1, 3, 5 e 7,respectivamente.

Figura IlB mostra um exemplo da estrutura de dados no casode transmitir fluxo básico CH2, CH4, CH6 e CH8.

O fluxo básico CH2, CH4, CH6 e CH8 é convertido em sinaisde formato HD-SDI contendo SAV, vídeo ativo e EAV. Notar que estes sinaisde formato HD-SDI estão submetidos a conversão 8B/10B.

Figura IlC mostra um exemplo de uma estrutura de dados de8 palavras 10 bits.

Um campo 53 mostrado na Figura IlA e um campo 54mostrado na Figura IlB são inseridos nos dados de 8 palavras 10 bits.

Deste modo, no CHs 1, 3, 5 e 7, somente o sinal de referênciade temporização SAV, sinal de referência de temporização EAV e o vídeoativo são misturados, e os dados são multiplexados. Neste instante, acodificação é efetuada enquanto configura todos os valores de registro nomisturador para 0 imediatamente antes do SAV, e até 10 bits de dados emseguida ao sinal de referência de temporização SAV, número de linha LN ecódigo de detecção de erro CRC, serem enviados. Por outro lado, umdesmisturador 41 descrito mais tarde no lado da recepção inicia decodificaçãoenquanto configura todos os valores de registro para 0 imediatamente antes doSAV. Este também submete 10 bits extra de dados que foram enviados aoprocesso de desmistura. Deste modo, o "carregamento" do desmisturador, queé um circuito multiplicador, pode ser calculado, e os dados originais podemser reproduzidos precisamente.

Em adição, no caso em que a tela de 4k é um campo plano, osvalores de dados tornam-se os mesmos entre os CHs 1, 3, 5 e 7 e CH2, CH4,CH6 e CH8. Isto é indesejável porque ocorre EMI ou similar. À vista disto,no instante da mistura, OOOh, OOOh, OOOh, OOOh no SAV são reescritos emCLNO, YLNO, CLNl e YLN1) em seguida ao EAV na mesma linha da saídaHD-SDI. Então, os 2 bits inferiores de XYZ (reserva 0) são mudados canalpor canal para cada canal, e a mistura é executada. Como um resultado, auniformidade de dados pode ser evitada. Os 2 bits inferiores de XYZ podemser processados de tal modo que são colocados de volta no original 00 no ladoda recepção.

Figuras 12 a 14 são gráficos mostrando cada um uma estruturados dados digitais em paralelo de 256 bits de largura formados pela unidadede conversão de extensão de dados 15.

Figura 12 mostra uma estrutura dos dados para uma linha nocaso de 30P.

Figura 13 mostra uma estrutura dos dados para uma linha nocaso de 25P.

Figura 14 mostra uma estrutura dos dados para uma linha nocaso de 24P.

Deveria ser notado que no caso de 24P, o número de bits dasúltima palavra torna-se 128 bits em um ciclo de quatro linhas, e assim osdados para quatro linhas são exibidos.

No SMPTE 43 5M, a taxa de quadro e o número de linhas sãotornados os mesmos daqueles para o sinal HD-SDI de CHI. A unidade S/P-mistura-8B/10B 12 usa ambas mistura e codificação 8B/10B, porém mistura(aqui é empregada no SMPTE 292M) é aplicada ao CHI. Conseqüentemente,as estruturas de dados mostradas nas Figuras 12 a 14 são basicamente asmesmas daquelas do sinal HD-SDI.

Conforme mostrado nas Figuras 12 a 14, os dados para umalinha incluem as três regiões seguintes.

- A região indicada por linhas inclinadas: a região para osdados do sinal de referência de temporização SAV, linha ativa, sinal dereferência de temporização EAV, número de linha LN e código de detecçãode erro CRC de CHl a CH8, multiplexados na unidade de 40 bits na ordem:CH2, CHI, CH4, CH3, CH6, CH5, CH8 e CH7.

- A região branca: a região para os dados do período deapagamento horizontal, cada um com 50 bits, do CHl submetido acodificação 8B/10B.

- Região pontilhada: a região para dados adicionais paraajustar a quantidade de dados.

Conforme mostrado na Figura 2, os dados digitais em paraleloconvertidos em dados de largura de 128 bits pela unidade de conversão deextensão de dados 15 são enviados à memória FIFO 16 e escritos na memóriaFIFO 16 usando o relógio de 83,5312 MHz a partir do PLL 13.

Os dados digitais em paralelo de 128 bits de largura escritos namemória FIFO 16 são lidos a partir da memória FIFO 16 como dados digitaisem paralelo de 64 bits de largura, usando o relógio de 167,0625 MHz a partirdo PLL 13 mostrado na Figura 2. Posteriormente, os dados são enviados àunidade de formação de dados de multicanal 17.

A unidade de formação de dados de multicanal 17 é, porexemplo, uma XSBI (Interface de Dezesseis Bits Dez gigabits: interface de 16bits usada no sistema de interface Ethernet de 10 gigabits (marca registrada)).A partir dos dados digitais em paralelo de 64 bits de largura providos a partirda memória FIFO 16, a unidade de formação de dados de multicanal 17 formadados digitais em série para 16 canais, cada um possuindo uma taxa de bit de668,25 Mbps. Neste instante, a unidade de formação de dados de multicanal17 usa o relógio de 668,25 MHz a partir do PLL 13. Os dados digitais emsérie de 16 canais formados pela unidade de formação de dados de multicanal17 são enviados a uma unidade de conversão multiplex-P/S 18.

A unidade de conversão multiplex-P/S 18 multiplexa os dadosdigitais em série de 16 bits a partir da unidade de formação de dados demulticanal 17 e converte os dados digitais em paralelo multiplexados deparalelo para série. Deste modo, dados digitais em série de 668,25 Mbps χ 16= 10.692 Gbps são gerados.

Figuras 15A a 15C são gráficos mostrando a estrutura dosdados para uma linha dos dados digitais em série de 10,692 Gbps. Figura 15Amostra a estrutura no caso de 24P, Figura 15B mostra a estrutura no caso de25P e Figura 15C mostra a estrutura no caso de 30P. Nestas figuras, os dadosincluindo o número de linha LN e o código de detecção de erro CRC sãorepresentados como SAV, linha ativa e EAV. Também, os dados incluindo aregião para dados adicionais, mostrados nas Figuras 12 a 14, sãorepresentados como o período de apagamento horizontal.

O número de bits para uma linha em cada um dos casos de24P, 25P e 30P pode ser obtido pelas seguintes equações, respectivamente.10,692 Gbps + 24 quadros/segundo 1125 linhas/quadro =396000 bits

10,692 Gbps -τ- 25 quadros/segundo -ξ- 1125 linhas/quadro =380160 bits

10,692 Gbps -r- 30 quadros/segundo -r- 1125 linhas/quadro =316800 bits

O número de bits do sinal de referência de temporização SAV,linha ativa, sinal de referência de temporização EAV, número de linha LN ecódigo de detecção de erro CRC pode ser obtido pela seguinte equação.(1920T + 12T) χ 36 bits χ 4 ch χ 40/36 = 309120 bits

O número de bits do período de apagamento horizontal emcada um dos casos de 24P, 25P e 3 OP pode ser obtido pelas seguintesequações respectivamente.

(1) No caso de 24P: 396000 bits - 309120 bits = 86880 bits(2750T - 1920T - 12T (SAV + EAV + LN + CRC)) χ 20 bits χ10/8 = 20450 bits

86880 bits > 20450 bits

(2) No caso de 25P: 380160 bits - 309120 bits = 71040 bits(2640T - 1920T - 12T (SAV + EAV + LN + CRC)) χ 20 bits χ10/8= 17700 bits

71040 bits > 17700 bits

(3) No caso de 30P: 316800 bits - 309120 bits = 7680 bits(22T - 1920T - 12T (SAV + EAV + LN + CRC)) χ 20 bits χ10/8 - 6700 bits

7680 bits > 6700 bits

Como será verificado das equações precedentes:No caso de 24P, o número de bits do período de apagamentohorizontal de acordo com SMPTE 435M, 86880 bits, é maior que 20450.

No caso de 25P, o número de bits do período de apagamentohorizontal de acordo com SMOPTE 43 5M, 71040 bits, é maior que 17700 bits.

No caso de 3 OP, o número de bits do período de apagamentohorizontal de acordo com SMPTE 43 5M, 7680 bits, é maior que 6700 bits.

Aqui, 20450 bits no caso de 24P é o número de bits de {dadosde período de apagamento horizontal - (os dados do sinal de referência detemporização SAV, linha ativa, sinal de referência de temporização EAV,número de linha LN e código de detecção de erro CRC)} no CHI. Também,17700 bits no caso de 25P e 6700 bits no caso de 30P são do mesmo modo.

Por esta razão, é possível multiplexar os dados do período deapagamento horizontal de CHI.

Conforme mostrado na Figura 2, dados digitais em série comuma taxa de bit de 10,692 Gbps gerados pela unidade de conversão multiplex-P/S 18 são enviados a uma unidade de conversão fotoelétrica 19. Então, osdados digitais em série com uma taxa de bit de 10,692 Gbps que sãoconvertidos em sinais ópticos pela unidade de conversão fotoelétrica 19, sãotransmitidos a partir das câmeras de radiodifusão 1 para a CCU 2 via cabos defibra óptica 3 mostrados na Figura 1.[Exemplo da Configuração Interna da CCU]

Figura 16 é um diagrama de blocos mostrando uma porção daconfiguração de circuito da CCU 2 que se relaciona a uma realização dainvenção. A CCU 2 é provida de diversos circuitos, conforme mostrado naFigura 16, cada um correspondendo a cada uma das câmeras de radiodifusão1, uma por uma.

Os dados digitais em série com uma taxa de bits de 10,692Gbps que tenham sido transmitidos a partir da câmera de radiodifusão 1 viacabos de fibra óptica 3 são convertidos em sinais elétricos por uma unidade deconversão fotoelétrica 31. Posteriormente, os sinais elétricos são enviados auma unidade de formação de dados de conversão S/P e multicanal 32. Aunidade de formação de dados de conversão S/P e multicanal 32 pode ser, porexemplo, a XSBI previamente mencionada.

A unidade de formação de dados de conversão S/P emulticanal 32 converte de série para paralelo os dados digitais em série comuma taxa de bit de 10,692 Gbps. Então, dados digitais em série para 16 canais,cada um com uma taxa de bit de 668,25 Mbps são formados a partir dos dadosdigitais em paralelo convertidos de série para paralelo. Então, um relógio de668,25 MHz é extraído.

Os dados digitais em paralelo de 16 canais formados pelaunidade de formação de dados de conversão S/P e multicanal 32 são enviadosa uma unidade de multiplexação 33. Em adição, o relógio de 66,25 MHzextraído pela unidade de formação de dados de conversão S/P e multicanal 32é enviado a um PLL 34.

A unidade de multiplexação 33 multiplexa os dados digitaisem série de 16 canais da unidade de formação de dados de conversão S/P emulticanal 32 e envia dados digitais em paralelo de 64 bits de largura a umamemória FIFO 35.

O PLL 34 envia um relógio de 167,0625 MHz, que é obtidodividindo em freqüência o relógio de 668,25 MHz a partir da unidade deformação de dados de conversão S/P e multicanal 32 em 1/4, como umrelógio de escrita para a memória FIFO 35.

O PLL 34 também envia um relógio de 83,5312 MHz, que éobtido dividindo em freqüência o relógio de 668,25 MHz a partir da unidadede formação de dados de conversão S/P e multicanal 32 em 1/8, como umrelógio de leitura para a memória FIFO 35. Então, este envia o relógio comoum relógio de escrita a uma memória FIFO 44 em uma unidade de desmistura8B/10B-P/S 38 posteriormente descrita.

O PLL 34 também envia um relógio de 37,125 MHz, que éobtido dividindo em freqüência o relógio de 668,25 MHz a partir da unidadede formação de dados de conversão S/P e multicanal 32 em 1/8, como umrelógio de leitura para a memória FIFO 44 na unidade de desmistura 8B/10B-P/S 38. Então, este envia o relógio como um relógio de escrita a uma memóriaFIFO 45 na unidade de desmistura 8B/10B-P/S 38.

O PLL 34 também envia um relógio de 74,25 MHz, que éobtido dividindo em freqüência o relógio de 668,25 MHz a partir da unidadede formação de dados de conversão S/P e multicanal 32 em 1/9, como umrelógio de leitura para a memória FIFO 45 na unidade de desmistura 8B/10B-P/S 38.

Os dados digitais em paralelo de 64 bits de largura a partir daunidade de multiplexação 33 são escritos na memória FIFO 35, usando orelógio de 167,0625 MHz do PLL 34. Os dados digitais em paralelo escritosna memória FIFO 35 são lidos como dados digitais em paralelo de 128 bits delargura, usando o relógio de 83,5312 MHz a partir do PLL 34 e enviados auma unidade de conversão de extensão de dados 36.

A unidade de conversão de extensão de dados 36 possuiregistros de deslocamento e converte os dados digitais em paralelo de 128 bitsde largura em dados de 256 bits de largura (os dados possuindo a estruturamostrada nas Figuras 12 a 14). A seguir, detectando K28.5 inserido no sinalde referência de temporização SAV e EAV, os períodos de linha sãoidentificados. A seguir, os dados do sinal de referência de temporização SAV,linha ativa, sinal de referência de temporização EAV, número de linha LN ecódigo de detecção de erro CRC são convertidos para dados de 320 bits delargura. Então, os dados do período de apagamento horizontal (os dados doperíodo de apagamento horizontal no CHl que tenham sido submetidos acodificação 8B/10B conforme descrito acima) são convertidos em dados de200 bits de largura. Os dados adicionais mostrados nas Figuras 12 a 14 sãodescartados.

Os dados digitais em paralelo de 320 bits de largura e os dadosdigitais em paralelo de 200 bits de largura cujas extensões de dados sãoconvertidas pela unidade de conversão de extensão de dados 36 são enviadosa uma unidade de separação 37.

A unidade de separação 37 separa os dados digitais emparalelo de 320 bits de largura enviados a partir da unidade de conversão deextensão de dados 36 nos dados do CHl ao CH8, cada um com 40 bits (verFigura 10A) que são os dados antes de serem multiplexados pela unidade demultiplexação 14 na câmera de radiodifusão 1 (Figura 2). Os dados digitaisem paralelo de 320 bits de largura são os dados do sinal de referência detemporização SAV, linha ativa, sinal de referência de temporização EAV,número de linha LN e código de detecção de erro CRC. Então, os dadosdigitais em paralelo de 40 bits de largura de cada CHl a CH8 são enviados àunidade de desmistura 8B/10B-P/S 38.

A unidade de separação 37 também separa os dados digitaisem paralelo de 200 bits de largura enviados da unidade de conversão deextensão de dados 36 nos dados, cada um com 50 bits, que são os dados antesde serem multiplexados pela unidade de multiplexação 14 (ver Figura 10B).Os dados digitais em paralelo de 200 bits de largura são os dados do períodode apagamento horizontal de CHl que estão submetidos a codificação8B/10B. Então, os dados digitais em paralelo de 50 bits de largura sãoenviados à unidade de desmistura 8B/10B-P/S 38.

[Exemplo da Configuração Interna da Unidade de Desmistura 8B/10B-P/S]

Figura 17 é um diagrama de blocos mostrando a configuraçãoda unidade de desmistura 8B/10B-P/S 38. A unidade de desmistura 8B/10B-P/S 38 possui oito blocos 38-1 a 38-8, para um correspondente a CHl a CH8,um por um.

Dentre os blocos 38-1, 38-3, 38-5 e 38-7 para CHI, CH3, CH5e CH7 que são Enlace A, somente o bloco 38-1 possui uma configuraçãodiferente daquela dos blocos 38-3, 38-5 e 38-7. Os blocos 38-3, 38-5 e 38-7possuem a mesma configuração. Na Figura 17, é mostrada a configuração dobloco 38-3, e as configurações dos blocos 38-5 e 38-7 são omitidas. Todos osblocos 38-2, 38-4, 38-6 e 38-8 para CH2, CH4, CH6 e CH8, que são EnlaceB, possuem a mesma configuração. Na Figura 17, a configuração do bloco38-2 é mostrada, e as configurações dos blocos 38-4, 38-6 e 38-8 sãoomitidas. Deveria ser notado que as partes que executam o mesmo processonos blocos são denotadas pelos mesmos numerais de referência.

Primeiramente, os blocos 38-1, 38-3, 38-5 e 38-7 para oEnlace A são descritos. Nos blocos 38-1, 38-3, 38-5 e 38-7, os dados digitaisem paralelo de 40 bits de largura de CHI, CH3, CH5 e CH7 são enviados aum desmisturador 41. Os dados digitais em paralelo de 40 bits de largura sãoos dados do sinal de referência de temporização SAV, linha ativa, sinal dereferência de temporização EAV, número de linha LN e código de detecçãode erro CRC que tenham sido submetidos a mistura de auto-sincronização.

O desmisturador 41 é um desmisturador do tipo de auto-sincronização. O desmisturador 41 desmistura os dados digitais em paraleloque tenham sido enviados a ele, e começa a decodificação enquanto ajustatodos os valores de registro no desmisturador 41 para O, imediatamente antesdo sinal de referência de temporização SAV. Este também submete 10 bitsextra de dados que tenham sido enviados ao processo de desmistura. Destemodo, o "carregamento" do desmisturador, que é um circuito multiplicador,pode ser calculado, e os dados originais podem ser reproduzidosprecisamente. Em adição, este também aplica desmistura de auto-sincronização a 10 bits de dados em seguida ao código de detecção de erroCRC.

Deste modo, embora os dados do período de apagamentohorizontal aos quais mistura de auto-sincronização tenha sido aplicada, nãosejam transmitidos, cálculo preciso pode ser efetuado levando emconsideração o "carregamento" do desmisturador 41, que é um circuitomultiplicador, para reproduzir os dados originais. Isto é também descrito naseção descrevendo o misturador 24 (Figura 6) na câmera de radiodifusão 1.

Após aplicar mistura de auto-sincronização, o desmisturador41 muda os valores dos bits que tenham sido variados, canal por canal, paracada canal de CHI, CH3, CH5 e CH7 e submetidos a mistura nos valoresoriginais (0, 0) (ver Figura 9). Isto significa que os valores dos 2 bitsinferiores de XYZ no sinal de referência de temporização SAV são mudadospara os valores originais (0, 0). A descrição para estes 2 bits inferiores já foidada na seção precedente, descrevendo o misturador 24.

Os dados digitais em paralelo de 40 bits de larguradesmisturados pelo desmisturador 41 no bloco 38-1 são enviados a um seletor43. No bloco 38-1, os dados digitais em paralelo de 50 bits de largura (osdados do período de apagamento horizontal de CHl que tenham sidosubmetidos a codificação 8B/10B) são enviados a um decodificador 8B/10B42. O decodificador 8B/10B 42 submete estes dados digitais em paralelo adecodificação de 8B/10B. Os dados digitais em paralelo de 40 bits de largurasubmetidos a decodificação de 8 bits/10 bits pelo decodificador 8B/10B 42são enviados ao seletor 43.

O seletor 43 seleciona alternativamente os dados digitais emparalelo fornecidos a partir do desmisturador 41 e os dados digitais emparalelo fornecidos a partir do decodificador 8B/10B 42. Deste modo, dadosdigitais em paralelo de 40 bits de largura nos quais todos os dados para aslinhas horizontais são unificados, são formados, e os dados digitais emparalelo de 40 bits de largura resultantes são enviados à memória FIFO 44.

Por outro lado, o dados digitais em paralelo de 50 bits delargura não são inseridos nos blocos 38-3, 38-5 e 38-7, e assim nem odecodificador 8B/10B 42 nem o seletor 43 são providos aos blocos 38-3, 38-5e 38-7. O dados digitais em paralelo de 40 bits de largura desmisturados pelodesmisturador 41 são enviados à memória FIFO 44 como estão.

Os dados digitais em paralelo de 40 bits de largura que tenhamsido enviados à memória FIFO 44 são escritos na memória FIFO 44 usando orelógio de 83,5312 MHz do PLL 34 (Figura 16). Posteriormente, os dados sãolidos a partir da memória FIFO 44 usando o relógio de 37,125 MHz do PLL34, enquanto mantém a largura de 40 bits, e enviados à memória FIFO 45.

Os dados digitais em paralelo de 40 bits de largura que tenhamsido enviados à memória FIFO 45 são escritos na memória FIFO 45 usando orelógio de 37,125 MHz do PLL 34 (Figura 16). Posteriormente, os dados sãolidos a partir da memória FIFO 45 como dados digitais em paralelo com umalargura de 20 bits (cada amostra do Enlace A mostrado na Figura 5A) usandoo relógio de 74,25 MHz a partir do PLL 34, e são enviados a uma unidade deconversão P/S 46 (paralelo para série).

A unidade de conversão P/S 46 converte de paralelo para sérieos dados digitais em paralelo em sinais HD-SDI com uma taxa de bit de 1,485Gbps, para reproduzir os sinais HD-SDI. Os sinais HD-SDI de CHI, CH3,CH5 e CH7 reproduzidos nos respectivos blocos 38-1, 38-3, 38-5 e 38-7 sãoenviados a uma unidade de reprodução 4k χ 2k 39 mostrada na Figura 16.

A seguir, os blocos 38-2, 38-4, 38-6 e 38-8 para Enlace Bserão descritos. Nos blocos 38-2, 38-4, 38-6 e 38-8 os dados digitais emparalelo de 40 bits de largura de CH2, CH4, CH6 e CH8 são enviados a umdecodificador 8B/1OB 47.

Os dados digitais em paralelo de 40 bits de largura são osdados do sinal de referência de temporização SAV, linha ativa, sinal dereferência de temporização EAV, número de linha LN e código de detecçãode erro CRC que tenham sido submetidos à codificação 8B/10B.

O codificador 8B/10B 47 submete estes dados digitais emparalelo a decodificação 8B/10B. Os dados digitais em paralelo de 32 bits delargura submetidos a decodificação 8B/10B pelo decodificador 8B/10B 47são enviados à memória FIFO 44.

Os dados digitais em paralelo de 32 bits de largura que tenhamsido enviados à memória FIFO 44 são escritos na memória FIFO 44, usando orelógio de 83,5312 MHz do PLL 34 (Figura 16). Posteriormente, os dados sãolidos a partir da memória FIFO 44 usando o relógio de 37,125 MHz do PLL34, enquanto mantém a largura de 32 bits, e enviados à memória FIFO 45.

Os dados digitais em paralelo de 32 bits de largura que tenhamsido enviados à memória FIFO 45 são escritos na memória FIFO 45, usando orelógio de 37,125 MHz do PLL 34 (Figura 16). Posteriormente, os dados sãolidos a partir da memória FIFO 45 como dados digitais em paralelo com umalargura de 16 bits (bits RGB de cada amostra do Enlace B mostrados naFigura 5A) usando o relógio de 74,25 MHz a partir do PLL 34, e são enviadosa uma unidade de formação de dados de amostra 48.

A unidade de formação de dados de amostra 48 forma dadosde cada amostra do Enlace B com 20 bits, nos quais 4 bits dos números debits 0, 1, 8 e 9 de R'G'B'n:0-l mostrados na Figura 5B são adicionados, apartir dos bits RGB do Enlace B. Os dados digitais em paralelo de 20 bits delargura formados desta forma são enviados da unidade de formação de dadosde amostra 48 para a unidade de conversão P/S 46.

A unidade de conversão P/S 46 converte de série para paraleloos dados digitais em paralelo em sinais HD-SDI com uma taxa de bit de 1,485Gbps, para reproduzir os sinais HD-SDI. Os sinais HD-SDI de CH2, CH4,CH6 e CH8 reproduzidos nos respectivos blocos 38-2, 38-4, 38-6 e 38-8 sãoenviados à unidade de reprodução 4k χ 2k 39 mostrada na Figura 16.

A unidade de reprodução 4k χ 2k 39 mostrada na Figura 16 éum circuito para executar um processo predeterminado para os sinais HD-SDIde CHl a CH8 (Enlace A e Enlace B) enviados a partir da unidade dedesmistura 8B/10B-P/S 38. este processo pode reproduzir sinais de3840x2160/24P, 25P, 30P/4:4:4/12 bits, efetuando um processo reverso doprocesso (ver Figura 4) da unidade de mapeamento 11 (ver Figura 2) nascâmeras de radiodifusão 1 de acordo com SMPTE 43 5M.

Os sinais de 3840x2160/24P, 25P, 30P/4:4:4/12 bitsreproduzidos pela unidade de reprodução 4k χ 2k 39 são emitidos a partir daCCU 2 e enviados, por exemplo, a VTR (não mostrado).

Deveria ser notado que não só os sinais de 3840x2160/24P,25P, 30P/4:4:4/12 bits são transmitidos a partir das câmeras de radiodifusão 1para a CCU 2 deste modo, mas também o vídeo de retorno precedente étransmitido também da CCU 2 para as câmeras de radiodifusão 1, via cabosde fibra óptica 3. O vídeo de retorno é um sinal de vídeo para exibir imagensde vídeo que estão sendo capturadas por uma outra câmera de radiodifusão 1.O vídeo de retorno é gerado usando tecnologia bem conhecida, assim adescrição da configuração de circuito para aquela finalidade será omitida. Porexemplo, o vídeo de retorno pode ser gerado por um processo no qual sinaisHD-SDI para 2 canais são submetidos a uma codificação de 8 bits/10 bits, eposteriormente os sinais são multiplexados e convertidos em dados digitaisem série.Figuras 18 e 19 são fluxogramas mostrando a linha geral dosprocessos acima descritos das câmeras de radiodifusão 1 e da configuração decompartilhamento 2 para transmissão dos sinais de 3840x2160/24P, 25P,30P/4:4:4/12 bits.

[Exemplo do Processo na Câmera de Radiodifusão]

Na câmera de radiodifusão 1, sinais de 3840x2160/24P, 25P,30P/4:4:4/12 bits são mapeados para sinais HD-SDI do CHl ao CH8 (etapaSI), conforme mostrado na Figura 18. CHl a CH8 incluem Enlace A, quecontém CHI, CH3, CH5 e CH7 e Enlace B, que contém CH2, CH4, CH6 eCH8. O mapeamento na câmera de radiodifusão 1 é executado de acordo comSMPTE 435M Part 1 5.4 Octa Link 1.5 Gbps Class. Esta etapa Sl é umprocesso da unidade de mapeamento 11 mostrada na Figura 2.

Subseqüentemente, os sinais HD-SDI são convertidos de sériepara paralelo (etapa S2). Os dados do Enlace A são transformados em dadosde 40 bits de largura na unidade de 2 amostras (etapa S3) e posteriormentemistura de auto-sincronização é aplicada a eles. Neste instante, a mistura deauto-sincronização é aplicada somente aos dados do sinal de referência detemporização SAV, linha ativa, sinal de referência de temporização EAV,número de linha LN e código de detecção de erro CRC. Então, codificação éefetuada enquanto se configuram todos os valores de registro no misturadorpara 0, imediatamente antes do sinal de referência de temporização SAV. Até10 bits de dados em seguida ao código de detecção de erro CRC são emitidos.A mistura de auto-sincronização é aplicada, enquanto variam os valores dos 3bits inferiores de XYZ no sinal de referência de temporização SAV, canal porcanal. Então, o sinal de referência de temporização SAV especificado comoOOOh, OOOh, OOOh, OOOh em cada linha é reescrito em valorespredeterminados, e dados diferentes são colocados para linha por linha. (EtapaS4).

Em adição, como para CHI, os dados do período deapagamento horizontal são submetidos a codificação de 8 bits/10 bits (etapaS5).

Por outro lado, como para o Enlace B, bits RGB são extraídosdos dados de cada amostra (etapa S6). Então, os bits RGB são processados emdados de 32 bits de largura na unidade de 2 amostras (etapa S7). Então,somente os dados do sinal de referência de temporização SAV, linha ativa,sinal de referência de temporização EAV, número de linha LN e código dedetecção de erro CRC são submetidos a codificação 8B/10B (etapa S8). Estasetapas S2 a S8 são os processos da unidade S/P-mistura-8B/10B 12 mostradasnas Figuras 2 e 6.

Os dados do Enlace A aos quais mistura de auto-sincronizaçãoé aplicada deste modo e os dados do Enlace B que são submetidos acodificação de 8 bits/10 bits deste modo, são multiplexados (etapa S9). Então,dados digitais em série com uma taxa de bit de 10,692 Gbps são gerados apartir dos dados digitais em paralelo multiplexados (etapa S10). Esta etapa S9é o processo da unidade de multiplexação 14 mostrado na Figura 2, e a etapaSlO consiste dos processos da unidade de conversão de extensão de dados 15para a unidade de conversão multiplex-P/S 18 mostrados na Figura 2.

[Exemplo dos Processos na CCU]

Conforme mostrado na Figura 19, na CCU 2, dados digitaisem paralelo são gerados a partir dos dados digitais em série, com uma taxa debit de 10,692 Gbps (etapa Sl 1). Então, os dados digitais em paralelo sãoseparados nos dados dos canais do Enlace A e Enlace B (etapa S12). Estaetapa Sll consiste dos processos a partir da unidade de formação de dados deconversão S/P e multicanal 32 para a unidade de conversão de extensão dedados 36 mostrados na Figura 16, e a etapa S12 consiste do processo daunidade de separação 37 mostrado na Figura 16.

Subseqüentemente, desmistura de auto-sincronização éaplicada ao Enlace A. Aqui, decodificação é iniciada enquanto se configuramtodos os valores do registro no misturados para O, imediatamente antes dosinal de referência de temporização SAV, e a mistura de auto-sincronização étambém aplicada até 10 bits de dados em seguida ao código de detecção deerro CRC. Em adição, após aplicar a mistura de auto-sincronização, os valoresde 2 bits inferiores do XYZ no sinal de referência de temporização SAV sãoajustados de volta para (0, 0). Então, os dados do SAV em cada linha na qualdados variados são inseridos, são configurados de volta para os dadosoriginais (etapa S13).

Em adição, como para CHI, os dados do período deapagamento horizontal são submetidos a decodificação 8B/10B (etapa S14).

Então, dados para cada amostra são separados (etapa S15), eos dados digitais em paralelo separados são convertidos de paralelo para sériepara reproduzir os sinais HD-SDI do Enlace A (etapa S16).

Por outro lado, os dados do Enlace B são submetidos adecodificação 8B/10B (etapa S17), e bits RGB para cada amostra sãoseparados (etapa S18). Subseqüentemente, dados para cada amostra do EnlaceB são formados a partir dos bits RGB (etapa S19). Então, os dados digitais emparalelo formados deste modo são convertidos de paralelo para série parareproduzir os sinais HD-SDI do Enlace B (etapa S20). Estas etapas S13 a S20são os processos da unidade de desmistura 8B/10B-P/S 38 mostrados nasFiguras 16 e 18.

Então, sinais de 3840x2160/24P, 25P, 30P/4:4:4/12 bits sãoreproduzidos a partir dos sinais HD-SDI reproduzidos do Enlace A e doEnlace B (etapa S21). Esta etapa S21 é um processo da unidade de reprodução4k χ 2k 39 mostrado na Figura 16.

Como tem sido descrito acima, neste sistema de transmissãode câmera, o sinal de referência de temporização SAV especificado comoOOOh, OOOh, OOOh, OOOh entre os dados das linhas horizontais no Enlace A quetenham sido convertidos de série para paralelo, são reescritos em valorespredeterminados. Estes dados s misturados, e como um resultado, os valoresdo sinal de referência de temporização SAV se tornam valores diferentesmesmo com um sinal de vídeo de campo plano. Portanto, mesmo quandocertos dados são misturados e deste modo convertidos em dados indicandoum sinal de erro, estes dados indicando o sinal de erro não continuam. Istoconduz a uma vantagem de que um sinal de vídeo de campo plano pode seremitido de uma maneira adequada.

Em adição, os sinais de 3840x2160/24P, 25P, 30P/4:4:4/12bits são mapeados para sinais HD-SDI de 8 canais, CHl a CH8 (Enlace A eEnlace B) de acordo com um padrão de transmissão predeterminado. Opadrão de transmissão nesta realização é SMPTE 435M Part 1 5.4 Octa Link1.5 Gbps Class. Como um resultado, é possível transmitir os dadosconvertendo-os para dados digitais em série com uma taxa de bit de 10,692Gbps. Neste instante, no caso em que os sinais de 3840x2160/24P, 25P,30P/4:4:4/12 bits são dados planos, os valores de dados tornam-se idênticosentre Chs. 1, 3, 5, e 7 e Chs. 2, 4, 6 e 8. Isto é indesejável porque ocorre EMIou similar. A vista disto, no instante da mistura, 000h, 000h, 000h, 000h noSAV são reescritos em CLNO, YLNO, CLNl e YLNl em seguida ao EAV namesma linha da entrada HD-SDI. Em adição, os 2 bits inferiores de XYZ(reserva 0) são modificados canal por canal, e a mistura é efetuada. Destemodo, uniformidade de dados pode ser evitada, não só para cada um dos Chs.1, 3, 5, e 7, como também para um campo plano.

Em adição, na câmera de radiodifusão 1, que é o lado datransmissão, é efetuada codificação enquanto se configuram todos os valoresdos registros no misturador 24 para 0, imediatamente antes do sinal dereferência de temporização SAV e até 10 bits de dados que seguem o códigode detecção de erro CRC, são emitidos. Na CCU 2, que é o lado de recepção,a decodificação é iniciada enquanto se configuram todos os valores dosregistros no desmisturador 41 para 0, imediatamente antes do sinal dereferência de temporização SAV, e a desmistura é também aplicada a até 10bits de dados, em seguida ao código de detecção de erro CRC. Comoresultado, os dados originais podem ser reproduzidos precisamente na CCU 2,que é o lado da recepção, embora os dados do período de apagamento horizontalao qual a mistura de auto-sincronização é aplicada, não sejam transmitidos.

2. Exemplos Modificados

Embora a invenção seja aplicada a um sistema de transmissãode câmera na realização precedente, a invenção pode ser aplicada a qualquersistema que transmita sinais de 3840x2160/24P, 25P, 30P/4:4:4/12 bits.

Ainda mais, os valores numéricos para reescrever (000h, 000h,000h, 000h) no SAV podem ser outros valores numéricos usados narealização precedente. Por exemplo, o sinal de referência de temporizaçãoSAV especificado como 000h, 000h, 000h, 000h pode ser reescrito em valoresnuméricos randômicos. E também possível reescrever o sinal de referência detemporização SAV especificado como 000h, 000h, 000h, 000h seqüencialmenteem 000h, 000h e um número de linha: LN0, LN1, em seguida ao sinal dereferência de temporização EAV contido no Enlace A, naquela ordem. Etambém possível reescrever o sinal de referência de temporização SAVespecificado como 000h, 000h, 000h, 000h seqüencialmente em um número delinha: LN0, LNl, em seguida ao sinal de referência de temporização EAVcontido no Enlace A e 000h, 000h, naquela ordem.

O presente pedido contém assunto relacionado ao descrito noPedido de Patente de Prioridade Japonesa JP 2008-263243, depositado noEscritório de Patente do Japão em 09 de Outubro de 2008, cujos conteúdosinteiros são aqui incorporados por referência.

Deveria ser entendido pelos especialistas na técnica que váriasmodificações, combinações e sub combinações e alterações podem ocorrer,dependendo de exigências de projeto e outros fatores até onde estes estejamdentro do escopo das reivindicações anexas ou equivalentes destas.

Claims (8)

1. Aparelho de transmissão de sinal, caracterizado pelo fato decompreender:uma unidade de conversão de série para paralelo, configuradapara converter de série para paralelo sinais de vídeo digital em série deformato HD-SDI do Enlace A, contendo CHI, CH3, CH5 e CH7 e Enlace B,contendo CH2, CH4, CH6 e CH8, mapeados de acordo com um padrão detransmissão predeterminado;um misturador configurado para reescrever o sinal dereferência de temporização SAV especificado como 000h, 000h, 000h, 000hdentre dados de linhas horizontais no Enlace A, que são convertidos de sériepara paralelo pela unidade de conversão de série para paralelo, em um valorpredeterminado, configurado para aplicar mistura de auto-sincronizaçãosomente aos dados de um sinal de referência de temporização SAV, linhaativa, sinal de referência de temporização EAV, número de linha LN e códigode detecção de erro CRC, configurados para efetuar codificação enquanto seconfiguram todos os valores de registro no misturador para 0, imediatamenteantes do sinal de referência de temporização SAV, e configurados para emitirpelo menos até vários bits de dados em seguida ao código de detecção de erroCRC;uma unidade de extração configurada para extrair bits RGBsomente a partir dos dados do sinal de referência de temporização SAV, linhaativa, sinal de referência de temporização EAV, número de linha LN e códigode detecção de erro CRC, entre dados de linhas horizontais em um Enlace Bque são convertidos de série para paralelo pela unidade de conversão de sériepara paralelo;um modificador de 8 bits/10 bits configurado para submeter osbits RGB do Enlace B extraídos pela unidade de extração a codificação de 8bits/10 bits;uma unidade de multiplexação configurada para multiplexardados digitais em paralelo do Enlace A aos quais mistura de auto-sincronização é aplicada pelo misturador e dados digitais em paralelo doEnlace B submetidos a codificação de 8 bits/10 bits pelo codificador de 8bits/10 bits; euma unidade de geração de dados digitais em série configuradapara gerar dados digitais em série com uma taxa de bit predeterminada a partirdos dados digitais em paralelo multiplexados pela unidade de multiplexação.

2. Aparelho de transmissão de sinal de acordo com areivindicação 1, caracterizado pelo fato de que o sinal de referência detemporização SAV especificado como 000h, 000h, 000h, 000h éseqüencialmente reescrito em um número de linha: LNO, LNO, LNl, LNl, emseguida ao sinal de referência de temporização EAV contido no Enlace A,naquela ordem.

3. Aparelho de transmissão de sinal de acordo com areivindicação 1, caracterizado pelo fato de que o sinal de referência detemporização SAV especificado como 000h, 000h, 000h, 000h é reescrito emvalores numéricos randômicos.

4. Aparelho de transmissão de sinal de acordo com areivindicação 1, caracterizado pelo fato de que o sinal de referência detemporização SAV especificado como 000h, 000h, 000h, 000h éseqüencialmente reescrito em um número de linha: LNO, LNO, LN1, LN1, emseguida ao sinal de referência de temporização EAV contido no Enlace A,naquela ordem.

5. Aparelho de transmissão de sinal de acordo com areivindicação 1, caracterizado pelo fato de que o sinal de referência detemporização SAV especificado como OOOh, OOOh, OOOh, OOOh éseqüencialmente reescrito em OOOh, OOOh e um número de linha: LNO, LNl,em seguida ao sinal de referência de temporização EAV contido no Enlace A,naquela ordem.

6. Aparelho de transmissão de sinal de acordo com areivindicação 1, caracterizado pelo fato de que o sinal de referência detemporização SAV especificado como 000h, 000h, 000h, 000h éseqüencialmente reescrito em um número de linha: LNO, LNl, em seguida aosinal de referência de temporização EAV contido no Enlace A, e 000h, 000h,naquela ordem.

7.

Método de transmissão de sinal, caracterizado pelo fato decompreender as etapas de:converter de série para paralelo sinais de vídeo digital em sériede formato HD-SDI do Enlace A, contendo CHI, CH3, CH5 e CH7 e EnlaceB, contendo CH2, CH4, CH6 e CH8, mapeados de acordo com um padrão detransmissão predeterminado;reescrever o sinal de referência de temporização SAVespecificado como 000h, 000h, 000h, 000h dentre dados de linhas horizontaisno Enlace A, que são convertidos de série para paralelo na etapa de conversãode série para paralelo, em um valor predeterminado, aplicando mistura deauto-sincronização somente aos dados de um sinal de referência detemporização SAV, linha ativa, sinal de referência de temporização EAV,número de linha LN e código de detecção de erro CRC, efetuar codificaçãoenquanto se configuram todos os valores de registro no misturador para 0,imediatamente antes do sinal de referência de temporização SAV, e emitirpelo menos até vários bits de dados em seguida ao código de detecção de erroCRC;extrair bits RGB somente a partir dos dados do sinal dereferência de temporização SAV, linha ativa, sinal de referência detemporização EAV, número de linha LN e código de detecção de erro CRC,entre dados de linhas horizontais no Enlace B que são convertidos de sériepara paralelo na etapa de conversão de série para paralelo;codificar 8 bits/10 bits os bits RGB do Enlace B extraídos pelaetapa de extração;multiplexar dados digitais em paralelo do Enlace A aos quaismistura de auto-sincronização é aplicada na etapa de reescrever, e dadosdigitais em paralelo do Enlace B submetidos a codificação de 8 bits/10 bits naetapa de codificação de 8 bits/10 bits; egerar dados digitais em série com uma taxa de bitpredeterminada a partir dos dados digitais em paralelo multiplexados na etapade multiplexação.