BRPI0920782B1 - aparelho, método e sistema para executar fusão eficiente de instruções - Google Patents

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Abstract

aparelho, método e sistema para executar fusão eficiente de instruções. a presente invenção refere-se a uma técnica para propiciar a fusão de instruções eficiente dentro de um sistema de computação. em uma modalidade, uma lógica de processamento retarda o processamento de uma segunda instrução, por um período de tempo limite, se uma primeira instrução dentro de uma fila de instruções for fusível com a segunda instrução.

Description

(54) Tftulo: APARELHO, MÉTODO E SISTEMA PARA EXECUTAR FUSÃO EFICIENTE DE INSTRUÇÕES (51) Int.CL: G06F 9/06; G06F 9/22; G06F 9/30.
(30) Prioridade Unionista: 30/10/2008 US 12/290,395.
(73) Titular(es): INTEL CORPORATION.
(72) Inventor(es): IDO OUZIEL; LIHU RAPPOPORT; ROBERT VALENTINE; RON GABOR; PANKAJ RAGHUVANSHI.
(86) Pedido PCT: PCT US2009062219 de 27/10/2009 (87) Publicação PCT: WO 2010/056511 de 20/05/2010 (85) Data do Início da Fase Nacional: 01/04/2011 (57) Resumo: APARELHO, MÉTODO E SISTEMA PARA EXECUTAR FUSÃO EFICIENTE DE INSTRUÇÕES. A presente invenção refere-se a uma técnica para propiciar a fusão de instruções eficiente dentro de um sistema de computação. Em uma modalidade, uma lógica de processamento retarda o processamento de uma segunda instrução, por um período de tempo limite, se uma primeira instrução dentro de uma fila de instruções for fusível com a segunda instrução.
1/12
Relatório Descritivo da Patente de Invenção para APARELHO, MÉTODO E SISTEMA PARA EXECUTAR FUSÃO EFICIENTE DE INSTRUÇÕES.
CAMPO DA INVENÇÃO [001] A presente invenção refere-se, ao campo de processamento de informações e, mais especificamente, ao campo de fusão de instruções em sistemas de computação e microprocessadores.
ANTECEDENTES [002] A fusão de instruções é um processo que combina duas instruções em uma única instrução, que resulta em uma sequência de operações (ou de micro-operações, uop) dentro de um processador. As instruções armazenadas em uma fila de instruções (IQ) de processador podem ser fundidas após serem lidas da IQ e antes de serem enviadas para decodificadores de instruções, ou após serem decodificadas pelos decodificadores de instruções. Tipicamente, a fusão de instruções, que ocorre antes da instrução ser decodificada, é referida como uma macrofusão, enquanto que a fusão de instruções, que ocorre após a instrução ser decodificada (em uops, por exemplo), é referida como uma microfusão. Um exemplo de macrofusão é a combinação de uma instrução de comparação (CMP) ou uma instrução de teste (TEST) (CMP/TEST) com uma instrução de pulo condicional (JCC). Os pares de instruções CMP/TEST e JCC podem ocorrer regularmente em programas no fim de loops, por exemplo, quando é feita uma comparação, e, com base no resultado de uma comparação, uma ramificação é adotada ou não. Uma vez que a macrofusão pode aumentar efetivamente a taxa de rendimento de instruções, pode ser desejável o maior número possível de oportunidades para a fusão de instruções.
[003] Para que as oportunidades de fusão de instruções sejam
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2/12 encontradas em algumas microarquiteturas de processadores da técnica anterior, ambas as instruções CMP/TEST e JCC podem precisar residir concorrentemente na IQ, de modo que possam ser fundidas quando as instruções são lidas da IQ. No entanto, se houver uma instrução CMP/TEST fusível na IQ e nenhuma outra instrução tiver sido escrita na IQ (isto é, a instrução CMP/TEST é a última instrução na IQ), a instrução CMP/TEST pode ser lida da IQ e enviada para o decodificador sem ser fundida, mesmo se a instrução seguinte na ordem do programa for uma instrução JCC. Um exemplo no qual uma oportunidade de fusão perdida pode ocorrer é se a CMP/TEST e a JCC têm a oportunidade de ir através de um limite de armazenamento (por exemplo, um limite de 16 bytes), fazendo com que a CMP/TEST seja escrita na IQ em um ciclo e a JCC seja escrita no ciclo seguinte. Nesse caso, se não houver condições de parada, a JCC vai ser escrita na IQ ao mesmo tempo, ou após a CMP/TEST ter sido lida da IQ, portanto, uma oportunidade de fusão vai ser perdida, resultando em múltiplas leituras desnecessárias da IQ, uma menor taxa de rendimento de instruções e um consumo de energia excessivo. BREVE DESCRIÇÃO DOS DESENHOS [004] As modalidades da invenção são mostradas por meio de exemplo, e não por meio de limitação, nas figuras dos desenhos em anexo, e nos quais os números de referência similares se referem a elementos similares, em que:
[005] a figura 1 mostra um diagrama de blocos de um microprocessador, no qual pelo menos uma modalidade da invenção pode ser usada;
[006] a figura 2 mostra um diagrama de blocos de um sistema de computação de barramento compartilhado, no qual pelo menos uma modalidade da invenção pode ser usada;
[007] a figura 3 mostra um diagrama de blocos de um sistema de
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3/12 computação de interligação ponto a ponto, na pelo menos uma modalidade da invenção pode ser usada;
[008] a figura 4 mostra um diagrama de blocos de uma máquina de estado, que pode ser usada para implementar pelo menos uma modalidade da invenção;
[009] a figura 5 é um fluxograma de operações, que pode ser usado para conduzir pelo menos uma modalidade da invenção; e [0010] a figura 6 é um fluxograma de operações, que pode ser usado para conduzir pelo menos uma modalidade.
DESCRIÇÃO DETALHADA [0011] As modalidades da invenção podem ser usadas para aperfeiçoar a taxa de rendimento de instruções em um processador, e/ou reduzir o consumo de energia do processador. Em uma modalidade, o que seriam de outro modo oportunidades perdidas para a fusão de instruções passam a ser, por conseguinte, possibilidades de fusão de instruções. Em uma modalidade, o que seriam oportunidades de fusão de instruções perdidas, verificou-se que por retardo de leitura de uma última instrução, de uma fila de instruções (IQ), ou a distribuição da última instrução lida da IQ para uma fase de decodificação para um número limite de ciclos, de modo que as instruções fusíveis subsequentes podem ser buscadas e armazenadas na IQ (ou pelo menos identificadas sem que sejam necessariamente armazenadas na IQ), e subsequentemente fundidas com a última instrução fusível. Em uma modalidade, o retardo da leitura ou da distribuição de uma primeira instrução fusível, por um número limite de ciclos, pode aperfeiçoar o desempenho do processador, uma vez que ao fazer isso, pode-se evitar que duas outras instruções fusíveis sejam decodificadas e processadas separadamente, em vez de como uma única instrução.
[0012] A seleção do número limite de ciclos de espera pode
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4/12 depender da microarquitetura na qual uma modalidade particular é usada. Por exemplo, em uma modalidade, o número limite de ciclos pode ser dois, enquanto que, em outras modalidades, o número limite de ciclos pode ser igual ou inferior a dois. Em uma modalidade, o número limite de ciclos de espera proporciona o período de tempo máximo para esperar que uma instrução fusível subsequente seja armazenada na IQ, enquanto mantendo uma vantagem de latência / desempenho global na espera para a instrução fusível subsequente durante o processamento de instruções fusíveis, como instruções separadas. Em outras modalidades, quando a energia é mais crítica, por exemplo, o número limite de ciclos de espera pode ser mais alto, para garantir que uma energia extra não seja usada para processar duas instruções fusíveis separadamente, mesmo se o número limite de ciclos de espera poder provocar uma diminuição (ainda que temporária) na taxa de rendimento de instruções.
[0013] A figura 1 mostra um microprocessador, no qual pelo menos uma modalidade da invenção pode ser usada. Em particular, a figura 1 mostra o microprocessador 100, tendo um ou mais núcleos de processador 105 e 110, ambos tendo associados com eles um cache local 107 e 113, respectivamente. Também é mostrada na figura 1 uma memória de cache compartilhado 115, que pode armazenar versões de pelo menos algumas das informações armazenadas em ambos os caches locais 107 e 113. Em algumas modalidades, o microprocessador 100 pode incluir também outra lógica, não mostrada na figura 1, tal como um controlador de memória integrado, um controlador gráfico integrado, bem como uma outra lógica para executar outras funções dentro de um sistema de computação, tal como um controle I/O. Em uma modalidade, cada microprocessador em um sistema de processadores múltiplos, ou cada núcleo de processador em um sistema de processadores múltiplos, pode incluir
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5/12 ou, de outro modo, estar associado com a lógica 119, para propiciar técnicas de comunicação ininterruptas, de acordo com pelo menos uma modalidade. A lógica pode incluir circuitos, software ou ambos, para propiciar a fusão mais eficiente de instruções do que em algumas implementações da técnica anterior.
[0014] Em uma modalidade, a lógica 119 pode incluir uma lógica para reduzir a probabilidade de perder oportunidades de fusão de instruções. Em uma modalidade, a lógica 119 retarda a leitura de uma primeira instrução (por exemplo, CMP) da IQ, quando não há instrução subsequente armazenada na instrução, ou outra estrutura de armazenamento de instruções buscada. Em uma modalidade, a lógica 119 provoca a leitura ou distribuição de uma primeira instrução fusível, para um número limite de ciclos (por exemplo, dois ciclos), antes da leitura da IQ ou da distribuição da primeira instrução fusível a um decodificador, ou outra lógica de processamento, de modo que se houver uma segunda instrução fusível, que possa ser fundida com a primeira instrução, não ainda armazenada na IQ (devido, por exemplo, às duas instruções fusíveis sendo armazenadas em uma memória ou cache, em diferentes limites de armazenamento), a oportunidade de fundir as duas instruções fusíveis pode não ser perdida. Em algumas modalidades, o limiar pode ser fixado, enquanto que em outras modalidades, o limiar pode ser variável, modificável por um usuário, ou de acordo com um algoritmo independente de usuário. Em uma modalidade, a primeira instrução fusível é uma instrução CMP e a segunda instrução fusível é uma instrução JCC. Em outras modalidades, uma ou ambas das primeira e segunda instruções pode não ser uma instrução CMP ou JCC, mas quaisquer instruções fusíveis. Além do mais, as modalidades da invenção podem ser aplicadas na fusão de mais de duas instruções.
[0015] A figura 2 mostra, por exemplo, um sistema de computação
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6/12 de barramento lateral frontal (FSB), no qual uma modalidade da presente invenção pode ser usada. Qualquer processador 201, 205, 210 ou 215 pode ter acesso a informações de qualquer memória cache de nível um (L1) local 220, 225, 230, 235, 240, 245, 250, 255 dentro ou de outro modo associado com um dos núcleos do processador 223, 227, 233, 237, 243, 253, 257. Além do mais, qualquer processador 201, 205, 210 ou 215 pode ter acesso a informações de caches de nível dois (L2) compartilhados 203, 207, 213, 217 ou da memória do sistema 260, pelo conjunto de circuitos integrados 265. Um ou mais dos processadores na figura 2 podem incluir ou, de outro modo, estarem associados com, a lógica 219, para propiciar eficiência aperfeiçoada de fusão de instruções, de acordo com pelo menos uma modalidade.
[0016] Além do sistema de computação FSB, mostrado na figura
2, outras configurações de sistema podem ser usadas em conjunto com várias modalidades da invenção, incluindo sistemas de interligação ponto a ponto (P2P) e sistemas de interligação em anel. O sistema P2P da figura 3 pode, por exemplo, incluir vários processadores, dos quais apenas dois processadores 370, 380 são, por exemplo, mostrados. Os processadores 370, 380 podem ambos incluir um círculo central de controlador de memória local (MCH) 372, 382, para conexão com a memória 32, 34. Os processadores 370, 380 podem trocar dados por meio de uma interface ponto a ponto (PtP) 350, usando os circuitos de interface PtP 378, 388. Os processadores podem ambos trocar dados com um conjunto de circuitos integrados 390 por meio de interfaces PtP individuais 352, 354, usando os circuitos de interface ponto a ponto 376, 394, 386, 398. O conjunto de circuitos integrados 390 também pode trocar dados com um circuito gráfico de alto desempenho 338 por meio de uma interface gráfica de alto desempenho 339. As modalidades da invenção podem ser
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7/12 localizadas dentro de qualquer processador, que tenha um número qualquer de núcleos de processamento, ou dentro de cada um dos agentes de barramento PtP da figura 3. Em uma modalidade, qualquer núcleo de processador pode incluir, ou, de outra forma, estar associado com, uma memória de cache local (não mostrada). Além do mais, um cache compartilhado (não mostrado) pode ser incluído em qualquer um dos dois processadores, ainda conectado com os processadores pela interligação p2p, de modo que as informações de cache local de um ou mais os processadores possam ser armazenadas no cache compartilhado, se um processador for colocado em um modo de baixa energia. Um ou mais dos processadores ou núcleos na figura 3 podem incluir ou, de outro modo, estar associados com, a lógica 319, para propiciar uma eficiência aperfeiçoada de fusão de instruções, de acordo com pelo menos uma modalidade.
[0017] Em pelo menos uma modalidade, uma segunda instrução fusível pode não ser armazenada em uma IQ, antes que ocorra alguma operação intermediária (ocorrendo entre uma primeira e uma segunda instruções fusíveis), tal como uma operação clara IQ, ocasionando uma oportunidade perdida para fundir as duas, de outro modo, instruções fusíveis. Em uma modalidade, na qual um cache (ou um armazenamento temporário) armazena as sequências relacionadas de instruções decodificadas (após terem sido lidas da IQ e decodificadas) ou uops (por exemplo, armazenamento temporário de corrente decodificada ou DSB, cache traço ou TC), que vão ser escalonadas (talvez em vários tempos) para execução pelo processador, uma primeira uop fusível (por exemplo, CMP) pode ser armazenada no cache, sem uma segunda uop fusível (por exemplo, JCC) dentro da mesma faixa endereçável (por exemplo, o mesmo modo de cache). Isso pode ocorrer, por exemplo, quando a JCC está
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8/12 atravessando uma linha de cache (devido a uma perda de cache) ou atravessando um limite de página (devido à perda de armazenamento temporário implantado em memória de tradução), em cujo caso o cache pode armazenar a CMP, sem a JCC. Subsequentemente, se o encadeamento de núcleos do processador for limpo (devido a um sinal limpo sendo garantido, por exemplo), após a CMP ter sido armazenada, mas antes que a JCC seja armazenada no cache, o cache armazena apenas a CMP em um dos seus modos sem a JCC. [0018] Nas verificações subsequentes no armazenamento em linha de cache da CMP, o cache pode interpretar a JCC perdida como um acesso perdido, e a JCC pode ser marcada como o ponto de acréscimo para a operação de preenchimento de cache seguinte. Esse ponto de acréscimo pode, no entanto, não ser encontrado, uma vez que as CMP + JCC podem ser lidas como fundidas da IQ. Portanto, a JCC solicitada pode não ser igual a qualquer uop a ser preenchida, oriunda da IQ, e, desse modo, o cache não vai ser capaz de preencher a JCC perdida, mas pode fica em falta continuamente na linha na qual as CMP + JCC fundidas são esperadas. Além do mais, em uma modalidade, na qual uma fila de pedidos de preenchimento pendentes (PFRQ) é usada para armazenar pedidos de preenchimento de cache de uops, uma entrada, que tenha sido reservada para um preenchimento de instruções fundidas particulares, pode não ser desalojada (uma vez que o preenchimento de instruções fusíveis particulares nunca ocorre), e pode se manter inútil até a próxima operação limpa. Em uma modalidade, um travamento de entrada PFRQ pode ocorrer toda vez que a entrada de instrução fusível perdida for acessada, e pode, portanto, impedir quaisquer preenchimentos subsequentes no mesmo local.
[0019] Para impedir um travamento incorreto ou indesejável da entrada PFRQ, uma máquina de estado, em uma modalidade, pode
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9/12 ser usada para monitorar as uops senso lidas da IQ, para detectar casos, nos quais uma região, que tenha uma entrada PFRQ correspondente (por exemplo, uma região marcada para um preenchimento), foi completamente perdida, devido, por exemplo, à última uop da entrada ter sido atingida, sem detecção do ponto de partida de preenchimento. Em uma modalidade, a máquina de estado pode fazer com que a entrada PFRQ seja desalojada, quando essa condição for satisfeita. Em outras modalidades, um travamento de entrada PFRQ indesejável pode ser evitado por não criação, dentro de um cache, de uma instrução fusível, que possa ser lida da IQ, sem ambas as instruções fusíveis presentes. Por exemplo, se uma CMP for seguida por uma instrução não JCC, uma entrada de instrução fusível pode ser criada no cache, mas apenas se a CMP for lida apenas da IQ (por exemplo, após o tempo de espera limite passar), é a entrada de instrução fusível não preenchida no cache. Em outras modalidades, o número de vezes em que a máquina de estado tenha detectado uma região de preenchimento, que tenha sido pulada, pode ser contado, uma operação de limpeza ou invalidação de cache pode ser conduzida, após uma contagem limite das vezes em que a região de preenchimento foi pulada. A região de preenchimento pode ser então removida do cache, e a instrução fusível ser depois repreenchida. [0020] A figura 4 mostra uma máquina de estado, de acordo com uma modalidade, que pode ser usada para evitar que condições de travamento de entrada PFRQ indesejado, devido a uma instrução fusível perdida na IQ. No estado 401, no qual as instruções na IQ não estão em uma região marcada para preenchimento, um sinal de início de região de preenchimento, indicando que a IQ está prestes a processar uma instrução, que é mapeada a uma região de preenchimento (uma instrução da região de preenchimento para a produção de número único do cache), mas não inicia no apontador de
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10/12 instruções linear, salvo na PFRQ (borda) 405, isso pode fazer com que a máquina de estado se movimente para o estado 410. Se a instrução seguinte na IQ (que vai ser logo decodificada) termina em uma região de preenchimento (por exemplo, termina em uma linha como transformada em número único pelo cache, ou é uma ramificação adotada), então a máquina de estado faz com que o desalojamento 415 da entrada PFRQ correspondente, e a máquina de estado retorna para o estado 401. Se, no entanto, o apontador de preenchimento for igual à borda da região da região de preenchimento 430, enquanto no estado 401 ou no estado 410, a máquina de estado entra no estado 420, no qual o acesso está dentro da região de preenchimento, e, após o preenchimento, o ponto de partida. Do estado 420, uma última uop, na indicação de região de preenchimento, vai retornar 425 a máquina de estado para o estado 401, sem desalojamento da entrada PFRQ correspondente. A máquina de estado da figura 4 pode ser implementada em lógica de hardware, software, ou alguma combinação deles. Em outras modalidades, outras máquinas de estado ou lógicas podem ser usadas.
[0021] A figura 5 mostra um fluxograma de operações, que pode ser usado em conjunto com pelo menos uma modalidade da invenção. Na operação 501, determina-se se a instrução atualmente sendo acessada na IQ é fusível com qualquer instrução subsequente. Se não, então na operação 505, a instrução seguinte é acessada da IQ, a contagem de retardo é restaurada. Sendo assim, então na operação 510, um contador de retardo é incrementado, e, na operação 515, determina-se se o limiar de contagem de retardo é atingido. Se não for, então na operação 520, nenhuma fusão de instruções da instrução atualmente sendo acessada é conduzida. Se for isso, então a instrução seguinte é acessada da IQ, e a contagem de retardo é restaurada na operação 505. Em outras modalidades, outras
Petição 870200012331, de 27/01/2020, pág. 15/26
11/12 operações podem ser conduzidas para aperfeiçoar a eficiência de fusão de instruções.
[0022] A figura 6 mostra um fluxograma de operações, que podem ser conduzidas em conjunto com pelo menos uma modalidade. Para executar uma modalidade nos processadores, tendo vários circuitos decodificadores, pode ser útil garantir que a primeira instrução fusível seja decodificada em um circuito decodificador particular, que é capaz de decodificar a instrução fusível. Na figura 6, determina-se se uma instrução particular pode ser uma primeira de um par fundido de instruções, na operação 601. Se não, então as instruções fusíveis são descarregadas na operação 605. Sendo assim, então determina-se de a primeira instrução fusível é seguida por uma instrução válida na IQ, na operação 610. Sendo assim, então as instruções fusíveis são descarregadas na operação 610. Se não, então, na operação 615, determina-se se a primeira instrução fusível vai ser descarregada a um decodificador, capaz de suportar a instrução fusível. Em uma modalidade, o decodificador-0 é capaz de decodificar as instruções fusíveis. Se a primeira instrução fusível não for descarregada para o decodificador-0, então, na operação 620, a primeira instrução fusível é movimentada, ou explodida, a um decodificador diferente, até que corresponda ao decodificador-0. Na operação 625, um contador é ajustado a um valor limite, N, e, na operação 630, se a instrução for seguida por uma instrução válida ou o contador for zero, então as instruções fusíveis são descarregadas na operação 635. De outro modo, na operação 640, o contador é decrementado e a instrução inválida é explodida. Em outras modalidades, o contador pode incrementar a um valor final. Em outras modalidades, outras operações, além de uma operação de explosão pode limpar a instrução inválida.
[0023] Um ou mais aspectos de pelo menos uma modalidade
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12/12 podem ser implementados pelos dados representativos armazenados em um meio legível por máquina, que representa várias lógicas dentro do processador, que, quando lidas por uma máquina, faz com que a máquina fabrique lógica para conduzir as técnicas descritas no presente relatório descritivo. Essas representações, conhecidas como núcleos IP, podem ser armazenadas em um meio (fita) legível por máquina, tangível e supridas a vários clientes ou instalações de manufatura, para serem carregadas nas máquinas de fabricação que produzem, de fato, a lógica ou processador.
[0024] Desse modo, um método e um aparelho para direcionar os acessos à região de memória microarquitetônica foram descritos. Deve-se entender que a descrição acima é intencionada para ser ilustrativa e não restritiva. Muitas outras modalidades vão ficar evidentes para aqueles versados na técnica, mediante leitura e entendimento da descrição acima. O âmbito da invenção deve ser, portanto, determinado com referência às reivindicações em anexo, juntamente com o âmbito integral de equivalências às quais essas reivindicações são associadas.
Petição 870200012331, de 27/01/2020, pág. 17/26
1/2

Claims (8)

  1. REIVINDICAÇÕES
    1. Aparelho, caracterizado pelo fato de que compreende:
    uma fila de instruções (IQ); e uma lógica (119) para retardar processamento de uma primeira instrução fusível, por um período limite de tempo, de modo que uma segunda instrução fusível, fusível com a primeira instrução fusível, possa ser fundida com a primeira instrução fusível, se a segunda instrução fusível for armazenada dentro da IQ, dentro do período limite de tempo, em que a lógica (119) inclui um contador para ser incrementado uma vez para cada ciclo, após a primeira instrução fusível ser armazenada na IQ, e essa ser a última instrução na IQ, até que um número limite de ciclos, correspondente ao período de tempo limite ser atingido.
  2. 2. Aparelho de acordo com a reivindicação 1, caracterizado pelo fato de que as primeira e segunda instruções fusíveis são armazenadas por um limite de busca, antes de serem armazenadas na IQ.
  3. 3. Aparelho de acordo com a reivindicação 1, caracterizado pelo fato de que a lógica (119) é retardar o processamento da primeira instrução fusível, apenas se a primeira instrução fusível for a última instrução armazenada na IQ.
  4. 4. Método, caracterizado pelo fato de que compreende:
    determinar se a instrução acessada no momento, dentro de uma fila de instruções (IQ), é fusível com qualquer instrução subsequente a ser armazenada na IQ;
    acessar uma instrução seguinte da IQ e restaurar o contador de retardo, se for determinado que a instrução atualmente acessada não for fusível com qualquer instrução subsequente a ser armazenada na IQ; e incrementar o contador de retardo, se for determinado que a dita instrução atualmente acessada for fusível e se a dita instrução
    Petição 870190088070, de 06/09/2019, pág. 17/22
    2/2 atualmente acessada for a última instrução na IQ.
  5. 5. Método de acordo com a reivindicação 4, caracterizado pelo fato de que compreende ainda fundir a instrução atualmente acessada com a instrução subsequente, se instrução acessada atualmente e a dita instrução subsequente forem fusíveis e o contador de retardo não tiver atingido um valor limite.
  6. 6. Método de acordo com a reivindicação 5, caracterizado pelo fato de que compreende ainda processar a instrução atualmente acessada separadamente da instrução subsequente, se instrução acessada atualmente e a dita instrução subsequente não forem fusíveis.
  7. 7. Método de acordo com a reivindicação 5, caracterizado pelo fato de que compreende ainda processar a instrução atualmente acessada separadamente da instrução subsequente, se o contador de retardo tiver atingido um valor limite.
  8. 8. Sistema, caracterizado pelo fato de que compreende:
    um armazenamento para armazenar uma primeira e uma segunda instruções fusíveis dentro de um primeiro e um segundo limites de acesso, respectivamente;
    um processador tendo uma lógica de busca, para buscar as primeira e segunda instruções fusíveis em uma fila de instruções (IQ);
    uma lógica de retardo para retardar a leitura da primeira instrução fusível da IQ, por um número limite de ciclos; e uma lógica de fusão de instruções para fundir as primeira e segunda instruções fusíveis, se a segunda instrução fusível for armazenada na IQ, após a primeira instrução fusível, e antes que o número limite de ciclos tenha sido atingido, em que a primeira instrução fusível é uma instrução dentre uma instrução de comparação ou teste (CMP/TEST) e a segunda instrução fusível é uma instrução de pulo condicional (JCC).
    Petição 870190088070, de 06/09/2019, pág. 18/22
    1/4
    Figure BRPI0920782B1_C0001
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