BRPI9908836B1

BRPI9908836B1 - processo e sistema para detectar uma transição entre um sinal de entrada e um sinal prévio, sistema de comunicação, sistema de receptor de sinal para detectar uma transição de um sinal prévio para um sinal subseqüente, sistema de transmissão, e, processos para comparar um sinal de entrada a um sinal prévio, e para transmitir e receber uma pluralidade de sinais de terminação simples de pequena excursão

Info

Publication number: BRPI9908836B1
Application number: BRPI9908836A
Authority: BR
Inventors: Haq Ejaz Ul
Original assignee: Jazio Inc
Priority date: 1998-03-16
Filing date: 1999-03-08
Publication date: 2017-04-18
Also published as: US6430606B1; TR200002649T2; ID26398A; DE69936097T2; WO1999048260A8; WO1999048260A1; ATE362682T1; CA2323446A1; DE69936097D1; EP1064767B8; IL138411A; AU759089B2; EP1064767B1; GB2352375B; IL138411A0; WO1999048260A9; GB2352375A; HUP0301259A2; TR200101184T2; PL343258A1

Abstract

"processo e sistema para detectar uma transição entre um sinal de entrada e um sinal prévio, sistema de comunicação, sistema de receptor de sinal para detectar uma transição de um sinal prévio para um sinal subseqüente, sistema de transmissão, e, processos para comparar um sinal de entrada a um sinal prévio, e para transmitir e receber uma pluralidade de sinais de terminação simples de pequena excursão". um sistema da presente invenção usa sinais de referência de tensão e temporização síncrono de fonte diferencial de pequena excursão (ssvtr e /ssvtr) para comparar sinais de terminação simples da mesma taxa de giro gerada ao mesmo tempo do mesmo circuito integrado para sinalização de alta freqüência. o sinais de ssvtr e/ ssvtr mudam a cada momento que os sinais válidos são excitados pelo circuito integrado de transmissão. cada receptor de sinal inclui dois comparadores, um para comparar o sinal contra ssvtr e o outro para comparar o sinal contra /ssvtr. um valor binário de sinal presente determina qual comparador está acoplado à saída de receptor, opcionalmente usando lógica xor com ssvtr e /ssvtr. o comparador acoplado no receptor detecta se mudança em valor binário de sinal ocorreu ou não até que ssvtr e/ sstr tenham mudado seu valor binário. o mesmo comparador é acoplado se o sinal transita. o comparador é desacoplado se nenhuma transição ocorre. o sistema pode usar um primeiro conjunto de referências oscilantes em uma primeira barra para detectar transições em informação de controle e um segundo conjunto de referências oscilantes para detectar transições em informação de dados.

Description

"PROCESSO E SISTEMA PARA DETECTAR UMA TRANSIÇÃO ENTRE UM SINAL DE ENTRADA E UM SINAL PRÉVIO, SISTEMA DE COMUNICAÇÃO, SISTEMA DE RECEPTOR DE SINAL PARA DETECTAR UMA TRANSIÇÃO DE UM SINAL PRÉVIO PARA UM SINAL SUBSEQÜENTE, SISTEMA DE TRANSMISSÃO, E, PROCESSOS PARA COMPARAR UM SINAL DE ENTRADA A UM SINAL PRÉVIO, E PARA TRANSMITIR E RECEBER UMA PLURALIDADE DE SINAIS DE TERMINAÇÃO SIMPLES DE PEQUENA EXCURSÃO".

FUNDAMENTO DA INVENÇÃO

Esta invenção relaciona-se geralmente a comunicação de sinal de computador, e mais particularmente a uma interface de circuito integrado e processo para sinalização de dados de transferência em bloco de alta velocidade, sinais de controle e endereço entre circuitos integrados múltiplos em uma barra coletora ou ponto a ponto com consumo de potência reduzido. DESCRIÇÃO DA ARTE DE FUNDAMENTO

Circuitos integrados a semicondutor usados em computação digital e outras aplicações digitais ffeqüentemente usam uma pluralidade de circuitos interconectados de Integração de Escala muito Grande (VLSI) para implementar comunicação binária através de linhas de transmissão simples ou multi-segmentadas. Linhas de transmissão convencionais incluem trilhas, que são formadas sobre um substrato adequado, tal como uma placa de circuito impresso. Cada linha de transmissão pode ser projetada, por exemplo usando tão chamadas trilhas de micro-tira e trilhas de linha de tira para formar uma linha de transmissão tendo uma impedância característica na ordem de cerca de 50-70 ohms. Altemativamente, cada linha de transmissão pode ter suas extremidades opostas terminadas em sua impedância característica. A carga de saída em um excitador para uma tal linha de transmissão pode ser tão baixa quanto 25-35 ohms.

Para consumir potência razoável, sinalização de alta freqüência requer sinais de pequena amplitude. Para um receptor detectar excursões de tensão (por exemplo, 0,8V a 1,2V) facilmente em um ambiente ruidoso como GTL, HSTL, SSTL ou RAMBUS, a corrente também deve ser muito grande (por exemplo, na ordem de 50 a 60 miliamperes por excitador). Um receptor típico usa um comparador com um sinal de referência de tensão (VREF) configurado a meio caminho entre alta tensão de entrada (VIH) e baixa tensão de entrada (VIL). O sinal de VREF é uma referência de tensão CC de alta impedância que rastreia folgadamente com fontes de alimentação através de tempo, mas não podem responder a ruído instantâneo. Convencionalmente, Tensão de Saída Alta (VOH) e Tensão de Saída Baixa (VOL) denotam sinais emergindo da fonte de transmissão, e VIL e VIH denotam sinais chegando à entrada do dispositivo receptor, embora eles possam ser considerados o mesmo sinal.

Figura IA é um diagrama de bloco ilustrando um receptor da arte prévia 10 usando tecnologia RAMBUS. O sistema 10 inclui um bloco 100 acoplado por linhas de sinal 103 a receptores de entrada internos 110. Um sinal de VREF 105 é acoplado a cada receptor interno 110. VREF é gerado da fonte de alimentação. Normalmente, o valor de CC da fonte de alimentação varia de cinco por cento (5%). Figura 1B é um diagrama de tempo 125 ilustrando um sinal de exemplo relativo a uma tensão de referência alta (VREFh) e uma tensão de referência baixa (VREF1). Os valores de VREFh e VREF1 tipicamente dependem da variação de fonte de alimentação usada para gerar o sinal de VREF. A grande excursão de tensão, isto é, a diferença entre um sinal de alta tensão (VIH) e um sinal de baixa tensão (VIL), e níveis de sinal estáveis acima e abaixo do sinal de VREF são requeridos para deteção confiável de polaridade de sinal. A excursão de tensão de atuais tecnologias de sinalização de terminação simples é convencionalmente ao redor 0,8V. Figura 1C é um diagrama de bloco ilustrando esquemas de um receptor da arte prévia 150 usando tecnologia RAMBUS. O receptor 150 amostra o nível de sinal de entrada 167 e do sinal de VREF 154 até que o sinal alcance um nível estável, em qual tempo as portas de passagem 160 e 165 desligam. Uma vez que as portas de passagem 160 e 165 desligam, a porta de sentido 172 é habilitada para eliminar injeção de corrente. Figura 1D é um diagrama de tempo 175 ilustrando operação do receptor 150 para um sinal de exemplo. O receptor 150 amostra a referência de entrada e sinal de entrada até que o sinal alcance um nível estável, por exemplo, um nível lógico baixo (VIL), e, enquanto o sinalo de entrada está estável, o receptor 150 sente o valor do sinal de entrada. Como declarado acima, para detecção de sinal confiável, a excursão de tensão de sinal deve ser rápida suficiente para permitir todos os receptores 150 amostrarem um sinal estável com uma margem adequada para tempo de estabelecimento e retenção. Esta excursão de tensão deveria ocorrer em menos que 30% do tempo de ciclo mínimo para permitir margem para desvio de sinal, tempos de estabelecimento e retenção. Quando o tempo de ciclo mínimo reduz abaixo de 1 nanosegundo, as margens reduzem para desvio de sinal, tempo de estabelecimento e tempo de retenção, com a carga adicional na corrente de excitador em um ambiente de carregamento de alta capacitância operando em alta freqüência. Sinalização diferencial de baixa tensão (LVDS) usada por IEEE PI596.3, pode superar estes problemas usando uma excursão de tensão de 250m V às custas de correr sinais complementares. Operar sinais complementares inevitavelmente aumenta a contagem de pinos e tamanho de invólucro.

Ademais, sistemas de computador tipicamente utilizam um sistema de barra coletora no qual vários dispositivos são acoplados à barra coletora. A maioria deles usa um relógio para validar sinais de dados, endereço e controle. Figura 21 ilustra um sistema da arte prévia 2100 para DRDRAM, que usa uma linha de cronometragem 2130 tendo dois segmentos 2136 e 2138. Um segmento 2136 se estende de uma extremidade da barra coletora de dados a um ponto de retomo 2137 perto da segunda extremidade da barra coletora. O outro segmento de cronometragem 2138 se estende do retomo 2137 de volta à primeira extremidade da barra coletora de dados. A barra de sinal 2120 transporta sinais de dados, endereço e controle. Esta topologia assegura que um sinal enviado na barra 2120 sempre viaja contemporaneamente com e na mesma direção como o relógio 2132 usado pelo dispositivo para receber o sinal. Isto trabalha bem se o carregamento de todos os sinais e o relógio são quase idênticos e o relógio 2132 é usado para amostrar e receber o sinal. Porém, às vezes o sistema podería requerer duas vezes a largura de banda de dados em qual caso este tipo de sistema de barra precisa dobrar o número de sinais embora os sinais de endereço e controle sejam idênticos, e poderíam ter sido compartilhados.

Por conseguinte, há uma necessidade para excitadores de baixa potência e receptores confiáveis para operação de alta freqüência de um grande número de sinais de terminação simples em tecnologia existente para sistemas digitais VLSI de baixo custo.

SUMÁRIO E OBJETIVOS DA INVENÇÃO

Um sistema da presente invenção usa sinais de referência de tensão e tempo síncronos de fonte diferencial de pequena excursão (SSVTR e /SSVTR) para comparar sinais de terminação simples da mesma excursão gerada do mesmo circuito integrado para sinalização de alta freqüência. Será apreciado que 7" está sendo usado para indicar um NÃO lógico. Todos os sinais são terminados com sua impedância característica em ambas extremidades das linhas de transmissão. SSVTR e /SSVTR mudam a toda vez que os sinais válidos são excitados pelo circuito integrado de transmissão. Cada receptor de sinal inclui dois comparadores, um para comparar o sinal contra SSVTR e o outro para comparar o sinal contra /SSVTR. Um valor binário de sinal presente determina qual comparador está acoplado, opcionalmente usando lógica OU exclusivo com SSVTR e /SSVTR. Até que SSVTR e /SSVTR tenham mudado seu valor binário, o comparador acoplado no receptor detecta se uma mudança em valor binário de sinal aconteceu. Novamente, será apreciado que SSVTR e /SSVTR mudam seu valor binário toda vez que o sinal pode mudar seu valor binário. SSVTR e /SSVTR são preferentemente sincronizados com o sinal. O processo da presente invenção inclui as etapas de obter uma referência de tensão e tempo síncrona de fonte oscilante e seu complemento (SSVTR e /SSVTR), e receber um sinal de terminação simples de chegada. O processo compara a referência oscilante contra o sinal de chegada por um primeiro comparador para gerar um primeiro resultado, e compara o complemento contra o sinal de chegada por um segundo comparador para gerar um segundo resultado. O processo então seleciona um do primeiro resultado ou do segundo resultado como um sinal de saída baseado no sinal prévio, a etapa de selecionar um dos resultados inclui comparar o sinal de saída à referência (SSVTR) e ao complemento (/SSVTR). A etapa de selecionar inclui adicionalmente manipular o sinal de saída do sinal prévio em direção ao primeiro resultado ou segundo resultado, baseado no comparador que está acoplado atualmente. Se o sinal de chegada muda, a etapa de selecionar inclui manter o mesmo comparador acoplado. Se o sinal de chegada permanece o mesmo, a etapa de selecionar inclui desacoplar o comparador atualmente acoplado e acoplar o outro comparador. O processo então permite o circuito estabilizar. O sistema e processo eliminam vantajosamente a necessidade para um sinal de VREF de alta impedância para comparação de sinais de terminação simples de pequena excursão. Isto reduz a necessidade para três níveis de tensão distintos (o alto nível de saída, baixo nível de saída e o nível de VREF), a dois níveis de tensão distintos (o alto nível de saída e o baixo nível de saída). Eliminando VREF reduz excursão de tensão necessária e em conseqüência reduz consumo de potência. Usando um receptor com comparadores duais permite acoplamento do receptor ao mesmo comparador quando o sinal muda a todo ciclo. Só um comparador é acoplado baseado no valor binário atual do sinal e SSVTR. O sistema tem um atraso individualmente ajustável para cada receptor acoplar ou desacoplar o comparador, assim reduzindo o efeito de desvio durante transmissão de sinais síncronos de fonte. O sistema pode ter sinais de referência de tensão e tempo síncronos de fonte diferencial múltipla para comparar sinais de terminação simples no mesmo circuito integrado tal como um microprocessador ou controlador de sistema que têm muitos sinais. O sistema e processo proveem benefícios de sinalização diferencial em um sistema de sinalização de terminação simples.

Usando o mesmo conceito, o sistema pode ter sinais de referência de tensão e tempo síncronos de fonte complementar bidirecional para comparar sinais de terminação simples bidirecionais. O sistema pode ter um excitador ou transmissor para controlar a taxa de giro de sinal para ser uma parte substancial do período sinal total, assim reduzindo corrente de saída. O sistema pode ter circuito de casamento de impedância interna tal como resistores de elevação ou canal p de porta aterrado para casar a impedância característica da linha de transmissão em ambas as extremidades de uma conexão ponto a ponto entre CPU e memória rápida ou CPU e controlador de sistema. O sistema tem um circuito comparador dual para converter uma barra de terminação simples com dois sinais complementares a serem transmitidos e recebidos com imunidade de ruído comparável de barra diferencial para barra de dados internos de memória, processador ou outro circuitos integrados do tipo de barra de dados ampla. O sistema preferivelmente tem tamanho de dispositivo variável do transmissor com ligação lenta lento e desligamento lento para ter taxas de subida similares para todos os sinais em cada grupo de SSVTR e /SSVTR e pluralidade de sinais que são transmitidos juntos. Ademais, será apreciado que os sinais de controle e sinais de endereço podem ser transmitidos em um canal diferente do que sinais de dados. Isto permite operar o canal de controle e endereço em uma freqüência diferente do que o canal de dados, e permite cargas diferentes serem aplicadas a cada um dos canais.

BREVE DESCRIÇÃO DOS DESENHOS

Figura IA é um diagrama de bloco que ilustra um receptor baseado em RAMBUS da arte prévia.

Figura 1B é um diagrama de tempo ilustrando níveis de sinal do receptor da arte prévia de Figura 1 A.

Figura 1C é um diagrama esquemático que ilustra um outro receptor baseado em RAMBUS da arte prévia.

Figura 1D é um diagrama de tempo que ilustra operação do receptor da arte prévia de Figura 1C.

Figura 2A é um diagrama de bloco em vista de perspectiva ilustrando um sistema com dispositivos mestre e escravo de acordo com a presente invenção.

Figura 2B é um diagrama de bloco que ilustra o sistema de Figura 2A tendo linhas de transmissão com resistores de casamento de impedância nas extremidades.

Figura 3A é um diagrama de tempo que ilustra os sinais de referência diferencial SSVTR e /SSVTR relativos a tempos de percepção de sinal.

Figura 3B é um diagrama de tempo que ilustra SSVTR e /SSVTR relativos a um sinal de terminação simples. FIGURA 4 é um esquema de alto nível ilustrando receptores de sinal de terminação simples. FIGURA 5 é um fluxograma que ilustra um processo de comunicar sinais de um transmissor por uma linha de transmissão para um receptor. FIGURA 6A é um diagrama esquemático que ilustra um excitador de ligação lenta e desligamento lento para todos os sinais. FIGURA 6B é um diagrama esquemático que ilustra excitadores tendo taxas de subida de sinal ajustáveis e desvio entre sinais. FIGURA 7A é um diagrama esquemático ilustrando um receptor de sinal de terminação simples de Figura 4 em uma primeira concretização. FIGURA 7B é um diagrama esquemático que ilustra um receptor de sinal de terminação simples de Figura 4 em uma segunda concretização.

Figura 7C é um diagrama esquemático ilustrando um receptor de sinal de terminação simples de Figura 4 em uma terceira concretização.

Figura 7D é um diagrama esquemático ilustrando um receptor de sinal de terminação simples de Figura 4 em uma quarta concretização.

Figura 8A é um diagrama esquemático ilustrando detalhes de circuito do comparador de SSVTR para /SSVTR de Figura 4.

Figura 8B é um diagrama esquemático que ilustra detalhes do comparador de / SSVTR para SSVT de Figura 4. FIGURA 9 é um diagrama esquemático que ilustra receptores com atrasos individualmente ajustáveis para eliminar desvio durante transmissão.

Figura 10 ilustra formas de onda de sinal e desvio entre elas.

Figura 11 é uma vista em perspectiva de uma disposição de fiação do sistema de Figura 2.

Figura 12A é um diagrama de bloco que ilustra um sistema de ponto a ponto conforme esta invenção.

Figura 12B é um diagrama de bloco que ilustra a conexão ponto a ponto de Figura 12A tendo dispositivos de canal p de porta aterrada de casamento de impedância dentro do circuito integrado.

Figura 13A é um diagrama de bloco de vista em perspectiva que ilustra um sistema de sinalização unidirecional e um sistema de sinalização bidirecional em um circuito integrado simples.

Figura 13B é um diagrama de bloco em vista de perspectiva que ilustra quatro sistemas de sinalização em um circuito integrado simples.

Figura 14A ilustra uma referência de tensão fixa da arte prévia cujo valor é ao redor do ponto médio de nível de tensão alta lógica e nível baixo lógico.

Figura 14B ilustra referências complementares que tem a mesma excursão de tensão como qualquer sinal.

Figura 15A ilustra um amplificador diferencial que amplifica a diferença entre um sinal de dados e uma referência.

Figura 15B é um diagrama de bloco ilustrando a lógica de governo.

Figura 16 é um diagrama de circuito que ilustra o receptor de sinal de terminação simples com amplificadores diferenciais de portas controladas por diminuição de potência ou sinal de habilitação de receptor para desligar a potência para o receptor quando não em uso.

Figura 17 é um diagrama de tempo ilustrando tempo de transição de sinal em uma aplicação requerendo retomo de barra rápido de leitura para escrita ou vice-versa.

Figura 18 é um diagrama de bloco que ilustra um sistema ponto a ponto. Figura 19 mostra um sistema tendo barras múltiplas, onde sinais são recebidos simultaneamente.

Figura 20 é um diagrama de bloco que ilustra um sistema tendo três barras para obter largura de banda mais alta.

Figura 21 ilustra um sistema da arte anterior para DRDRAM, que usa uma linha de cronometragem tendo dois segmentos.

DESCRIÇÃO DETALHADA DA CONCRETIZAÇÃO

PREFERIDA A presente invenção provê um sistema e processo de sinalização para comunicação de alta velocidade em barras multiplexadas ou conexões ponto a ponto entre múltiplos dispositivos de VLSI e provê baixo consumo de potência relativo a metodologia atual de interfacear sinais de terminação simples. O sistema de sinalização pode ser usado para conectar dispositivos de memória múltiplos com uma barra multiplexada a um controlador de memória para transferência de bloco de informação de dados, endereços e controle. Usando barras múltiplas, dispositivos tais como DRAMs, chaves de ponto de cruzamento, processadores amplas SRAMs e controladores de sistema podem ser colocados juntos para obter larguras de banda acima de quatro gigabytes/s. Virtualmente todos os sinais precisados para computador ou outros sistemas digitais podem ser enviados através desta barra. Pessoas qualificadas na arte reconhecerão que todos os dispositivos como CPUs no sistema de computador necessitam das metodologias e estruturas de barra deste sistema.

Figura 2A é um diagrama de bloco de vista em perspectiva ilustrando um sistema 200 com um dispositivo mestre (transmissores) 205 acoplado por uma arquitetura de barra (linhas de transmissão) 215 a múltiplos dispositivos escravos (receptores) 210 conforme a presente invenção. Como ilustrado, o mestre 205 está configurado para comunicar, por exemplo, vinte (20) sinais incluindo sinais de terminação simples S0 a SI7, referências de tensão e tempo síncronas de fonte complementar de pequena excursão SSVTR e /SSVTR, linhas de potência (não mostradas) e linhas de terra (não mostradas) em paralelo por linhas de transmissão 215 a cada escravo 210. Será apreciado que 7" está sendo usado para indicar um NÃO lógico. Os sinais S0- S17 podem ser dados, controle ou endereços tanto multiplexados ou não multiplexados como definido pelo protocolo. Pode haver sinais adicionais como cronometragem ou inicialização para outros propósitos requeridos pelo protocolo ou sincronização de sistema.

Como mostrado em Figura 3A, os sinais de SSVT e /SSVTR mudam a toda vez que os sinais válidos são excitados pelo mestre 205. Será apreciado que escravo 210 pode incluir receptores múltiplos (405, Figura 4), em que cada receptor 405 inclui dois comparadores, um para comparar o sinal contra SSVTR e o outro por comparar o sinal contra /SSVTR. Um valor binário de sinal presente determina qual comparador está acoplado ao terminal de saída 420, opcionalmente usando lógica OU exclusivo com SSVTR e /SSVTR. Até que SSVTR e /SSVTR tenham mudado seu valor binário, o comparador habilitado no receptor 405 detecta se mudança em valor binário de sinal ocorreu.

Para uma comunicação chip a chip em uma barra ou ponto a ponto, todos os sinais são transmitidos preferentemente em substancialmente o mesmo tempo do mesmo chip para um outro chip ou pluralidade de chips conectados na barra e preferentemente têm substancialmente o mesmo carregamento, excursão e taxa de giro (quando os sinais estão transitando). Também, para comunicação de intra-chip, os sinais são excitados preferentemente em substancialmente o mesmo tempo da mesma área ou bloco para outras áreas ou outros blocos no mesmo chip e preferentemente tem substancialmente o mesmo carregamento, excursão e taxa de giro (quando os sinais estão transitando). Figura 19 e 20, descritas abaixo, ilustram um sistema e processo para assegurar que o sinal seja excitado substancialmente no mesmo momento.

Para facilitar taxas de transmissão de dados extremamente altas através desta barra externa os ciclos de barra são iniciados quando SSVTR está baixo (isto é, /SSVTR está alto). Toda a transferência de bloco começa durante o ciclo quando SSVTR está baixo e termina com SSVTR indo para baixo para facilitar pré-ajustado receptor 405 para o último valor binário do sinal. Isto permite transferencias de salva de número de bits pares.

Quando os sinais precisam mudar de direção (devido à natureza de multiplex de sinais), um ou mais ciclos mortos podem ser requeridos para estabelecer a barra devido a atrasos de propagação ou estabelecimento de SSVTR e /SSVTR, quando eles são bidirecionais. Figura 17, descrita abaixo, ilustra temporização bidirecional para retomo de barra para evitar ciclos mortos perdidos.

Figura 28B é um diagrama de bloco que ilustra o sistema 200 (Figura 2A) tendo linhas de transmissão 215 com resistores de casamento de impedância externa 220 tendo resistência de terminação igual a sua impedância característica, que é preferentemente entre 50-70 ohms, nas extremidades. A tensão de terminação é nomeada VTT, que é preferentemente ao redor 1,8V para uma tensão de operação de 2,5V (para VCC de 2,5V e VSS de 0V). A excursão de tensão nominal é preferentemente ajustada menos de um volt, preferentemente menos que 40% da tensão de alimentação, e mais preferentemente ajustada em 500 mV. Portanto, como mostrado em Figura 3A, a tensão alta de saída (VOH) é 1,8V e tensão baixa de saída (VOL)é 1,3V.

Figura 3 A é um diagrama de tempo que ilustra os sinais de referência complementar SSVTR e /SSVTR relativos a tempos de sensação de sinal. SSVTR inicia em VOL e /SSVTR inicia em VOH. No primeiro ciclo, o mestre 205 excita todos os sinais indo para baixo incluindo /SSVTR para VOL ao mesmo tempo e as resistências de terminação 220 elevam SSVTR para VOH. Os sinais de terminação simples que estão altos são retidos em VOH pelas resistências de terminação. Tempo de sensação apropriado, isto é, tempo para sentir o nível lógico de um sinal de entrada, está depois da junção de transição de SSVTR e /SSVTR e antes do tempo estável, isto é, quando o SSVTR ou /SSVTR alcança estado estável em VIH ou em VIL. O SSVTR e /SSVR preferivelmente tem tempos de subida e decaimento iguais, em que cada tempo de subida e decaimento é aproximadamente a metade de um tempo de ciclo de cada referência. FIGURA 3B é de tempo que ilustra SSVTR e /SSVTR relativo a um sinal de terminação simples. O sinal de terminação simples começa igual a /SSVTR em uma tensão alta, e então transita com /ISSVTR para uma tensão baixa. O sinal de terminação simples então permanece em uma tensão baixa igual a SSVTR, e então transita com SSVTR para uma tensão alta. O sinal de terminação simples então permanece em uma tensão alta, por esse meio se tomando igual a /SSVTR.

Figura 4 é um esquema de alto nível ilustrando um escravo de sinal de terminação simples 210, tendo um receptor 405 para cada linha de sinal 215. Cada receptor de sinal 405 tem dois comparadores 410, um comparador 410a para comparar um sinal de terminação simples de chegada "SNx" a SSVTR e o outro comparador 410b para comparar SNx a /SSVT. Ambos os comparadores 410 têm terminais de saída seletivamente acoplados por chaves 415 a um terminal de saída 420. Será apreciado que o sinal de saída (SN) para o terminal de saída 420 é preferentemente um sinal de excursão completa (0V a 2,5V).

Como declarado acima, SSVTR é fixado inicialmente a VOL e /SSVTR e SNx são inicialmente fixados a VOH. SN é inicialmente fixado a uma tensão de saída alta de excursão total. Em conseqüência, o comparador 410a amplifica tensão alta SNx menos tensão baixa SSVTR, por esse meio provendo um sinal de saída alto. O comparador 410b amplifica tensão alta SNx menos tensão alta /SSVTR, provendo um sinal de saída desconhecido amplificado em ruído. Seleção de chave 415 é controlada por portas lógicas OU exclusivo (XOR) 425. Mais particularmente, porta XOR 425a compara um sinal amplificado SSVTR de excursão total (VT) contra sinal de saída SN, e gera um sinal de controle para controlar chave 415a. Porta XOR 425b compara /SSVTR (/VT) de excursão total contra sinal de saída, e gera um sinal de controle para controlar chave 415b. Neste estado inicial, somente SSVTR e consequentemente VT estão baixos, por esse meio causando XOR 425a excitar chave 415a fechada. Em conseqüência, A saída de comparador 410a (alta) alcança terminal de saída 420. XOR 425 excita chave 415b aberta, por esse meio prevenindo a entrada do sinal de saída não desejado de comparador 410b. Receptor 405 está estável.

Seguindo o exemplo ilustrado em Figura 3B, o sinal de terminação simples SNx transita para uma tensão baixa. Como sempre, SSVTR e /SSVTR transitam opostos um ao outro. Em conseqüência, logo que SSVTR e /SSVTR alcancem uma diferença predeterminada (preferivelmente 250 mV) entre eles, VT e /VT transitam. Semelhantemente, logo que SSVTR e SNx transitam para uma diferença predeterminada (preferivelmente 250 mV) entre eles, a saída de comparador 410a também transita (para uma tensão de saída baixa). Será apreciado que o trajeto de sinal externo SNx para a geração de sinal de saída SN e o trajeto para geração de sinal de excursão total VT e /VT cada um inclui um comparador 410 ou 435 e dois inversores 430 ou 440. Assim, cada XOR 425 receberá novos sinais de entrada baseado na velocidade da comparação pelos comparadores 410 e 435. Neste exemplo, como evidente pelo diagrama de tempo de exemplo de Figura 3B, SSVTR e /SSVTR alcançarão uma diferença predeterminada ao mesmo tempo que SSVTR e SNx alcançam a mesma diferença predeterminada. Em conseqüência, XOR 425a continuará a receber entradas diferenciais, por esse meio mantendo a mesma chave 415a fechada e habilitando a tensão de saída baixa de comparador 410a passar para terminal de saída 420. Receptor 405 ainda está estável.

Ainda seguindo o exemplo de Figura 3B, o sinal de terminação simples SNx não transita. Como sempre, SSVTR e /SSVTR transitam relativos um ao outro. Em conseqüência, comparador 410a atualmente habilitado continua a excitar uma tensão de saída baixa. Quando SSVTR e /SSVTR alcançam uma diferença predeterminada relativa um ao outro, mas antes SSVTR alcança a mesma tensão como SNx (por esse meio evitando a possibilidade de um estado indeterminado do sinal de saída), a XOR 425a desliga e a XOR 425b liga. Será apreciado que, do tempo que /SSVTR começou a subir, comparador 410b podería excitar uma tensão de saída baixa. Receptor 405 ainda está estável.

Cada receptor 405 pode detectar facilmente e amplificar sinais muito pequenos na ordem de 100-250 mV. Se a transição aconteceu no sinal de terminação simples SNx, o sinal de saída SN tem o novo nível oposto a seu nível sinal prévio. Como ambos SSVTR (ou /SSVTR) e sinais de terminação simples transitaram, o mesmo comparador 410 ainda está acoplado ao terminal de saída sinal. Se os sinais de terminação simples SNx não transitaram, então a saída de sinal SN não muda, o comparador 410 acoplado ao começo da transição é desacoplado da saída depois que o receptor de SSVTR e /SSVTR amplificou seu novo estado binário (VT & /VT), e o outro comparador 410 que tem /SSVTR oposto (ou SSVTR) está acoplado para prover a saída de sinal. O nível de saída antigo é restabelecido assim.

Será apreciado que um receptor 405 pode ser implementado sem usar XORs. Isto pode ser implementado usando a polaridade conhecida de SSVTR e /SSVTR no ciclo inicial e todos os sinais de terminação simples começando altos. O SSVTR e /SSVTR transitam a cada ciclo. Assim, sua polaridade em cada ciclo pode ser determinada examinando a cronometragem de sistema em um sistema síncrono e definindo inicio de ciclo em ciclos de cronometragem pares (isto é, SSVTR é baixo no ciclo de cronometragem par e /SSVTR está alto). Então, só o sinal de saída "SN" é monitorado para acoplar e desacoplar os comparadores 410 baseados em se sinal de saída SN muda estado a cada ciclo ou não. Se sinal saída SN muda estado, o comparador acoplado é deixado sozinho. Se o sinal de saída SN não muda, o comparador acoplado é desacoplado e o outro comparador é acoplado e assim por diante.

Será apreciados adicionalmente que um sistema concretizando a invenção permite todos os sinais serem conectados a fontes de baixa impedância, permite todos os sinais apresentarem condições de tensão e ruído virtualmente diferenciais em imunidade de ruído, e permite redução de excursão de tensão comparada a outras tecnologias de sinalização de terminação simples como RAMBUS, HSTL ou GTL. A excursão pequena de 0,5V implementada nesta concretização permite taxas de sinal muito altas com consumo de potência muito mais baixo quando comparado a outras tecnologias de sinalização de terminação simples existentes. Ademais, será apreciado que cada receptor 405 amplifica os sinais de terminação simples SNx durante a transição dos sinais sem a necessidade de um relógio convencional ou outro sinal de temporização, exceto SSVTR, /SSVTR e suas versões amplificadas VT e /VT.

Figura 5 é um fluxograma ilustrando um processo 500 de comunicar sinais de um mestre 205 através de uma linha de transmissão 215 para um receptor 405. Processo 500 começa com o mestre 205 em etapa 505 ajustando a SSVTR a VOL e todos os sinais de terminação simples (/SSVTR e SNx) a VOH, e em etapa 510 ajustando todas as saídas de receptor de terminação simples (SN) para um alto de excursão total. O receptor 405 em etapa 515 acopla o comparador 410a, que compara SSVTR contra cada sinal de terminação simples SNx, ao terminal de saída 420 do receptor 405. O receptor 405 em etapa 517 deixa todos os sinais nas linhas de transmissão estabelecidos. Etapas 505-517 são referidas como inicialização de sistema. O mestre 205 em etapa 520 simultaneamente excita SSVTR e /SSVTR para seus estados opostos e todos os sinais de terminação simples SNx para seus níveis desejados. O receptor 405 em etapa 530 compara o sinal de terminação simples SNx contra SSVTR e /SSVTR em comparadores respectivos 410. O receptor 405 em etapa 540 determina se o sinal de terminação simples transitou. Se sim, então o receptor 405 em etapa 545 passa o resultado para o terminal de saída 420, e mantém o mesmo comparador 410 acoplado ao terminal 420. Se não, então o receptor 405 em etapa 550 desacopla o comparador 410 prévio, acopla o outro comparador 410 ao terminal de saída 420, e mantém o mesmo sinal de saída (SN). O transmissor 405 em etapa 555 determina se a salva de sinal continua. Se sim, então processo 500 retoma a etapa 520. De outra forma, processo 500 termina.

Figura 6A é um diagrama esquemático que ilustra um mestre de ligação lenta e desligamento lento 205 para um sinal de terminação simples em uma primeira concretização referida como transmissor 600. O transmissor 600 inclui um dispositivo de abaixamento NMOS 605 acoplado a uma linha de transmissão 610 para precisamente delinear a excursão de saída a 500 mV abaixo de VTT. O dispositivo de abaixamento NMOS 605 inclui um transistor NMOS de abaixamento TI tendo sua fonte acoplada à linha de transmissão 610, seu dreno acoplado à terra, e sua porta acoplada a circuitos de controle de desvio 620. Os circuitos de controle de desvio 620 incluem um inversor de CMOS, incluindo dois transistores T2 e T3, acoplados entre dois resistores, RI e R2. A entrada ao inversor de CMOS é acoplada a um dispositivo de controle de sinal 625. Por exemplo, para gerar SSVTR ou /SSVTR, o dispositivo de controle de sinal 625 pode ser um oscilador. Será apreciado que a quantidade de abaixamento pode ser ajustada usando um registrador (não mostrado) e um pino serial (não mostrado) durante inicialização para ajustar a excursão de tensão correta para quaisquer variações de processo ou dispositivo. Outros processos com usando técnicas de realimentação para controlar são mostrados em Hans Schumacher, e outros, "CMOS Subnanosecond True-ECL output buffer", J.Solid State Circuits, Vol, 25 (1), pp. 150-154 (fevereiro de 1990) podem também ser usados. Mantendo a corrente em 20 mA e tendo terminações paralelas de 50 ohms em ambas extremidades da linha de transmissão 610 (como controladas por RI e R2) gera uma excursão de 500 mV sob todas as condições. Para ter tempos de subida e decaimento lentos na saída e minimizar reflexões, ruídos de comutação de rede de acoplamento e terminação de sinal, o circuito de controle de desvio 665 controla o transistor de abaixamento TI para ligar e desligar lentamente. A taxa de giro preferida é 1,6 ns/volt com tempos de transição de 0,8 ns para 500 mV.

Para um sinal em forma de rampa uniformemente transitando, a taxa de giro preferida de sinais é quatro vezes a soma de dois atrasos de inversor e um atraso de porta OU exclusivo em uma determinada tecnologia. Em tecnologia de CMOS de 0,25 pm, com uma tensão operacional de 2,5V, o atraso de inversor é 50 picosegundos e o atraso de porta OU exclusivo é aproximadamente 120 picosegundos. Assim, a taxa de giro preferida é aproximadamente 880 picosegundos. Para sinais transmitidos acima da taxa de 600 MHz, a taxa de giro de sinal é preferivelmente menos que 110% da taxa de sinal. A taxa de giro preferida para sinais exponenciais é ligeiramente mais rápida se o sinal alcança 75% de seu valor final mais cedo que 3/4 do tempo de transição. Os sinais diferenciais preferivelmente cruzam metade de caminho através da transição de tensão. Ao redor de 3/4 do caminho através da transição de tensão, os sinais têm uma diferença de cerca de 250 mV que pode ser convertida rapidamente a um grande sinal de excursão. Para evitar amplificação de ruído e prevenir acoplamento de sinal à saída de receptor em recebimento de sinais de terminação simples não transitando, o tempo de transição entre 75% e o valor de sinal final é preferentemente mais alto do que a soma de dois atrasos de inversor e do atraso de porta OU exclusivo. Será apreciado que a taxa de giro pode ir tão rápida quanto ela toma ruído amplificado para alcançar a saída do comparador 410 cuja saída está acoplada ao terminal de saída 420. Quer dizer, no recebimento de um sinal não transitando, as chaves 415 comutam estado antes que a saída de comparador mude estado baseado em amplificação de ruído. A saída do comparador acoplado atualmente 410 se aproxima de um estado indeterminado (ruído amplificado). As chaves 415 devem comutar estados antes que a saída indeterminada se tome disponível. Será ademais apreciado que descasamento de dispositivo, tolerâncias de fabricação e reflexão de sinal afetarão a velocidade na qual a saída do comparador 410 alcança o estado indeterminado. Como a tecnologia melhora, atrasos de porta, taxas de subida mais rápidas e taxas de sinal mais rápidas serão alcançáveis.

Figura 6B é um diagrama esquemático que ilustra mestre 205 tendo taxas de subida de sinal ajustáveis e desvio entre sinais, em outra concretização exemplar referida como transmissor 650. Transmissor 650 inclui um dispositivo de abaixamento NMOS 655 acoplado à linha de transmissão 610 para precisamente delinear a excursão de saída a 500 mV abaixo de VTT. O dispositivo de abaixamento NMOS 655 inclui transistores NMOS de abaixamento 660 conectados em paralelo, cada um tendo sua fonte acoplada à linha de transmissão 610, seu dreno acoplado à terra e sua porta a circuito de controle de desvio 665. O circuito de controle de desvio 665 inclui um inversor de CMOS, incluindo dois transistores T2 e T3, acoplados entre dois conjuntos 670 e 675 de resistores conectados em paralelo. A entrada ao inversor de CMOS é acoplada ao dispositivo de controle de sinal 625. Os conjuntos de resistores 670 e 675 casam os tempos de subida e decaimento. Será apreciado que os tempos de subida e decaimento são preferivelmente tão simétricos quanto possíveis para ter cruzamento de ponto médio de todos os sinais e sensação de todos os sinais pelos receptores diferenciais ocorrer simultaneamente. Obtenção de simetria e ajuste de taxa de giro e excursão podem ser alcançados durante a fase de teste por fusíveis queimando (não mostrados) ou durante inicialização na placa ajustando um registrador (não mostrado).

Será apreciado que os tempos de transição de sinal podem ser ligeiramente mais altos que a taxa sinal. Em algumas barras fortemente carregadas, a excursão pode ser aumentada para cuidar de perdas de transmissão, ainda apresentado 500 mV para o receptor 210 sentir facilmente. Será ademais apreciado que várias taxas de subida, tempos de transição exponenciais e excursões de tensão são possíveis baseado em tecnologia, carregamento e aquisição de receptor e atrasos de resolução. Até mesmo tempos de transição ligeiramente mais altos que a taxa de sinal são possíveis com sinais de transição alcançando 90 a 95 por cento de seu valor final, enquanto em modo de salva. Também durante teste o desvio entre sinais de terminação simples e SSVTR e /SSVTR é ajustado usando quantidade de abaixamento NMOS e resistores na porta antes dela, usando técnicas bem conhecidas como queima de fusível por laser ou ajustando o código de registrador para obter a forma de onda de sinal como mostrada em Figura 10. Como mostrado em Figura 10, todos os sinais de terminação simples SNx deveríam ser coincidentes ou menos que 50 ps à frente da transição de SSVTR e /SSVTR. Este desvio pode ser ajustado depois de testar para estar nesta faixa.

Figuras 7A-7D ilustram concretizações alternativas de cada receptor de sinal 405 de Figura 4. Será apreciado que os comparadores 410 de receptor 405 necessitam operar durante cada ciclo, requerendo pequenos atrasos de aquisição e resolução, tomando nenhuma corrente de entrada e não injetando nenhuma corrente volta em linhas de sinal. O amplificador diferencial comum satisfaz todos estes requisitos. Referindo a Figura 7A, o receptor 210 usa amplificadores diferenciais duais 702, um amplificador diferencial 702a para comparar o sinal SNx a SSVTR e o outro amplificador diferencial 702b para comparar o sinal SNx a /SSVTR. Para perfeita compreensão, uma breve revisão de amplificadores diferenciais 702 é fornecida. O amplificador diferencial 702 está sempre habilitado. Baseado em tamanhos de canal, quando a tensão de SSVTR é mais alta que a tensão de SNx, mais corrente é excitada através do transistor de PMOS TIO, por esse meio colocando a tensão de saída em nó 707 alta (perto de VCC ou 2,5V). Quando a tensão de SSVTR é menos que a tensão de SNx, mais corrente é tirada através do transistor de NMOS Tl 1, por esse meio colocando a tensão de saída em nó 707 baixa (perto de VSS ou 0V). O amplificador diferencial converte entrada de 0,5 V(pequena excursão) a uma saída de grande excursão (0V a 2,5 V).

As saídas dos amplificadores diferenciais são amplificadas e invertidas por um inversor 704, passam através de portas de transmissão de CMOS 706 e são unidas juntas em nó 708. As portas de transmissão 706 são seletivamente operadas dependendo do estado amplificado de sinal prévio (SN) operado em porta lógica OU exclusivo com um estado amplificado de SSVTR ou /SSVTR, isto é, VT ou /VT, respectivamente. A porta lógica OU exclusivo é projetada para ser estável sem imperfeições para pequenas variações de tempo entre SN, VT e /VT alcançando seus níveis lógicos respectivos. Várias concretizações são mostradas. Figura 7A ilustra amplificadores diferenciais sempre habilitados com somente as portas de transmissão sendo seletivamente habilitadas para pequena contagem de dispositivo e velocidade mais alta como concretização alternativa 700. Figura 7B ilustra um amplificador diferencial e as portas de transmissão sendo habilitadas ou desabilitadas simultaneamente como concretização alternativa 720. Figura 7C ilustra amplificadores diferenciais sendo habilitados pela mesma porta lógica OU exclusivo para potência mais baixa, rápida desabilitação de portas de transmissão durante transição de saída de porta lógica OU exclusivo e lenta habilitação das portas de transmissão depois que a porta lógica OU exclusivo é ajustada como concretização alternativa 740. Figura 7D ilustra amplificadores diferenciais de canal P com tensão de terminação de 1,2 V para aplicações de potência mais baixa como concretização alternativa 760. Todas as portas de amplificador diferencial podem ser desabilitadas para redução de potência quando o receptor ou quando o dispositivo não é selecionado ou o dispositivo está em modo de profunda desenergização. O amplificador diferencial pode ser desabilitado desligando transistor Tl 1.

Usando uma terminação de 1,2V e receptor 405 como mostrado em Figura 7D, o consumo de potência pode ser ademais reduzido por outros 33%. Quer dizer, a excursão de tensão será de 1,2V a 0,7V, permitindo apropriadas margens de salto de terra e consumo de potência mais baixo para sistemas portáteis. A freqüência operacional pode ser comparável com menos número de dispositivos nas barras, que é comum com dispositivos portáteis para fator de forma menor. O transmissor 205 ainda pode ser um abaixamento NMOS Tl ou conexão paralèla de abaixamentos de NMOS 660. Operação de receptor é semelhante, exceto que o amplificador diferencial 702 se toma uma imagem de espelho, por esse meio aumentando a capacitância de porta em sinais que vão para a porta de canal P para desempenho comparável por aproximadamente duas vezes devido ao tamanho de dispositivo aumentado do canal P. Outras configurações de amplificadores diferenciais, que convertem sinais diferenciais de pequena excursão a sinais diferenciais de grande excursão rapidamente, podem altemativamente ser usadas em vez dos amplificadores diferenciais mostrados. Alguém qualificado na arte reconhecerá que uma outra concretização pode usar dois VTTs diferentes, um para sinais iguais a 1,8 V com excursão de 500 mV e um outros para sinais de referência de oscilação iguais a 1,7V com excursão de 300 mV. Todos os sinais transitam ao mesmo tempo e têm semelhantes taxas de subida. O mesmo par de transmissor e receptor pode gerenciar o sistema de VTT múltiplo.

Será apreciado que o ponto de polarização de CC de cada amplificador diferencial no receptor 405 é configurado de forma que a tensão de saída de receptor 405 esteja abaixo de metade de VCC quando ambas as tensões de pequena excursão (sinal de terminação simples SNx e SSVTR ou /SSVTR do amplificador diferencial habilitado) estão próximas a VIH e acima de metade de VCC quando ambas as tensões de pequena excursão estão próximas a VIL. Esta polarização de CC permite margem adequada e preservação de sinal de saída SN quando o sinal de terminação simples SNx não muda estado e o SSVTR ou /SSVTR do amplificador diferencial habilitado está se aproximando do sinal diferencial antes que ele seja desacoplado.

Como o receptor 405 opera durante a transição de sinal para um sinal de terminação simples de pequena excursão, o conceito de tempo de colocação e retenção de um tempo especificado depois que o nível de sinal alcança VIH/VIL ou VREF em técnicas de sinalização prévias já não se aplica. Também, não há nenhuma VREF (tensão de referência) para comparação com a tensão de sinal. Eliminando o tempo necessário para colocação e retenção e o tempo necessário para permitir margens de tensão para sentir ao redor de VREF, a ffeqüência operacional é aumentada consideravelmente com consumo de potência mais baixo. Ademais, todos os receptores 405 são auto-temporizados, sem a necessidade de um relógio global, permitindo os receptores 405 serem ajustados individualmente para eliminação de desvio de transmissão de nível de placa ou invólucro.

Figuras 8A e 8B são diagramas esquemáticos que ilustram detalhes de circuito de comparadores 435 de Figura 4. Cada comparador 435 inclui um amplificador diferencial 802 (Figura 8A) ou 852 (Figura 8B) similar ao amplificador diferencial 702 de Figura 7A e inversores múltiplos 804 (Figura 8A) ou 854 (Figura 8B) em série. Os sinais de saída de excursão total dos comparadores 802 e 852 (VT1, VT2, VT3, /VT1, /VT2 & /VT3) são transmitidos para todas as portas lógicas XORs 425 de receptores de terminação simples (Figura 4). Seleção de VT1, VT2 ou VT3 é determinada baseada em teste para velocidade de sinal substancialmente igual àquela do trajeto de geração de sinal de saída SN de receptor 405..

Figura 9 é um diagrama esquemático que ilustra receptores 405 com atrasos individualmente ajustáveis para eliminar desvio durante transmissão e para converter pequena excursão a grande excursão por comparadores 410. Para sintonizar a freqüência operacional ou excursão de tensão para desempenho ótimo, cada receptor 405 tem um registrador 905 para armazenar dados para habilitar entrega de um dos três VT1 & /VT1, VT2 & /VT2 ou VT3 & /VT3 para a porta lógica XOR 425 (Figura 4).

Figura 11 é uma vista em perspectiva de uma disposição de fiação de um mestre combinado 1100 para comunicação de sinal bidirecional. O mestre 1100 inclui receptores 405 e transmissores de retomo 1105 acoplados juntos. Mais particularmente, cada sinal de terminação simples recebido, tal como sinal S0 é acoplado a um receptor 405 correspondente, tal como receptor S0 e a um transmissor 1105 correspondente, tal como transmissor T0. Preferentemente, todos os sinais de terminação simples SNx podem ser agrupados juntos com um único par de referências de SSVTR e /SSVTR. Porém, pessoas qualificadas na arte reconhecerão que, para uma determinada freqüência operacional, desequilíbrio de carregamento e sinal de SSVTR e /SSVTR reduzem o número de sinais SNx que podem ser agrupados juntos. Como mostrado em Figura 11, a disposição é implementada de forma que as capacitâncias, resistências e indutâncias em SSVTR, /SSVTR e todos os sinais de terminação simples s SNx estejam equilibrados. Também, como SSVTR e /SSVTR vão para todos os receptores 405, o carregamento total em SSVTR e /SSVTR precisa ser minimizado.

Usando dispositivos com dissipação de potência muito baixa e invólucro físico próximo, a barra pode ser feita tão curta quanto possível, que por sua vez permite tempos de propagação curtos e taxa de dados altas. Como mostrado em Figura 2B, as linhas de transmissão de impedância controlada terminadas por resistor podem operar em taxas de sinal de 1GHz (ciclo de 1 ns). As características das linhas de transmissão são fortemente afetadas pelo carregamento causado por circuitos integrados como DRAMs montados sobre a barra. Estes circuitos integrados adicionam capacitância aglomerada às linhas, que ambos abaixa a impedância das linhas e diminui a velocidade de transmissão. No ambiente carregado, a impedância de barra é provável ser na ordem de 25 ohms e a velocidade de propagação de 7,5 cm/ns. Cuidado deveria ser tomado de não excitar a barra de dois dispositivos ao mesmo tempo. Assim, para barras de menos do que cerca de 12 cm, um ciclo morto (por exemplo, 2 ns) é precisado para instalar a barra para comutar de um excitador para outro excitador. Para barras mais longas, mais de um ciclo pode ser precisado para os sinais para instalar-se antes que um novo transmissor possa excitar o sinal. Diferente de RAMBUS, o comprimento da barra reduz freqüência operacional em modo de salva do mesmo dispositivo.

Figura 12A é um diagrama de bloco em vista de perspectiva que ilustra um sistema ponto a ponto 1200, que inclui um mestre bidirecional 1205 acoplado por linhas de transmissão 1215 a um escravo bidirecional 1210. A linha de transmissão 1215 inclui linhas SNx de sinal superior 1220, linhas SNx de sinal inferior 1225 e linhas de SSVTR e /SSVTR 1230. Como ilustrado em Figura 12B, é um diagrama de bloco de vista em perspectiva ilustra sistema ponto a ponto 1200 incorporando resistências de terminação 1235 intemamente usando dispositivos de canal P de porta aterrada. Isto elimina a necessidade por espaço para conectar resistências externas e reduz custo. Será apreciado que as resistências de terminação 1235 podem ser implementadas usando resistores internos em vez de dispositivos de canal P de porta aterrada. Terminando ambas as extremidades com a impedância característica apropriada é preferível para sinais bidirecionais em um barra. Como blocos de intra-chips são fisicamente próximos, resistências de casamento de impedância são desnecessárias. Pequenos dispositivos de impulsão são suficientes. Similarmente, quando conexões entre chips estão fisicamente próximas, resistências de casamento de impedância podem ser substituídas com pequenos dispositivos de impulsão para reduzir custo e potência e manter a mesma taxa de giro.

Será apreciado que barras múltiplas são requeridas para dispositivos como SLDRAM, DDR SDRAM ou DDR SRAMs, onde sinais são transmitidos e recebidos simultaneamente. Figura 13 A é um diagrama de bloco de vista em perspectiva que ilustra um sistema unidirecional e bidirecional combinado 1300 para SLDRAM em um único circuito integrado. Sistema 1300 inclui um mestre 1305 (por exemplo, um controlador de memória) acoplado por linhas de transmissão 1315 a escravos 1310 (por exemplo, SLDRAMs). O mestre 1305 transmite sinais de endereço e controle por linhas de endereço e controle 1320 e 1325, transmite/recebe sinais de dados através de linhas de dados 1330 e 1335, transmite sobre linhas de SSVTR e /SSVTR 1340 um primeiro conjunto de referências de SSVTR e /SSVTR (isto é, SSVTR0 e /SSVTR0) para examinar os sinais de endereço e controle, e transmite um segundo conjunto de referências de SSVTR e /SSVTR (isto é, SSVTR1 e /SSVTR 1) para os escravos 1310. A parte de endereço e controle do sistema 1300 gerencia sinais unidirecionais precisados somente pelos escravos 1310. A parte de dados do sistema 1300 é bidirecional baseada em se o sinal de controle especificou uma operação de LER ou ESCREVER.

Para uma SLDRAM, o comando e endereço de 40 bits é enviado em um pacote de quatro palavras de 10 bits. SSVTR0 e /SSVTR0, que podem ser referidos como a cronometragem diferencial de sistema, opera em 500 MHz. Uma Malha Travada por Fase (não mostrada) é usada para travar a ffeqüência de cronometragem e temporização para vários propósitos internos e excitar a saída de dados com SSVTR1 e /SSVTR1 em ambas as extremidades para uma taxa de dados de 1 GHz. Todos os sinais de alta freqüência são terminados em ambas extremidades da barra com sua impedância característica. A terminação na extremidade de controlador de memória pode incluir resistências externas, resistências internas ou dispositivos de canal P de porta aterrada interna, como este controlador de memória é usualmente o mestre e é fixo. Como o número de componentes (SLDRAMs) 1310 (que operam como escravos) é variável, componentes 1310 são terminados preferentemente por resistores externos no término das linhas de transmissão. A barra de dados bidirecionais de 18 bits 1330 e 1335 opera na mesma freqüência como a cronometragem de sistema para sincronização e envia dados em oito palavras de 18 bits em quatro ciclos de cronometragem (8 ns) ou 2,25 gigabytes/s de uma única SLDRAM. Cuidado é tomado para equilibrar a carga em SSVTRO e /SSVTRO somando portas bobas e linhas para olhar comparáveis a SSVTR1 e /SSVTR1. Este equilíbrio de carga faz a taxa de giro devido a carregamento ser similar e permite margens similares para todos os sinais.

Quando largura de banda mais alta é requerida, um sistema 1350 pode usar quatro barras como mostrado em Figura 13B. Dois canais separados de SLDRAMs 1310 são usados com um único controlador de memória 1305. Esta configuração permite largura de banda de dados de pico de 4,5 gigabytes/s. Embora o sistema 1350 não requeira referências de tempo síncronas para o transmissor 1305 ou receptor 1310, o sistema 1350 pode usar referências de tempo síncronas para transmitir dados em um tempo particular e freqüência para facilidade de prova e utilidade com protocolos existentes de DRAMs e SRAMs síncronas. Pode ser desejável usar um multiplicador de chip de uma cronometragem lenta ou um oscilador de anel interno para transmitir dados em alta freqüência sem uma cronometragem de alta velocidade para sincronização para reduzir ruído e potência de sistema. Será apreciado que aqueles qualificados na arte podem se basear nos ensinamentos desta invenção para alcançar sistemas de alta largura de banda, síncronos ou assíncronos, de vários tamanhos.

Cinco conceitos adicionais que explicam o circuito de entrada e saída 210 de Figura 4 são fornecidos abaixo. O primeiro conceito relaciona-se a ter referências complementares. Como mostrado na Figura 14A, sistemas da arte prévia usam uma referência de tensão fixa "VREF " cujo valor é ao redor do ponto médio de nível de tensão alta lógica (VOH) e nível baixo lógico (VOL). O gerador de VREF (não mostrado) normalmente tem alguma compensação de CC da variação em fonte de alimentação usada para sua geração, esta variação ilustrada como " VREFH" e "VREFL ". Isto tem algum ruído de CA devido a variações instantâneas em tensão de fonte de alimentação, salto de terra, acoplamento capacitivo e acoplamento indutivo com sinais adjacentes. A excursão diferencial para o comparador usado no receptor na arte prévia é ilustrada pelas setas. Deveria ser notado que o sinal diferencial de pior caso na arte prévia será na ordem de 1/3 a 1/4 da excursão de tensão total dos sinal.

Como mostrado em Figura 14B, os sistemas e processos da invenção usam referências complementares SSVTR e /SSVTR que têm a mesma excursão de tensão como qualquer sinal (por exemplo, dados ou controle). Em uma concretização preferida, esta excursão de tensão é de 500 mV com uma tensão alta lógica (VOH) de 1,8 V e um nível baixo lógico (VOL) de 1,3 V. Será apreciado que a média das tensões de referência complementar está ao redor do ponto médio de VOH e VOL a cada momento de tempo durante operação deste sistema de sinalização. Os sinais e as referências complementares têm mesmos tempos de transição e excursões de tensão, e são iniciados ao mesmo tempo da mesma fonte (mesmo dispositivo para inter-chip ou mesma localização geral para intra-chip) para serem enviados ao receptor. Em outras palavras, as referências complementares se parecem exatamente como qualquer outro sinal. Porém, as referências complementar mudam a toda vez que outros sinais precisam ser transmitidos. Como as referências complementares usam a fonte de alimentação e terra ao mesmo tempo, todo ruído é de modo comum. Portanto, as variações de VREF (VREFH e VREFL) da excursão de sinal precisada na arte anterior é desnecessária nos sistemas e processos da presente invenção. Devido à natureza binária de sinalização digital, uma referência complementar sempre terá polaridade oposta ao sinal no inicio da transição de referência e no final da transição de referência. Assim, uma referência presente terá uma excursão total de cerca de 500 mV presente em algum momento, por esse meio habilitando o comparador para sentir a tensão de sinal mais facilmente que o sistema de arte anterior que tem só 1/3 a 1/4 da excursão de sinal total. O tempo de transição de sinal e referência pode ser metade do tempo de transição precisado pela arte prévia para alcançar o mesmo sinal diferencial durante mudança de sinal. Aqueles qualificados na arte reconhecerão que, para desempenho ótimo, VOH e VOL devem ser ajustados em qualquer lugar entre umas poucas centenas de milivolt abaixo da fonte de alimentação e algumas centenas de milivolt acima de terra, com uma diferença entre eles de 500 milivolts. A diferença pode ser ademais reduzida a 200 mV a 300 mV se os descasamentos de dispositivos são reduzidos e sinais têm pouca ou nenhuma reflexão, especialmente em comunicação intra-chip. O segundo conceito relaciona-se a ter comparadores duais para cada sinal de chegada. Referindo novamente a Figura 4, como o sinal é comparado a ambas das referências complementares, cada receptor 210 tem dois comparadores. Um compara sinal SNx a SSVTR e o outro compara sinal SNx a /SSVTR. Ao começo de uma transição de salva, o comparador com um sinal diferencial completo em sua entrada é acoplado à saída de receptor 210 e o outro comparador, que não têm nenhum sinal diferencial, é desacoplado da saída de receptor 210. Isto é feito por inicialização. Se o sinal SNx e a referência acoplada transitam, então o comparador sente rapidamente o sinal como um amplificador diferencial, rapidamente amplificando o sinal e excitando a saída para o estado oposto. Se o sinal SNx não transita (isto é, somente as referências transitam), então a entrada diferencial para o comparador que está acoplado no começo da transição de referência reduzirá continuamente através do tempo de transição, eventualmente até que nenhuma entrada diferencial seja fornecida. A entrada diferencial ao comparador que está desacoplado no começo da transição de referência aumentará continuamente pelo tempo de transição, eventualmente até que um sinal diferencial completo seja fornecido. O comparador originalmente acoplado com nenhum sinal diferencial no término da transição é desacoplado e comparador originalmente desacoplado com o sinal diferencial completo no término da transição é acoplado. A invenção presente usa dois comparadores para sentir um sinal. Ademais, a natureza binária de sinais digitais assegura uma excursão de sinal total em um dos comparadores no começo de toda possível transição válida. O terceiro conceito relaciona-se à inicialização. Como só um comparador por vez é acoplado à saída de receptor, é importante para operação apropriada ter o comparador com o sinal de entrada diferencial total acoplado à saída de receptor 210 no começo de uma salva. Portanto, todos os sinais SOx a SNx são inicializados ao nível alto lógico VOH. Desligando todos os excitadores, inicializando o SSVTR a YOL, inicializando o /SSVTR a VOH e conectando os sinais a resistores de terminação ou dispositivos de impulsão de canal p com suas portas ligadas e fonte conectada a VTT (VTT é 1,8 V), consumo de potência é reduzido. As saídas de receptor 210 para S0 por SN são pré-carregadas em nível alto a VCC usando dispositivo de canal p 1615 de Figura 16 para assegurar a lógica de governo (explicada abaixo) para acoplar o comparador com sinal diferencial total à saída de receptor 210. O quarto conceito relaciona-se a discriminação de mudança de sinal. Como conhecido por aqueles qualificados na arte, a característica de um amplificador diferencial é amplificar uma pequena diferença de tensão para uma grande diferença de tensão. Ganho de tensão é tipicamente de 3 a 5 vezes baseado no tamanho de dispositivo e casamento do transistor. O inversor posicionado depois do amplificador de diferencial provê ganho adicional para alcançar quase a excursão completa baseada em seleção de tamanho de dispositivo. A velocidade do amplificador diferencial e do inversor para alcançar excursão completa depende do sinal diferencial disponível em sua entrada. Como mostrado em Figura 15A, um amplificador diferencial (e um inversor) 1501 podem amplificar uma transição em ambos SNx e SSVTR 1500 muito rapidamente. Mas, quando SNx não transita, o sinal para o amplificador diferencial se reduz a apenas ruído e a velocidade é muito mais lenta (baseada em descasamentos e ruído). O sinal de transição SN' (a saída do amplificador diferencial e inversor) é mostrado como linha tracejada 1503. A região 1502 à esquerda do sinal de transição SN' 1503 é nomeada "Mudança". A região à direita do sinal de transição SN' 1503 é nomeada "Sem Mudança". Como declarado acima, quando o sinal não transita, o amplificador 1501 reduz a apenas só ruído, que está indicado como uma região indeterminada 1506. O período de tempo antes que o amplificador alcance a região indeterminada 1506 é indicado como uma região de intervalo temporal 1504. Esta invenção leva vantagem do intervalo de tempo, habilitando a lógica de governo descrita abaixo para passar o sinal de mudança para a saída de receptor e prevenir o sinal indeterminado de passar. Escolhendo tamanhos de dispositivo apropriados e tempos de transição, o intervalo de tempo pode ser feito suficiente para operar a lógica de governo, tal que uma "mudança de sinal" seja passada, mas a "sem mudança de sinal" e o sinal de tensão indeterminado resultante não passem. Será apreciado que algum nível de tensão indeterminado pode passar contanto que ele seja menos do que o limiar lógico da porta XOR que segue isto e o outro comparador pode restaurar o nível de tensão rapidamente. Será ademais apreciado que o intervalo de tempo é dependente de excursão de sinal, tempo de transição de sinal de referência, descasamento de processo e reflexão de sinal etc. O quinto conceito relaciona-se a lógica de governo. Se referindo a Figura 15B, o circuito de lógica de governo 1550 acopla o comparador apropriado 1555 à saída de receptor 1560, e é baseado na temporização gerada pelo amplificador diferencial usando SSVTR, /SSVTR e a saída presente do receptor 1553. A lógica de governo 1550 usa SSVTR, /SSVTR e o sinal de saída presente do receptor 1553. Se referindo a Figura 4, inicializando sinais de entrada SOx até SNx a VOH, referência /SSVTR a VOH, referência SSVTR a VOL, e sinais de saída de receptor S0 até SN a VCC acopla os comparadores apropriados 410 à saída de receptor 420 antes do começo da salva. Para um sinal de transição, a lógica de governo 1550 não muda, desde que XORS de lógica de governo 1565 selecionam a referência amplificada apropriada e a saída de receptor sinal. Como ambas a referência de SSVTR amplificada e SNx transitam e os trajetos de atraso para a referência de SSVTR amplificada e para SNx para a XOR 1565 são idênticos, a XOR 1565 não comuta. Altemativamente, se o sinal de chegada não transita, o comparador 1555 prévio que foi acoplado é desacoplado e o outro comparador 1555 que não foi acoplado é acoplado agora. A saída de receptor de sinal não muda, e é excitada ativamente pelo comparador acoplado 1555 para restaurar o nível de saída se requerido. A lógica de governo 1550 é projetada para ocorrer durante o intervalo de tempo 1504 entre mudança de sinal 1502 e nenhuma mudança de sinal 1506 como explicado acima. A lógica de governo é feita usando uma porta lógica OU exclusivo individual localmente para cada comparador para velocidade mais alta, melhor ajuste de tempo de divisão e para melhorar margens ou ajuste para desvios e descasamentos. Também seria possível ter todos os comparadores desacoplados de suas saídas de receptor usando temporização de SSVTR e /SSVTR e um sinal de controle para todos os receptores de sinal de um canal de barra para ocorrer em tempo de divisão durante o intervalo de tempo para reduzir o número de dispositivos nos receptores. Isto reduziría largura de banda operacional, como o comparador apropriado tem que ser conectado à saída de receptor antes do começo de próxima transição.

Quando todos estes elementos são combinados juntos, o sistema de sinalização total trabalha com todos os sinais SOx até SNx & /SSVTR começando em VOH, toda saída de receptor de sinal pré-carregada em VCC e o SSVTR começando em VOL. Antes que a salva de sinal seja iniciada com transição dos sinais de referência complementares, todos os comparadores com sinal diferencial neles (SNx & SSVTR) são acoplados às saídas de receptor. Para sinais transitando, a lógica de governo permite os sinais excitarem a saída para a barra de tensão oposta. Para sinais não transitando, a lógica de governo desacopla os sinais do comparador presente para o outro comparador para reter e/ou restaurar a saída de receptor. A próxima transição é conduzida para continuar com sobrepor as transições com lógica de governo até que o atraso de lógica de governo limite a largura de banda ou o intervalo de tempo para permitir a próxima transição.

Como mostrado em Figura 16, o receptor de sinal de terminação simples tem amplificadores diferenciais controlados por portas de entrada por uma desenergização ou sinal de habilitação de receptor para desligar a potência para o receptor quando não em uso. Relativo a Figura 7A, os inversores foram substituídos por portas NAND 1610 acopladas ao circuito de desenergização ou sinal de habilitação de receptor. Ademais, um transistor de impulsão 1615 foi acoplado a nó 708 em seu dreno, a VCC em sua fonte, e ao circuito de desenergização ou sinal de habilitação de receptor em sua porta para pré-carregar SN a VCC. A porta NAND 1615 depois dos amplificadores diferenciais também alcançam a polaridade correta em SN para iniciar o ciclo de salva. A condição inicial desejada é prefixar SNX alto, com SNx colocado alto pela resistência de terminação ou dispositivo de impulsão na linha de sinal e SSVTR baixo e /SSVTR alto. O resto da operação de receptor já está descrita. O dispositivo de canal P no nó comum da saída de portas de transmissão é para pré-carregar o nó 708 alto rapidamente se necessário, durante energização ou quando as saídas OU o exclusivo não alcançaram níveis estáveis.

Usando dispositivos com dissipação de potência muito baixa e invólucro físico próximo, a barra pode ser feita tão pequena quanto possível, que por sua vez permite tempos de propagação pequenos e taxas de dados altas. As linhas de transmissão de impedância controlada terminadas, como mostradas em Figura 12, podem operar em taxas de sinal de 1 GHz (1 ns) ou mais altas. As características das linhas de transmissão são fortemente afetadas por carregamento causado por circuitos integrados, como RAMs, montados sobre a barra. Estes circuitos integrados somam capacitância agregada às linhas, que abaixa a impedância das linhas e diminui a velocidade de transmissão. No ambiente carregado, a impedância de barra é provável ser na ordem de 25 ohms e a velocidade de propagação de 7,5 cm/ns. Em uma aplicação requerendo retomo de barra rápido de leitura para escrita ou vice-versa, como mostrado em Figura 17, o tempo de transição de sinal é escolhido ser aproximadamente 25 a 30% da taxa de sinal (metade do tempo de ciclo). Amplificação é iniciada nos próximos 25 a 30% da taxa de sinal. O excitador é desligado para instalar os sinais em cerca dos próximos 25 a 30% da taxa de sinal. Será apreciado que o próximo ciclo, onde o sinal ou direção de dados é revertida, pode ser realizado sem perda de eficiência de barra onde os dispositivos estão perto um do outro e o tempo de instalação de barra é menos do que metade da taxa sinal.

Figura 18 mostra uma perspectiva de ponto a ponto. Incorporando a resistência de terminação intemamente usando dispositivos de canal P de porta aterrada, sistemas de ponto a ponto de alto desempenho podem ser construídos como mostrado em Figura 13B. Intemamente incorporando resistências de terminação elimina a necessidade por espaço para conectar as resistências externas e reduz custo. Também é possível comutar os dispositivos de canal P no lado de transmissor para reduzir a corrente requerida em descarregar as linhas de sinais para a tensão desejada. Ambos a CPU e o controlador de memória têm dispositivos de terminação de canal P cujos tamanhos podem ser escolhidos para igualar a impedância característica da linha quando suas portas estão em potencial de terra. As portas dos dispositivos de canal P usam um sinal que é um complemento da habilitação de receptor para desabilitar o termino de receptor e o termino de transmissão. Esta comutação pode ser feita enquanto o receptor está prefixado alto, e antes que a salva seja iniciada nas linhas de sinal. Resistências internas também podem ser usadas em vez de dispositivos de canal P de porta aterrada. Usando barras múltiplas como descrito na próxima seção, uma largura de CPU para barra de controlador de memória pode ser reduzida a 32(36) de 64(72) ou a largura de banda pode ser aumentada consideravelmente. A conexão traseira de memória rápida de CPUs pode também ser acelerada, o número de pinos na CPU pode ser reduzido e as PBSRAMs pode ser mudadas de X36 para XI8 por esse meio reduzindo tamanho de molde e custo.

Figura 19 mostra um sistema 1900 tendo barras múltiplas para dispositivos como SLDRAM, DDR SDRAM ou DDR SRAMs, onde sinais são recebidos simultaneamente. A barra de relógio de sistema 1920 inicia de uma fonte de cronometragem 1915 na extremidade oposta ao controlador de memória 1905, é conectada a todos os dispositivos 1910 cujas saídas de dados são conectadas à barra 1920, e termina no controlador de memória 1905. O carregamento no sinal de cronometragem é casado com o carregamento na saída de dados e nas referências SSVTR1 e /SSVTR1. Será apreciado que a cronometragem pode ser diferencial (preferivelmente) ou de terminação simples dependendo da ffeqüência de cronometragem e requisitos de sistema. A excursão de tensão de cronometragem pode ser similar a SSVTR e /SSVTR para ter um receptor semelhante. Para ter o mesmo atraso, o comprimento de trilha da barra de relógio 1920 é casado com o comprimento de trilha das referências de SSVTR1 e /SSVTR1. A fonte de cronometragem 1915 introduz SSVTR1, /SSVTR1 e os dados de DDRDRAMs em momentos diferentes dependendo de sua localização na barra 1920, de forma que os dados, SSVTR 1 e /SSVTR1 chegam ao controlador 1905 em aproximadamente o mesmo tempo indiferente de qual DDRDRAM está excitando os dados. Cada DDRDRAM podia opcionalmente usar uma DLL (malha de travamento de atraso) para reduzir a cronometragem 1915 a atrasos de dados se necessitado para sincronização no controlador 1905. Para reduzir um pino adicional no sistema referenciado em tempo onde a transmissão de dados é previsível, uma DLL pode ser usada para gerar /SSVTR1, tendo a mesma característica de tempo e tensão, mas de polaridade oposta, no termino de receptor. A DLL reproduziría a cronometragem em todos os componentes (incluindo o controlador 1905 e DDRDRAMs 1910). O controlador estaria ciente do ciclo em que os dados e a referência de SSVTR1 é predita para chegar. Depois que um ciclo de escrita é iniciado por sinais de endereço e comando, a DDRDRAM conhecería o ciclo em que os dados de entrada estão para chegar. A DLL aciona o sinal de /SSVTR 1 somente quando o sinal é precisado pelo componente particular. As linhas de endereço e comando podem ser agrupadas com SSVTR0 e /SSVTR0. A barra de endereço e controle unidirecionalmente transporta sinais de entrada do controlador de memória 1905 para as DDRDRAMs 1910. O comando e endereço de 10 bits é enviado como um comando de 2 bits e um endereço de 8 bits. O comando de 2 bits é feito usando /CE e /RAS ou um sinal nas duas arestas de SSVTR0 e /SSVTR0 e o outro sinal para /CAS e /WE. O endereço de 8 bits nas duas extremidades produz até 16 bits de endereço de fileira ocorrendo com /CE e /RAS ou até 16 bits de coluna e endereço de bloco ocorrendo com /CE e /CAS para ciclo de leitura. O ciclo de escrita é feito com 16 bits de coluna e endereço de bloco com /CE, /CAS e /WE. SSVTRO e /SSVTRO podem ser derivados da cronometragem de sistema (diferencial) e operando na mesma ou em um múltiplo da freqüência da cronometragem de sistema. Como explicado anteriormente, uma DLL pode ser usada para travar a freqüência de cronometragem no controlador de memória 1905 para vários propósitos internos, para excitar os sinais de comando e endereço durante pedidos de leitura, e para excitar r dados de entrada, SSVTR1 e /SSVTR1 para pedidos de escrita.

Usando ffeqüências diferentes para dados de entrada (SSVTR1 e /SSVTRl) e para endereço e controle (SSVTRO e /SSVTRO) adicionalmente distingue a invenção presente de sinalização de RAMBUS. Em RAMBUS, todos os sinais chegando na RDRAM são sentidos baseado em uma única cronometragem, enquanto na presente invenção os sinais de controle e sinais de endereço estão em um canal diferente do que os sinais de dados. Isto habilita operar o canal de controle e endereço em uma freqüência diferente do canal de dados. Todos os sinais de alta freqüência unidirecionais (sinais de endereço e controle) terminam com sua impedância característica no final da barra longe do controlador 1905. Como o controlador 1905 é normalmente o mestre e é normalmente fixo, todos os sinais bidirecionais (sinais de dados) terminam no fim de controlador com uma resistência externa ou interna ou com um dispositivo de canal P de porta aterrada interna. Será apreciado que, para reduzir potência, o dispositivo de canal P de terminação pode ser desligado durante o ciclo de escrita de dados. A terminação no lado de controlador é opcional e pode ser uma resistência alta ao redor de 10 X a impedância característica. Como o número de componentes de memória, isto é, escravos, é variável, os componentes de memória são terminados preferentemente por um resistor externo no fim da linha de transmissão. A barra de dados bidirecionais de 18 bits opera preferentemente na mesma freqüência como a cronometragem de sistema para sincronização e preferentemente envia dados de uma única DDRDRAM em quatro palavras de 18 bits em 2 ciclos de cronometragem (4 ns) ou 2,25 gigabytes/s. Cuidado é tomado para equilibrar a carga em SSVTRO e /SSVTRO somando portas bobas e linha para parecer comparável a SSVTR1 e /SSVTR1. Este equilibrando de carga faz as taxas de subida similares e permite margens similares para todos os sinais. Quando largura de banda mais alta é requerida, três barras podem ser usadas como mostrado em Figura 20. Dois canais separados de DDRDRAMs são usados com um único controlador de memória. Esta configuração permite uma largura de banda de dados de pico de 4,5 gigabyte/s. Os sinais de endereço e comando podem ser partilhados entre os dois canais no SSVTRO e /SSVTRO. A cronometragem e dados são divididos para ter barra de dados de 36 bits usando SSVTR1, /SSVTR1, SSVTR2 & /SSVTR2. Isto economiza pinos quando comparado a arte anterior de RDRAMs de canal dual.

Embora a invenção não requeira uma cronometragem síncrona para o transmissor ou para o receptor, ela pode usar uma cronometragem síncrona para transmitir dados em um e tempo e freqüência particulares para facilidade de teste e útil com protocolos existentes de DRAMs e SRAMs síncronas. Pode ser desejável usar um multiplicador sobre chip de uma cronometragem lenta ou um oscilador de anel interno para transmitir dados em alta freqüência sem uma cronometragem de alta velocidade para sincronização, para reduzir ruído e potência de sistema. Aqueles qualificados na arte pode construir vários sistemas de alta largura de banda, síncronos ou assíncronos, de vários tamanhos de acordo com os ensinamentos inclusos. A descrição precedente das concretizações preferidas da presente inVenção é por meio de exemplo somente, e outras variações e modificações das concretizações e processos acima descritos são possíveis à luz do ensinamento precedente. Por exemplo, embora o sistema e processo tenham sido descritos como transmitindo SSVTR e /SSVTR de um mestre 205 para um receptor 405, alguém qualificado na arte reconhecerá que uma referência pôde ser enviada e o complemento gerado no lado de receptor 405. Usando a técnica com outras tecnologias, tal como bipolar ou de arsenieto de gálio, que tem dispositivo e portas de comutação similares, podem altemativamente ser usados. Componentes desta invenção podem ser implementados usando um computador digital de propósito geral programado, usando circuitos integrados de aplicação específica, ou usando uma rede de componentes e circuitos convencionais interconectados. As concretizações descritas aqui não são pretendidas ser r exaustivas ou limitantes. A presente invenção só está limitada pelas reivindicações seguintes.

REIVINDICAÇÕES

Claims

1. Sistema para detectar uma transição em um sinal de entrada (S0-S17) a partir de um estado lógico prévio conhecido, o sistema caracterizado pelo fato de compreender: um receptor (405) incluindo: primeiro e segundo terminais de entrada para receber, respectivamente, uma referência de tensão oscilante (SSVTR) e um sinal de entrada (S0), o primeiro terminal sendo terminal SSVTR de receptor (405) e o segundo terminal sendo terminal S0 de receptor (405), um terminal de saída (420) fornecendo um sinal de saída em um tempo de amostra atual, o sinal de saída logicamente igual ao estado lógico prévio do sinal de entrada, o estado lógico prévio determinado em um tempo de amostra prévio; um primeiro comparador (425a) acoplado aos primeiro e segundo terminais de entrada para comparar a referência e o sinal de entrada no tempo de amostra atual para gerar um primeiro resultado; e um primeiro controlador (425b) acoplado ao primeiro comparador para acoplar o primeiro resultado ao terminal de saída com base no estado lógico prévio do sinal de entrada.

2. Sistema de acordo com a reivindicação 1, caracterizado pelo fato de que o primeiro controlador compara a referência oscilante e o sinal de saída.

3. Sistema de acordo com a reivindicação 2, caracterizado pelo fato de que: o primeiro resultado é acoplado ao terminal de saída para acionar o sinal de saída do estado lógico prévio para o primeiro resultado; e o primeiro controlador é acoplado para comparar a referência oscilante e o sinal de saída enquanto o sinal de saída ainda é logicamente igual ao estado lógico prévio.

4. Sistema de acordo com a reivindicação 2, caracterizado pelo fato de que: o primeiro resultado é acoplado ao terminal de saída para acionar o sinal de saída do estado lógico prévio para o primeiro resultado; e o primeiro controlador é acoplado para comparar a referência oscilante e o sinal de saída depois que o sinal de saída logicamente iguala o primeiro resultado.

5. Sistema de acordo com a reivindicação 1, caracterizado pelo fato de que a referência oscilante é recebida substancialmente sincronamente com o sinal de entrada.

6. Sistema de acordo com a reivindicação 1, caracterizado pelo fato de que a referência oscilante fornece atributos de tensão e temporização.

7. Sistema de acordo com a reivindicação 1, caracterizado pelo fato de que a referência oscilante é anulada.

8. Sistema de acordo com a reivindicação 1, caracterizado pelo fato de que a referência oscilante inclui uma referência de temporização e de tensão síncrona de fonte oscilante tendo uma taxa de giro e um tempo de ciclo, a taxa de giro sendo substancialmente igual à metade do tempo de ciclo.

9. Sistema de acordo com a reivindicação 1, caracterizado pelo fato de que: o receptor (405) ainda inclui: um terceiro terminal de entrada, sendo terminal /SSVTR de receptor (405), para receber um complemento de referência oscilante (/SSVTR); um segundo comparador (410b) acoplado aos segundo e terceiro terminais de entrada para comparar o complemento e o sinal de entrada no tempo de amostra atual para gerar um segundo resultado; e um segundo controlador (415b) acoplado ao segundo comparador para acoplar o segundo comparador ao terminal de saída com base no estado lógico prévio.

10. Sistema para detectar uma transição em um sinal de entrada a partir de um estado lógico prévio conhecido, o sistema caracterizado pelo fato de compreender: um terminal de saída (420) fornecendo um sinal de saída logicamente igual ao estado lógico prévio; um primeiro amplificador (410a) para amplificar a diferença entre um sinal de entrada e uma referência oscilante (SSVTR) para gerar um primeiro resultado; um segundo amplificador (410b) para amplificar a diferença entre o sinal de entrada e um complemento da referência oscilante (/SSVTR) para gerar um segundo resultado; uma primeira chave (415a) acoplada ao primeiro amplificador para acoplar o primeiro resultado ao terminal de saída com base em primeiro critério; uma segunda chave (415b) acoplada ao segundo amplificador para acoplar o segundo resultado ao terminal de saída com base em segundo critério; um primeiro controlador (425a) para controlar o primeiro critério com base em uma comparação da referência oscilante e do sinal de saída; e um segundo controlador (425b) para controlar o segundo critério com base em uma comparação do complemento e do sinal de saída.

11. Sistema de acordo com a reivindicação 10, caracterizado pelo fato de que: a primeira chave acopla o primeiro amplificador ao terminal de saída para acionar o sinal de saída do estado lógico prévio para o primeiro resultado; o sinal de entrada sendo logicamente oposto ao estado lógico prévio; o primeiro controlador sendo acoplado para comparar a referência oscilante e o sinal de saída enquanto o sinal de saída ainda é logicamente igual ao estado lógico prévio; e o segundo controlador sendo acoplado para comparar o complemento e o sinal de saída enquanto o sinal de saída ainda é logicamente igual ao estado lógico prévio.

12. Sistema de acordo com a reivindicação 10, caracterizado pelo fato de que: a primeira chave acopla o primeiro amplificador ao terminal de saída para acionar o sinal de saída do estado lógico prévio para o primeiro resultado; o sinal de entrada sendo logicamente igual ao estado lógico prévio; o primeiro controlador sendo acoplado para comparar a referência oscilante e o sinal de saída depois que o sinal de saída logicamente iguala o primeiro resultado; e o segundo controlador sendo acoplado para comparar o complemento e o sinal de saída depois que o sinal de saída logicamente iguala o primeiro resultado.

13. Sistema de acordo com a reivindicação 10, caracterizado pelo fato de que a referência é síncrona com o sinal de entrada.

14. Sistema de acordo com a reivindicação 10, caracterizado pelo fato de que a referência fornece atributos de tensão e temporização.

15. Sistema de acordo com a reivindicação 10, caracterizado pelo fato de que a referência é anulada.

16. Sistema de acordo com a reivindicação 10, caracterizado pelo fato de que a referência inclui uma referência de temporização e tensão síncrona de fonte oscilante tendo uma taxa de giro e um tempo de ciclo, a taxa de giro sendo substancialmente igual à metade do tempo de ciclo.

17. Sistema de comunicação (200), caracterizado pelo fato de compreender: um transmissor (205) para transmitir uma primeira referência oscilante (SSVTR), uma segunda referência oscilante (/SSVTR) que é complementar à primeira referência oscilante, e um novo sinal (S0) para um receptor (405); linhas de transmissão, de fonte de sinal S0, acopladas ao transmissor para levar a primeira referência oscilante, a segunda referência oscilante, e o novo sinal ao receptor; o receptor (405) acoplado às linhas de transmissão para receber a primeira referência oscilante, a segunda referência oscilante e o novo sinal, e para detectar uma transição no novo sinal a partir de um estado lógico prévio conhecido do novo sinal com base em uma comparação do novo sinal e uma das referências oscilantes, o receptor compreendendo: primeiro, segundo e terceiro terminais de entrada para receber, respectivamente, a primeira referência oscilante, a segunda referência oscilante e o novo sinal, o primeiro terminal sendo terminal SSVTR de receptor (405), o segundo terminal sendo terminal /SSVTR de receptor (405), o terceiro terminal sendo terminal S0 de receptor (405); um terminal de saída de receptor (405) fornecendo um sinal de saída, o sinal de saída tendo um estado de sinal de saída logicamente igual ao estado lógico prévio conhecido; um primeiro comparador (410a) acoplado aos primeiro e terceiro terminais de entrada para comparar a primeira referência oscilante e o novo sinal para gerar um primeiro resultado; e um segundo comparador (410b) acoplado aos segundo e terceiro terminais de entrada para comparar a segunda referência oscilante e o novo sinal para gerar um segundo resultado; e um controlador (425a) acoplado ao primeiro comparador e ao segundo comparador para acoplar um dentre o primeiro resultado ou o segundo resultado ao terminal de saída com base em se há uma transição no novo sinal.

18. Sistema de acordo com a reivindicação 17, caracterizado pelo fato de que o controlador compara valores baseados na referência oscilante e no sinal de saída.

19. Sistema de acordo com a reivindicação 18, caracterizado pelo fato de que o primeiro resultado é acoplado ao terminal de saída para acionar o sinal de saída do estado lógico prévio para o primeiro resultado; e o controlador sendo acoplado para comparar valores com base nas referências oscilantes e no sinal de saída enquanto o sinal de saída ainda é logicamente igual ao estado de sinal prévio.

20. Sistema de acordo com a reivindicação 18, caracterizado pelo fato de que: o primeiro resultado é acoplado ao terminal de saída para acionar o sinal de saída do estado de sinal prévio para o primeiro resultado; e o controlador sendo acoplado para comparar valores com base nas referências oscilantes e no sinal de saída depois que o sinal de saída logicamente iguala o primeiro resultado.

21. Sistema de acordo com a reivindicação 17, caracterizado pelo fato de que o sinal de entrada é de terminação simples.

22. Sistema de acordo com a reivindicação 17, caracterizado pelo fato de que as referências oscilantes são síncronas com o novo sinal.

23. Sistema de acordo com a reivindicação 17, caracterizado pelo fato de que as referências oscilantes fornecem atributos de tensão e temporização.

24. Sistema de acordo com a reivindicação 17, caracterizado pelo fato de que a primeira referência oscilante é anulada.

25. Sistema de acordo com a reivindicação 17, caracterizado pelo fato de que a primeira referência oscilante inclui uma referência de temporização e tensão síncrona de fonte oscilante tendo uma taxa de giro substancialmente igual à metade do tempo de ciclo da primeira referência oscilante.

26. Sistema de acordo com a reivindicação 17, caracterizado pelo fato de que: o transmissor inclui um controlador de memória; e o receptor inclui memória.

27. Sistema de acordo com a reivindicação 17, caracterizado pelo fato de que: o transmissor inclui um microprocessador; e o receptor inclui um controlador de sistema.

28. Sistema de acordo com a reivindicação 27, caracterizado pelo fato de que o controlador de sistema inclui um controlador de memória.

29. Sistema de receptor de sinal para detectar uma transição em um sinal de entrada a partir de um estado lógico prévio conhecido, o sistema de receptor de sinal caracterizado pelo fato de compreender: (a) um terminal de saída de receptor (405) fornecendo um sinal de saída de receptor (405) logicamente igual ao estado lógico prévio, (b) um primeiro receptor, dito primeiro receptor (405), incluindo: (i) um primeiro comparador (410a) para comparar uma referência oscilante (SSVTR) contra o sinal de entrada (S0) para gerar um primeiro resultado; (ii) uma primeira chave (415 a) acoplada ao primeiro comparador para acoplar o primeiro resultado ao terminal de saída; e (iii) um primeiro controlador (425a) acoplado à primeira chave para comparar a referência oscilante contra o sinal de saída para gerar um sinal de controle para controlar a primeira chave; e (c) um segundo receptor, dito segundo receptor (405), em paralelo ao primeiro receptor, o segundo receptor incluindo: (í) um segundo comparador (410b) para comparar um complemento de referência oscilante contra o sinal de entrada para gerar um segundo resultado; (íi) uma segunda chave (415b) acoplada ao segundo comparador para acoplar o segundo resultado ao termina] de saída; e (iii) um segundo controlador (425b) acoplado à segunda chave para comparar o complemento de referência oscilante (/SSVTR) contra o sinal de saída para gerar um sinal de controle para controlar a segunda chave.

30, Sistema de acordo com a reivindicação 29, caracterizado pelo foto de que: o primeiro resultado é acoplado ao terminal de saída para acionar o sinal de saída do estado lógico prévio para o primeiro resultado; o primeiro controlador sendo acoplado para comparar a referência oscilante e o sinal de saída enquanto o sinal de saída ainda é logicamente igual ao estado lógico prévio; e o segundo controlador sendo acoplado para comparar o complemento e o sinal de saída enquanto o sinal de saída ainda é logicamente igual ao estado lógico prévio.

31, Sistema de acordo com a reivindicação 29, caracterizado pelo foto de que: o primeiro resultado é acoplado ao terminal de saída para acionar o sinal de saída do estado lógico prévio para o primeiro resultado; o primeiro controlador é acoplado para comparar a referência oscilante e o sinal de saída depois que o sinal de saída logicamente iguala o primeiro resultado; e o segundo controlador é acoplado para comparar o complemento e o sinal de saída depois que o sinal de saída logicamente iguala o primeiro resultado.

32. Processo para comparar um sinal de entrada com um estado lógico prévio, o processo recebendo um sinal de entrada (SO), o processo caracterizado pelo fato de compreender: obter uma referência de tensão oscilante (SSVTR) e um complemento de referência de tensão oscilante (/SSVTR), o complemento de referência oscilante sendo um complemento da referência oscilante; receber o sinal de entrada; comparar por um primeiro comparador (410a) a referência oscilante contra o sinal de entrada em um tempo de amostra atual para gerar um primeiro resultado; comparar por um segundo comparador (410b) o complemento contra o sinal de entrada no tempo de amostra atual para gerar um segundo resultado; usar um sinal de controle (420) com base no estado lógico prévio para controlar se o primeiro resultado ou o segundo resultado passa como um sinal de saída, o sinal de saída definindo o estado lógico atual do sinal de entrada e agindo como o estado lógico prévio do sinal de entrada no próximo tempo de amostra.

33. Processo de acordo com a reivindicação 32, caracterizado pelo fato de que: o estado lógico prévio acionou previamente o sinal de saída pelo primeiro comparador; o sinal de entrada é logicamente o mesmo que o estado lógico prévio; e o sinal de controle permite o segundo resultado passar como o sinal de saída.

34. Processo de acordo com a reivindicação 32, caracterizado pelo fato de que: o estado lógico prévio acionou previamente o sinal de saída pelo primeiro comparador; o sinal de entrada é logicamente oposto ao estado lógico prévio; e o sinal de controle permite o primeiro resultado passar como o sinal de saída.

35. Processo para transmitir e receber sinal de terminação simples de pequena excursão, caracterizado pelo fato de compreender: transmitir um sinal de terminação simples de pequena excursão (SO) de uma fonte para um receptor (405); transmitir da fonte para o receptor uma primeira referência oscilante (SSVTR) tendo substancialmente a mesma taxa de giro que o sinal de terminação simples quando o sinal de terminação simples transiciona; transmitir da fonte para o receptor uma segunda referencia oscilante (/SSVTR) que é complementar à primeira referência oscilante; receber o sinal e as referências oscilantes no receptor; gerar uma saída, dita sinal de saída de receptor, comparando-se o sinal e uma das referências oscilantes; acoplar a saída a um terminal de saída de receptor, dito terminal de saída de receptor, quando o sinal transiciona; e desacoplar a saída do terminal de saída de receptor, quando o sinal não transiciona.

36. Processo de acordo com a reivindicação 35, caracterizado pelo fato de que a fonte é acoplada ao receptor por uma linha de transmissão em uma barra coletora, que é terminada em ambas as extremidades pela impedância característica da linha de transmissão.

37. Processo de acordo com a reivindicação 35, caracterizado pelo fato de que a fonte é acoplada ao receptor por uma conexão ponto a ponto, que é terminada em ambas as extremidades intemamente.

38. Processo de acordo com a reivindicação 35, caracterizado pelo fato de que o sinal tem uma pequena excursão de menos do que um Volt.

39. Processo de acordo com a reivindicação 35, caracterizado pelo fato de que o sinal tem uma pequena excursão de menos do que 40% da tensão de alimentação.

40. Processo de acordo com a reivindicação 35, caracterizado pelo fato de que o sinal tem uma taxa de giro de menos do que 110% da taxa de sinal para sinais transmitidos acima da taxa de 600 MHz.

41. Processo de acordo com a reivindicação 35, caracterizado pelo fato de que as referências oscilantes têm substancialmente a mesma excursão.

42. Processo de acordo com a reivindicação 35, caracterizado pelo fato de que as referências oscilantes têm substancialmente o mesmo carregamento.

43. Processo para transmitir e receber uma pluralidade de sinal de terminação simples de pequena excursão, o processo caracterizado pelo fato de compreender: transmitir um sinal de terminação simples de pequena excursão de uma fonte para um receptor (405), o receptor incluindo um primeiro comparador (410a), um segundo comparador (410b) e um terminal de saída, dito terminal de saída de receptor; transmitir da fonte para o receptor um par de referências oscilantes complementares (SSVTR e /SSVTR) tendo substancialmente a mesma taxa de giro que o sinal de terminação simples quando o sinal de terminação simples transiciona; receber o sinal e as referências oscilantes no receptor; acoplar somente um dos comparadores ao terminal de saída com base em um valor lógico atual no terminal de saída e valor baseado nas referências oscilantes; e desacoplar o outro comparador.

44. Processo de acordo com a reivindicação 43, caracterizado pelo fato de que a etapa de acoplar inclui acoplar o somente um comparador ao terminal de saída quando o sinal de terminação simples transiciona.

45. Processo de acordo com a reivindicação 43, caracterizado pelo fato de que a etapa de acoplar inclui desacoplar o somente um comparador e acoplar o outro comparador quando o sinal de terminação simples não transiciona.

46. Processo de acordo com a reivindicação 45, caracterizado pelo fato de que o outro comparador fornece um sinal de saída que restaura o valor lógico atual no terminal de saída.

47. Processo de acordo com a reivindicação 44, caracterizado pelo fato de que os comparadores comparam o sinal de terminação simples com as referências oscilantes para gerar sinais de saída.

48. Processo de acordo com a reivindicação 47, caracterizado pelo fato de que o somente um comparador detecta o sinal de terminação simples em modo diferencial com a mesma imunidade de ruído como sinais diferenciais quando o sinal de terminação simples transiciona.

49. Processo de acordo com a reivindicação 47, caracterizado pelo fato de que o outro comparador detecta o sinal de terminação simples em modo diferencial com a mesma imunidade de ruído como sinais diferenciais quando o sinal de terminação simples não transiciona.

50. Sistema, caracterizado pelo fato de compreender: uma barra coletora de controle, dita linha de controle de linhas de transmissão (215), tendo uma extremidade mestre e uma extremidade escrava; uma primeira barra coletora de referência, dita primeira linha de referência de linhas de transmissão (215), tendo uma extremidade mestre e uma extremidade escrava; um primeiro transmissor de referência, dito transmissor SSVTR dentro de mestre (205), acoplado à extremidade mestre da primeira barra coletora de referência para transmitir uma referência oscilante nela; uma barra coletora de dados, dita linha de dados de linhas de transmissão (215), tendo uma extremidade mestre e uma extremidade escrava; uma segunda barra coletora de referência, dita segunda linha de referência de linhas de transmissão (215), tendo uma extremidade mestre e uma extremidade escrava; um segundo transmissor de referência, dito transmissor /SSVTR dentro de mestre (205), acoplado à extremidade mestre da segunda barra coletora de referência para transmitir uma referência oscilante nela; um terceiro transmissor de referência, dito transmissor S0 dentro de mestre (205), acoplado à extremidade escrava da segunda barra coletora de referência para transmitir uma referência oscilante nela; um dispositivo mestre (205) acoplado à extremidade mestre da barra coletora de controle para transmitir um sinal de controle na barra coletora de controle, acoplado à extremidade mestre da barra coletora de dados para transmitir um primeiro sinal de dados associado com o sinal de controle para a barra coletora de dados e para receber um segundo sinal de dados responsivo ao sinal de controle da barra coletora de dados, e acoplado à extremidade mestre da segunda barra coletora de referência para receber e usar a referência oscilante do terceiro transmissor de referência para detectar uma transição no segundo sinal de dados; e um dispositivo escravo (210) acoplado à extremidade escrava da barra coletora de controle para receber o sinal de controle do dispositivo mestre, acoplado à extremidade escrava da primeira barra coletora de referência para receber e usar a referência oscilante do primeiro transmissor de referência para detectar uma transição no sinal de controle, acoplado à extremidade escrava da barra coletora de dados para receber o primeiro sinal de dados associado com o sinal de controle do dispositivo mestre e para transmitir o segundo sinal de dados responsivo ao sinal de controle para o dispositivo mestre, e acoplado à extremidade escrava da segunda barra coletora de referência para receber e usar a referência oscilante do segundo transmissor de referência para detectar uma transição no primeiro sinal de dados.

51. Sistema de acordo com a reivindicação 50, caracterizado pelo fato de que a barra coletora de controle tem uma primeira carga e a barra coletora de dados tem uma segunda carga.

52. Sistema de acordo com a reivindicação 51, caracterizado pelo fato de que a primeira carga iguala à segunda carga.

53. Sistema de acordo com a reivindicação 51, caracterizado pelo fato de que a primeira carga é diferente da segunda carga.

54. Sistema de acordo com a reivindicação 50, caracterizado pelo fato de que compreende adicionalmente uma segunda barra coletora de dados para levar um terceiro sinal de dados associado com o sinal de controle.

55. Sistema de acordo com a reivindicação 50, caracterizado pelo fato de que cada uma da barra coletora de controle, da primeira barra coletora de referência, da barra coletora de dados e da segunda barra coletora de referência tem uma resistência terminal intemamente na extremidade mestre e uma resistência terminal extemamente na extremidade escrava.

56. Sistema de acordo com a reivindicação 50, caracterizado pelo fato de que compreende adicionalmente um segundo dispositivo escravo acoplado à barra coletora de controle para receber um sinal de controle do dispositivo mestre, acoplado à primeira barra coletora de referência para receber a referência oscilante do primeiro transmissor de referência, acoplado à barra coletora de dados para receber um sinal de dados do e transmitir um sinal de dados para o dispositivo mestre, e acoplado à segunda barra coletora de referência para receber a referência oscilante do segundo transmissor de referência.

57. Sistema de acordo com a reivindicação 56, caracterizado pelo fato de que compreende adicionalmente: uma barra coletora de relógio acoplando o primeiro dispositivo escravo ao segundo dispositivo escravo por sua vez ao dispositivo mestre; e uma fonte de relógio para gerar um sinal de cronometragem na barra coletora de relógio para habilitar substancialmente recebimento simultâneo de sinais dos primeiro e segundo dispositivos escravos no dispositivo mestre.

58. Processo, caracterizado pelo fato de compreender: usar um dispositivo mestre (205) para transmitir um sinal de controle por uma barra coletora de controle, dita linha de controle de linhas de transmissão (215), para um primeiro dispositivo escravo (210); transmitir uma primeira referência oscilante (SSVTR) para detectar transições no sinal de controle por uma primeira barra coletora de referência, dita linha de referência de linhas de transmissão (215), para o primeiro dispositivo escravo; usar o dispositivo mestre para transmitir um primeiro sinal de dados (S0) associado com o sinal de controle por uma primeira barra coletora de dados para o primeiro dispositivo escravo; e transmitir uma segunda referência oscilante (/SSVTR) para detectar transições no primeiro sinal de dados por uma segunda barra coletora de referência para o primeiro dispositivo escravo; fornecer um segundo dispositivo escravo, dito dispositivo escravo intermediário (210), entre o dispositivo mestre e o primeiro dispositivo escravo; fornecer uma barra coletora de relógio, dita linha de relógio de linhas de referência (215), acoplada do primeiro dispositivo escravo ao segundo dispositivo escravo por sua vez ao dispositivo mestre; e gerar um sinal de cronometragem na barra coletora de relógio para habilitar recebimento substancialmente simultâneo de sinais no dispositivo mestre dos primeiro e segundo dispositivos escravos.

59. Processo, caracterizado pelo fato de compreender: usar um dispositivo mestre (205) para transmitir um sinal de controle por uma barra coletora de controle, dita linha de controle de linhas de transmissão (215), para um primeiro dispositivo escravo (210); transmitir uma primeira referência oscilante (SSVTR) para detectar transições no sinal de controle por uma primeira barra coletora de referência, dita linha de referência de linhas de transmissão (215), para o primeiro dispositivo escravo; usar o dispositivo mestre para transmitir um primeiro sinal de dados (S0) associado com o sinal de controle por uma primeira barra coletora de dados para o primeiro dispositivo escravo; usar um dispositivo mestre para receber uma segunda referência oscilante (/SSVTR) para detectar transições no primeiro sinal de dados por uma segunda barra coletora de referência do primeiro dispositivo escravo; fornecer um segundo dispositivo escravo entre o dispositivo mestre e o primeiro dispositivo escravo; fornecer uma barra coletora de relógio acoplada do primeiro dispositivo escravo ao segundo dispositivo escravo por sua vez ao dispositivo mestre; e gerar um sinal de cronometragem na barra coletora de relógio para habilitar recebimento substancialmente simultâneo de sinais dos primeiro e segundo dispositivos escravos no dispositivo mestre.

60. Sistema, caracterizado pelo fato de compreender: uma porta de barra coletora de controle; uma primeira porta de barra coletora de referência; um primeiro transmissor de referência acoplado à primeira porta de barra coletora de referência para transmitir uma referência oscilante; uma primeira porta de barra coletora de dados; uma segunda porta de barra coletora de referência; um segundo transmissor de referência acoplado à segunda porta de barra coletora de referência para transmitir uma referência oscilante; e um dispositivo mestre acoplado à porta de barra coletora de controle para transmitir um sinal de controle à porta de barra coletora de controle, acoplada à primeira porta de barra coletora de dados para transmitir um primeiro sinal de dados associado com o sinal de controle à primeira porta de barra coletora de dados e para receber um segundo sinal de dados responsivo ao sinal de controle da primeira porta de barra coletora de dados, e acoplado à segunda porta de barra coletora de referência para receber e usar uma referência oscilante de entrada da segunda porta de barra coletora de referência para detectar uma transição no segundo sinal de dados.

61. Sistema de acordo com a reivindicação 60, caracterizado pelo fato de que a porta de barra coletora de controle tem uma primeira carga e a porta de barra coletora de dados tem uma segunda carga.

62. Sistema de acordo com a reivindicação 61, caracterizado pelo fato de que a primeira carga iguala à segunda carga.

63. Sistema de acordo com a reivindicação 61, caracterizado pelo fato de que a primeira carga é diferente da segunda carga.

64. Sistema de acordo com a reivindicação 60, caracterizado pelo fato de que compreende adicionalmente uma segunda porta de barra coletora de dados acoplada ao dispositivo mestre, em que o dispositivo mestre transmite um terceiro sinal de dados associado com o sinal de controle à segunda porta de barra coletora de dados e recebe um quarto sinal de dados responsivo ao sinal de controle da segunda porta de barra coletora de dados.

65. Sistema de acordo com a reivindicação 60, caracterizado pelo fato de que cada uma da porta de barra coletora de controle, da primeira porta de barra coletora de referência, da porta de barra coletora de dados e da segunda porta de barra coletora de referência tem uma resistência terminal interna.

66. Sistema de acordo com a reivindicação 60, caracterizado pelo fato de que compreende adicionalmente um dispositivo escravo acoplado à porta de barra coletora de controle para receber um sinal de controle do dispositivo mestre, acoplado à primeira porta de barra coletora de referência para receber a primeira referência oscilante do primeiro transmissor de referência, acoplado à primeira porta de barra coletora de dados para receber um primeiro sinal de dados do e transmitir um segundo sinal de dados para o dispositivo mestre, e acoplado à segunda porta de barra coletora de referência para receber a segunda referência oscilante do segundo transmissor de referência.

67. Sistema de acordo com a reivindicação 66, caracterizado pelo fato de que compreende adicionalmente uma porta de barra coletora de relógio para receber um sinal de cronometragem pela porta de barra coletora de relógio do dispositivo escravo.

68. Sistema, caracterizado pelo fato de compreender: uma porta de barra coletora de controle, dita linha de controle de linhas de transmissão (215); uma primeira porta de barra coletora de referência, dita porta de barra coletora SSVTR de master (205); uma porta de barra coletora de dados, dita porta de barra coletora SO de master (205); uma segunda porta de barra coletora de referência, dita porta de barra coletora /SSVTR de master (205); um primeiro transmissor de referência, dito master (205), acoplado à segunda porta de barra coletora de referência para transmitir uma referência oscilante (SSVTR) para a segunda porta de barra coletora de referência; e um primeiro dispositivo escravo, dito escravo (210), acoplado à porta de barra coletora de controle para receber um sinal de controle da porta de barra coletora de controle, acoplada à primeira porta de barra coletora de referência para receber e usar uma referência oscilante (SSVTR) da primeira porta de barra coletora de referência para detectar uma transição no sinal de controle, acoplada à porta de barra coletora de dados para receber um primeiro sinal de dados (SO) associado com o sinal de controle da porta de barra coletora de dados para transmitir um segundo sinal de dados responsivo ao sinal de controle para a porta de barra coletora de dados, e acoplada à segunda porta de barra coletora de referência para receber e usar a referência oscilante (/SSVTR) da segunda porta de barra coletora de referência para detectar uma transição no sinal de dados.

69. Sistema de acordo com a reivindicação 68, caracterizado pelo fato de que a porta de barra coletora de controle tem uma primeira carga e a porta de barra coletora de dados tem uma segunda carga.

70. Sistema de acordo com a reivindicação 69, caracterizado pelo fato de que a primeira carga iguala à segunda carga.

71. Sistema de acordo com a reivindicação 69, caracterizado pelo fato de que a primeira carga é diferente da segunda carga.

72. Sistema de acordo com a reivindicação 68, caracterizado pelo fato de que compreende adicionalmente uma segunda porta de barra coletora de dados acoplada ao primeiro dispositivo escravo para receber um terceiro sinal de dados associado com o sinal de controle e para transmitir um quarto sinal de dados responsivo ao sinal de controle.

73. Sistema de acordo com a reivindicação 68, caracterizado pelo fato de que cada uma da porta de barra coletora de controle, da primeira porta de barra coletora de referência, da porta de barra coletora de dados e da segunda porta de barra coletora de referência tem uma resistência terminal externa.

74. Sistema de acordo com a reivindicação 68, caracterizado pelo fato de que compreende adicionalmente: uma porta de barra coletora de relógio, dita porta de barra coletora de relógio de linhas de transmissão (215); e uma fonte de relógio, dita fonte de relógio em escravo (210), para gerar um sinal de cronometragem da porta de barra coletora de relógio para o dispositivo mestre.