CA1103376A - Dispositif de multiplexage numerique de trains plesiochrones - Google Patents

Abstract

Dispositif pour multiplexer n trains numériques plésiochrones en un train numérique au moins n fois plus rapide, de débit Fs, comportant n organes de voie pour synchroniser entre eux les trains plésiochrones par l'adjonction de bits supplémentaires dits de "justification", et un organe de multiplexage pour délivrer, à partir des trains synchronisés, le train multiplex (T) (rapide) formé de trames successives. Selon l'invention, l'organe de multiplexage fournit à chaque organe de voie un signal SJ constitué par une impulsion Fs/n à chacun des emplacements, à l'exception du dernier emplacement, prévus dans le train synchronisé à la fréquence de trame du train multiplex et par une impulsion couvrant ce dernier emplacement et maintenue jusqu'au début de la trame suivante, et chaque organe de voie comporte des moyens pour assurer, sur des fronts différencies du signal SJ, l'insertion d'indications de justification, de valeur 1 ou 0 selon qu'il y a ou non demande de justification dans le train synchronisé.

Description

3~7.6 .
La présente invention est du domaine des transmissions nume-riques. Elle porte plus particulièrement sur le multiplexage de signaux numeriques appartenant a n trains distincts, dits trains entrants, pour la formation d~un seul train numerique, dit train sortant.
Le principe du multiplexage numerique est connu : n trains numeriques entrants, de même debit, portes par n voies distinctes, dites voies entrantes, sont multiplexes dans le temps pour la for-mation d'un train numerique sortant, de débit n fois superieur à celui des trains entrants, porte par une seule voie, dite voie sortante.
En pratique, ces trains entrants sont souvent plesiochrones, c'est-à-dire qu'ils presentent des debits respectifs identiques en-tre eux à une tolerance près : ils sont commandes par des horloges independantes, non synchronisees entre elles, ayant meme frequence nominale Fe et presentant des variations possibles de~ QFe~utour de cette frequence nominale. Dans ce cas, le multiplexage des trains entrants necessite une synchronisatlon prealable de ces -trains entrants. Cette synchronisation est, de manière connue, ob-tenue en affectant à tous les-trains entrants un debit legèrement superieur au plus eleve des debits de ces trains entrants. La dif- ~-ference entre le debit reel de chaque train entrant et le debit ~ ' superieur qui lui est affecte est compensee par l'incorporation dans le train sortant de bits supplementaires, dits et designés ci-après par bits de bourrage ou de justification J. ' A la reception de la voie sortante, le dispositif de demulti- ,~;' plexage doit pouvoir reconnaltre les bits de justification propres à chacun des trains, entrants et les en extraire pour la restitution correcte des trains entrants initiaux. Pour ce faire, il est 30 connu de donner au train sortant une configuration definie avec ~ ' precision et selon laquell~ des bits dé justification devant être introduits le cas echeant dans le train sortant, ne seront intro-'~
X

3~;

duits qu'~ des emplacements egalement definis avec precision et seront necessairement "'a~no~ce5~' par des info~mations supplemen-taires ega~ement introd.uites dans le train multiplex sortant à
d'autres emplacements defini.s~ Ces informations supplementaires sont significatives de la presence ou de l'absence de bits de justi-fication aux emplacements correspondants qu'ils peuvent occuper, elles sont designées ci-apres par information d'indication,de justification ou simplement indications de justification IJ.
On donne donc au train.sortant une configuration ou de struc~
ture precise. Le train sortant est organise en trames successives, chacune identifiable par un mot particulier appele mot de verrouil- ~
lage de trame VT constituant avec des elements binaires qui le -suivent, dits bits de service BS, le caractère d'identification CI
de la trame et chacune divisee en un nombre donne de secteurs de même longueur, c'est-à-dire comprenant un meme nombre d'elements blnaires, ces elements binaires etant ordonnes. ;
La structure de trame etant definie, il existe une relation qui -~permet de definir le debit du train sortant, ou la ~requence nomi~
nale Fs de l'horloge de commande du train sortant (horloge de com~
mande du multiplexage), à partir du debit nominal des trains en-~trants,ou de la frequence nominale Fe des trains entrants, et du : .
nombre n de trains entrants. Cette relation est : Fs = n Fe + ~, ;
le terme ~ traduisantessentiellement l'insertion systematique des bits de remplissage dans chaque trame de longueur donnee (insertion des mots CI et IJ).
Dans des systèmes connus de multiplexage de n trains entrants .:~
plesiochrones portes par n voies entrantes, n organes de voie ~i~
reçoivent chacun un train entrant, ou train lent, et les mettent .
en synchronisme par elevation du debit et l'adjonction de bits de justification ; un organe de multiplexage delivre à partir de cestrains synchronises, le train sortant ou train multiplex. Les orga-nes de voie comportent des moyens pour effectuer les justifications 33~

necessaires dans les t~ains lents reçus et introduire les bits des indications de justification dans ~es trains synchronises de façon que ces derniers, qui.arrivent sur l'organe de multiplexage, soient, prêts à être multiplexes entre eux element binaire à ele-ment binaire (entrelaçage).
Les justifications necessaires sont effectuees, à partir de la comparaison de phase, au niveau de chaque organe de voie, entre l'horloge de la voie entrante Fe e-t l'horloge de la voie sortante FS.

Cette comparaison engendre une demande de justification qui sera validée par un signal de synchronisation de trame et entralnera alors l'émission des élements binaires d'indication de justification IJ puis de la justification proprement dite, J en correspondance avec les emplacements respectifs qui leur sont affectes dans la trame, de manière que les differents trains entrants soientsynchro- .
nises. :
Il est donc necessaire que chacun des organes de voie reçoive de l'organe de multiplexage qui inclut la base temps delivrant des signaux à la frequence Fs :
- un signal d'horloge "avec trous" , correspondant a Fs où des impulsions correspondant au caractère d'identification CI et aux indications de justification IJ dans chaque trame ont ete supprimees - un signal de synchronisation de trame, c'est-à-dire donnant la frequence de trame du train sortant, chaque impulsion etant situee a l'emplacement du caractère d'identification CI du debut de trame, .
- un signal définissant les emplacements des indications de justifi-cation IJ dans chaque trame, - un signal définissant l'emplacement d'un eventuel bit de justii- ;~

cation pour la voie entrante.

Le transfert des elements binaires de chaque organe de voie à
l'organe de multiplexage et des signaux precedents necessaires à
chaque organe de voie conduit, notamment quand tous ces signaux sont . r 3 3~7~

fournis pa~ rgane de multiplexage à chaque or~ane d.e voie, realiser un nombre impo~ta~t d.e liaisons en.tre ces deux types d'organes et rend le cablage d'autant plus difficile que le nombre de voies entrantes est eleve.
Pour limiter le nombre de liaisons, pour un nombre donne n de voies entrantes, et par là-même elargir les possibilites de multiplexage, la demanderesse a conçu un dispositif, decrit dans le brevet français no 2.269.246 de Doussoux pu~lie le 21 nov. 1975 dans lequel chaque organe de voie comporte des moyens pour inserer, o a un emplacement determine dans le train synchronise correspondant, .
un signal de demande de justification, tandis que l'organe de multi-plexage comporte des moyens pour lire chacun des n signaux de deman-de de justification reçus des organes de voie respectifs et d'une part pour commander l'insertion dans le train multiplex des indi- :
cations de justification IJ et d'autre part pour donner, le cas ~.
echeant, a l'organe de voie correspondant, l'autorisation d'effec-tuer une justification. Ainsi dans ce dispositif, le nombre de liaisons entre chaque organe de voie et l'organe de multiplexage ~
est limlte à trois : ; -` 20 - sur une première liaison, l'organe de multiplexage fournit à ~
l'organe de voie considere le signal d'horloge "avec trous" cor- ~ :
respondant à Fs Oa les impulsions correspondant au caractè~e d'iden- :~
n -~.
tification CI et aux indications de justification IJ, de chaque ..
trame, ont ete supprimees, - sur une deuxième liaison, l'organe de multiplexage fournit a l'organe de voie considere un signal composite contenant le signal ~ :
de synchronisation de trame et, lorsqu'une justification est neces- `:
saire pour cette voie entrante, une autorisation de justification, - sur une troisième liaison, l'organe de voie considere fournit a l'organe de multiplexage le train-numerique synchronise comprenant insere à l'emplacement determine (emplacement du caractère ~'identi-fication CI) le signal de demande de justification. -;
! ~
' j~ -4-3~6 ~ ,.,~

Le train synchro~isé transmis sur cette troisieme liaison est toujours ~ debit lent, frequence Fs, ceci permet d'utiliser des n circuits logiques lents (logique TTL).
La presente invention propose un nouvel agencement du dispo- :
sitif de multiplexage de trains entrants plesiochrones, comportant egalement des organes de voie et un organe de multiplexage, entre lesquels le nombre de liaisons est egalement limite (trois liaisons entre l'organe de multiplexage et chaque organe de voie), et conser-vant egalement l'avantage d'elaboration, à rythme lent, de chayue train synchronise a transmettre a l'organe de multiplexage. Ce nouvel agencement a par contre pour but d'eviter " l'echange bila-teral " entre chaque organe de voie et l'organe de multiplexage qui conduit a l'insertion des indications de justification effectuee.par l'organe de multiplexage, a la demande de chacun des organes de . :
voie, et à l'insertion d'une justiflcation eventuelle alors effec-tuée par l'organe de voie correspondant, sous l'autorisation de de l'organe de multiplexage. L'agencement selon la presente inven-tion ramène ces operations au niveau de chacun des organes de voie. :~ .
La presente invention a donc pour objet un dispositif de multiplexage de n trains numeriques plesiochrones, dits trains en- ~
trants Ti, de même debit nominal Fe et de debits reels Fei (l~i~n), ;
: en un train multiplex sortantj de debit nominal Fs legèrement plus rapide que n fois le debit nominal de chaque train entrant, le train sortant etant articule en trames successives comportant cha-cune, à des emplacements definis, un caractère d'identification donne 'CI, au moins une indication de justification IJ à n bits, et une eventuelle justification J ayant au plus un bit par train incident, le dispositif comprenant n organes de voie et un organe de multiplexage l'organe de multiplexage comportan-t une base de temps elaborant un signal ~ la fre-quence Fs des bits du train sortant, un signal HL à la fréquence Fs et presentant des trous aux emplacements correspondant au carac-tère d'identification CI et à chaque indication de justification . ~ _5_ -~

i376 dan~ chaque trame, ce signal ~L étant transmis par une première liaison de l'organe de multi.plexa.ge à cha~ue organe de ~oie, et chaque organe de voie, destiné à élaborer un train sy~chronisé T'i fourni à l'organe de multiplexage par une deuxième liaison, compor-tant un ensemble de mémorisation du train entrant Ti, commandé en enregistrement par le signal d'horloge de ce train, de fréquence -~
Fei et en lecture par un signal de lecture HLl déduit du signal HL
fourni par l'organe de multiplexage, pour délivrer un train résul-tant T i, un comparateur de phase entre les signaux Fei et HLl, , 10 un circuit de demande de justification éventuelle commandé par le ;.
comparateur, et un circuit d'inhibition élaborant le siynal HL1 ~
à partir du signal HL lorsqu'une demande de justification existe, :
le dispositif étant caracterise par le fait que l'organe de multi-plexage fournit, en outre, à chaque organe de voie, par une troi-sieme liaison, un signal SJ constitue par une impulsion d'horloge à Fs correspondant à chaque IJ, l'impulsion correspondant au der-nier IJ de chaque trame etant maintenue jusqu'à l'emplacement du caractère d'identification CI de la trame suivante, et que chaque organe de voie comporte, en outre, un circuit de restitution de la frequence de trame à partir des signaux SJ et HL, un circuit de commande du circuit d'inhibition à partir du signal à la frequence de trame, du signal SJ et du signal de demande de justification, un circuit de recopie du train resultant T "i delivre par l'ensemble de memorisation et de restitution du train T'i commande par le signal HL et associe à un circuit d'insertion, à l'emplacement prevu, de ~ :~
la valeur de chaque indication de justiLication, commandé par le signal de sortie du circuit de demande de justification et à partir du signal SJ. :~`
D'autres caracteristiques et les avantages de cette invention -~:

apparaitront au cours de la description d'un exemple de realisation, donnee en regard du dessin annexe dans lequel ~
- la figure 1 illustre la structure d'une trame dans un train multi-37~

plex sortant, - la figure 2 représente le dispositif selon ~'invention, ; - la figure 3 represente en detail des circuits rentrant dans un des organes de v~ie, - les figures 4 et 5 sont des diagrammes illustrant divers signaux elaborés dans le temps dans le dispositif.
Pour une définition claire et une meilleure compréhension de l'invention, dans la figure 1, on a illustre a ti-tre d'exemple une structure de trame d'un'train sortan-t de debit de 8,448 Mbits/s (fréquence Fs de 8,448MHz) issu du multiplexage de quatre trains entrants, de débit nominal de 2~048 M bits/s (fréq-uence nominale Fe de 2,048 MHz). Toutes les trames du train sortant ont la même organisation. La trame est constituée par un ensemble de 848 élé-ments binaires ordonnés et est divisée en quatre secteurs Sa à Sd, chacun de 212 éléments binaires.
Le premier secteur Sa commence par le mot de verrouillage de trame VT, de dix éléments binaires, un même mot VT est retenu pour chaque début de trame ; il est suivi de deux éléments binaires dits bits de service BS qui forment avec le mot VT le caractère d'identi-fication de trame CI. Les 200 éléments binaires qui suivent dans ~-le secteur Sa sont issus du multiplexage élement binaire a elément binaire (entrelaçage) des quatre trains entrants.
Les secteurs Sb, Sc et Sd commencent chacun par une infon~ation d'indication de justification IJ, de quatre éléments binaires ,dans chaque indication de justification IJ le premier bit concerne le premier train entrant, le deuxiame bit concerne le deuxième train entrant, le troisieme bit le troisième train entrant et le quatri~e bit le quatrième train entrant, ce qui apparalt par les numéros 1 à 4 affectés aux quatre emplacements des éléments binaires de chaque IJ. Les 208 autres éléments binaires des secteurs Sb et Sc proviennent du multiplexage'élément binaire à élément binaire des trains entrants. Les 208 autres éléments binaires du quatrième sec-.. . . ~ ........................... .
-, . . , : , . .... .

3~76 teu~ Sd concernent ~es trains entrants : ils son.t constitués par les bits de justificatio~ éventuels J alors i~troduits aux quatre premiers emplacements qui sui.vent ].'indication de justification IJ
et par les bits des trains entrants issus du multiplexa~e, ou ils sont constitues uniquement par les bits des trains entrants iS5US
du multiplexage si les indications de justification I~ des secteurs Sb, Sc et Sd de cette trame sont significatives de l'absence de justification. Les quatre emplacements des bits éventuels de justi-fica-tion J apparaissent dans la figure 1 au droit du tireté les délimitant en position.
Les bits de justification, lorsqu'il y en a, concernent respec-. tivement les trains entrants ; le premier de ces bits concerne le : premier train entrant, le deuxième de ces bits concerne le deuxième train entrant,..., le quatrième de ces bits concerne le quatrième train entrant ; ces bits de justification ne sont que des bits de bourrage, ils n'appartiennent pas aux trains respectifs entrants en tant qu'information proprement dite. Il y a ainsi, par trame et par train entrant, au plus un bit de justification inséré dans :.
le train sortant. Lorsque dans une trame, les bits concernant un meme train entrant et qui appartiennent respectivement aux trois indications de justification IJ des secteurs Sb, Sc et Sd, sont - -significatifs de l'absence de bit de justification, à l'emplacement affecté au bit de justification quand il existe on a un bit du train entrant consideré. En pratique, une détection majoritaire faite à partir de ces trois bits concernant un meme train entrant et appartenant respectivement aux trois indications de justification IJ permettra d'établir si, à l'emplacement pouvan-t être affecté à
un éventuel bit de justification ou de bourrage de ce train enh~ant le bit qui est présent est un simple bit de justification ou est un bit appartenant au train entrant.
En définitive, dans la trame, le premier secteur Sa comporte 200 bits appartenant aux trains entrants, soit 50 par train entrant ;

j ~ r 8 les secteurs Sb et Sc comportent chacun 208 bits, soit 52 par train entrant i le secteur Sd comporte de 207 ~ 208 bits appartenant aux trains entrants, soït 51 ou 52 bits par train entrant.
Dans la figure 2, quatre trains entrants plésiochrones, Tl à T4, de débits respecti~s Fel à Fe4, ayant une valeur nominale Fe (2,048 MHz) arrivent respectivement sur quatre organes de voie 11, 12, 13, 14 qui reçoivent les signaux d'horloge de fréquence Fel ~
Fe4 respectivement. Un organe de multiplexage 5 délivre un train sortant T, multiplex des trains entrants Tl à T4, de débit nominal Fs (8,448 MHz). L'organe de multiplexage envoie sur chaque organe de voie un signal HL et un signal SJ.
Les signaux HL et SJ sont élaborés, dans l'organe de multi-plexage, par une base de temps 6 incluant une horloge, une chaine de diviseurs associes à des circuits de decodage d'etats-~iculiers de ces diviseurs et un circuit logique de sortie.
Le signal HL est constitue par des impulsions à la frequence Fs dans lequel sont supprimees les impulsions correspondant aux elements binaires du caractère d'identification CI et desindications de justification IJ (figure 1). Les douze elements binaires du caractère d'identification CI de la trame (fréquence Fs) corres-pondent à trois impulsions Fs supprimées dans le signal HL ; de4 même chacune des trois indications de justification IJ de quatre elements binaires correspond à une impulsion Fs supprimee dans le signal HL. Le signal HL comporte donc un trou' de trois impul- -sions, correspondant au debut de chaque trame du train sortant et trois " trous ", chacun d'une impulsion, correspondant au debut de chacun des trois derniers secteurs Sb a Sd de chaque trame i (figure 1).
Le signal SJ est un signal composite constitué de deux impul-sions ,.~

.
1` -8a-3~6 4 supprimées dans l'horloge HL et correspondant respectivement aux deux indications de justification des deuxieme et troisième secteurs de chaque tra~e du train sortant et d'un signal dont le ~ront montant est sur le ~ront montant de l'impulsion supprimée dans HL et correspondant à l'indication de ~usti~ication du quatrième secteur, tandis que le front descendant correspond à l'emplacement de chaque caractère d'identification CI de la trame, il est situé sensiblement au centre du caractère CI.
On aura par exemple, dans la base temps 6 de l'organe de multiplexage, une horloge à Fs ~ 8,448 MHz suivie d'un diviseur par 4, puis dlun diviseur par 53 donnant la fréquence de~ secteurs. Ce diviqeur par 53 est associé à un décodeur pour permettre de déterminer les positions des ~J dans chaque trame. Un deuxième diviseur par 4 suit le diviseur par 53 et permet d'élaborer des signaux à la fréquence de trame. T.e signal SJ est constitué par décodage de l'emplacement des trois IJ : les deux premiers emplacements des IJ de chaque trame étant restitués, le troisième déclenche une ba.scule, de type RS, dont l'état de sortie est maintenu à 1 jusqu'au décodage du prochain caractère CI ~ .
(début de la trame suivante).
- L'organe de multiplexage 5 comporte, outre la base de temps, ur. ¢ircuit 7 d'insertion du caractère d'identi~ication CI dans chaque trame du train multiplex T. Ce circuit 7 est commandé à partir de la base de temps 6, à la ~réquence trame du train T, pendant douze impulsions Fs.
Ce circuit 7 d'insertion des ~I reçoit la sortie du circuit de multiplexage 8 commandé par les signaux Fs pour assurer le multiplexage des trains T'1 à T'4.
Chacun des organes de voie 11 à 14 envoie ~ers l'organe de multiplexage 5 des trains numériques T'1 à T'4, respectivement obtenu~
par la synchronisation des trains T1 à T4, qui ont meme débit ~-.
~ans la figure 2, on a donné la structure de l'organe de voie 11, celle des autres organes de voies 12-à 14 étant identique L'organe de voie 11 comporte un ensemble de mémorisation 15 recevant le train entrant T1, commandé en écriture à partir des impulsions .. g ~

, d'horloge de C2 train Fe1, et oommandé en lecture à partir d'impulsionA
d'horloge de lecture désignées par HLl déduites, ainsi qu'il sera vu ci-après, du signal HL délivré par le circuit de multiplexage. Ainsi que schématisé, il est connu de réaliser cet ensemble 15 de mémorisation à l'aide d'une mémoire tampon 16 qui reçoit le train T1, d'un compteur d'enregistrement 17 qui reçoit les impuls.Lons Fe1 et d'un compteur de lecture 18 qui regoit les impulsions HL1. Ces deux compteurs 17 et 18 sont avantageusement constitués par des compteurs Johnson par 8 qui fournissent sur huit sorties tsymbolisées par un double trait) huit Aignaux décalés dans le temps à la fréquenoe des signaux d'horloge reçus (Fe1, HL1 respectivement). La mémoire tampon 16 est alors constituée par huit bascules de type D, qui reçoivent chacune le train T1 sur leur entrée D et sont commandées respectivement par les huit sorties du-compteur d'enregistrement 17. Chacune de ces huit bascules est associée à une porte logique ET. Ce montage permet d'enregistrer le premier puis le neuvième, puis le dix-septième bit... d'une séquence du train T1 dans la première de ces bascules, le second puis le dixième, puis le dix-huitième bit... dans la deuxième de ces~bascules, etc..., l'information étant maintenue chaque fois pendant huit temps d'horloge Fe1. On réalise ainsi une trans~ormation série-parallèle. Les portes ET, respectivement associées aux huit bascules et respectivement commandées par les huit signaux de sortle du compteur de lecture 18, donnent en sortie la valeur prise par la bascule à laquelle elles sont chacune associées~ pendant ~ ;
un intervalle de temps définl par le compteur 1B. Tous les qignaux issus de ces portes ET sont rassemblés par une porte OU gui réalise une transformation parallèle-série et donne en sortie le train numérique T"1.
Un comparateur de phase, à mémoire, 20, entre les impulsions de commande d'enregistrement Fel et de lecture HL1, reçoit sur une première entrée le s:ignal E d'une des sorties du compteur d'enregistrement 17 et sur une deuxième entrée le signal L d'une des sorties du compteur de lecture 18. Ces deux sorties, donnant les signaux E et L comparés, sont des sorties de meme rang (E - F8~ ; L = ~81). Ce comparateur 20 - 10 - `

;376 permet de détecter et d7enregistrer tout chevauchement entre un signal d'écriture E et le ~i~nal de lecture L attaquant la porte ET associée à la bascule recevant ce signal E. .
Les signaux HL et SJ iS3U9 du oircuit de multiplexage sont reçus par un circuit 21 de restitution d'un signal à la ~réquence de trame du train sortant T.
Un oircuit 22 de demande de justification J est relié à la sortie du comparateur à mémoire 20. Il est commandé par le signal à
fréquence de trame délivré par le circuit 21 et prend alors en compte l'état du comparateur pendant la durée d'une trame, il détermine sl une justification doit ou ne doit pas être effectuée dans la trame.

Le signal délivré par le circuit de demande de justification 22 permet d'élaborer, danY un premier circuit logique 23 recevant également le signal à la ~réquence de trame issu du circuit 21 et le signal SJ, un signal de commande d'inhibition dont le role est, d'inhiber une .impulsion du signal HL lorsqu'ure demande de ju~tification est présente Le circuit d'inhibition est constitué par un deuxième circuit logique 24, recevant le signal HL et le signal de commande reçu du premier circuit logique 23, pour délivrer le signal de commande de lecture HL1 reçu :
par le compteur de lecture 18.
Une mémoire de sortie 25 assure d'une part la recopie du train Tn1 et d'autre part l'insertion du bit de chacune des trois indioations de justification IJ dans ce train et du bit de justification, le cas éohéant. Cette mémoire de sortie 25 est à cet e~fet reliee à la mémoire tampon 1S délivrant le train T"1 ; elle est également reliée à un circuit 26 de détermination de la valeur et de l'emplacement de chacun des bits des indications de justification dans le train T"1 : la valeur des indications de justification est effectuée à partir du signal reçu du circuit de demande de justification 22, leur emplacement est défini à partir du signal SJ. Cette mémoire de.sortie 25 est, en outra, commandée par le signal HL, lui donnant la cadence d'enregistrement et permettant l'insertion d'une ju.~tificatioa dans le train : cette justification ~ n;~37~;

est alors effectuée en repetant le bit d'information précédent du train T"1 à l'endroit où le ~ignal HLl présente un 'Itrou" supplémentaire par rapport à HL. C'est cette mémoire de sortie qui délivre le train synchronisé
T'l appliqué au circuit de multiplexage 5 avec les autres trains T'2 à T'4 élaborés identiquement à partir des trains T2 à T4.
La figure 3 représente de ~açon détaillée les circuits rentrants dans l'organe de voie 11 de la figure 2, exception faite de l'ensemble de mémorisation 15. !Je fonctionnement de ces circuits est donné en regard des diagrammes donnés dans les figureq 4 et 5.
Le comparateur de phase, à mémoire 20, est constitué par une bascule de type D, 30, recevant sur son entrée en D la sortie d'une porte logique NAND 31 à deux entrées l'une recevant les signaux L et l'autre reliée à la sortle Q de la bascule 30. T'entrée horloge H de cette bascule reçoit le signal E. Son entrée de remise à zéro, cl, est reliée à la sortie du circuit de commande d'inhibition 23.
Le ~onctionnement de ce comparateur 20 est illustré par leq diagrammes de la figure 4 dans laquelle les diagrammes a et b représentent le signal L et le signal E (dérivés respectivement des signaux HL1 et Fel attaquant les compteurs de lecture et d'enregistrement); on n'a représenté pour chacun des signaux L et E que deux impulsions composantes, correspondant aux deux configurations possibles donnant ou non lieu à une justification.
En o, on a représenté le signal L se combinant avec le signal Q
de la bascule 30 pour assurer le maintien de l'état pris par la bascule à chaque signal d'horloge E (figure 3, par la porte NAND 31, D - L.Q = L +Q).
on voit que lors d'un chevauchement entre deux impulsions des signaux L
et E, la sortie Q passe au.niveau 1. ~a remise à zéro forcée de cette bascule n'est pas prise en considération dans cette figur-e 4, elle ~ .
sera expliquée en regard de la figure 5.
Le circuit 22 de demande de justificat1OIl est égal,ement constitué

par une bascule, de type D~ recevant sur son entrée D le signal Q de la bascule 30, et sur son entrée horloge H le signal à fréquence trame 3~7~

délivré par le circuit 21. Le rôle de cette bascule 22 est de mémori~er la sortie Q de la bascule 30, pendant la durée de la trame à venir.
Le circuit 21 est aussi formé par une basoule, de type D, 32, recevant sur son entrée D le signal SJ délivré par l'organe de multiplexage et recevant sur son entrée H le signal HL qui lui est appliqué à travars un inverseur 42. .
Dans la figure 5 on a illustré :
- dans le diagramme a, le signal HL avec "trous" iS3U de l'organe de multiplexage, on y a repéré, pour chaque trame, les emplacements du mot CI de début et des trois indications de justification IJ1, IJ2, I.T3, - dans le diagramme b, le signal HL issu de l'inverseur 42, - dan~ le diagramme c, le signal SJ issu de l'organe de multiplexage, :
- dans le diagramme d, le signal Q (32) à la fréquence trame, obtenu sur la sortie Q de la bascule 32 : la sortie Q (32) passe au niveau 1 sur le front montant de la première impulsion HL qui suit l'emplacement de la troisième indication de justification IJ3 et reste à ce niveau 1 jusqu'au front montant de la première impulsion HL qui suit le mot CI
de la trame suivante, sur lequel se fait la remise au niveau 0, ;~
- dans le diagramme e, le signal Q (30) donné par le comparateur de :
phase. On a illustré pour ce signal les deux états qu'il peut prendre :
: avant la première trame complète illustrée le signal Q~30) est au niveau 1 et indique qu'un chevauchement entre les impulsions L et E est détecté
~igure 4), le ~ignal Q(30) est considéré à zéro ensuite (non chevauchement), :
- dans le diagramme ~, le signal Q(22) qui correspond à l'inscription :
du signal Q(30) dans la mémoire 22 par le signal à la fréquence de trame Q(32). ~'état 1 de Q(22) correspond à l'enregistrement d'une demande de justifical;ion.
Le circuit 26 de détermination de la valeur et de la po~ition des IJ dans le train T"1, issu de la mémoire 16 recevant T1 (figure 2), comporte une première~porte NAND 33 et une deuxième porte NAND 34, chacune à trois entrées. L'une des portes, 33, reçoit le signal SJ

3~i et le signal Q(32), l'autre 34 reçoit le signal SJ et le signal Q (32), sur deux de leur3 trois entrées. La troisième entrée de chacune des portes, reçoit le signal SJ à travers une porte inverseuse 35 sulvie d'un circuit intégrateur RC, 36 et 37. Dans ce circuit 26, les ~ronts montants du signal SJ, sont différenciés, d'une part, grâce aux portes 35 et 33 lorsque la mémoire 22 enregistre une demande de Justification c'est-à-dire Q(22) - 1 et, d'autre part, grâce aux porteq 35 et 34 lorsque la mémoire 22 n'enregistre pas de demande de ~ustiPication ¢'est-à-dire Q ~22)-1.
Dans la figure 5, on a repré~enté le fonctionnement du circuit 26 ~.
par les diagrammes g, h, i et j. En 8 on a représenté SJ donné par l'inverseur 35 ; ~
en h on a illustré ce même signal SJ après intégration dans le circuit 36-37. Dans le diagramme i, on a représenté le signal de commande d'insertion ~ :
des indications de justification IJ qui auront pour valeur 1, pour une demande de justificatior. enregigtrée donnée par Q(22)=1, ce~ insertions étant faites dans le train T"1 à des emplacements déPinis à partir des positions des impulsion~ fines issues de la porte 33. Dan~ le diaeramme j, on a représenté le signal de commande dlinsertion dés indications de justification IJ, qui aurait pour valeur 0 en l'absence de demande de justification enregistrée donnée par Q(22) -- 0, cette insertion ~-se faisant dans le train T"1 à des emplacements définis à partir des positiong des impulsions fines issues de la porte 34. Ces porte~ 33 et 34 congtituent un aiguillage des fronts montants du signal SJ selon qu'il y a ou non une justification enregistrée. -.
La mémoire 25, assurant la recopie du train T"t, en y insérant - `
les indications de jugtification IJ e~ les justiPications J é~entuelles, est constituée par une bascule, de type D, qui reçoit sur son entrée D
: le train T"1 et sur son entrée horloge H le signal HL1 ; son entrée "preset", de mise forcée à 1, Pr, est commandée par le signal issu de la porte 23, et son entrée "clear", de mi.se forcée à zéro, cl, est ~: commandée par le signal délivre par la porte 23. Le train synchronisé
'' 1L~ _ .

T'1 est délivré sur la sortie Q de cette bascule 25. Le ronctionnement de cette bascule sera donné ci-après en regard de la flgure 5.
Le circuit 23 de com~ande d'inhibition d'une impulsion de HL, (première impulsion HL qui suit IJ3) est constitué par une porte NAND, à trois entrées, qui reçoit, outre le signal Q (32), le ~ignal SJ et le signal Q(22) indiquant s'il y a, ~u non, demande de justification enregistrée.
- Le circuit d'inhibition 24 est également réalisé par une porte NAND recevant HL et la commande issue de la porte 23. Le signal de commande d'inhibition donne par la porte 23 est illustré dans le diagramme k de la figure 5 ; il est constitué par deu~ impulsions aux emplacements IJ1 et TJ2 respectivement et d'une troisième impulsion quand le signal Q (22) est à 1, cette troisième impulsion a son front avant ou front descendant obtenu par le front montant de SJ, tandis que son front arrière montant est sur le ~ront montant de Q(32) quand il y a chevauchement des impulsion~ du signal SJ et du signal Q(32).
Dans le signal issu de la porte 23, ces trois impulsions précédentes, obtenues pendant une trame, sont absentes quand le signal Q(22) est à 0. 5e signal appliqué à la commande "clear" de la bascule 30, force son état à ~éro si cette bascule était à l'~tat 1, ainsi qu'il est schématisé par la flèche entre la première impulsion donnée dans le diagram~e ~ et le passage à zéro de Q(30) donné dans le diagramme e. -Dans le diagramme 1 on a schématisé à nouveau le signal HL
donné dans le diagramme a, pour permettre d'établir la relation entre le signal HL et le signal HL1 qui est donné par la porte 27 et est illustré en m. ~n voit que HL1 est la recopie de HL, avec cependant, suppression d'une impulsion? par la troisième impulsion (large) du signal de la porte 23, directement à la suite de la troisième indication de justification IJ3. 5'est ce signal HL1 qui commande le cGmpteur de lecture 18 (fig 2) et donne le débit du train T"1 appliqué à la bascule de sortie 25 qui va délivrer le train synchr~nisé T'1.

Dans le diagramme n, on a illustr~ le train T"1 par des suites de petits blocs representant les emplacements des bits d'information du train T1 et ayant un débit donné par HL1. Ce train T"1 comporte des "trous" représentés en correspondance du mot CI en début de chaque trame, des indications IJ1 à IJ3 de chaque trame et d'une justi~ication J
si elle existe, ces "trous" sont identifiés en correspondance par les symboles précédents CI, IJ et J.
Dans le diagramme p, on a illustré le train T'1 7ynchronisé
obtenu sur la sortie Q de la bascule 25 de signal horloge HL. Cette bascule assure la recopie de T"1. Rn outre, par l'aiguillage à partir de~ portes 33 et 34 des fronts montants du signal SJ respeotivement ~ur sa commande "preset", Pr, et sur sa commar,de "clear", cl, selon qu'il y a demande de justification ou non demande de justification, la ba~cule est rorcée à 1 par leq impulsions du signal de la porte 33 ainsi qu'il appara;t dans le diagramme i et, par contre, est ~orcée à O par les impulsions du signal de la porte 34 ainsi qu'il apparaît dans le diagramme j. Ceci est re~résenté par l'insertion de bits "1"
et de bits "O" en correspondance dans le train T"1, constituant les indication~ de justification. ~n outre, le signal horloKe HL de cette bascule as~ure, en regard de l'emplacement J dan~ le signal HL1 et le train T~1, l'insertion de la justification proprement dite obtenue alors en répétant, à cet emplacement, le bit d'information précédent du train T"1.
On voit par contre, en regard de la trame de droite dans la figure 5, que lorsqu'une demande de justification n'a pas été enregistrée, cette trame dans le train T'1 comporte des indications de justi~ication de valeur O ; aucune justification n'est alors insérée dans cette trame.
La présente invention a été décrite en regard de l'application à la constitution d'un train multiplex de débit défini, à partir de quatre trains entrants, de débit nominal également déYini.
Cette applioatlon a été donnée à titre d'exemple, l'invention - 16 ~ ~

~L~@!3376 s'applique bien entendu au multipleva~e d'un nombre quelconque de trains ~ntrants. ~e mode de r~alisation donn0 en regard de la figure 3 a également été choi~i à titre d'exemple. Il est évident que l'on peut y remplacer certains circuits par d'autres circuits equivalents et/ou apporter des modifications de détail.
! ~

Claims (6)

Les formes de réalisation de l'invention pour laquelle une propriété
ou un privilège exclusif est revendiqué sont définies comme suit :

1/ Dispositif de multiplexage de n trains numériques plésiochrones, dits trains entrants Ti, de même débit nominal Fe et de débits réels Fe i (1 ? i ? n), en un train multiplex sortant, de débit nominal Fs légèrement plus rapide que n fois le débit nominal de chaque train entrant, le train sortant étant articulé en trames sucessives comportant chacune, à des emplacements définis, un caractère d'identification donné CI, au moins une indication de justification IJ à n bits, et une éventuelle justification J ayant au plus un bit par train incident, le dispositif comprenant n organes de voie et un organe de multiplexage, l'organe de multiplexage comportant une base de temps élaborant un signal à la fréquence Fs des bits du train sortant, un signal HL, à
la fréquence et présentant des trous aux emplacements correspondant au caractère d'identification CI et à chaque indication de justification dans chaque trame, transmis par une première liaison de l'organe de multiplexage à chaque organe de voie, et chaque organe de voie, destiné
à élaborer un train synchronisé T'i fourni à l'organe de multiplexage par une deuxième liaison, comportant un ensemble de mémorisation du train entrant reçu Ti, commandé en enregistrement par le signal d'horloge de ce train, de fréquence Fei, et en lecture par un signal de lecture HL1 déduit du signal HL fourni par l'organe de multiplexage, pour délivrer un train résultant T"i, un comparateur de phase entre les signaux Fei et HL1, un circuit de demande de justification éventuelle commandé
par le comparateur et un circuit d'inhibition élaborant le signal HL1 à partir du signal HL lorsqu'une demande de justification existe, le dispositif étant caractérisé par le fait que l'organe de multiplexage fournit, en outre, à chaque organe de voie, par une troisième liaison, un signal SJ constitué par une impulsion de l'horloge de correspondant à chaque IJ, l'impulsion correspondant au dernier IJ de chaque trame étant maintenue jusqu'au caractère d'identification CI de la trame suivante, et que chaque organe de voie comporte, en outre, un circuit de restitution de la fréquence de trame à partir des signaux SJ et HL, un circuit de commande du circuit d'inhibition à partir du signal à la fréquence de trame, du signal SJ et du signal de demande de justification, un circuit de recopie du train résultant T"i délivré par l'ensemble de mémorisation et de restitution du train T'i, commandé par le signal HL
et associé à un circuit d'insertion, à l'emplacement prévu, de la valeur de chaque indication de justification IJ commandé par le signal de sortie du circuit de demande de justification et à partir du signal SJ.

2/ Dispositif selon la revendication 1 caractérisé par le fait que ledit circuit d'insertion de chaque indication de justification IJ
est constitué par un circuit sensible aux fronts du signal SJ pour définir, dans le temps, la position de chaque indication de justification IJ
dans le train T"i appliqué au circuit de recopie et un circuit d'aiguillage de l'une des deux valeurs à attribuer à chaque indication de justification commandé par le signal délivré par le circuit de demande de justification (e et sur les fronts du signal SJ.

3/ Dispositif selon la revendication 2 caractérisé en ce que le circuit sensible aux fronts du signal SJ est constitué par un inverseur suivi d'un circuit intégrateur RC et le circuit d'aiguillage par deux portes NAND recevant chacune le signal SJ et ce même signal issu dudit circuit intégrateur et recevant, en outre, l'une le signal de demande de justification et l'autre ce même signal inversé.

4/ dispositif selon la revendication 3, caractérisé en ce que le circuit de recopie du train T"i et de restitution du train T'i est constitué par une bascule, de type D, recevant sur son entrée D le train T"i et sur son entrée horloge le signal HL, et commandée par son entrée de mise forcée à 1, Pr, et son entrée de mise forcée à 0, cl, par les signaux issus respectivement des deux portes NAND

5. Dispositif selon la revendication 1, 2 ou 3, caractérisé en ce que le circuit de demande de justification est constitue par une deuxième bascule, de type D, recevant sur son entrée D le signal délivré par ledit comparateur de phase et sur son entrée horloge ledit signal délivré par le circuit de restitution de la fréquence de trame.

6. Dispositif selon la revendication 1, 2 ou 3, caractérisé en ce que ledit comparateur de phase est un compa-rateur à mémoire constitue par une troisième bascule, de type D, recevant sur sont entrée D, à travers une porte NAND un signal L de lecture de l'ensemble de mémorisation et le signal sur sa sortie ?, sur son entrée horloge un signal E d'enregis-trement dans l'ensemble de mémorisation et sur sa commande de mise forcée à zéro, cl, le signal délivré par le circuit de commande d'inhibition.