CA1163720A - Decodeur pour la mise en oeuvre d'un procede de transmission serie d'informations binaires - Google Patents

Abstract

Un décodeur pour une transmission série d'informations binaires où chaque information binaire est transmise sous forme d'un signal élémentaire occupant un intervalle de temps dit moment binaire et reçu par une entrée du décodeur. Ce décodeur délivre en sortie un signal d'informations binaires sous forme HDBn et comporte un circuit de récupération d'horloge émettant un signal d'horloge définissant les moments binaires associés aux informations binaires contenues dans un signal appliqué à l'entrée du décodeur, ce signal d'horloge ayant des transitions de 0 à 1 qui coïncident avec celles du signal d'entrée. Le décodeur comprend également une porte logique respondant à l'entrée du décodeur, l'autre étant connectée à la sortie du circuit de récupération d'horloge, et une porte logique sur celles de la porte logique connecté à la sortie de la porte logique sortie du circuit de récupération d'horloge,est prévu pour retarder d'un demi-moment binaire des impulsions disponibles à la sortie de la porte logique comprenant deux entrées différentielles connectées, l'une la sortie de la porte logique circuit à retard, délivre le signal de sortie du décodeur.

Description

~ ~ 63720 La presente invention concerne la transmission notamment sur fibres optiques.
Dans un reseau de transmission numerique l'ele-ment de signal de base est constitue par le multiplex du premier ordre au débit de 2,048 M bit/s correspondant a une capacite de 30 voies teléphoniques. A la jonction entre equipements ce signal est transmis par câbles electriques au moyen d'un code bipolaire haute densite designe par HDs3 et normalise par le CCITT~
Le code HDB3 est un cas particulier du code HDBn qui est un code bipolaire a trois niveaux (-, 0, +) dans lequel: ~-- les 1 binaires sont representes par des impul-sions rectangulaires de rapport cyclique 1/2 alternativement positives et négatives, - les 0 binaires sont representes par des inter-valles de temps vides sauf lorsqu'ils se succedent en nombre superieur a n auquel cas toute sequence de n + 1 zeros successifs e-st remplacee par une sequence de remplissa~e à
n + 1 elements dont tous les elements sont des zeros a l'ex-ception du premier et du dernier, le dernier element etant un viol de bipolarite c'est-à-dire une impulsion de rapport , ~ cvclique 1/ 2 de même polarite que la dernière qui l'a pre-cede, le premier élément étant soit un 0 soit un un bipolaire ~25~ normal, le choix s'effectuant de manière que la polarité dlun viol~soit differente de celle du dernier viol anterieur. , Un signal numerique code en HDsn presente des redondances:, au plus n + 1 intervalles de temps vides et des viols,de polarite alternes qui facilitent le recupera-30 , tion du rythme et l'elimination de la composante continue etqui permettent en outre de detecter~ certaines erreurs en ligne.
Les systèmes actuels~de transmission par fibres optiques utilisent des sources de lumiere modulees en tout . .

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~ ~ ~3~0 ou rien qui ne permettent pas l'utilisation des codes bipolaires mais uniquement celle des codes binaires. Parmi ces derniers l'un des plus utilisés est le code C M I (in-version codee des uns) dans lequel:
- les 1 binaires sont représentes alternativement soit par une impulsion rectangulaire de rapport cyclique 1 soit par un intervalle de temps vide - et les 0 binaires sont representes par une im-pulsion rectangulaire de rapport cyclique 1/2 situee dans la première moitie d'un intervalle de temps ou, selon une variante, dans la deuxième moitié d'un intervalle de temps.
Dans les systèmes connus, on effectue, a la tran-sition, entre une jonction normalisée codee en HDB3 et une liaison par fibres optiques codee en C M I, un transcodage avec un decodage intermédiaire. Cela a pour`inconvenient de ne pas permettre à la réception le contrôle des erreurs affectant le signal codé en HDB3 à la jonction d'emission car les informations dues a la redondance du code HD~33 sont perdues dans le décodage intermédiaire utilise lors du transcodage HDB3- C ~ I au depart de la liaison par fibres optiques. En effet, une longue suit:e de zeros ou des viols de polarite non alternes affectant ].e signal code en EIDB3 à la jonction d'emission disparaissent au cours des trans-codages HDB3- C M I et C-M I - HDB3.
25 ~ La presente invention a pour but d'eviter l'incon-venient precite ~râce à un codage binaire pour la trans-mission sur fibres optiques ~ui permet dans le cas d'une liaison entre deux jonctions normalisees en HDBn, de res-tituer, cote réception un signal code en HDB3 rigoureusement identique à celui de la jonction emission.
Plus particulièrement, la presente invention a pour objet un decodeur pour une transmission serie d'infor-mations~binaires, chaque infor~mation hinaire etant transmise s~us formo ~'un sigral elementaire qui occupe un intervalle

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i 1 ~3720 de temps dit moment binaire et qui est recu par une entree du decodeur, ce decodeur delivrant en sortie un signal d'informations binaires sous forme HDBn.
Selon l'invention, le décodeur comporte:
- - un circuit de récupération dlhorloge comprenant une sortie sur laquelle il emet un.signal d'horloge definis- -sant les moments binaires'associés aux informations binaires.
contenues dans un signal appliqué a l'entree du decodeur, ' ce signal d'horloge ayant des transitions de 0 a 1 qui coin-cident avec celles du signal d'entree du decodeur;
- une porte logi~ue et)> à deux entrees l'une correspondant à l'entrée du décodeur, l'autre étant connec-tee à la sortie du circuit de recuperation d'horloge;
~ - une porte logique non ou à deux entrées con-nect'ees en parallèle sur cel.les de la porte logique et;
- un circuit à retard connecte à la sortie de la porte logique non ou et à la sortie du circuit de récuperation d'horloge, qui retarde, d'un demi-moment binaire des impulsions disponibles'à la sortie de la porte logique ~non ou; et - un amplificateur aomprenant deux entrees diffe-rentielles connectées, l'une à la' sortie de la porte logique et~>, l'autre à une sortie du circuit à retard, cet amplifi-cateur delivrant le signal de sortie du decodeur.

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1 1 ~3720 D'autres caractéristiques et avantages de l'invention ressortiront des revendicatlons jointes et de la de~cription ci-aprèa faite en regard du des3in dan~ lequel : -- la figure 1 illu3tre un procédé de tran3mi3sion d'in~ormation3 binaires selon l'invention, - la ~igure 2 repré3ente le 3chéma d'un codeur mettant en oeuvre le procédé 3elon l'invention à partir de 3ignaux codés en HDB3, - la figure 3 e~ un ensemble de courbe3 explicitant le fonctionnement du oodeur repré3enté à la figure ~, - la ~igure 4 repré3ente le schéma d'un décodeur utilisable pour transcoder en HD~3 les 3ignaux issus du codeur représenté-à la figure 2, -.la figure 5 est un ensemble de courbes explicitant le fonctionnement du décodeur représenté à la figure 4, - la figure 6 e9t le schéma d'un circuit de récupération d'horloge utilisable pour le déaodeur représenté à la ~i~ure 4, la ~igure 7 est le schéma d'un dispositl~ de régénération utili3able pour le signal déllvré par le codeur repré3enté à.la Pigure 2, la fieure 8 est un ensemble de courbes explicitant le fonctlonnement du circuit de régénération représenté à la figure 6~
- la ~igure 9 représente le schéma d' une réalisation po3sible du circuit à retard utilisé dans le disposi.tir de régénération de la figure 7 - et la fi~ure 10 e3t le sohéma d'un détecteur d'erreurs utilisable 25. avec les ~ignaux du codeur repréaenté à la figure 2.
On a représenté en.a sur la figure 1 une séquence d'information binaires 0~1 cadencée à la fréquence F ou de moment binaire de durée 1~F
et en b et c deux versions d'un 3ienal binaire évoluant entre un niveau in~érieur dit niveau nul et un niveau supérieur dit niveau positif. Dans ce signal :
- une information binaire 1 e~t repré~entée alternativement soit par une impulsion positive 30it par un niveau nul 3'étendant l'un et l'autre sur toute la durée du moment binaire considéré, - une information binaire O n'appartenant pa3 à une séquence de quatre . 35 in~ormations binaire~ successives 0 est repré~entée par une impulsion po~itive occupant la première moitié du moment binaire considéré

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: ~ 3 ~37~0 - et dan3 chaque 3équence de quatre informations binairea sucoessives 0, les information3 binaires 0 sont représentées9 comme précédemment, par des lmpul3ions positives occupant la première moitié des moments binaires con3idérés à l'exception éventuellement de la première information binaire 0 de la ~équence qui est représentée comme une information binaire 1 en re~pectant la règle de l'alternance dans le caa où un nombre pair d'informations binaires 1 a été émis depuia la fin de la précédente séquence de quatre informations binaires quocessives 0, et à l'exception de la dernière information binaire 0 de la séquence qui est tou~ours représentée comms une information binaire 1 en violant la règle de l'alternance.
La définition précédente fait dépendre, la forme du signal représentant la ~uite d'informations binaires a), de~ informations binaires qui l'ont précédé. Cette forme est soit celle de la courbe b) dans le cas où le dernier viol précédent la suite d'informations binaires a), c'est-à-dlre la quatrième information binaire 0 de la dernière séquence de quatre informations binairea sucoessives 0 précédant la suite d'informations binaires a), était un niveau nul, soit oelle de la oourbe o) dans le oas où le dernler viol précédent la suite d'information~ binaires a était un niveau positif.
Dans l'hypothèse où le viol précédant la suite d'informations binaires a était un niveau nul, c'est-à-dire le caa de la oourbe b), la dernière information binaire 1 de la suite a) avant la première séquence de quatre information~ binaires succes3iveq 0 e3t représentée par un niveau nul. Cela implique, en vertu de la règle de l'alternance~
que les inrormations binaires 1 comprises entre les deux séquenoes .

de quatre inPormations binaires successives 0 sont en nombre pair et qu'll y a donc lieu de représenter la première information binaire 0 de la première séquence de quatre irformations binaires quccessives 0 de la suite a comme une information binaire 1 ~n respectant la règle de l'alternance o'e~t-à-dlre par une impulsion positive s'étendant sur tout le moment binaire.
De même, en se reportant à la courbe c), on constate que la dernière information binaire 1 précédant la première séquence de quatre informations binaires successives 0 est représentée par un niveau nul. Pu~sgue, par hypothàse, le dernier viol précédant la ~ 5 .
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i3~20 suite d'informationa binaires a) était dans ce ca~ un niveau positif, la règle de l'alternance implique que les informatlons binaires 1 entre les deux séquences de quatre informations binaires ~ucces3ives 0 sont en nombre impair et qu'il y a donc lieu de représenter la première 5 in~ormation binaire 0 de la première séquenoe de quatre inIormations binaires succe~sives 0 de la suite a comme une information binaire 0 ordinaire c'est-à-dire par une impulsion positive occupant la première moitié du moment binaire considéré.
La quatrième information binaire 0 de la première séquence 10 de quatre informations binaires successives 0 de la suite a) est représentée sur la courbe b) par une impulsion positive et sur la courbe c) par un niveau nul s'étendant l'un et l'autre sur tout le moment binaire considéré. Dans les deux cas cette quatrième informa-tion binaire 0 est représentée comme une information 1 en violant l5 la règle de l'alternance qui consiste à faire succéder à une absence dlimpulsion pendant un moment binaire, une lmpulsion positive occupant tout un moment binaire et réciproquement, cela sans tenir compte des impulsions positivea occupant des demi-moments binalres.
Avec la définltion adoptée la règle de l'alternance est respectée 20 au niveau des Yiols qui ont tou~ours lieu alternativement au niveau positiP puis au niveau nul ou inversement.
Le oodage binaire qui vient d'être décrit peut être genéralisé
en remplaçant dans sa définition les séquence~ de quatre lnformations - blnaires succe~si~res 0 par des séquences de n+1 informationa binaires 25 suocesslvès 0. Il peut également etre modiÇié en décalant le~ impulsions positives représentant de~ information~ binaire~ 0 n'appartenant pas à des séquencea de nl1 informations binaires sucoessives 0~
de la première à la deuxième moitié des moments binaires. Par ailleurs on peut interchanger les représentations des lnformatlons binaires 0 30 et 1 ou remplacer les impulsions positives par des impulsions négatives.
~ a récupération du rythme est aisée car le signal obtenu comporte au moins une transitIon par moment binaire. Elle peut se faire par flltrage autour de la f`réquence de rythme ou par synchronisation d'un oscillateur fonctionnant à la fréquence de rythme sur les transi-35 tions de 0 à 1 du slgnal.

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: ~ ~: , , , ` I 3 6 3 '~ 2 0 Le codage binaire qui vient d'être décrit présente le~ mêmesredondances qu'un code bipolaire HDBn ce qui, d'une part, 3implifie les opérations de transcodage par rapport au code HD~n et ce qui, d'autre part, permet d'assurer la continuité de la surveillance des erreurs de codage dans les systèmes de transmission où il est utilisé pour relier des jonctions codées en HDBn. Pour illustrer cette dernière propriété, on va décrire plus spécialement un codeur fonctionnant à partir du HDB3 et un décodeur aboutissant au HDB3.
Pour obtenir un codeur ~onctlonnant à partir des information3 binaires elles-mêmes il suffira de faire précéder le codeur que l'on va décrire d'un codeur HDB3. De même pour obtenir un décodeur fournissant les lnformations binaires elle3-mêmes il suffira de faire suivre le décodeur que l'on va décrire d'un décodeur HDB3. Le codeur et le décodeur HDB3 ne seront pas détaillés car il~ font partie de l'art connu. Des exemples en 30nt décrits, notamment, dans l'article de T.A.
MOORE intitulé : n Digital transmission codes : properties of HDB3 and related ternary codes with reference to broadcast signal distri-butlon "paru dan3 la revue : "The ~adio and Electronio Engineer"
vol.44 n 8 août 1975 pages 421 à 426.
La flgure 2 représente le schéma d'un codeur fonctionnant à
partir d'infor~ations binaires cadencées préalablement mises sous forme HDB3 et du 3ignal d'horloge a3socié définissant les moments binaires occupés par ces in~ormations. Ce codeur comporte :
- un discriminateur 1 dont l'entrée correspond à l'entrée signal A
du codeur et qui sépare les impulsions du signal d'entrée en fonction de leurs polarités et les re~titue sous une seule polarité sur deux sorties dis~inctes l'une B ré3ervée aux impulsions de polarité d'origine po3itive et liautre C réservée aux impulsions de polarité dtorlgine négative, - 30 - un double circuit de mise en fcrme 2 connecté aux sorties ~ et C
du discriminateur l et à une entrée horloge H du codeur, qui, 90U~ :
- l'action du signal d'horloge, élargit les impulsions présentes sur les sorties B et C du discriminateur 1 et leur donne un rapport cyclique 1/1 avant de les délivrer sur deux sortles D et E distinctes, l'une D ré3ervée aux impul~ions de polarité d'origine positive, l'autre E aux impul3ions de polarité d'origine négative, - _ 7 --`-'; " ` ` i 3 ~3720 - un circuit "porte" 3 connecté aux sorties D et E du double circuit de mise en forme 2 et à l'entrée d'horloge H du codeur, qui, SOU9 l'action du signal d'horloge émet des impulsions de rapport cyclique l/2 en l'absence d'impulqions sur les sorties D et E du double circuit de mise en Porme 2 - et un circuit sommateur 4 connecté à la sortie G du circuit "porte" 3 et à la sortie D du double oircuit de mi~e en ~orme 2, qui délivre le signal de sortie du codeur.
Le discriminateur 1 comporte deux comparateurs 5 et 6 connectés l'un 5, par son entrée non inverseuse, à l'entrée qignal A du codeur et par son entrée inqerseuse à une source de tension de réference positive et l'autre 6 par son entrée inverseuse à l'entrée signal A du codeur par son entrée non inverseuse à une qource de tension de réPérence négative, les tensions de référence positive et négative étant, en valeur absolue, inférieures aux amplitudes des impulsions du signal d'entrée codé en HDB3.
Le double aircuit de mise en Porme 2 comporte deux bascules de type D 7 et 8 connectées par leur entrée de données l'une 7 à la sortie B du discriminateur 1 et l'autre 8 à la sortie C de ce dernier~ et par leur entrée d'horloge à l'entrée d'horloge H
du codeur.
Le circuit 3 comporte une porte logique "non ou" 9 à deux entrées oonnectées aux deux sorties D et E du double circuit de mise en ~orme 2 et une porte logique "et" 10 à deux entrées l'une conneatée à la sortie F de la porte lo~ique "non ou" 9 l'autre à l'entrée d'horloge H du codeur. ?
Le circuit ~ommateur 4 comporte une porte logique "ou~ à deux entrées connectée~ l'une à la sortie D du double circult de mise en forme 2 et l'autre à la qortie G du circuit "porte" 3.
Le codage à partir d'un signal sous forme HDB3 e~t pluq qimple qu'à partir des inPormations binaires elles-mêmes car un certain nombre d'opérations nécessaires au codage sont faites lors de la mise-en ~orme en HDB3 notamment la distinction entre les informations bin~ires 1 en fonction de leur rang pair ou impalr et la détermination des première et dernière inPormations d~une séquence de quatre inPorma-tions binaires succeqsive~ O y compris les viol~ de la règle de l'alternance. Il est obtenu selon la règle suivante :

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i ~ ~3720 - une impulsion positive du signal d'entrée sous ~orme HD~3 est élargie de manière à occuper tout un moment binaire, - une impulsion négative du ~ignal d'entrée sous forme HDB3 est .
ignorée - et une absence d'impulsions pendant un moment binaire du signal d'entrée sous ~orme HDB3 est transformée en une impulsion occupant la premlère moitié d'un moment binaire. Cette règle est biunivoque.
L'application de sa réciproque permet de retrouver au décodage un signal sn tout point identique à celui qui a été codé. Elle rend par conséquent pos~ible la surveillance à la réception des erreurs de transmission affectant le signal d'émi3sion codé en HDB3.
Le codeur applique la règle précédente avec un retard d'un demi-moment binaire. Les impulsions positives du signal d'entrée du codeur, après avoir été détectées par le discriminateur 1, sont 15 retardées d'un demi-moment binaire et chargéea par la bascule 7 qui est active sur le3 frontq montants de son signal d'horloge puis transmises à la sortie du codeur par la porte logique t'ou'' 4. Les impulaions négatives du slgnal d'entrée du codeur, après avoir été
detectées par le disoriminateur 1 sont retardées d'un demi-moment binaire et élargies par la bàscule 8 qul est aotive sur les fronts montants de son signal d'.horloge, puis utilisées pour bloquer le circuit "porte" 3 sans être transmises à la sortie du.codeur. L'absenoe d'impulsiona pendant un moment binaire du signal d'entrée du codeur se ~raduit avec un retard-d'un demi-moment binaire par une absenae 25 d'impulsion aux gortieg.B et C des bascules 7 et 8 déteotée par la porte logique "non ou" 9 qui débloque la porte logique "et" 10.
Cette dernière permet alors la transmi~sion, en sortie du oodeur, . par l'intermédiaire de la porte logique "ou" 4, d'une impulsion d'horloge qui, compte tenu d'un demi-moment binaire de retard dû
: 30 à la bascule 7~ se trouve être dans la première moitié d'un.moment.
binaire du si~nal de sortie du oodeur.
Les diagrammes de la ~igure 3 repré~entent la forme de~ signaux en di~érents points du codeur. En~tête de oeux-cl on a représenté
la séquence d'lnformations binaires a reprise de la figure 1. Les 35 autre3 diagrammes sont indexés sur la gauche par des lettres majuscule~ ~ :
reprises du sohéma de la ~igure 2 et repérant sur ce dernier les g _ .. . .. . . _ _ . . . ... . . . . .... .... _ _ .. .. _ _ _ _ _ - . . .
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, : . i 3 ~37~0 polnts où sont dlsponlbles les sienaux représentés. La forme du ~ignal appliqué à l'entrée A du codeur est celle d'un 3ignal en HDB3 corre~pondant à la 3équence d'information3 blnaires a dans l'hypothèse où le viol précédant la dite séquence était négatif, hypothèse pour laquelle on obtlent avec le procédé de tran~mission précéde~ment décrit un signal dont la forme est représentée en b à la ~ieure 1.
La courbe représentant le signal en sortie I du codeur correspond à la courbe b de la flgure 1 à un retard d'un deml-moment binaire près.
Un décodeur adapté au signal délirré par le codeur précédent est représenté à la flgure 4 à l'e~ception de son clrcuit de récupé-ration d'horloge. On distingue sur cette flgure :
- une porte logique "et" 11 à deux entrées l'une constituant celle celle du décodeur et l'autre étant connectée à la sortie H d'un 15 circuit de récupération d'horloge.
- une porte loglque "non ou" 12 à deux entrées connectées en parallèle sur cellss de la porte logique "et" 11, - un circuit à retard 13 connecté à la 30rtie K de la porte logique "non ou" 12 apportant un retard égal à un demi-moment binaire 20 - et un ampllficateur différentiel 14 dont l'entrée inverseuse est connectée à la ~ortie J de la porte logique "et" 11 et dont l'entrée non in~erseuse est connectée à la sortie M du clrcuit à retard 13.
La oirouit à retard 13 oomporte une bascule de type D 15 actlve sur les fronts de montée de son ~ignal d'horlo~e et une porte logique "etn 25 à deu~ entrée~ 16. La bascule de type D 15 est connectée par son entrée de données à la ~ortle K de la porte logique !'non ou" 12 et par son entrée d'ho~lo~e à la sortie H du circuit de récupération -H ~ d'horloge. La porte logique "et" 16 à l'une de ~e~ entrée3 connectée à la sortie non inversée de la bascule de type D 15 et l'autre à
30 la ~ortie H du oircuit de récupération d'horloge, Le oirouit de récupération d'horlogc fonctionne à partir du ignal d'entrée du décodeur. Il peut être réalisé, comme représenté
à la ~igure 6, à l'aide d'un ampllflcateur à transi~tor chargé par un circuit oscillant L 5 à coefficient de surten~ion élevé et accordé
35 sur la fréquence d'horlo~e, et 9UiYi par un amplificateur de mise en forme rectangulaire à deux ~orties complémentaires l'une H déllvrant , .. . .

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3 7 2 0 un signal d'horloge récupéré dont lea front3 montanta coincident avec ceux du aignal d'entrée du décodeur c'est-à-dire avec le début des moments binaires et i'autre H délivre un signal d'horloge récupéré
et inversé dont les ~ronts descendants coIncident avec les fronts 5 montants du slgnal d'entrée du décodeur.
Le décodage s'effectue selon la règle inverse appliquée au codage :
- une impulsion s'étendant sur tout un moment binaire est transformée en une impulsion positive occupant la première moitié du moment 10 binaire, - une absence d'impulsion pendant tout un moment binaire est tran~formée en une impulsion négative occupant la première moitié du moment binaire - et une impulsion pendant la première moitié d'un moment binaire 15 est ignorée.
Le~ impulsiona occupant tout un moment binaire du 3ignal.d'antrée du décodeur aont repérables.par leur préaence dans la deuxième moitié
d'un moment binaire et sont détectées de cette manière à l'aide de la porte loglque "et" 11, avec un retard d'un demi-moment binaire.
Les moment3 binaires sans impulsion dans le signal d'entrée du décodeur sont repérable~ par l'absence.d'impulsion dans leur première moitié et sont détectés de cette laçon à l'aide de la porte lo~ique "non ou" 12 sans aucun retard.
Le circuit à retard 13 permet de synchroni3er le3 détectiona ?5 des impulsions et des absences d'impulslon occupant tout un moment binaire. La bascule de type D 15 aotiYée au milieu de chaque moment binaire par le signal de récupération d'horloge disponible en H
: ef~eetue oette ~ynchronisation en apportant un retard d'un demi-moment binaire aux impulsions délivréea par la porte logique "non ou" 12. La porte logique "et" 16 calibre le~ impulsions délivrées par la bascule de type D 15.
- L'amplificateur dif~érentiel 14 déllvre un signal bipolaire dont lea impulsions positives correspondent à celles délivrées par . la porte logique "et" 12 et dont les impulsions négatives correspondent aux impulsions positlve~ délivrées par le circuit à retard 13.

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, ,: , i 1 ~3720 Les dlagrammes de la ~igure 5 représentent la forme des signaux en différents points du déoodeur. Ils sont indexés 3ur la gauohe par des lettres majusculeq reprises sur le schéma de la Pigure-4 et repérant sur ce dernier les pointa où sont diaponlble~ les ~ignaux représentés. Le signal d'horloge récupéré disponible en H présente, comme le signal d'horloge utilisé au codage~ un ~ront de montée au milieu de chaque moment binaire. La ~orme du signal appliqué
à llentrée I du décodeur eat celle du aignal de 30rtie du codeur représenté aoua la même indexation dan~ la figure 3 et obtenu à
partir d'un aignal sous forme HD~3 appliqué à l'entrée du codeur et représenté en A à la Pigure 3. Il donne lieu, en sortie du décodeur, à un signal blpolaire dont la forme représentée en S à la figure 5 correspond à celle du signal d'entrée du codeur représentée en A
à la figure 3 à un retard d'un demi-moment binaire près.
La flgure 7 représente le schéma d'un diapositif de régénération utllisable pour remettre en forme le slgnal délivré par le codeur représenté à la flgure 2. Ce dlspo~ltlf de régénération est, comme le décodeur précédent, représenté san3 son clrcult de récupératlon d'horloge. On distingue sur cette Plgure :
20 - un circuit à retard 17 connecté à la 90rtie H d'un circuit de récupéra-tion d'horloge non représenté, retardant le signal d'horloge récupéré
d'une durée lnférieure à un demi-moment binaire à un multlple près de moment blnaire, - un cirouit de mi~e en form2 18 plaoé en entrée du dispositi~ de 25 régénération, - - un premier circuit d'échantillonnage 19 connecté par une entrée d'échantillonnage à la sortie du circuit de mise en forme 18 et par de~ entrée~ de commande d'échantillonnage aux sorties H et H1 du circuit de réoupération d'horloge et du circuit à retard 17~ asaurant - 30 un échantillonnage du signal à régénérer sur un court instant avant~
la ~in de la première moitle de chaque moment binaire, après une transltlon de la version retardée du aignal d'horloge récupéré, - un deuxième circuit d'echantillonnage 20 connecta par une entrée d'échantillonnage à la sortiè du circult de miae en forme 18 par de~ entrées de commande d'échan~illonage aux sorties H et H1 du circuit de récupération d'horloge et du circuit à retard 17, assurant un .
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~ 1 63~20 échantillonnage du signal à régénérer sur un court instant avant la fin de la première et de la deuxième moitiés de chaque moment binaire après une transition de la version retardée de l'horloge récupérée 5 - et une bascule bistable 21 dont l'entrée de remise à un est connectée a la ~ortie P du premier circuit d'échantillonnage 19 et dont l'entrée de remise à zéro est connectée à la sortie 0 du deuxième circuit d'échantillonnage 20.
Le circuit de récupération d'horloge fonctionne à partir du 10 signal à régénérer. Il peut être identique à celui représenté à la figure 6. Mais la sortie utilisée est la sortie H sur laquelle est disponible un signal d'horloge présentant des Pronts montants co;ncidant aveo ceux du signal à régénérer.
Le circuit à retard peut être constitué, comme représenté sur la figure 9, par une inductance 30 connectée en série entre son entrée et sa sortie et par une capacité variable 31 disposée entre sa sortie et la masse9 la capacité 30 et l'inductance 31 ~ormant un circuit oscillant série accordé au voi9inage de la fréquence d'horloge. Il est alors co~plété par des diodes dtécrêtage 32 et 33.
Le premier circuit d'échantillonna~,e 19 réalise la fonction logique "et". Il comporte une première porte logique "et" 22 à deux entrées l'une connectée à la sortle H du circuit de récupération d'horloge l'autre à la sortie H1 du circuit à retard 17 et une deuxième porte logique "et" 23 à deux entrées conr)eotées l'une à la sortie X
25 de la première porte logique "et" 22, l'autre à la sortie N du circuit de mise en forme 18.
- Le deuxième circuit d'échantillonnage 20 comporte une première porte logique "non ou exclusif" 24 à deux entrée~ l'une connectée à la sortie H du circuit de récupération d'horloge l'autre à la sortie H
30 du circuit à retard 17 et une porte logique "et" à deux entrée~ 25 liune conneotée à la sortie Z de la porte logique "non ou exclusif'i 24 ; et l1autre connectée par l'intermédiaire d'un inverseur à la sortie N du circuit de mise en forme 1~.
La ba~oule bistable 21 est une bascule R S connectée par ~on 35 entrée de re~ise à 1 à la sortie P de la porte logique "et" 23 et par son entrée de remise à 0 à la sortie 0 de la porte loglque "et" 25.

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3 :~ ~3720 Ellc délivre le signal réeenéré sur sa sortle non inversée SR.
On dlstingue également sur le schéma de la figure 7 une bascule de type D 26 connectée par son entrée données à la sortie H du circuit d'horloge et par son entrée d'horloge à la sortie Z de la porte loglque "non ou exclusif" 24. Cette bascule 26 îournit sur sa 30rtie non inver3ée HR un slgnal d'horloge synchrone aveo le signal régénéré
di~ponible à la sortie SR de la ba~oule RS 21.
La régénération du signal consiste à synchroniser C~es transitions sur la version retardée du signal d'horloge récupéré~ Cette synchronisa-tion est effectuée à l'aide de la bascule RS 21 dont les transitions de O à 1 sont commandée~ J sa sortie non inversée étant au niveau logique 0, par l'apparition d'un niveau logique 1 en sortie du premier circuit d'échantillonnage 19 et dont les transitions de 1 à 0 sont commandées~ sa sortie non inversées étant au niveau logique 1, par l'apparition d'un niveau logique 1 en sortie du deuxième circuit d'échantillonnage 20.
Une transition de O à 1 du signal délivré par le codeur de la Pigure 2 ne peut se produire qu'au début d'un moment binaire.
Pour la régénérer il sufPit d'effectuer un échantillonnage dans la première moitié de chaque moment binaire après la transition de O à 1 de la version retardée H1 du signal d'horloge récupéré
c'e3t-à-dire pendant les instants où le signal d'horloge récupéré H
et sa verslon retardée H1 sont simultanément au niveau loglque 1.
L'ordre d'échantillonnage est alors délivré par la porte logique "et" 22 et l'éohantillonnage est ePPeotué par la porte logique "et" 23.
Une tran3ition de 1 à O du signal délivré par le codeur de la ril3ure 2 peut se produire au debut ou au milieu d'un moment binaire.
Pour la régénérer il faut ePfectuer un échantillonnage dans la première et la deuxième moitié~ de chaque moment binaire après chaque tra~sition : :
30 de la version retardée H1 du signal d'horloge récupéré c'est à-dire pendant les lnstanta où le signal d'horloge récupéré H et sa version retardée H1 sont slmultanément dans le même état loglque. L'ordre .
d'échantillonnage est alors délivré par la porte logique "non ou excluc7if" 2 et l'échantillonriage est effectué par la porte logi-que "et" 25, Ia valeur de l'échantillon étant complémentée par.un inverseur pour une commande correcte de la bascule RS 21.
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~ ~ 63720 Afin de limiter au maximum l'influence des para3ites, la durée de~ échantillons est réduite au minimum compatible au bon ~onctionnement de ~a bascule ~S 21 en a~ustant le retard apporté par le oLrcuit à retard 17 à une valeur inférieure mais proche d'un deml-moment 5 binaire~ !
Les diagrammes de la ~igure ~ repré~entent la forme des signaux en différents point3 du dispo3itif de régénération. Ils sont indexé~
sur la gauche par des lettres ma~uscules reprises sur le 3chéma de la ~igure 7 et repérant sur ce dernier les point~ où sont disponibles les ~ignaux représentés.
La ~igure 10 repréqente le schéma dlun détecteur d'erreurs utilisable pour la surveillance du signal délivré par le codeur décrit en regard de la figure 2. Le détecteur d'erreur eqt représenté
sans son circuit de récupération d'horloge. Il comporte outre ce dernier :
- une porte logique "et" 39 à deux entrées l'une I constituant celle du détecteur d'erreurs, l'autre étant conneotée à la sortie H d'un ciroult de réoupération d'horloge, - une porte logique "non ou" 40 à deux entrées connectées en parallèle sur oelles de la porte logique "et" 39~
- un circuit à retard 41 connecté à la sortie de la porte logique "non ou'i 40 et à celle H du circuit de récupération d'horloge, apportant un retard d'un demi-moment binaire aux impulsions délivrées par la porte logique ~'non ou" 40, `25 - un oircuit doubleur de ~reqùence 42 connecté à la sortie H du circuit de récupération d'horloge, - un registre à décalage bidirectionnel 43 à quatre étageq A, ~, C, D
ayant une entrée horloge C1 oonnectée à la ~ortie du circuit doubleur de fréquence 427 des entrées parallèles de donnée3 a, b pour les étages A et B, et une entrée érie de données R pour décalage à
droite portée3 au niveau logique 1~ de~ entrée3 parallèle~ de donnée3 c, d pour les étages C et D~ et une entrée série de données L portées au niveau logique 0, une entrée de commande de décalage à droite So activée par le qignal de la porte logique "et" 39 et une entrée - 35 de co~mande de décalage à gauche S1 activée par le ~ignal de sortie du cirouit à retard 41 .. . .. _ .. . . . ... , . , _ _ , , , , , , ., _ _ .

~ 1 ~3720 - et un clrcuit logique 44 détectant leq débordements à drolte et à gauohe du registre à décalage l13 ains:L que plus de deux décaloges dans le même sen3 à l'intérieur de ce dernier et délivrant en réponse un signal d'erreur utilisé accessoirement pour la remise à l'état initial du regi~tre à décalage 43.
Le circuit de récupération d'horloge peut être identique à
celui décrit précédem~ent relativement à la figure 6. La sortie utilisée est9 oomme dans le cas du décodeur, la 30rtie H sur laquelle est disponible un signal d'horloge récupéré présentant des transitions de 0 à 1 au milieu des moments binaires associés aux informations contenues dans le signal appliqué à l'entrée I du détecteur d'erreurs.
Le circuit à retard 41 peut etre réalisé, comme celui 13 du décodeur représenté à la ~igure 2. `~
Le circuit doubleur de frequence 42 peut être réalisé à l'aide d'une porte logique "non ou exclusif" à deux entrées connectées à
la sortie H du circuit de récupération d'horloge, l'une directement, l'autre par l'intermédiaire d'un circuit à retard introduisant un délai égal à un demi-moment blnaire. Il délivre un signal rectangulaire présentant des transition3 de 0 à 1 au mllieu de chaque moment binaire. :
20 Le registre à décalage bidirectionnel 43 à quatre etages est un circuit intégré de technologie TTi connu sous le numéro 74 194. Il présente deux entrées de commande de décalage S0 et S1 qui permettent . :
de bloquer le registre lorsqu'elles sont toutes deux au niveau logique 0, d'autorIser les décalages à drcite lorsque l'entrée de commande S0 est au niveau loglque 1 et l'entrée de oommande S1 est au niveau logique 0, d'autoriser les décalages à gauche lorsque l'entrée de : commande S1 est au niveau logique O.et l'entrée de commande S1 au : niveau logique 1 et de permettre le chargement des étages du registre par ses entrées parallèles de données a~ b, c, d lorsqu'eIles sont 3Q toutes deux au niveau logique 1.
- Le circuit logique 44 comporte trois portes log.iques "non et" 45, 46 et 47 utilisées pour la détection des débordements à droite et à gauche du registre à décalage 43. La porte logique "non et" 45 à deux entrées connectée3 l'une à la sortie de la porte loglque "et" 39, :: 35 l'autre à la sortle QD de l'étage D du registre à décalage 43. Elle détecte les présences simultanées d'un ordre de décalage à droite ' . - 16 -._ :

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, 37~0 et d'un niveau logique 1 en sortle de l'étage D du registre à décalage 43.
La porte logique "non et" 46 à deux entrées connectées l'une à la ~ortie du circuit à retard 41 l'autre à celle QA de l'étage A du registre à décalage 43 par l'lntermédlaire d'un lnverYeur 48. Elle détecte les présences 31multanées d'un ordre de décalage à gauche et d'un niveau loglque 0 en sortie de l'étage A du registre à décalage 43.
La porte loglque "non et" 47 à deux entrées connectées l'une à la sortie de la porte logique "non et" 45 l'autre à la sortie de la porte logique ~non et" 46. Elle émet en ~ortie un nl~eau loglque 1 dè9 l'apDarltlon d'un débordement à drolte ou à gauche du regi~tre à décalage l13.
Le circuit logique 44 comporte également quatre bascules RS 49, 50, 51 et 52 à entrées complémentées utilisées pour mémoriser les transltlons de 1 à 0 de~ étages A et 3 du regi3tre à décalage 43 et celle~ de 0-à 1 des étages C et D de ce dernier. La bascule RS 49 à son entréecomplémentée S portée au niveau logique i grâce à une ré~istance qui la relle à une source de tension po3itive ~V et connectée par l'intermédialre d'une capaoite à la sortie QA de l'étage A du registre à décalage 113. une transition de 1 à 0 de l'étage A provoque, par l'intermédialre de la capacité, une impulsion négative ~ur l'entrée complémentée S de la bascule RS ll9 dont la sortie passe au niveau logique 1 si elle ne l'était pas dé~à. Une transltlon de 0 à 1 de l'étage A n'a pas d'effet. La basoule RS 50 connectée de manière analogue à la sortie QB de l'étage B du registre à décalage 43 se déclenche uniquement sur les transitions de 1 à 0 de ce dernier étage.
La bascule ~S 51 a son entrée complémentée S précédée d'un inverseur 53 dont l'entrée est portée-au niveau logique 0 par une résistance qui - la relie à la masse et connectée par l'intermédiaire d'une capacité
à la ~ortie~Qc de l'étage C du registre à décalage 43. Une transition - 30 de 0 à 1 de l'étage C provoque, par l'intermédiaire de la capacité,l'application d'une impulsion positive à l'entrée de l'inverseur 53 qui déclenche la bascule RS 51 dont la sortie passe au niveau logique 1 91 elie n'y était pas dé~à. Une transition de 1 à 0 de liétage C
n'a aucun effet. La bascule RS 52 connectée de manière analogue à
Ia sortie QD de l'étage D du regi3tre à décalage 43 se declenche unlquement sur les transitions de 0 à 1 de ce dernier étage. Les .
... ....... .. , , _ __ ~, -r 7 3 ~3720 sorties de ces quatre ba3cules 49, 50, 51 et 52 sont connectée~ à
un circult formé de troi3 portes logique "non et" 53, 54, 55, qui détecte la pré~ence d'un niveau logique 1 sur les sortie~ de tr~i3 d'entre elles. La porte logique "non et" 53 a trois entrées connectée~
aux ~orties des bascule3 RS 49, 50 51, Sa sortie ne passe au niveau logique 0 que dans les cas où les sortie~ des bascules RS 49,50 51 sont toutes au niveau logique 1. La porte logique "non et" 54 a trois entrées connectées aux sorties des bascules RS 50, 51, 52. Sa sortie ne passe au niveau logique 0 que dans le ca~ où les sortie~ des ba~cu-les RS 50,-51, 52 sont toutes au niveau logique 1. La porte logique "non et" 55 a deux entrées connectées l'une à la sortie de la porte logique "non et" 53 l'autre à la la 30rtie de la porte logique "non et" 54.
Etan-t donné qu'à l'état initial le reglstre à décalage 43 a ses étages a et b portés au niveau logique 1 et ses étages c et d porte~ au niYeau ~ -logique 0, la porte logique "non et" 54 émet en sortie un nlveau logique 1 dès que les sorties de trois au moins des quatre éta3es ~-du registre à décalage 43 ont changé de niveauO
Les sorties des portes logiques "non et" 47 et 55 sont reliées par une porte logique "ou" 56 à l'entrée de données d'une bascule de type D 57 et, par l'intermédiaire de deux portes logiques "ou" 58 et 59 aux entrées de commande de décalage du registre à décalage ll3. La bascule de type D 57 a son entrée d'horloge connectée à la 30rtie du doubleur de fréquence 42 et ga sortie non inversée connectée à aelle du détecteur d'erreurs et également aux entrées complémen-25 tée~ R des bascules RS 43j50~51 et 52.
- Le détecteur d'erreur qui vient d'être décrit urveille l'alter-nanoe dans le ~i~nal des impulsion~ occupant tout un moment binaire et des moments blnaires sans~impulsion. Il se déolenche lorsque cette alternance n'est pas respeotée au niveau des viols.
La porte logique "et" 39 placée en entrée ~oue un role analogue à celle 11 placée en entrée~du décodeur représenté à la ~igure 2.
Elle permet de détecter les~moments binalres occupés entièrement par une impulslon et émet dans ces cas une impulsion ocoupant la deuxième moitlé des moments binaires oonsidsrés.
La porte lo~ique "non ou" 40 également plaoee en entrée a le - même rôle que oelle 12 plaoée ~n entrée du déoodeur représenté à

~ - 18 -. . . .

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`J 1~ ~37~) la figure 2. Elle permet de détecter lea moments binaire3 sans lmpul-sion et émet dans ces cas des impulsions occupant la première moitié
des moments blnaires consldérés. Ces impulslons sont replacées dan~
la deuxième moitié des moments binaires par le circuit à retard 41.
Cela permet de laisser libre lapremière moitié de chaque moment binaire pour,co~me on le verra ultérieursment, d'éventuelles remi~es à zéro de~ bascules RS 49, 50, 51, 52 et remi3ea à l'état initial du regi~tre à décalage 43.
L'apparition, dans le signal d'entrée du détecteur d'erreurs, d'un moment binaire tout entier occupé par une impulsion provoque au milieu de la deuxième moitié de celui-ci, un décalage vers la droite du registre à décalage 43. Celle d'un moment binaire sans impulsion provoque au milieu de la deuxième moitié de celui-cl, un décalage vers la gauche du registre à décalage 43. Celle d'un moment binaire dont seule une moitié est occupée par une impulsion n'a aucun e~fet et il n'en sera pas fait mention dan3 la ~uite.
Pour expliciter le ~onctionnement du registre à décalage 43 on se place après une remi3e à l'état initial de ce registre à déca-lage 43 et une remise à zéro des bascules RS 49, 50, 51, 52.
En l'absence de viol de la règle de l'alternance dans le signal d'entrée du détecteur d'erreurs, un moment binaire accupé tout entier par une impul~ion succède à un moment binaire sans impulsion ou inversement. Il en ré3ulte pour le regl3tre à décalage 43 de3 décalages, alternativement droite et gauche ou inversement qui se traduisent par deg bagculements entre les niveaux logiques 1 et O pour un des étages B et C du registre à décalage 43 et par le passage au niveau loglque l de la bascule RS associée dès le premier basculement.
On suppose pour la suite du raicuonnement qu'il s'agit de l'étage B.
L'apparition du premier viol de la règle de 1'alternance dans le signal d'entrée du détecteur d'erreurs produit deux décalages successifs de même sens dans le registre à décalage 43. Cela a pour e~fet d'une part de changer l'étage du reglstre à décalage 43 dont la sc~rtie est susceptible de basculer entre les niveaux lo~lques 0 et 1 lors de la détection ultérieure de moments binaires occupés entièrement par des impulc7ion~ et des moments binaires ~ans impulsion se succédant de manière alternée, cet étage devenant dans l'hypotnèse , -- 19 .-- ` .

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:. '; ~' ~1~3~20 considérée et selon le sens des deux décalages succe~sif~, soit l'étage A soit l'étage C et d'autre part de faire passer au niveau logique 1 la sortle de la bascule ~S as~ociée au nouvel étage soit l'étage A soit l'étage C.
L'apparltion d'un deuxième viol de la règle de l'alternance dans le signal d'entrée du détecteur d'erreurs peut avoir trois ef~ets di~tincts.
Elle peut tout d'abord produire deux décalages succe~3i~s de sens oppo~és à ceux provoqués par le premier viol. C'est le cas où la règle de l'alternance,est respectée au niveau des vi~ls, le - premier se manifestant par deux moments binaires chacun occupé toutentier par une impulsion et le deuxième se mani~estant par deux moment~ blnaires sana lmpulsion ou réciproquement. Il n'y a alors pas d'erreurs. Le3 décalages produits par le deuxième viol dans le registre à décalage 43 annulent les effets des décalages produits par le premier viol et l'étage B redevient celui dont la sortie bascule entre les niveaux logique~ 0 et 1. Le détecteur d'erreurs n'émet aucune impulsion.
Elle peut également produire deux décalages 3ucces3ifs de même sens que ceux provoQués par le premier viol alors que l'étage dont la sortie avait changé de niveau à la suite du premier viol était l'étage C. Ces deux décalages successifs de même sens que ceux provoqués par le premier viol montrent que la règle de l'alternance n'est pas respectée et qu'il y a ure erreur. Ils ont pour effet de faire basculer la sortie du registre D du niveau logique 0 au niveau logique 1 ce qui entraine le basculement de la bascule RS 52 dont la sortie pa~se au niveau logique 1. Les sorties des trois bascules RS 53, 51, 52 ~ont aIors au niveau logique 1 ce qui ~ait passer la sortie de la porte logique "non et n 55 et celle de la porte-logique "ou" 56 au niveau logique 1. Ce dernier provoque au milieu de la première moitié du moment binaire suivant celui où se produit le deuxiàme viol ( instant correspondant à l'apparition de la première transition de 0 à 1 dans le ~ignal délivré par le circuit doubleur de fréquence 42 suivant l'apparition du niveau logique 1 en sortie de Ia porte logi-que "ou" 56) d'une part la remise à l'état initial du registreà décalage 43 et d'autre part le passage au niveau logique 1 de , .~.. - - .
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: . , ' ' i ~ ~3~20 la sortle de la bascule de type D 57 qui commande la remise à zéro -des bascules ~5 49, 50, 51, 52 et par conséquent la disparition du niveau logique 1 en sortie de la porte logique "ou" 56 7 disparition qui provoque, au milieu de la deuxlème moitié du moment blnaire suivant celui où 3'est ef~ectué le deuxième viol, le retour au niveau logique 0 de la sortie de la bascule de type D 57. L'erreur e~t donc signalée par l'émission en sortie du détecteur d'erreurs d'une impul~ion de rapport cyclique 1/2 centrée sur le moment binaire qui ~uit celui où elle s'est produite.
L'apparition du deuxième viol peut également produlre deux décalages successifs de même sens que ceux provoqués par le premler viol alors que l'étage dont la sortie avait changé de niveau à la suite du premier viol étalt l'étage A. Comme précède~ment ces deux décalages successifs de même sen3 que ceu~ provoqués par le premier vlol montrent que la règle de l'alternance n'est pas respectée au niveau des viols et qu'il y a une erreur mais leurs e~fets sur le registre à décalage 43 sont différents. ~vec les hypothèses adoptées les deux décala~es succeaaifs aont dea décalages à gauche. Le premier fait apparaître des niveaux logiques 0 sur les sorties de toua lea 20 étage9 du regi9kre à décalage l~3, Le deuxième ne modifie pas ces nlveaux oar le registre à déoalage 43 subit un débordement sur la gauche. ~ais la commande appllquée en S2 ayant entralné ce déoalage bloque la porte logique "non et~ 46 ce qui fait passer la sortie de la porte loglque "non et" 47 et ce}le de la porte logique "ou" 56 2S au niveau loglque l dès l'apparltlon du deuxlème viol. Ce nlveau logique 1 provoque~ au milieu de la deuxième moitié du moment binaire où se produit le deuxième viol (in3tant correspondant à la première transition de 0 à 1 du signal délivré par le doubleur de fréquence 42 après l'apparition de ce niveau Iogique 1), d'une part la remise 30 à l'état initial du registre à décalage 43 et par conséquent la diqparition de-ce niveau logique 1 et d'autre part le passage au niveau logique i de la bascule de type D 57 qui commande la remise à zéro des basoules RS 49, 50~ 51 et 52. La disparition du niveau logique 1 en sortie de la porte logique ~ou" 56 à la suite de la 35 remise à l'état initial du registre à decalage 43 provoque le retour au niveau logique 0 de la sortie de la ba~oule de type D 57 au milieu ' :.
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de la première moitié du moment b!.naire qul ~uit le deuxième viol.
L'erreur est donc ~lgnalée en sortle du détecteur par une impulsion de rapport cycllque 1/2 à che~al ~ur le moment blnaire où se produit le deuxlème vlol et ~ur le moment blnaire qui le sult.
Pour synchroniser les impulsions lssues du détecteur d'erreurs on peut disposer entre la porte logique "non et" 47 et la porte logique "ou" 55 un circuit à reta,rd apportant au signal de sortie de la porte "non et" 47 un retard égal à un demi-moment binaire.
- On peut sans sortir du cadre de l'invention modifier certaines dispositions ou remplacer certalns moyens par des moyens équlvalen~s.

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Claims (3)

Les réalisations de l'invention, au sujet des-quelles un droit exclusif de propriété ou de privilège est revendique, sont définies comme il suit:

1. Décodeur pour une transmission sorte d'infor-mations binaires, chaque information binaire étant transmise sous forme d'un signal élémentaire qui occupe un intervalle de temps dit moment binaire et qui est reçu par une entrée du décodeur, ledit décodeur délivrant en sortie un signal d'informations binaires sous forme HDBn et étant caractérisé
en ce qu'il comporte:
- un circuit de récupération d'horloge comprenant une sortie sur laquelle il émet un signal d'horloge définis-sant les moments binaires associés aux informations binaires contenues dans un signal appliqué à ladite entrée du déco-deur, ce signal d'horloge ayant des transitions de 0 à 1 qui coïncident avec celles dudit signal d'entrée;
- une porte logique et à deux entrées, l'une correspondant à ladite entrée du décodeur, l'autre étant connectée à la sortie du circuit de récupération d'horloge;
- une porte logique non ou à deux entrées con-nectées en parallèle sur celles de la porte logique et;
- un circuit à retard connecte à la sortie de la porte logique non ou et a la sortie du circuit de récupé-ration d'horloge, qui retarde, d'un demi-moment binaire des impulsions disponibles à la sortie de la porte logique non ou; et - un amplificateur comprenant deux entrées diffé-rentielles connectées, l'une à la sortie de la porte logique et, l'autre à une sortie du circuit à retard, cet amplifi-cateur délivrant le signal de sortie du décodeur.

2. Décodeur selon la revendication 1, caractérisé
en ce que le circuit de récupération d'horloge comporte un amplificateur à transistor chargé par un circuit oscillant LC à coefficient de surtension élevé, accordé sur la fré-quence d'horloge et suivi par un amplificateur de mise en forme rectangulaire.

3. Décodeur selon la revendication 1, caractérise en ce que le circuit a retard comporte:
- une bascule de type D comprenant une entrée données connectée à la sortie de la porte logique non ou et une entrée horloge connectée à la sortie du circuit de récupération d'horloge, ladite bascule de type D étant active sur des transitions de 0 à 1 du signal d'horloge; et - une porte logique et à deux entrées l'une connectée à une sortie de la bascule de type D, l'autre con-nectée à la sortie du circuit de récupération d'horloge.