CA2001068C - Procede de transmission de donnees sur un bus interne d'une station de travail, dispositif a bus interne, permettant la mise en oeuvre du procede, et circuit d'adaptation pour ce bus interne - Google Patents

Abstract

PROCÉDÉ DE TRANSMISSION DE DONNÉES SUR UN BUS INTERNE D'UNE STATION DE TRAVAIL, DISPOSITIF ? BUS INTERNE, PERMETTANT LA MISE EN OEUVRE DU PROCÉDÉ, ET CIRCUIT D'ADAPTATION POUR CE BUS INTERNE. 1. Procédé de transmission de données sur un bus interne d'une station de travail mettant en communication une carte coupleur d'interface avec une ligne téléphonique et les cartes coupleurs adaptées à différentes fonctions de communication, caractérisé en ce qu'il consiste à utiliser le signal de synchronisation d'un réseau voix, pour définir une trame de communications ; à insérer dans chaque trame de 125 microsecondes, ainsi définies, au plus huit sous-trames de longueurs variables permettant de connecter au maximum huit cartes coupleurs ; à inscrire sur quatre bits dans les deux premiers octets de chaque sous-trame l'adresse de l'équipement adressé, le nombre d'octets de données transmises par la sous-trame et le nombre de bits du dernier octet. Figure 2

Description

Z~0~(,6~3 PROCÉDÉ D~ TRANSMISSION DE DO~ÉES SUR UN BUS I~TERN~
D'U~E STATION DE TRAVAIL, DISPOSITIF A BUS INTERME, PERMETTANT LA MISE E~ OEUVRE DU PROCÉDE, ET CIRCUIT
D'ADAPTATIO~ POUR CE BUS I~T~R~E.
La présente invention concerne un procédé de transmission de données sur un bus interne d'une station de travail, un dispositif à bus interne permettant la mise en oeuvre du procédé, et un circuit d'adaptation pour ce bus interne.
Dans l'art antérieur, des moyens de transmission permettant de faire communiquer plusieurs ordinateurs de bureau entre eux sont connus. Selon la distance de transmission, on utilise soit un réseau local (LAN) ou le réseau public de télétransmission (WAN). Jusqu'à présent, les ordinateurs couplés entre eux par l'un de ces deux moyens échangeaient uniquement des informations numérisées.
D'autre part, le réseau numérique commuté actuel (RNIS) s'ouvre sur la transmission multicanaux qui permettra prochainement d'intégrer plusieurs services de largeur de bandes différentes comme la voix, les données alphanumériques ou les images comprimées pour la transmission.
Actuellement, il est connu des postes de travail dans lesquels la voix arrive sur une ligne, tandis que des données alphanumériques arrivent sur une ligne de données spécialisées.
Un des buts de la présente invention est de permettre la connexion des facilités du Réseau Numérique à Intégration de Services (RNIS) aux re~sources d'une station de travail de bureau du type micro-ordinateur ou mini-ordinateur.
Ce but est atteint par le fait que la station de travail comporte un coupleur d'interface de ligne de communicatior ' 2~}(~11}6~3 téléphonique, relié à un bus interne, et par l'intermédiaire de ce bus interne à un dispositif contrôleur de communication multi-protocoles, un dispositif de traitement d'images, un dispositif de traitement de la voix, eux-memes reliés au bus système de la station de travail.
Un autre but de l'invention est de proposer un procédé de trans~ission de données sur un bus interne d'une station de travail du type ci-dessus.
Ce but est atteint par le fait que le procédé de transmission consiste à utiliser le si~nal de synchronisation d'un réseau voix, pour définir une trame de communications , à insérer dans chaque trame de 125 microsecondes, ainsi définie au plus N sous-trames, chacune de longueur variable pour connecter au maximum N cartes coupleurs , à inscrire sur quatre bits dans les deux premiers octets de chaque sous-trame l'adresse de l'équipement adressé, le nombre d'octets de données transmisses par la sous trame, et le nombre de bits du dernier octet.
Selon une autre caractéristique, l'équipement récepteur décode les entêtes de chaque trame circulant sur le bus et absorbe les seules sous-trames dont l'adresse correspond à
l'entête.
Selon une autre caractéristique, chaque sous-trame peut avoir une longueur variable entre O et 32 octets de données.
Selon une autre caractéristique, une sous-trame ayant zéro octet de données occupe réellement un octet correspondant au code hexadécimal FF.

2~ 6~3 Un autre but de l'invention est de proposer un dispositif mettant en oeuvre le procedé de transmission.
Ce but est atteint par le fait que le dispositif à bus interne comporte un bus de trois lignes, constitué d'une ligne d'entrées-sorties de données~ d'une ligne de synchronisation de trames et d'une ligne d'horloge bit, ce bus mettant en communication :
par un circuit d'adaptation, une carte coupleur d'interfaces lignes téléphoniques ;
par un circuit d'adaptation, une carte contrôleur de communcication multi-protocoles ;
par un circuit d'adaptation, une carte de traitement d'images assurant la compression et la décompression des images ;
par un circuit d'adaptation, une carte de traitement de la voix assurant l'analyse et/ou la synthèse de la voix ;
par un circuit d'adaptation, une carte d'interfaces séries pour imprimantes et/ou scanners.
Selon une autre caractéristique, la carte controleur de communication multiprotocoles, la carte de traitement d'images, la carte de traitement de la voix, sont chacune couplées au bus du microprocesseur principal de la station de travail.
Un autre but de l'invention est de proposer un circuit d'adaptation permettant de relier les cartes précédentes au bus interne mettant en c~uvre le procédé ci-dessus.
Ce but est atteint par le fait que le circuit d'adaptation pour bus interne de transmission de données comporte au moins un circuit pour chacun des au moins deux canaux de transmission série, et au moins un circuit pour chacun des au moins deux canaux de réception série, un ensemble de registres de cinq bits et un circuit de description des sous-trames et de validation des adresses et commandes de la sous-trame.
Selon une autre caractéristique, au moins deux des registres de l'ensemble contiennent l'adresse de la sous-trame correspondant à un canal et un bit de validation ducanal.
Selon une autre caractéristique, au moins deux des registres de l'ensemble contiennent quatre bits de définition de l'adresse destinataire et un bit de validation des canaux de transmission.
Selon une autre caractéristique, au moins deux des registres de l'ensemble contiennent les bits représentatifs des états de ligne des canaux de transmission.
Selon une autre caractéristique, au moins deux des registres de l'ensemble contiennent des bits représentatifs des états de ligne des canaux de réception.
Selon une autre caractéristique, le circuit comprend un registre d'état de synchronisation et d'état descripteur de sous-trames.
Selon une autre caractéristique, le circuit de transmission série pour chaque canal comprend une pile FIFO associée avec un compteur du nombre de bits à
transmettre, lui-même asso~ié avec un registre de longueur de sous-trames dont le chargement est commandé par Ie signal de synchronisation de trames et le décalage par le -'' 2(~ '68 signal d'horloge bit du bus, la sortie série du registre étant branchée en parallèle sur la sortie série de la pile FIFO, chacune de ces sorties étant successiv~ment validée par un signal de validation respectivement de la longueur et des données.
Selon une autre caractéristique, le circuit de réception de chaque canal est constitué d'une pile FIFO de réception recevant les données au rythme de l'horloge bit du bus, et d'un compteur des coups d'horloge bit chargé à zéro par le signal de synchronisation de trames et réinitialisé par le signal de réception et un registre à sorties série et entrées parallèles.
D'autres caractéristiques et avantages de la présente invention appara~tront plus clairement à la lecture de la description ci-après faite en référence aux figures annéxées dans lesquelles :
la figure l représente une vue schématique de la station de travail mettant en oeuvre le procédé et les dispositifs de l'invention ;
la figure 2 représente une vue schématique du bus interne de la station de travail et les principaux éléments fonctionnels en liaison avec le bus système de cette station ;
les figures 3a à 3c représentent les différentes interfaces de lignes téléphoniques susceptibles de constituer l'interface ILT de la figure l ;
la figure 4 représente la description d'une sous trame permettant la mise en oeuvre du procédé de transmission ;
la figure 5 represente les différents types de sous-trames que l'on peut rencontrer ;
Z~ 68 la figure 6 représente la description d'une s~us-trame vide ;
la figure 7 représente le schéma de connexion du circuit d'adaptation utilisé dans la figure 2 ;
la figure 8A représente le schéma fonctionnel du circuit d'adaptation , la figure ~B représente le schéma fonctionnel du circuit de description de sous-trames inclu dans le circuit d'adaptation ;
la figure 8C représente le schéma fonctionnel du circuit de validation des adresses et des commandes inclu dans le circuit d'adaptation ;
la figure 8V représente le schéma fonctionnel de l'ensemble des registres du canal ~ inclu dans le circuit d'adaptation ;
la figure 8E représente le schéma fonctionnel de la partie du circuit de synchronisation d'horloge inclu dans le circuit d'adaptation.
la figure 9 représente le schéma fonctionnel du canal de transmission du circui-t d'adaptation de la figure 8 ;
la figure lO représente le canal de réception du circuit d'adaptation de la figure 8 ;
la figure 11 représente un diagramme des séquences des signaux générés par le circuit de description de sous-trames du circuit d'adapt tion ;
la figure 12 représente un diagra~me des séquences dessignaux genérés par le circuit de validation des adresses et des commandes du circuit d'adaptation ;
Zl~ 6~

les figures 13, 14 représentent les schémas séquentiels lors d'une réception d'une sous-trame N+l ayant six bits de données ;
les figures 15, 16 représentent les schémas séquentiels d'une transmission d'une sous-trame N+l de ~rois bits de données ;
la figure 17 représente les séquences de traitement d'une fin de trame et d'un début de trame.
La figure 1 représente une station de travail du type micro-ordinateur ou miniordinateur comportant une unité
centrale M, un écran E et un clavier C, et éventuellsment une souris S. Il est connu dans la technique antérieure de relier ce type de station de travail à un réseau local LAN
par des cartes coupleurs. Il est également connu de relier directemen~ ce type de station de travail au réseau public PTT par des cartes de télécommunication type cartes commercialisées sous la mar~ue "KORTEX". Les cartes du type "KORTEX", par exemple, n'assurent que la transmission de données et ne sont pas capables de traiter la voix ou les images. L'invention se propose de relier directement la station de travail à un téléphone T et au réseau public de télétransmission WAN, de façon à permettre ~a transmission ou la réception à la fois ae messages vocaux ou de messages numériques, du type images ou données.
Cette station de travail pourra être connectée indifféremment à une ligne téléphonique du type analogique, du type Transcom, ou du type RNIS. Au passage, nous rappelons que le Réseau Numérique à Intégration de Services (RNIS) dans un mode de fonctionnement, dit mode SO, comporte trGis liaisons. La première est une liaison paquets à 16 Kbps et constitue le canal D de signalisation, les deux ~utres sont des liaisons full duplex de 64 Kbps~
6~

La figure 2 représente le bus interne cle transmission de la station de travail permettant la gestion simultanée d'une communication téléphonique, une liaison de transmission de données en paquet ou une liaison facsimilée du groupe 4. Ces traitements sérialisés peuvent être faits pendant la transmission car des co~mutations directes entre coupleurs de lignes sont prévues comme on le verra par la suite.
Dans le schéma de la figure 1 illustrant un exemple de réalisation, cinq circuits d'adaptation (1) a (5) sont connectés au bus interne série (6). Chaque composant (1 a 5) est relié par ses entrées (9) au bus et comporte deux groupes de sorties (7) et ~8~ permettant à chacune de traiter un canal de transmission ou de réception. Ainsi, le circuit adaptateur (1) est relié par un canal de réception (7) et par un canal d'émission (8) à un circuit (10) d'interface de lignes de communication assurant le traitement des signaux recJus sur une ligne téléphonique (12). Ce circuit (10) émet sur un bus (1036) les signaux de signalisation de ligne et le canal de commande directement à destination du bus système (20) de la station de travail. Le circuit d'adaptation (2) est connecté par son canal de réception (7) et par son canal de transmission (8) à un circuit (13) contrôleur de communication multi-protocoles. Ce circuit contrôleur de communication multi-protocoles étant lui-même relié au bus système (20) de la station de travail. Le circuit d'adaptation (4) est relié par son canal de réception (7) et son canal de transmission (8) à un circuit de traitement d'images (14) assurant la compression et la décompression d'images, avec par exemple, décodage, codage, encryptage, ou transmission facsimilée, etc. Çe circuit (14) de traitemen~ d'images est également relié au bus système de la station de travail. Le circuit d'adaptation (5) est connecté par son canal de réception (7) et 50n canal de tran~mission (8) à Ull circuit (15) de traitement de la voix permet~ant d'assurer des fonction~
de messagerie, annotation, contrale vocal de péripheriques matériels ou logiques, etc. Ce circuit llS) de traite~ent de la ~oix est également connec~é au bus ~y~tème (20)~
Enfin, le circuit d'adaptation ~3) est connecté à un circuit d'interface série (16) cla~sique, qui est lui-mê~e relié a une imprimante graphique (17) e~ un scanner d'images (18).
Aux figures 3a à 3c, on a représenté les schémas fonctionnels des différents type~ d'interfaces de ligne de co~munication qui pourront être réalisées par le circuit (10) selon le type de ligne téléphonique utilis~. Ces interfaces classiques pour l'homme de métier seront succinctement décrites. Pour une ligne téléphonique fonctionnant en mode analogique correspondant ~ 1~ figure 3a, une interface de lignes téléphoniques, destinée à
supporter l'invention, doit comporter plusieur~ interfaces de pilotage (21) de chaque ligne teléphonique 122), (23) reliées à la station de travail. Ces interfaces sont connectées à un modem intégré (24) et à un circuit CODEC
(25) (codeur/décodeur), Le CODEC (25) pourra etre du type 29C50 commercialisé MHS ou INTEL* Le canal de signalisa-tion (1036~ perm~t a~ processeur central de recevoir ou de configurer des informations du type, décroché, 8UiVi de tonalité, numérotation décimale, etc.
La figure 3b représente une interface adaptée au résesu Transcom de lignes téléphoni~ues, interfaces du type X21.
Dans un tel réseau, les circuits de jonction de lignes T
(transmission de données), R (réception de données), C
(commande), I ( indication) sont gérés en phas~ de commande de l'appel, ou en phase d~ libération par la station de travail au travers du bus interne (1036~. Le~ commandes du processeur central sont fournies au circuit ~1027) * Marque de commerce ~,, ."~
~a~Ol~

contrôleur de communication X21. Ce contrôleur pourra être le circuit HC-5542 commercialisé par la firme MHS. De même, le processeur central par l'intermédiaire du bus (1036) DCI d'interfaces de commandes fournit les commandes au circuit (1031) de tramage-détramage.
La figure 3c représente un mode de réalisation d'une interface de lignes téléphoniques du type S0 pour un réseau RNIS. L'interface S0 est à deux paires de lignes téléphoniques (1033, 1034). Un microprocesseur (1035) gère les échanges entre un poste téléphonique (1037) et le circuit d'attaque de ligne ~1036) sous interface S0. Ce circuit (1036) pourra être constitué par le composant PEB2070 commercialisé par la firme SIEMENS. Une mémoire programmable (1038) du type EPROM contient le programme de contrôle local, et les donnees arrivent sur un bu~ (1039) à un circuit de traitement spécialisé (40) constitué par un circuit ARCOFI de référence PSB2160 commercialisé par SIEMENS. La signalisation est élaborée par le processeur (1035) de l'interface. Les signaux de données sont transmis sur le bus par la ou les sorties BCI qui selon les circuits d'interfaces de ligne téléphonique sont au nombre de deux pour le circuit analogique, au nombre de trois transmettant respectivement le son, les données et les applications pour le circuit type Transcom. Les signaux transmis par le canal d'interface BCI constituent le bus (6) qui est en fait constitué, comme représentés à
la figure 7, par une ligne (62) de données en entrées et en sorties, une ligne (64) transmettant le signal de synchronisation de trame et une ligne (63) transmettant l'horloge bit qui est fournie par un oscillateur (65) de fréquence choisie entre 512 et 2048 KHz selon les ~rames que l'on souhaite transmettre sur le bus (6).
Le bus temporel privé (6) est structuré en trames de 125 microsecondes (8 KHz) aux normes du réseau public. Le Z~0~68 circuit d'adaptation au bus (circuit 1 à 5) mémorise les données recues entre deux signaux de synchronisation de trames. Si le nombre de bits reçus dans une trame est compris entre 0 et ~, le composant émet sur le bus ces bits à la fréquence de 64 Kbps ; si le nombre de bits recus est supérieur à 8 entre deux signaux de synchronisation de trame (transmission supérieure à 64 Kbps), le circuit d'adaptation émet sur le bus les bits à
la fréquence horloge du bus (C~K-B) entre 512 et 2048 K~z.
La synchronisation tra~e provient du signal de synchronisation généré par l'interface ligne à partir du signal tCLK-T) de synchronisation de transmission du réseau public en le synchronisant sur l'horloge du bus (CLK-B), comme représenté par les flèches (110, 111, ~ig.ll).
La ligne de données DAT-IO constitue le bus véhiculant les sous-trames émises par l'ensemble des composants d'adaptation comme on va le voir ci-après.
Comme représenté à la figure ~, une sous-trame N+l succédant à une sous-trame ~ est constituée d'une zone (40) de cinq bits indiquant le nombre d'octets moins un de la sous-trame. Cette zone de cinq bits (40) est suivie d'une zone de trois bits (41) indiquant le nombre de bits moins un du dernier octet de la sous-trame. L'ensemble des zones (40), (41) constitue le premier octet de la sous-trame qui indique la longueur de la sous-trame considérée.
Le deuxième octet de la sous-trame comporte une zone (42) de quatre bits constituant l'adresse destinataire, c'est-à-dire l'adresse du circuit d'adaptation ou du circuit de traitement auquel les données contenues dans la sous-trame sont destinées. Les quatre derniers bits du deuxième octet constituent la zone (43) et contiennent des informations d'état. En~in, la sous-trame se termine par une zone (44) constituant la zone de données de la sous-~ 01~6~

trame, cette zone de données pouvant être de longueurs variables comme on va le voir en liaison avec la figure 6.
La ligne CR-BIT de la figure 4 représente l'état d'un registre compteur de bits (8911, fig. 8) qui permet de compter les octets dans chaque sous-trame. Comme on peut le voir sur cette figure, ce registre compteur de bits est remis à zéro soit au bout de huit coups d'horloge CLK-B, soit d'une impulsion ~ST, impulsion de synchronisation de 1~ sous-trame, et de la valeur "5" indiquant la fin de la cinquième phase de la sous-trame N, comme représenté par les flèches (46, fig. 4). La ligne CR-PHASE de la figure 4 représente lés valeurs successives d'un compteur de phase (8912) pour une sous-trame. L'impulsion FST est produite sur le front montant de l'horloge CLK-B qui suit le passage du comp-teur de bit (CR-BIT~ de la valeur "7" à la valeur "0" au cours de la phase "5" d'une sous-trame, comme représenté par les flèches (47) de la figure 4.
Ainsi, comme on le verra ultérieurement, le microprocesseur et le circuit d'adaptation au cours des phases ~l 1, 2, 3, 4 et 5 ont des comportements différents. Les différentes valeurs du compteur de phase sont définies de la fa~on suivante : -- Le compteur de phase (8912) passe de la valeur "0" à la valeur "1" lorsque le compteur de bit (8911) a compté le 4ème bit (flèche 45).
- Le compteur de phase ~8912) passe de la valeur "1" à la valeur "2" (flèche 480) lorsque le compteur de bit (8911) a compté le 8ème bit et si la valeur lue dans la zone (40), qui contient le nombre d'octets du message reçu ou à
transmettre, est différente de la valeur hexadécimale "1~". Cette valeur "lF" .adique qu'une sous-trame est "vide", en d'autres termes, ne contient pas de donnée.
~'' 2l~0~68 - Le compteur de phase (8912) passe de la valeur "2" à la valeur "3" (flèche 481) lorsque le compteur de bit (8911 a compté le 4ème bit dans le deuxième octet.
- Le compteur de phase (8912) passe de la valeur "3" à la valeur "4" (flèche 482) lorsque le compteur de bit (8911) a compté le 8ème bit dans le deuxième octet.
- Enfin, le compteur de phase (8912) passe de la valeur "4" à la valeur 11511 (flèche 483) lorsque le compteur de bit a compté le 4ème bit suivant le passage à la valeur llOII d'un décomp~eur (8901, fig. 8) chargé par la valeur de la zone (40) et décrémenté de 1 chaque fois que le compteur de bit (8911) a compté un octet à partir du moment où on est en phase 4. Ce décompteur (8901) représente à tout instant le nombre d'octets restant à
lire dans une sous trame et se trouve chargé à la fin de la phase 1, ainsi que le décompteur (8902) contenant le nombre de bits restant à lire dans le dernier octe-t de donnée. Ce décompteur (8902) est décrémenté de 1 à chaque coup d'horloge (CLK-B) pendant la phase 5.
Enfin, la ligne CR-ADR représente les valeurs successives d'un registre de comptage des adresses (8913, fig. 8) qui 2~ mémorise l'adresse de la sous-trame dont le traitement sera abordé ultérieurement après la cinquième phaseO Le registre d'adresses est incrémenté chaque fois que le compteur de bits indique la fin de la première zone (40) du premier octet d'une sous-trame, et que le compteur de phases passe de la valeur "0" à la valeur "1" comme représenté par la flèche (45) à la figure 4. Ainsi, à la transition entre le quatrième et le cinquième bit du compteur, le compteur d'adresse passe de l'adresse de la sous-trame N~l à l'adresse de la sous trame N~2.
Sur la figure 5, on a représenté les valeurs du registre compteur de bits CR-BIT, du registre compteur du nombre de ~0~ ;8 phases exécutées par le circuit de traitement d-l composant d'adaptation ou du microprocesseur et la ligne 50 représente la structure d'une sous-trame ayant un bit de données, la ligne 51 une sous-trame ayant deux bits ds données, la ligne 52 cinq bits de données, la ligne 53 huit bits de données. Les données sont représentées par la lettre Z, les états sont représentés par la lettre Y, et les adresses destinataires par la lettre X. On constatera que le nombre de bits de données est en accord avec la deuxième zone du premier octet correspondant à la phase 1.
En e~fet, dans cette phase 1, ces trois bits définissent, le nombre de bits moins un du dernier octet. Les lignes 54, 55, 56, 57 représentent l'allure d'une sous-trame dans le cas où elle comporte respectivement 9, 11, 12 ou 15 bits de données. Enfin, les lignes 58, 59, 60 représentent la structure d'une sous-trame dans lesquelles la phase 4 s'étend sur plusieurs octets et les données comportent 31 octets de données, la ligne 58 comporte 246 bits de données, la ligne 59, 247 bits de données, la ligne 60 comporte le maximum, 248 bits de données. Dans ce cas, la sous-trame comporte 32 octets qui correpondent à une horloge CLK-B 32 x 8 x 8 = 2048 KHz. Vans le cas où
l'horloge bits CLK-B est à 2~48 KHz, le nombre d'octets entre deux signaux de synchronisation est de 31 maximum, et le bus de données peut véhiculer par exemple au maximum 31 octets de données dans une trame ou 10 sous-trames de un octet de données chacune, soit quatre liaisons de 64 Kbps en full duplex compte tenu de l'adressage qui est sur trois bits, ou trois sous~trames de un octet de données chacune et une sous-trame de 22 octets de données, ou six sous-trames de un octet de données, une sous-trame de quatre octets de données et une sous-trame de cinq octets de données. Il est bien évident que les exemples ci-dessus son~ donnés à titre illustr-tif et ne constituent pas une limitation de l'invention.
2~ ;8 La figure 6 représente une sous-trame N+l dite vide. Cette sous-trame vide est représentée par la zone (61) pendant laquelle la ligne DATA-I0 est en permanence au niveau "1"
qui représente pour l'octet considéré le code hexadécimal FF.
La ~igure 7 représente une vue plus détaillée de la partie du schéma de la figure 2 située entre le bus interne ~6) qui est un bus série, et le bus système (20) qui est un bus parallèle. Le bus temporel privé (6) est constitué
principalement d'une ligne d'entrées-sorties de données (62), d'une ligne (63) d'horloge de bits CLK-B et d'une ligne (64) de synchronisation de trames. Le bus est relié
à chacun des circuits adaptateur~ qui seront décrits en détail à l'aide des figures 8, 9 et 10. Le chi~fre des dizaines désignant chaque circuit adaptateur de la figure 7 correspond à la figure 8, et le chiffre des unités correspond à la place occupée par le circuit dans le schéma de la figure 2. Ainsi, le circuit (82) et le 2~! circuit adaptateur, réalisant l'adaptation entre le bus (6) et le circuit (13) contrôleur de communications multi-protocoles. Sur la figure 7, les élements appartenant au circuit contrôleur de co~munications multi-protocoles ont pour chif~res des centaines et des dizaines, le chif~re 13 2~ et les unités permettent de désigner les éléments de ce circuit propre à l'invention. Ainsi, la référence 130 désigne le microprocesseur contrôleur de communications multi-protocoles, ce microprocesseur est relié d'une part au bus système (20), d'autre part par un bus (131), directement au circuit d'adaptation (82) et par l'intermédiaire d'un circuit sérialisateur-désérialisateur (132) à l'entrée-sortie série (1320)du canal A du circuit d'adaptation (82). Ce microprocesseur (130) est également relié par un circuit séridlisateur-désérialisate~r (133)j à l'entrée-sortie série (1330) du canal B du circuit adaptateur (82). Ce microprocesseur (130) est également ~o~

relié par un circuit sérialisateur (134) désérialisateur (134) à l'entrée-sortie série (1340) du canal C du circuit d'adaptation (82)~ Un circuit tampon d'état (135) est relié d'une part au bus (131), d'autre part par un bus (1350) au circuit d'adaptation (82). Une horloge (820) de fréquence 8 ~Hz est reliée à l'entrée d'horloge de trame (CLK-T) du circuit (82) pour générer les impulsions de début et fin de trame lors d'une transmission.
Le même schéma se retrouve également pour le ~icroprocesseur (140) du circuit de traitement d'images (14), et les références sont simplement décallées d'une dizaine, il en de meme pour le microprocesseur (150) du circuit de traitement de la voix (15).
La figure 8 représente donc un circuit adaptateur (82), (84), (85) ou (81) permettant de réaliser l'adaptation entre le bus temporel privé (6) et les circuits de traitement de données d'images, de voix ou d'interfaces de lignes téléphoniques, ou tout autre circuit connecté au bus système (20) ou au bus temporel (6) de la station de travai}. Ce circuit d'adaptation comprend trois circuits de transmission (90) pour chacun des canaux A, B et C, et également trois circuits de réception (100) pour chacun des canaux A, B et C que comporte ce circuit d'adaptation.
Chaque canal du circuit de transmission rec,oit ses signaux de données sur une ligne respective 132, 133, 134, et un signal d'horloge provenant du bus système HTA, HTB, HTC, ainsi que des informations provenant d'un ensemble de registres (86). Cet ensemble de registres (86) reçoit sur ses entrées ETB0 à ETB3 les états de transmission du canal B, sur les entrées ERB0 à ERB3 les états de réception du canal B, sur les entrées ERC0 et ERA0 les états de réception du canal A et ~. Ces différents signaux d'état sont transmis par le bus (1350). Ce circuit comprend également une interface d'entrée-sortie (87) entre le ~ 2~Q~
registre (86), et le microprocesseur associé (13). Cette interface (87) reçoit les signaux du microprocesseur (130) vehiculés par le bus (131). Les entrées A0 à A3 représentent les adresses des 16 registres (86) envoyées par le microprocesseur (par exemple 130) auquel est relié
le circuit d'adaptation (82).
Cette interface (87) re~oit ou émet les données sur ces entrées-sorties D0 à D4, les données lues ou écrites dans les registres (86), ces données étant constituées de mots de cinq bits. Cette interface (87) comporte une entrée CS
de validation de la lecture et de l'écriture, une entrée RD constituant le stro~e de lecture des registres et l'entrée WR constituant le signal de commande (strobe) d'écriture des registres. Les circuits de réception de chaque canaux A, B et C émettent également respectivement les données rec,ues sur les lignes respectives (132, 133, 134) et l'horloge pour chaque canal HRA, HRB, HRC. Ces données et cette horloge étant émises en direction du circuit (130). Le circuit de transmission (90) pour chaque canal A, B, C sont reliés en parallèle par une ligne (99), à un circuit (88) d'interface d'entrée-sortie série comportant une entrée-sortie DAT-I0 (82j, une entrée CLK-B
reliée à la ligne (63) et une sortie SYN-T reliée à la ligne (64). Ce circuit (88) comporte également une entrée CLK-T horloge pour tra~es non synchronisées, cette entrée étant utilisée si l'entrée VAL-S est validée.
L'entrée VAL-S constitue la validation de la synchronisation pour l'horloge (820) CLK-T, dans le cas où
l'on ne souhaite pas utiliser l'horloge de synchronisation trame SYN-To Les circuits de réception (100) sont reliés par une ligne ~109) au circuit (88). Cette ligne (109) est également reliée à un circuit (891) de description de sous~trame et un circuit (890) de validation d'adresses et de commandes. Le circuit (891) de description de sous-20Ql(~6~

trame comporte, comme on l~a vu précédemment, en plus des circuits logiques associés, le circuit (891X) dont la sortie (8910) de génère le si~nal de fin de sous-trame (FST), le circuit (8911) de comptage des bits, le circuit (891) de comptage de phases de la sous-trame dont les sorties (8912) indiquent les phases de traitement de la sous-trame et le circuit (8913) de comptage d'adresses.
Le circuit de description de sous-trame (891) est représenté de façon plus détaillé à la figure 8B. Ce circuit comporte un compteur de bits (8911) dont l'entrée recoit le signal d'horloge CLK-B, ce compteur étant réinitialiser à zéro par le signal SYN-T envoyé sur son entrée reset. Le compteur (8911) compte de 0 à 7 et produit sur ses trois sorties CR-B-0, CR-B-l, CR-B-2 les signaux représentatifs du nombre de bits reçus ou transmis qui ont été comptés. Ces sorties sont envoyées sur un circuit logique (891X) constitué par un circuit logique programmable dont les sorties t8912) indiquent les six 2Q phases de traitement d'une sous-trame et la sortie (8910) délivrent le signal FST de fin de sous-trame. Ce circuit Iogique (891X) recoit sur une de ses entrées le signal SYN-T de synchronisation de trame sur une deuxième entré~
un signal délivré par la sortie d'un circuit (8915) indiquant que le nombre d'octets lus est égal au nombre d'octets maximum moins un que peut contenir une trame, en l'occurence 31, sur une troisième entrée un signal indiquant que le nombre de bits restant à lire est différent de ~éro et sur une quatrième entrée un signal indiquant que ce nombre de bits restant à lire est inférieur à huit. Ce premier signal est délivré par la sortie (89020) du circuit (8902) et le deuxième signal par la sortie (89021~ du circuit (8902). Ce circuit !8902) est un décompteur dont les hu~t entrées parallèles reçoiven~
les huit sorties d'un registre à décalage (8914) ; ce décompteur reçoit sur son entrée de décrémentation, le ~00~ 6~3 signal d'horloge CLK-B et reçoit sur son entrée de validation, le signal de sortie dlune porte NON-OU (8916) dont les deux entrées reçoivent respectivement le signal de début de la quatrième phase et la deuxième entrée le signal de début de la cinquième phase du traitement d'une sous-trame. Le chargement de ce décompteur (8902) est commandé par le signal de PH-2 de début de la phase 2 de la sous-trame. Le registre à décalage (8914) à entrées série et sorties parallèles reçoit en entrée le signal DAT-I~. Ce registre à décalage reçoit sur son entrée de validation la sortie d'une porte NO~-OU (8918) qui re~oit sur une première entrée le signal PH-O, et sur une deuxième entrée le signal PH-l représentant respectivement les débuts des phases O et l de traitement de la sous~
trame. Les informations chargées pendant ces phases O et l représentent le nombre d'octets à lire et le nombre de bits à lire, et ces informations sont décalées dans le registre au rythme de l'horloge CLK-B. Les cinq sorties 18901), de poids les plus élévées de ce registre à
décalage (8914), sont envoyées sur les cinq entrées d'un circuit comparateur du nombre d'octets à lire ~B915). Ce comparateur est cablé de façon à delivrer un signal sur sa sortie lorsque le nombre d'octets lus est égal à 31.
Quatre sorties supplémentaires du circuit logique (89lX) constituent les quatre signaux ESTO, ESTl, EST2 et ESY
délivrant respectivement les états des sous-trames et l'état de synchronisation. Ces signaux délivrés par les sorties ~89l7) sont envoyés sur les entrées du registre (8615) de la figure 8D. La sortie PH-l du circuit (891X) représentant le début de la phase l d'une sous-trame est envoyée sur l'entrée de comptage d'un compteur (8913) dont les cinq sorties CR-AD-O à CR-AD-4 constituent l'adresse de sous-trame et sont envoyées sur les entrées correspondantes du compardteur (8908) de la figure 8C. Ce compteur (8913) a son entrée de réinitialisation relié au signal SYN-~ pour permettre sa réinitialisation en début de trame.
o~

La figure 8C représente le circuit de validation des adresses et des commandes référencé (890) à la figure 8A.
Ce circuit comporte un circuit comparateur (8908) comparant l'adresse de la sous-trame reçue avec les cinq sorties CMP-AD0 à CMP~AD3 délivrées par les sorties du registre (8600-B) représentant le registre R00 pour le canal A. Ces entrées peuvent être également dans le cas du canal B constituées par les sorties du registre (8601-B), ou pour le cas du canal C par les sorties du registre (8602-B). La sortie indiquant la similitude de~ entrées du comparateur (8908) est envoyée sur chacune des entrées D
de deux bascules (89083 et 89082). La bascule (89082) recoit sur son entrée d'horloge la sortie d'un inverseur (89081~ dont l'entrée reçoit la sortie d'une porte NO~-ET
(89080). Cette porte ET reçoit sur sa premiere entrée le signal PH-O représentatif du début de la phase 0 d'une sous-trame, et sur sa deuxième entrée le signal CR-~-l constituant la sortie de poids 1 du compteur de bits ~8911) indiquant que l'on est en train de traiter les bits 2 à 3 de la phase 0 d'une sous-trame. La sortie de oette porte ET ~89080~ délivre le signal OUT-ADA qui permet d'effectuer le chargement du registre à décalag (8620) de la figure 8D pour préparer ce dernier à émettre en série les signaux d'adresse sous-trame à transmettre, dès que le signal VA1-T-DR-DA aura été émis par le circuit décodeur (89030). La sortie Q de la bascule (89082) indique que l'on n'est pas en train de traiter dans la sous-trame correspondant aux adresses souhaitées, la partie adresse du destinataire de la sous-trame.

3~
La deuxiè~e bascule ~89083) reçoit sur son entrée d'horloge la sortie d'un circuit inverseur (89084) dont l'entrée reçoit la sortie d'une porte ET (8908S). Cett~
porte ET (89085) recoit s~r une première entrée le signal FST délivré par la sortie (8910) du circuit logique (891X) et sur sa deuxième entrée, le signal CLK-B délivré par la ligne (63) du bus privé (6). La sortie de cette ET (89085) délivre le signal OUT-ASA qui est utilise à la figu~e 8D
pour valider la sortie du registre (8600-B) contenant l'adresse sous-trame pour le canal A. Ceci permet de transmettre cette adresse sous-trame au comparateur au tout début de la phase 0 d'une sous-trame, et par conséquent, d'être en mesure de comparer cette valeur avec l'adresse sous-trame reçue dès le début de la sous-trame, puisque comme on peut le voir à la figure 4, le compteur d'adresse sous-trame (8913) est incrémenté lors du début de la phase 1 de traitement de la sous-trame précédente.
La sortie Q de la bascule (89083) est envoyée sur une entré,~ d'un circuit décodeur (89030) qui reçoit sur ces lS six autres entrées les six signaux indicatifs de la phase de traitement d'une sous-trame PH-O à PH-5, et sur une entrée supplé~entaire, le signal émis par la sortie .(89020) du décompteur de longueur, signal indicatif que le nombre de bits est différent de zéro. Ce décodeur (89030) délivre en fonction dt~s signaux recus en entrée sur sa sortie (8904) le signal VALT-LG-A qui est le signal de validation pour le canal A de la longueur de la sous-trame, longueur constitué du nombre d'octets et du nombre de bits à transmettre comme indiqué dans la référence (8904, figure 16). la sortie (8903) délivre le signal VAL-T-ADRESSE-D-A qui est le signal de validation pour la transmission du registre adresse destinataire indiqué par la référence (8903, figure 16). La sortie (8906) délivre le signal VAL-T-ETAT-A qui est le signal de validation en 3Q transmission du registre des états à transmettre, cette validation se produisant à la fin de la phase 2, comme représenté figure 16. La sortie (8909) délivre le signal VAL-T-DAT-~ qui est le signal de validation en transmission des données à t~ansmettre pour le canal A, ce signal est émis à la fin de la phase 3 et au début de la phase 4, comme indiqué figure 16, et enfin, la sortie Z(~ 68 EN-T-A et le signal indiquant la fin de transmission, délivré par la sortie (8gO8) est émis au cours de la phase

4 lorsque le décompteur (8902) passe à zéro. Le décodeur (89030) reçoit sur son entrée de validation, la sortie d'une porte ET (89031) recevant sur une première entrée le signal VC~ de validatior~ du canal A constitué, comme on le verra ulterieurement, par le premier bit du registre (8600-B) de la figure 8D, et sur sa deuxième entrée le signal VTA qui est le signal d.e validation en transmission du canal A, signal constitué par le pre~i~r bit du registre (8604-B) de la figure 8D. Ainsi, le décodeur (89030) n'est validé que si le canal A associé doit fonctionner en transmission. De même, pour le canal B et pour le canal C, on retrouvera un d~écodeur correspondant.
Le comparateur ~8908) est quant à lui branché en parallèle sur le bus (8619~ qui reçoit les sorties parallèles des trois registres (8601-B, 8602-B) indiquant respectivement les adresses des sous-trames pour les canaux A, B et C. En cas de coincidence, les canaux correspondants ne seront 2C validés que si les registres contiennent les bits de validation VCB, VCC, VTB et VTC associés.
La sortie Q de la bascule (89082) est envoyée sur une entrée d'un circuit décodeur (89050~ dont les trois autres entrées reçoivent les signaux PH-3 à PH-5 indiquant les phases de traitement 3 à 5 d'une sous-trame, et une dernière entrée reçoit le signal provenant de la sortie (89020) indiquant que la longueur restant à lire n'est pas nul. Ce décodeur reçoit sur son entrée de validation le signal VCA constitué par le bit de validation du canal A, signal stocké dans le registre (8600-B) de la figure 8D.
Une première sortie (8907) de ce décodeur délivre le signal VAL-R-ETAT-A qui est le signal de validation en réception des états lus reprGsenté par la référence (8907) à la figure 14, 5ignal produit à la fin de la phase 2. La deuxième sortie (8905) de ce décodeur (89050) délivre le 2i~?~

signal VAL-R-DAT-A qui est le signal de validation en réception des données lues, signal délivré comme représenté par la référence (890S, figure 14) à la fin de la phase 3 de traitement d'une sous-trame.
Les 16 registres 86 contiennent les informations suivantes.
ROO : Registre adresse sous-trame pour canal A
(transmission et réception) . VCA = validation canal A
. ASA0:ASA3 = adresse sous-trame ROl : Registre adresse sous-trame pour canal B
(transmission et réception) . VCB = validation canal B
. ASB0:ASB3 = adresse sous-trame RO2 : Registre adresse sous-trame pour canal C
(transmission et réception) . VCC = validation canal C
. ASC0:ASC3 = adresse sous-trame RO3 : Registre mode pour les canaux A, B et C
. Définition du mode horloge réception interne ou externe RO4 : Registre adresse destinataire : bits 4 à 7 du deuxième octet de la 50us- trame transmise par le canal A.
. VTA = validation transmission . ADA~:ADA3 = adresse destinataire ROS : Registre adresse destinataire : bits 4 à 7 du deuxième octet de la sous- trame transmise par le canal B.
. VTB = validation transmis~ion . ADB0:ADB3 = adresse destinataire 200~ 8 RO6 : Registre adresse destinataire : bits 4 a 7 du deuxième octet de la sous- trame transmise par le canal C.
.VTC = validation transmission . ADC0:ADC3 = adresse destinataire RO7 : Réserve RO8 : Registre é~ats transmission canal A : bits 0 à 3 du deuxième octet de la sous-trame transmise par le canal A.
. ETA0:ETA3 = états à transmettre RO9 : Registre états transmission canal B : bits 0 à 3 du deuxième octet de la sous-trame transmise par le canal B.
. ETB0:ETB3 = états à transmettre RlO : Registre états transmission canal C : bits 0 à 3 du deuxième octet de la sous-trame transmise par le canal C.
. ETC0:ETC3 = états à transmettre Rll : Réserve R12 : Registre états reception canal A : bits 0 à 3 du deuxième octet reçu par le canal A.
. ERA0:ERA3 = états réception R13 : Registre états réception canal B : bits 0 à 3 du deuxième octet reçu par le canal B.
. ERB0:ERB3 = états réception R14 : Registre états réception canal C : bits 0 à 3 du deuxième octet reçu par le canal C.
. ERC0:ERC3 = états réception R15 : Registre status . ESY = état synchronisation O = reset ou non synchronise 2a~l~6~

1 = GA-BTP synchronise (détection de 2 phases 1 et SYN-T) . EST = état sous-trame Etat du descripteur de sous-trame mémorise par S~N-T.
La figure 8D représente l'ensemble des registres associés à un canal, en l'occurence le canal A et les signaux de commande associés de ces registres.
Un premier registre à décalage (8617) rec,oit sur son entrée série les données circulant sur le bus privé (6~, données qui sont décalées au rythme de l'horloge CLK-B
reçues sur l'entrée d'horloge de ce registre, lors~ue ce dernier registre est validé par le signal délivré par la sortie (8907) permettant de valider la réception des états. Les sorties parallèles de ce registre (8617) sont envoyées sur un registre tampon (8916) dont le chargement est commandé par le signal S~N-T, signal de synchronisation de trame. Ces valeurs d'état sont transmi3es à un bus (8620) par un registre (8609) qui constitue le registre R09 énuméré ci-dessus lorsque ce registre est commandé par le signal 10-12 émis par la sortie correspondante du circuit (8618) constituant le décodeur d'adresses registre en entrée et en sortie. Ce circuit (8618) décodeur des adresses registre en entrée et en sortie rec,oit les quatre adresses de 0 à 3 provenant du micro-processeur associé (13) et les signaux de commande CS, RD et WR. En fonction de ces signaux, ce registre active sélectivement une de ses seize sorties 10-00 à
10-15, Sur le bus (8620) sont reliés en parallèle les 16 registres d'entrée dont seuls ceux correspondant au canal A sont représentés sur la figure 8D, c'est-à-dire les registres (8600-A, 8604-A, 8608-A, 8603-A, 8615) constituant respectivement les registres R00, R04, R08, R03 et R15. Ces registres sont chargés par l'activation des sorties respectives 10-00, 10-04, 10-08, 10-03 et ~ \

10-15 pendant la phase de traitement d'une trame N au cours de l'opération ré~érencée ~1501) commandée par le micro-processeur (130) associé au circuLt d'adaptation.
Ensuite, on synchronise avec le signal SY~-T, signal indicatif d'un début de trame, les données contenues dans ces registres sont transférées vers des registres de sorties référencés (8600-B, 8604-B, 8603-E) et un registre à décalage (8619) pour celui qui est relié en parallèle sur les sorties du registre (8608-A). Ce registre à
décalage va transmettre sur sa sortie série DAT-OUT, les états à transmettre correspondant au canal A. Le décalage est validé par le signal reçu sur l'entrée de validation des sorties du registre ~8619~, ce signal étant le signal VAL-T-ETAT A délivré par la sortie (8gO6) de la figure 8C.
Le chargement du registre à décalage (8619) est commandé
par le signal SYN-T au début d'une trame. Enfin, ce registre à décalage recoit sur son entrée d'horloge le signal CLK-B. Le registre (8604-A) représentatif des adresses destinataires pour le canal A et de validation de la transmission a ces sorties reliées aux entrées d'un registre tampon (8604-B) dont les trois sorties représentatives des adresses destinataires sont reliées, d'une part au bus (8619), et d'autre part aux entrées parallèles d'un registre à décalage (8620). La quatrième sortie de ce registre (8604-B) représente le signal VTA
trar~smis à la porte (89031). Ce registre tampon (8604-B) est chargé en synchronisme avec le signal SY~-T, e~ les sorties sont validées OUT-ADA. Le registre à décalage (8620) est chargé par le même signal OUT-ADA et son décalage est rythmé par l'horloge CLK-B envoyé sur son entrée d'horloge. Le décalage est validé par le signal VAL-T-ADR-D-A délivré par la sortie (8903~ du circuit (89030) de la figure 8C. Les sorties DAT-OUT des circuits (8619) et (8620) sont relié~s en parallèle au sorties ~99) du circuit de la figure 9. Le registre R03 constitué par le circuit (8603-A) est chargé sur la commande du signal Q~

10-03 par les données D0 à D2 envoyées par le micro-processeur à ce moment. Ce registre représente la définition du MODE horloge réception interne ou externe pour chacun des canaux A, B et C. Le contenu de ce registre est envoyé dans un registre tampon (86a3-B) dont le chargement est synchronisé par le signal SYN-T. Ce registre (8603-B) délivre sur chacune de ces sorties, un signal MODE pour chacun des canaux A, B et C, signal qui est utilisé sur les entrées MODE et MODE de la figure 10 pour chacun des canaux concernés. Enfin, les information EST0 à EST2 et l'information ESY constituant respectivement les états des descripteur de sous-trames, et l'état de synchronisation sont mémorisés dans un registre R15 constitué par le circuit (8615) dont le charge~ent est validé par la sortie 10-15 du décodeur (8618).
Le circuit de la figure 8E représente, plus en détail, le circuit (88) de la figure 8A, La sortie VAL-T validation de transmission est constituée par la sortie d'une porte OU (888) dont les trois entrées re~oivent respectivement les signaux ENT-A, E~T-B, ENT-C provenant de la sortie (8908) de chaque décodeur (89030) associé à cha~ue canal A, B ou C. La sortie de cette porte OU (888) valide également l'amplificateur de sortie (887) dont l'entrée reçoit le signal DAT-OUT constitué par la mise en parallèle des sorties correspondantes des circuits ~8619, 8620) et t99) du circuit de la figure 9. La sortie de ce circuit (887) est reliée par la borne DAT-IO à la ligne (62) du bus (6). Un circuit amplificateur (886) recoit cette ligne (62). Ce circuit (886) a sa sortie reliée respectivement aux entrées DAT I (109) de la figure 10, et le signal CLK-T fourni par l'horloge (820) fonctionnant à
8 KHz est envoyé sur l'entré D d'une bascule (880) dont l'entrée d'horloge recoit le signal CLK-B fonctionnant entre 512 et 2 MHz. La sortie Q de cette bascule (880) est i8 également envoyée à l'entrée d'une deuxième bascule (881) dont l'entrée d'horloge reçoit également le signal CLK-B
inversé par un inverseur ~889). La sortie Q de la bascule (880) et la sortie Q/ de la bascule (881) sont envoyées sur les deux entrées d'une porte ET (882) dont la sortie est reliée à l'entrée d'un ampli~icateur (883) commandé
par le signal VAL-S. La sortie de cet amplificateur ~883) génère le signal SYN-T de synchronisation de trame et par un inverseur (884) le signal CTU.
La figure 9 représente le circuit de transmission pour chacun des canaux A, B et C, ce circuit de transmission (90) est constitué pour chaque canal d'une pile FIFO 98 de transmission. La sortie OUT de cette pile délivre le signal de données à transmettre. Ce signal est validé à
travers une porte ET(931, par le signal VAL-T-DAT-CANALi délivré pour le canal A par la sortie (8909) du circuit (89030). Le signal correspondant au canal utilisé sera par le circuit décodeur (89030) associé à ce canal. Ce signal émis par la sortie (8903~ du circuit logique (89030) (fig.
8 et 16) prend en compte la validation du canal(VCA, VTA) et le passage du compteur de phases (8912) à la valeur "2".
La validation du canal tient compte à la fois du bit de validation du canal (VCA) et du bit de validation de transmission VTA contenu pour le canal A dans les registres R00 et R04, mais aussi du résultat de la comparaison dans le circuit ~8908) entre le compteur d'adresse (8913) et l'adresse destinataire fournie par l'un des registres R00 à R02 selon le canal validé.
Cette pile FIFO reçoit sur son entrée IN les données DTI
concernant le canal et arrivant directement de l'un des sérialisateUrS 132, 133 ou 134 selon le canal concerné.
Les données DTI sont rentrées au rythme de l'horloge HTi ~ '';
2~0~(~6~

fournie par le micro-processeur associé (13) et arrivant directement du bus 131 sur une des entrée HTA, HTB ou HTC
selon le canal concerné. Les données sont sorties au rythme de l'horloge CLK~B (65) validée par la porte ET(94) lorsqu'elle re~oit le signal VAL-T-DAT-CANALi fourni par exemple par la sortie (8909, fig. 8C) pour le canal A. Le circuit (90) comporte également un compteur ~92) charge initialement à la valeur "O" lorsqu'une impulsion est transmise sur son entrée de chargement "LD" par le signal SYN-T de synchronisation de trames fourni par la sortie du circuit (883, fig. 8E). Ce compteur es~ incrémenté au rythme de l'horloge HTi. Les huit sorties parallèles du compteur (92) sont envoyées sur un registre sérialisateur (91) dont le chargement est également commandé par le signal SYN-T, et dont le décalage série est commandé par l'horloge CLK-B. Cette horloge CLK-B est transmise au circuit (92) au travers d'une porte ET(96) lorsque cette dernière reçoit sur son autre entrée un signal VAL-T~LG--CANALi actif fourni par exemple par la sortie ~8904, fig.
8C) pour le canal A. Ce signal est fourni par le circuit logique (89030, fig. 8C) lorsque les sorties (8912) du compteur de phases et (8910) fournissant le signal FST du circuit (891X) signalent la fin de la sous-trame précédente et lorsque le compteur d'adresses (8913) 2~; indique l'arrivée d'une sous-trame correspondant à
l'adresse destinataire. A partir de ce moment, le signal délivré par la sortie ~8904) est actif et le reste pendant les phases "O" et "1" du compteur de phases pour permettre la transmission de l'octet représentatif de la longueur de la sous-trame. Cette transmission est suivie de la transmission des bits d'adresse destinataire délivrés à la sortie (99) par la sortie DAT-OUT du registre t8620, fig.
8D) et des bits d'états délivrés à la sortie (99) par la sortie DAT-OUT du registre (8619, fig. 8D).
La sortie série du registre (91) constitue également la ligne (99), cette sortie étant validée au travers d'une ' ':

porte ET(95) par l'entrée VAL-T-LG-CANALi. Les deux signaux VAL-T-LG-CANALi et VAL-T-DAT-CANALi permettent d'assurer un multiplexage temporel de la ligne ~99). La pile FIFO du canal considéré (A) et le compteur (92) sonk réinitialisés par un signal qui est le "OU logique" d'un signal "RESET" émis par le microprocesseur tl3) et de la valeur complémentaire du bit de validation du canal considéré (VCi), ce bit se trouvant dans l'un des registres R00 à R02.
On remarque également que dans le canal A, la pile FIFO
est provue pour transmettre ou recevoir 248 bits, alors que dans les canaux B et C, le pile FIFO est prévue pour transmettre 64 bits.
Le circuit de réception 100 va maintenant être explicité à
l'aide de la figure 10. Ce circuit (100) est constitué
par une pile FIFO (108) dont l'entrée reçoit la ligne (109) validée au travers du porte ET(1031 par le signal VAL-R-DAT-CA~ALi fourni pour le canal A par la sortie (8905) du décodeur (89050, ~ig. 8C). Cette entrée valide également par une porte ET(104) le signal CLK-B envoyé sur l'entrée CLK-I de la pile (108). La sortie OUT du circuit (108) constitue la sortie de données reçues DRi de chaque canal reliée respectivement au circuit (132) pour le canal A, au circuit (133) pour le canal B, au circuit (134, fig.7) pour le canal C. Un compteur (101) chargé à zéro reçoit également le signal CLK-B sur son entrée d'horloge.
Le compteur reçoit le signal S~-T sur 1'entrée de 3Q chargement "LD", et ses huit sorties parallèles sont reliées à un registre (102) dont l'entrée de décrémentation (1020) est reliée à l'entrée CLK-O du circuit (108) recevant l'horloge de sortie des données pour ce circuit.
Le signal d'horloge du décalage des données DRi et de décrémentation du compteur (102) est constitué soit par - ~~
21};Q~
l'horloge externe CLK-B validée au travers de la porte ET(105) par le signal MODE délivré par la sortie d'un inverseur (1050) servant sur son entrée la sortie MODE-A
du circuit (8603-B), fig. 8~) pour le canal A. Ce signal d'horloge délivré par la sortie de la porte ET(105) est envoyé sur une porte ET(016) dont la deuxième entrée reçoit la sortie (1021) du compteur (102) qui indique que la valeur "O" n'est pas atteinte.
La sortie de la porte ETtlO5) est combinée avec la sortie de la porte ET(109) avant son introduction dans la porte ET(106). La sortie de la porte ET~109) délivre le signal HRi d'horloge interne du microprocesseur lorsque celui-ci est validé par la sortie MODE" délivré par la sortie MODE-A du circuit (8603-B, fig. 8D) pour le canal A.
Enfin, le signal d'horloge CLK-O peut également atre constitué par la sortie de la porte ET(107) lorsque le signal MODE est actif sur une première entrée de cette porte (107) et l'horloge HRi interne au microprocesseur (130) est envoyée sur une deuxième entrée de cette porte (107). Le signal VAL-R-DAT-CANALi est élaboré par le circuit électronique (89050) qui prend en compte le signal de validation du canal VCA, VCB, VCC. Ce signal provient de l'un des registres ROO-R02. Le circuit (8905) prend également en compte le signal résultant de la comparaison du contenu du compteur d'adresses (8913) et du contenu de l'un des registres ROO à R02 de phase (8912), ainsi que la valeur des sorties lorsqu'elles indiquent que la valeur "4" a été atteinte.
La figure 12 représente les séquences des signaux de validation d'adresses et de co~mandes fournis par le circuit (890, fig. 8B) en fonction des signaux de synchronisation de trames SYN-T, du signal du circuit (8910) de fin de synchronisation de trames FST, du ~ 3~.~68 compteur de phases t8912) de traitement de chaque sous-trame, du compteur d'adresses (8913) des sous-trames~
La signal (8901) délivré par le circuit (8901) représente la séquence du décompteur de nombre d'octets restant à
lire, qui est chargé dans le circuit (8915) au début de chaque phase "2" et passe à la va!eur ~éro au cours de la phase "4" ou au plus tard au début de la phase "5". Les zones achurées correspondent au moment pendant le~uel le compteur peut selon sa valeur initiale de chargement passer à ~éro.
La signal (8902) représente l'évolution du circuit de compteur (8902, fig. 8B) décompteur du nombre d'octets et du nombre de bits restant à lire, son chargement au début de chaque phase "2" et son passage à zéro au cours de la phase "4" ou de la phase "5" selon la longueur de la sous-trame. Comme on peut le voir en (122), le compteur ~8901) du nombre d'octets restant à lire reste à zéro 9i la sous-trame (120) est vide. De même, le compteur (8902) est chargé que si la longueur de la sous-trame est différente de la valeur hexadécimale lF correspondant à une sous-trame vide.
La ligne 123 représente la séquence des signaux de validation de transmissions fournis par le registre (86) au cours des phases de traitement d'une sous-trame ;
Le signal (8904) délivré par la sortie (8904) du circuit (89030, fi~. 8C) représente la séquence du signal de validation de la zone longueur au cours des phases "0 et 1" du traitement d'une sous-trame , Le signal (893) délivré par la sortie (8903) du circuit (89030) représente la s~quence de validation d'une zone d'adresses au cours de la phase "2" de traitement d'une trame ;
2~

Le signal (8906) représente la séquence de validation de la zone d'états au cours de la phase "3" de traitement d'une sous-trame ;
Le signal (8909) déliv~é par la sortie ~8909) du circuit (89030) représente la séquence du signal de validation des zones de données au cour~ des phases "4 et 5" de traitement d'une sous-trame.
La figure 11 représente le schéma séquentiel des signaux d'horloge bits CLK-B, d'horloge trame non synchronisée CLK-T, de synchronisation de trames SY~-T, d'entrées-sorties de données DAT-I0, du signal du compteur de bits CR-BIT ~8911), du signal de fin de sous-trames FST
délivré par la sortie (8910) du circuit (891) et des signaux de phases de traitement des sous-trame.s délivrés par les sorties (8912).
Les fonctionnements du circuit d'adaptation et du dispositif décrit vont maintenant être explicités à l'aide r, des figures 13 et 14 en réception, et les figures 15 et 16 en transmission.
A la réception, la procédure est représentée par les figures 13 et 14. Une trame N~l reçue comporte, dans l'exemple figuré, six bits de données, et par conséquent, sa zone (41) comporte l'information "1" 0"1" et la zone (40) comporte l'information "00000". La sous-trame N, détectée par la fin de la phase "5" et le signal FST, permet de réintialiser le compteur de bits. Le circuit compteur d'adresses (8913), à la fin de la sous-trame N, indique l'adresse de la sous-trame N+l, et après le premier quartet de la sous-trame N+l, correspondant à
l'activation de PM-l, indlque l'adresse de la sous-trame N~2. A la fin des phases "0" et "1" de la sous-trame N+l, la valeur entrée au cours de cette sous-trame dans le Z~Q~
registre (8914) est mémorisé dans le circuit (891S) de description de la longueur en octet de la sous-trame, et dans le circuit (8902) de description de la longueur en nombre de bits de la résistance. L'adresse destinataire est envoyée dans le registr~ R04 de l'ensemble de registres (86), en supposant que l'on travaille en réception sur le canal A. Cette adresse destinataire est envoyée à la fin de la phase "2". A la fin de la phase "3", les états reçus sur ce canal A sont stockés dans le registre R09. A la fin de la phase "5", qui ne comporte que deux bits de données (20, 21) dans cette phase, les données sont envoyées par la ligne DRI en direction du ~ircuit 132 de désérialisation des données à l'intention du microprocesseur (130). A la fin de la sous-trame N+l, le décompteur (8902) est remis à zéro. En réalité comme on peut le voir à la figure 11, l'émission des données constituées par le vidage de la FIF0 108 en direction du microprocesseur s'effectue au début du traitement de la trame N+2 par le circuit de description de sous trames.
Pendant que le circuit de description exécute les phases 0 à 1, le vidage en direction du microprocesseur s'effectue.
La phase de transmission par le circuit d'adaptation va maintenant être décrite en liaison avec les figures 15 et 16.
Le microprocesseur 13 écrit au cours de l'étape (1501) par une commande envoyée sur l'entrée WR et le signal de sélection du registre sur l'entrée CS du circuit d'adaptation (fig. 8), l'adresse du canal dans les registres R00 à R02, l'adresse destinataire dans les registres R04 à R06, et les états de transmissions dans les registres R08 à R10 de l'ensemble de registres (86).
Ces données sont mémorisées lors de l'apparition du signal de synchronisation de trames indiquant la fin de la trame N. Egalsment à la fin de la trame N, le microprocesseur 2~

130 envoie, par exemple, dans la pile correspondant au canal A, les données de la trame N+l. Pendant le traitement de la trame N~l en transmission par le circuit d'adaptation, le microprocesseur (130) chargera les registres et les piles FI~0 correspondan~es avec les informations nécessaires à la transmission pour effectuer celle-ci pendant la trame suivante N+2 comme représenté à
la figure 15.
La figure 16 représente les étapes de transmissions d'une sous-trame N+l de trois bits. A la fin de la sous-trame indiquée par la phase "5" de cette sous-trame et l'impulsion FS~, le compteur d'adresse ~8913) contient l'adresse de la sous-trame N+l. Pendant la phase (1502) de chargement des données à transmettre dans la pile (98), le circuit (92) incrémenté à chaque bit de donnée enregistre la longueur de la sous-trame. Cette longueur est transmise par le circuit (91) lorsque sa sortie est validée par le signal VAL-T-LG-CANALi délivré, par exemple pour le canal A, par la sortie (8904, fi~. 8C). Le registre R04 par exemple pour le canal A (8620) va envoyer l'adresse de destinataire à la sortie (991). Lecircuit décodeur (8~030) va faire suivre cette adresse destinataire de l'émission du registre R08 contenant les états à transmettre, fournis par le circuit (8619). Ensuite, les données (44) stockées dans la pile FIF0 seront transmises dès l'apparition du signal de validation VAL-T-DAT-CANALi. A la fin de la transmission au cours de la phase "4", le décompteur (8902) du nombre de bits restant à lire dans la sous-trame repasse à zéro et indique la fin de la transmission. Les trames suivantes seront traitées de manière identique.
La figure 17 représente les diagrammes séquentiels de traitement de fin de trames et de début de trame par rapport aux signaux d'horloge bits CLK-B, d'horloge trame non synchronisée CLK-T, de synchronisation de trames SYN-T.
2~)0~

L'ensemble des moyens ainsi décrits permet d'assurer une liaison de données à 64 Kbps recues par l'interface de ligne téléphonique (10) et transmises sur le canal de transmission B du circuit adaptateur (181) de l'interface de ligne téléphonique par le bus (6) au canal de réception B du circuit adaptateur du module (14) de compression-décompression d'image. L'image décompressée par le microprocesseur (140~ sera réémise vers le canal de transmission A du circuit adaptateur (4,84) à un débit pouvant atteindre 204a Kbps vers le canal A de réception du circuit adaptateur (3,83) du module d'interface série (16). Simultanément, une liaison du type X25 full duplex à
64 Kbps, également rec,ue par l'interface de ligne téléphonique (10), est transmise sur le canal de transmission B du circuit adaptateur (1,81) de l'interface (10) par le bus ~6) au canal de réception B du circuit adaptateur (2,82) du module contrôleur de communication multi-protocoles (13). Cette liaison étant full duplex, le canal B de transmission du circuit adaptateur (2,82) du module (13) émet des sous-trames sur le bus (6) à
destination du canal B de réception du circuit adaptateur (1,81) de l'interface (10) ILT.
D'autres modifications à la portée de l'homme de métier font également parties de l'esprit de l'invention.

Claims (22)

Les réalisations de l'invention, au sujet desquelles un droit exclusif de propriété ou de privilège est revendiqué, sont définies comme il suit:

1. Station de travail du type ordinateur comprenant:
un bus système;
un coupleur d'interface de ligne de communication téléphonique pour traiter des signaux reçus d'une ligne téléphonique;
un dispositif contrôleur de communication multi-protocoles relié au bus système de la station de travail pour établir au moins une liaison de communication full duplex entre ladite ligne téléphonique et ledit dispositif contrôleur;
un dispositif de traitement de la voix relié au système bus de la station de travail pour réaliser au moins une des fonctions suivantes:
messagerie, annotation, contrôle vocal d'équipement périphérique ou d'un élément logique, analyse de la voix, synthèse de la voix; et un dispositif à bus interne pour relier ledit coupleur d'interface de ligne de communication téléphonique via ledit bus interne audit dispositif contrôleur de communication multi-protocoles et audit dispositif de traitement de la voix; et la communication étant ainsi réalisée à
l'intérieur de ladite station de travail et entre ladite station de travail et ladite ligne téléphonique.

2. Procédé de transmission de données sur un bus série situé à l'intérieur d'une station de travail pour réaliser la communication en coopération avec la station de travail entre un dispositif coupleur d'interface de ligne de communication téléphonique et une pluralité de dispositifs réalisant des fonctions de communication, ledit procédé
comprenant:
l'utilisation d'un signal de synchronisation d'un réseau voix externe pour définir une trame de communications;
insérer dans chaque trame au plus huit sous-trames de longueurs variables correspondant respectivement à un maximum de huit dispositifs, chaque dispositif ayant une adresse destinataire d'un dispositif particulier, chacune des sous-trames ayant une pluralité d'octets incluant des premier et second octets d'entête et incluant des octets de données eux-même incluant des bits de données;
coder les premier cinq bits du premier octet d'entête pour indiquer le nombre d'octets de données dans la sous-trame;
coder les trois bits suivants du premier octet d'entête pour indiquer le nombre de bits de données du dernier octet de données; et coder quatre bits du second octet d'entête pour indiquer une adresse destinataire de dispositif.

3. Procédé selon la revendication 2, comprenant en outre la fourniture d'un circuit d'adaptation pour chaque dispositif réalisant des fonctions de communication, capable de traiter seulement les sous-trames dans lesquelles l'adresse destinataire de dispositif codée dans le second octet d'entête correspond à l'adresse destinataire du dispositif particulier.

4. Procédé selon la revendication 2 ou 3, caractérisé en ce que chaque sous-trame peut avoir une longueur variable entre 0 et 32 octets de données.

5. Procédé selon la revendication 2 ou 3, caractérisé en ce qu'une sous-trame ayant zéro octet de données occupe réellement un octet correspondant au code hexadécimal FF.

6. Appareil à bus série situé à
l'intérieur d'une station de travail du type ordinateur ayant un bus système parallèle servant d'interface entre la station de travail et une pluralité de dispositifs d'entrée/sortie/traitement de données, ledit appareil à bus série comprenant:
un bus série interne incluant une ligne d'entrée/sortie de données, une ligne de synchronisation de trame, et une ligne d'horloge bit, ledit bus série interne servant à mettre en communication:
(a) une interface de ligne téléphonique via un premier circuit d'adaptation de bus;
(b) un contrôleur de communication multi-protocoles relié au bus système parallèle de la station de travail via un second circuit d'adaptation de bus servant d'interface entre un canal de communication de données série et ledit bus système parallèle;
(c) une interface série pour au moins l'un d'une imprimante ou d'un scanner, via un troisième circuit d'adaptation de bus;
(d) un dispositif de traitement d'images relié au bus système parallèle de la station de travail ou réalisant au moins l'une des fonctions suivantes: compression d'image, décompression d'image, décodage, encodage, ou transmission facsimilé
via un quatrième circuit d'adaptation de bus; et (3) un dispositif de traitement de la voix relié à un bus système parallèle de la station de travail pour réaliser au moins l'une des fonctions suivantes: analyse de la voix, contrôle vocal d'équipement périphérique, et synthèse de la voix via un cinquième circuit d'adaptation de bus.

7. Circuit d'adaptation pour transmission de données, formatées en sous-trames adressées, formant interface entre un bus série situé à
l'intérieur d'une station de travail et un dispositif d'entrée/sortie/traitement de données ayant une adresse destinataire d'un dispositif particulier et relié à un bus système parallèle de ladite station de travail, et pour établir au moins deux canaux de transmission/réception série, ledit circuit d'adaptation comprenant:
(a) un circuit pour canal de transmission à l'intérieur de chacun desdits canaux de transmission/réception, et relié audit bus système parallèle à travers le dispositif, pour traiter des données transmises dudit dispositif via chacun desdits au moins deux canaux de transmission/réception série;
(b) un circuit pour canal de réception à
l'intérieur de chacun desdits canaux de transmission/réception relié audit bus système parallèle à travers le dispositif, pour traiter des données reçues par ledit dispositif via chacun desdits au moins deux canaux de transmission/réception série;
(c) un ensemble de registres adressable de cinq bits reliés auxdits circuits pour canaux de transmission et auxdits circuits pour canaux de réception pour recevoir des données transmises à et reçues dudit dispositif d'entrée/sortie/traitement et pour stocker l'information dénotant les états desdits canaux de transmission/réception série tel que transmis à ou reçu dudit dispositif d'entrée/sortie/traitement;
(d) un circuit de description de sous-trame relié au bus interne série pour fournir des signaux de synchronisation dérivés en partie dudit bus série et pour traiter lesdits signaux de synchronisation pour fournir l'information dénotant les états des canaux de transmission/réception série audit ensemble de registres, lesdits signaux de synchronisation correspondant à au moins une fonction de fin de sous-trame; et (c) un circuit de validation des adresses et commandes de sous-trames relié audits circuits pour canal de transmission, audits circuits pour canal de réception, et audit ensemble de registres pour comparer des adresses de sous-trames, et pour fournir des signaux de validation et de commande audit ensemble de registres correspondant à au moins une des fonctions de validation de réception de données, de validation de transmission de données, de fin de transmission.

8. Circuit d'adaptation selon la revendication 7, dans lequel au moins un des registres de l'ensemble de registres contient une adresse de sous trame qui désigne l'un des canaux de transmission/réception, et un bit de validation pour valider la transmission ou la réception, via au moins un des canaux de transmission/réception.

9. Circuit d'adaptation selon la revendication 7, dans lequel au moins un des registres de l'ensemble des registres contient une adresse destinataire pour une transmission via l'un desdits canaux de transmission/réception et un bit de validation de transmission qui valide la transmission via un des canaux de transmission/réception.

10. Circuit d'adaptation selon la revendication 8, dans lequel au moins un registre dudit ensemble de registres contient une adresse destinataire pour une transmission via l'un desdits canaux de transmission/réception, et un bit de validation de transmission qui valide la transmission via un des canaux de transmission réception.

11. Circuit d'adaptation selon la revendication 7, dans lequel lesdits canaux de transmission/réception sont aptes à fonctionner, de manière sélective, en mode de transmission, et dans lequel au moins un registre de l'ensemble de registres contient des bits indiquant si les canaux de transmission/réception fonctionnant en mode de transmission sont au repos ou transmettent.

12. Circuit d'adaptation selon la revendication 8, dans lequel lesdits canaux de transmission/réception sont aptes à fonctionner, de manière sélective, en mode de réception et dans lequel au moins un registre de l'ensemble de registres contient des bits indiquant si lesdits canaux de transmission/réception fonctionnant en mode de transmission sont au repos ou reçoivent.

13. Circuit d'adaptation selon la revendication 7, dans lequel au moins un registre dudit ensemble de registres contient des bits représentatifs d'états de réception de canaux fonctionnant dans le mode réception.

140 Circuit d'adaptation selon la revendication 8, dans lequel au moins un registre dudit ensemble de registres contient des bits représentatifs d'états de réception de canaux fonctionnant dans le mode réception.

15. Circuit d'adaptation selon la revendication 7, 8, 9, 10, 11, 12, 13, ou 14, caractérisé en ce qu'au moins un registre de l'ensemble de registres est un registre d'états incluant de l'information sur la synchronisation de la transmission ou réception et la description de sous-trames.

16. Circuit d'adaptation selon la revendication 7, dans lequel ledit circuit pour canal de transmission est utilisable en mode sous-trame à
longueur variable, et inclut:
un registre de transmission FIFO pour chacun desdits canaux de transmission/réception ayant une entrée série pour recevoir des données de sous-trames à être transmises via l'un desdits canaux de transmission/réception au rythme d'une première horloge, et une sortie série pour transmettre des données de sous-trames au rythme d'une horloge bit;
un compteur pour compter des impulsions en provenance de ladite première horloge pour déterminer le nombre de bits de données à être transmis via ledit canal de transmission/réception dans lequel le nombre de bits définit une longueur de sous-trame, ledit compteur ayant une sortie parallèle;
un registre à décalage sérialisateur ayant une entrée parallèle reliée à la sortie parallèle dudit compteur pour recevoir des données indiquant la longueur de sous-trame et ayant une sortie série reliée en parallèle avec la sortie série dudit registre de transmission FIFO; et ledit circuit de validation des adresses et commandes de sous-trames fournissant successivement un signal de validation de longueur et un signal de validation de données reliés à des portes logiques "et" pour valider respectivement la sortie dudit registre à décalage pour transmettre la longueur de sous-trame et la sortie dudit registre de transmission FIFO pour transmettre les données de sous-trame de manière multiplexée dans le temps auxdits circuits pour canaux de transmission.

17. Circuit d'adaptation selon la revendication 7, dans lequel ledit circuit pour canal de réception inclut:
un registre de réception FIFO pour chacun desdits canaux de transmission/réception ayant une entrée série pour recevoir des bits de données série au rythme d'une horloge bit;
un compteur pour compter des impulsions d'horloge bit afin de déterminer le nombre de bits alimentant ledit registre de réception FIFO pour définir une longueur de la sous-trame reçue, ledit compteur étant remis à zéro par un signal de synchronisation de trame; et un registre décompteur ayant des entrées parallèles reliées à des sorties parallèles dudit compteur pour produire un compte qui indique lorsqu'une valeur comptée d'horloge prédéterminée a été atteinte.

18. Circuit d'adaptation selon la revendication 16, dans lequel le circuit de validation des adresses et commandes de sous-trames inclut des moyens pour valider les traitements successifs d'une première et d'une seconde entête et d'un champ de données durant la transmission et la réception via lesdits canaux de transmission/réception pour définir une sous-trame.

19. Circuit d'adaptation selon la revendication 17, dans lequel ledit circuit de validation des adresses et commandes de sous-trames inclut des moyens pour valider les traitements successifs d'une première et d'une seconde entête et d'un champ de données durant la transmission et la réception via les canaux de transmission/réception pour définir une sous-trame.

20. Procédé de transmission de données selon la revendication 2, comprenant en outre l'étape d'établir une longueur maximale pour les huit sous-trames de longueurs variables, égale à deux octets.

21. Méthode selon la revendication 2, comprenant en outre l'étape de définir ladite trame de communications comme étant une trame de 125 microsecondes.

22. Station de travail selon la revendication 1, comprenant un circuit de traitement d'images réalisant une compression et une décompression d'images avec fonction de décodage, encodage ou transmission facsimilé relié au bus système de la station de travail et au dispositif à
bus interne pour communication avec ledit coupleur d'interface de ligne de communication téléphonique.