CH618793A5 - - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung in integrierter CMOS-Technik zur Kontrolle der Versorgungsspannung für insbesondere in CMOS-Technik aufgebaute Schaltkreise, durch Anzeige der relativen Lage der Versorgungsspannung zu einem vorgegebenen Spannungswert, mit einer als Vergleichsschaltung arbeitenden Kippschaltung, die in Abhängigkeit vom Unterschied zwischen zwei durch die Versorgungsspannung und durch eine konstante Referenzspannung vorgegebenen Steuerspannungen jeweils einen das Unter- bzw. Überschreiten des vorgegebenen Spannungswertes anzeigenden Schaltzustand annimmt.

Integrierte Schaltkreise benötigen in vielen Anwendungsfällen eine Versorgungsspannung, die einen vorgegebenen Spannungswert nicht unterschreiten soll, um die Einhaltung vorgegebener Genauigkeitsgrenzen der Arbeitsweise zu gewährleisten. Entsprechende Anforderungen werden beispielsweise bei batteriebetriebenen Uhrenschaltkreisen gestellt. Bekanntlich fällt bei allen gegenwärtig handelsüblichen Batterien mit fortschrietendem Entladungszustand die Batteriespannung ab. Dies bedeutet in den vorstehend genannten Fällen, dass die Batterieentladung nur bis zum Erreichen einer vorgegebenen niedrigeren Spannung in Kauf genommen werden kann, weshalb es erforderlich ist, diesen niedrigeren Spannungswert zu signalisieren und damit den Wechsel der Batterie zu veranlassen. Durch die DT-OS 2 538 406 ist es bereits bekannt, im Zuge der Entladung einer Batterie bei Erreichen einer vorgegebenen Batteriespannung eine Anzeige zum Beispiel in Form eines optischen oder akustischen Signals auszulösen. Hierbei wird die zur Anzeige vorgegebene Schwellenspannung durch den Schaltpunkt eines Inverters vorgegeben. Eine genaue und in der Serienfertigung integrierter Schaltungen reproduzierbare Festlegung des Schaltpunktes auf eine gewünschte Batterieentladespannung setzt jedoch sehr geringe Parameterstreuungen voraus, die für integrierte Schaltungen gegenwärtig noch nicht erzielt werden können. Der genaue Spannungswert muss deshalb bei der bekannten Anordnung durch einen externen Widerstand eingestellt werden, wodurch ein Mehraufwand an Material und Einstell- bzw.

2

5

10

15

20

25

30

35

40

45

50

55

60

65

Abgleicharbeiten entsteht.

Es ist Aufgabe der Erfindung, eine Schaltungsanordnung zur Kontrolle der Versorgungsspannung anzugeben, die vollständig integriert in CMOS-Technik aufgebaut werden kann und es ermöglicht, den eine Anzeige auslösenden vorgegebenen Spannungswert ausschliesslich durch die Dimensionierung der integrierten Bauelemente festzulegen, wobei möglichst weitgehende Unempfindlichleit gegen Parameterstreuung gegeben sein soll.

Eine Schaltungsanordnung eingangs genannter Art ist zur Lösung dieser Aufgabe erfindungsgemäss derart ausgebildet, dass zwei Kondensatoren, von denen der eine abhängig von der Versorgungsspannung ladbar ist, die Steuerspannungen für eine Vergleichsschaltung, in Form einer getakteten bistabilen Schaltung liefern, und dass eine zeitliche Steuerung derart vorgesehen ist, dass die beiden Kondensatoren in einer Ladephase abhängig von der Referenzspannung bzw. der Versorgungsspannung geladen sowie danach in einer Vergleichsphase, beginnend mit einem bestimmten Zeitpunkt, an die Vergleichsschaltung angeschaltet werden.

Die Erfindung ermöglicht den Aufbau einer vollständig integrierten Schaltung, die die relative Lage der Versorgungsspannung zum vorgegebenen Spannungswert durch zwei entsprechende Ausgangssignale signalisiert. Alle Einzelelemente dieser Schaltungsanordnung können integriert werden, und externe zusätzliche Schaltungselemente sind zur Festlegung des vorgegebenen Spannungswertes nicht erforderlich. Diese Festlegung ist nämlich automatisch durch die konstante Referenzspannung gegeben, die den Ladevorgang an der einen Kapazität bestimmt. Wenn nun der Ladevorgang für die andere Kapazität durch entsprechende Bemessung der von der Versorgungsspannung abhängigen Ladespannung bzw. des damit bestimmten Ladestroms so eingestellt wird, dass sich übereinstimmende Ladespannungen der beiden Kapazitäten gerade dann ergeben, wenn die Versorgungsspannung den vorgegebenen niedrigeren Spannungswert erreicht hat, so ist damit eine Schwelle vorgegeben, die die Vergleichsschaltung zur Abgabe zweier unterschiedlicher Ausgangssignale entsprechend dem Überschreiten bzw. Unterschreiten dieser Schwelle ausnutzen kann. Da diese Schaltschwelle durch die konstante Referenzspannung vorgegeben ist, wird sie durch Parametersteuerungen der übrigen integrierten Bauelemente nicht beeinträchtigt, so dass gesonderte Abgleicharbeiten an einer Schaltungsanordnung nach der Erfindung nicht erforderlich sind. Wie noch gezeigt wird, können Referenzspannungsquellen unterschiedlicher Art in integrierter CMOS-Technik verwirklicht werden. Vor der Ladephase kann vorteilhaft eine Aufladung beider Kapazitäten auf gleiche Spannungen durchgeführt werden.

Durch diese Weiterbildung wird erreicht, dass die beiden Kapazitäten vor der eigentlichen Kontrolle der Versorgungsspannung übereinstimmende Ausgangszustände annehmen, denn sie werden zunächst auf gleiche Spannungen geladen. Danach erfolgt eine Umladung der Kapazitäten einerseits abhängig von der Referenzspannung, andererseits abhängig von der Versorgungsspannung, deren Endzustand dann in der Vergleichsphase durch die Vergleichsschaltung ausgewertet wird.

Vorteilhaft wird die Schaltungsanordnung symmetrisch aufgebaut und kann dann derart verwirklicht werden, dass jede Kapazität während der Ladephase an jeweils einen an der Versorgungsspannung liegenden Spannungsteiler angeschaltet ist, von denen einer ein Referenzspannungselement und der andere symmetrisch dazu einen Teilwiderstand enthält, der einen Spannungsabfall entsprechend der Referenzspannung bei dem vorgegebenen Spannungswert der Versorgungsspannung erzeugt.

Das Referenzspannungselement kann auf verschiedene

618793

Weise in integrierter CMOS-Technik verwirklicht werden. So ist es beispielsweise möglich, als Referenzspannungselement ein n+p~n_-Transistorelement vorzusehen, dessen Kollektor und Basis miteinander verbunden sind. Bekanntlich werden beim CMOS-Herstellungsprozess in das als Ausgangsmaterial dienende n~-dotierte kristalline Silizium durch einen Dotiervorgang p~-Wannen eingebaut. Durch Einbau eines n+-dotierten Bereichs in den p~-Bereich entsteht eine dem bekannten bipolaren npn-Transistor ähnliche Struktur der vorstehend angegebenen Art. Wenn der Kollektor und die Basis dieser Struktur miteinander verbunden werden, so ergibt sich eine Durchlasscharakteristik für die Basis-Emitter-Diode, die sehr steil ist und sich gegen Streuungen der Prozessparameter unempfindlich verhält. Ein Transistorelement der genannten Art kann deshalb vorteilhaft als Referenzspannungselement eingesetzt werden, denn der an ihm auftretende Spannungsabfall ist in weitesten Grenzen praktisch unabhängig vom Strom, der sich bei abnehmender Versorgungsspannung ändert.

Es ist ferner möglich, als Referenzspannungselement zwei als Dioden in Reihe geschaltete komplementäre MOS-Feld-effekttransistoren vorzusehen. Der mit einer solchen Anordnung verbundende Vorteil ist darin zu sehen, dass bei Einsatz der Schaltungsanordnung für integrierte CMOS-Schaltungen und Integration auf einem gemeinsamen Schaltungsträger die durch die Summe der Schwellenspannungen der beiden komplementären MOS-Feldeffekttransistoren vorgegebene Lage der Durchlasskennlinie des Referenzspannungselements direkt als Mass für den vorgegebenen Spannungswert verwendet werden kann, auf den die Versorgungsspannung abfallen darf. Bekanntlich ist nämlich für CMOS-Schaltungen die zulässige niedrigste Versorgungsspannung durch die Summe der Schwellenspannungen der komplementären Transistorelemente festgelegt. Wenn nun bei der Herstellung der CMOS-Schaltungen unvermeidbare Parameterstreuungen auftreten, so wirken sich diese auch auf die durch das Referenzspannungselement vorgegebene Spannungschwelle aus, die somit automatisch der übrigen Schaltung auf dem gemeinsamen Schaltungsträger ange-passt ist.

Für solche Fälle, in denen die Referenzspannung frei wählbar sein soll, um unterschiedlichste Spannungsschwellen festzulegen, kann das Referenzspannungselement auch durch einen von einem Konstantstrom durchflossenen Widerstand gebildet sein. Die hierzu erforderliche Konstantstromquelle kann durch integrierte MOS-Feldeffekttransistoren gebildet sein und muss nur während des Kontrollvorgangs wirksam geschaltet werden, so dass sie keine wesentliche Erhöhung des Stromverbrauchs verursacht.

Da die Schaltungsanordnung nach der Erfindung zur Verwirklichung der oben beschriebenen unterschiedlichen Phasen zeitabhängig in verschiedene Betriebszustände geschaltet werden muss, ist zweckmässig eine programmierte Taktschaltung zur Erzeugung der Steuersignale für die Umschaltung in unterschiedliche Betriebszustände vorgesehen. Programmierbare Taktschaltungen sind dem Fachmann auch in integrierter CMOS-Technik bekannt. Sie liefern an verschiedenen Ausgängen unterschiedliche Steuersignale, die in zeitlich vorgegebener Folge wirksam werden und in einer zu steuernden Schaltung Schaltvorgänge für vorbestimmte Zeitintervalle auslösen können.

Die Erfindung wird im folgenden anhand der Figuren beschrieben. Es zeigen:

Fig. 1 ein Ausführungsbeispiel einer Schaltungsanordnung nach der Erfindung,

Fig. 2 ein Zeitdiagramm zur Darstellung des zeitlichen Verlaufs von Steuersignalen und Ladespannungen der Kapazitäten,

Fig. 3 den Querschnitt der CMOS-Struktur eines als Referenzspannungselement verwendbaren Schaltelements,

3

5

10

15

20

25

30

35

40

45

50

55

60

65

618793

Fig. 4 die Durchlasskennlinie sowie das Ersatzschaltbild des in Fig. 3 gezeigten Schaltelements,

Fig. 5 eine weitere Ausführungsform eines Referenzspannungselements und

Fig. 6 die Durchlasskennlinie des Referenzspannungselements nach Fig. 5

In Fig. 1 ist eine in CMOS-Technik vollständig integrierbare Schaltung zur Kontrolle einer Versorgungsspannung V dargestellt. Diese Schaltung besteht aus mehreren zwischen das Ver-sorgungsspannungspotential V und Nullpotential geschalteten Stromzweigen, die jeweils einen oder mehrere MOS-Feldeffekttransistoren enthalten. Diese werden durch Steuersignale FF, P und L leitend gesteuert bzw. gesperrt, welche in bestimmter zeitlicher Folge auftreten und noch erläutert werden.

Ein Referenzspannungselement REF ist mit einem Widerstand R1 und einem MOS-Feldeffekttransistor T9 in Reihe geschaltet. Diese Reihenschaltung ist bei E an das Versor-gungsspannungspotential V angeschaltet und bildet somit eine an die Versorgungsspannung angeschaltete Referenzspannungsquelle, die abhängig von einem Taktsignal L durch den MOS-Feldeffekttransistor T9 wirksam geschaltet wird. Der Abgriff A dieser Spannungsquelle ist über die Parallelschaltung zweier komplementärer MOS-Feldeffekttransistoren TI 1 und Tl 2, die gleichfalls durch das Taktsignal L bzw. durch das entsprechende invertierte Si gnal L gesteuert werden, mit einem Schaltungspunkt C verbunden. Dieser Schaltungspunkt C ist der Verbindungspunkt eines Kondensators Cl und eines MOS-Feldeffekttransistors T5, der durch ein Taktsignal P gesteuert wird. Die Reihenschaltung des Transistors T5 und des Kondensators Cl ist gleichfalls an die Versorgungsspannung V angeschaltet.

Die Vergleichsschaltung ist in dem in Fig. 1 gezeigten Ausführungsbeispiel eine bistabile Schaltung und enthält MOS-Feldeffekttransistoren TI bis T4. Diese sind paarweise von entgegengesetztem Leitfähigkeitstyp und in einer Reihenschaltung angeordnet. Die beiden Reihenschaltungen der Transistoren Tl und T3 bzw. T2 und T4 sind einander mit einer Kreuzverbindung bekannter Art parallelgeschaltet, und diese Parallelschaltung ist über zwei komplementäre MOS-Feldeffekttransistoren T7 und T8 an die Versorgungsspannung V angeschaltet. Die beiden Transistoren T7 und T8 werden durch ein Taktsignal FF bzw. durch dessen Invertierung FF gesteuert. Der Schaltungspunkt C ist mit der Reihenschaltung der Transistoren Tl und T3 verbunden, während die Reihenschaltung der Transistoren T2 und T4 mit einem weiteren Schaltungspunkt D verbunden ist, der zu dem Schaltungspunkt C symmetrisch liegt. Der Schaltungspunkt D ist wiederum mit dem Verbindungspunkt eines Kondensators C2 und eines MOS-Feldeffekt-transistors T6 verbunden, der durch das Taktsignal P gesteuert wird. Der Kondensator C2 und der Transistor T6 sind an die Versorgungsspannung V angeschaltet.

Der Schaltungspunkt D ist ferner über die Parallelschaltung zweier MOS-Feldeffekttransistoren T13 und T14, die durch das Taktsignal L bzw. durch dessen Invertierung L gesteuert werden, mit einem Abgriff B eines weiteren Spannungsteilers verbunden, der durch zwei Widerstände R2 und R3 und einen MOS-Feldeffekttransistor T10 gebildet ist. Diese Reihenschaltung liegt an der Versorgungsspannung V und wird bei Ansteuerung des Transistors T10 durch das Taktsignal L wirksam geschaltet.

Die beiden Schaltungspunkte C und D bilden die Steuereingänge für die mit den Transistoren TI bis T4 aufgebaute bistabile Schaltung, und die durch die beiden unterschiedlichen Schaltzustände dieser bistabilen Schaltung erzeugten Signale werden an den Schaltungspunkten C und D abgegriffen und beispielsweise zwei NAND-Gliedern 18 und 19 zugeführt, deren zweite Steuereingänge dabei direkt durch das Taktsignal FF angesteuert werden können. Abhängig von dieser Ansteuerung tritt dann an jedem NAND-Glied 18 und 19 ein Ausgangssignal S18 und S19 auf, das in noch zu beschreibender Weise die Lage der Versorgungsspannung V relativ zu einer vorgegebenen niedrigeren Spannung angibt.

Die in Fig. 1 dargestellte Schaltung ist insgesamt symmetrisch aufgebaut. Die MOS-Feldeffekttransistoren Tl, T2, T8, T9, T10, T12 und T14 sind vom n-Kanal-Typ, während die Transistoren T3, T4, T5, T6, T7, TI 1 und T13 vom p-Kanal-Typ sind. Die Substratanschlüsse der n-Kanal-Transistoren können mit Nullpotential, die Substratanschlüsse der p-Kanal-Transistoren mit dem Versorgungsspannungspotential V verbunden sein. Ebenso ist es auch möglich, die Substratanschlüsse in einigen Fällen jeweils mit dem zugehörigen Source-Anschluss zu verbinden. Entsprechende Möglichkeiten sind dem Fachmann bekannt.

Die Transistoren TI 1 und T13 oder die Transistoren Tl 2 und T14 können bei geeigneter Lage der Parameter der dargestellten Schaltung auch entfallen. Liegt die vorgegebene Spannung, auf die die Versorgungsspannung V abfallen darf, jedoch im Bereich der Summe der Schwellenspannungen der p- und der n-Kanal-Transistoren und entspricht ausserdem die Referenzspannung Vref etwa der halben Versorgungsspannung, so sollte auf die T ransistoren Tll,T13oderT12,T14 nicht verzichtet werden. Der Grund hierfür liegt in der Tatsache, dass beim CMOS-Prozess im allgemeinen der Absolutbetrag der Summe der Schwellenspannungen der p- und der n-Kanal-Transistoren nur geringfügig streut, während die Schwellenspannungen bei nur einfach vorgesehenen Transistoren sehr stark streuen können. So ist beispielsweise ein Vorteil der in Fig. 1 gezeigten Anordnung darin zu sehen, dass bei einer hohen p-Kanal-Schwellenspannung und einer niedrigen n-Kanal-Schwellen-spannung die Transistoren TI 1 und T13 bei Ansteuerung mit dem Taktsignal L gesperrt bleiben können, während die Transistoren T12 und T14 durch das Taktsignal L aber durchgeschaltet werden, so dass unabhängig von einer Streuung der einzelnen Schwellenspannungen die sichere Durchschaltung der Verbindungen zwischen A und C bzw. B und D gewährleistet ist.

Die durch die Transistoren TI bis T4 gebildete bistabile Schaltung kann über die MOS-Feldeffekttransistoren T7 und T8 an die Versorgungsspannung V angeschaltet werden. Beispielsweise der Transistor T7 kann aber auch durch eine leitende Verbindung ersetzt werden, da es in den meisten Betriebsfällen ausreichen dürfte, wenn die bistabile Schaltung durch Sperrung nur des Transistors T8 in den stromlosen Zustand gebracht, wird.

Die in Fig. 1 gezeigte Schaltungsanordnung kann sowohl in einer Metall-Gate-Technologie wie auch in einer Silizium-Gate-CMOS-Technologie aufgebaut sein. Die ohmschen Widerstände können in bekannter Weise durch dotierte Bereiche, beispielsweise n+, P~ oder p+-Diffusionsgebiete realisiert werden.

Die Arbeitsweise der in Fig. 1 gezeigten Schaltungsanordnung wird im folgenden anhand des in Fig. 2 gezeigten Zeitdiagramms erläutert, in das die Taktsignale FF, P und L sowie die beiden möglichen Spannungsverläufe an den Kondensatoren Cl und C2 eingetragen sind. Die Taktsignale FF, P und L werden von einer nicht dargestellten programmierten Taktschaltung geliefert, deren Aufbau dem Fachmann nach Erläuterung des in Fig. 2 gezeigten Diagramms geläufig ist und deshalb hier nicht näher beschrieben werden muss.

Die beiden Spannungsverläufe I und II stellen den jeweiligen Ladezustand der Kondensatoren Cl und C2 dar. Abhängig davon, wie hoch die zu kontrollierende Versorgungsspannung ist, kann der Kondensator Cl den durchgezogen dargestellten Spannungsverlauf I und der Kondensator C2 den gestrichelt dargestellten Spannungsverlauf II aufweisen oder umgekehrt. Gemeinsam gilt jedoch, dass die beiden Kondensatoren Cl und C2, an denen Spannungen Vc und Vd auftreten, beginnend mit dem Zeitpunkt tl auf die Betriebsspannung V geladen werden

4

5

10

15

20

25

30

35

40

45

50

55

60

65

5 618793

und danach im Zeitraum t3 bis t4 auf die Spannung (V-Vref) oder die Transistoren T2 und T3 leitend sind. Ist der Transistor bzw. (V-V2) umgeladen werden. Es handelt sich dabei um die Tl leitend, so wird der Kondensator Cl über die Transistoren beiden Spannungen, die in der in Fig. 1 gezeigten Schaltung an Tl und T8 entladen. Ist der Transistor T2 leitend, so wird der den Schaltungspunkten A und B auftreten. Im Zeitraum von t5 Kondensator C2 über die Transistoren T2 und T8 entladen. Die-bis t6 werden die so erreichten Ladespannungen Vc und Yd 5 ser Vorgang ist in Fig. 2 für den Zeitraum t5 bis t6 dargestellt, dann an den Steuereingängen der in Fig. 1 gezeigten bistabilen Gemäss dem gestrichelten Spannungsverlauf II erfolgt eine Schaltung wirksam, wodurch sich dann in noch zu beschreiben- Entladung auf Nullpotential. Gemäss dem durchgezogen darder Weise eine erneute Umladung der beiden Kondensatoren gestellten Spannungsverlauf I erfolgt eine Aufladung auf das Cl und C2 ergibt, die zu definierten Potentialen an den Schal- Versorgungsspannungspotential V. Diese Aufladung ist darauf tungspunkten C und D führt, welche durch die Ausgangsschal- io zurückzuführen, dass in der bistabilen Schaltung jeweils einan-tungen 18 und 19 auswertbar sind. der diagonal gegenüber liegende Transistoren Tl und T4 bzw.

Zum Zeitpunkt tO wird das Taktsignal FF erzeugt, welches T2 und T3 leitend sind. Dies bedeutet, dass der eine Kondensaden MOS-Feldeffekttransistor T8 sperrt. Gleichzeitig wird der tor, beispielsweise der Kondensator Cl, über die Transistoren dazu komplementäre MOS-Feldeffekttransistor T7 durch die Tl und T8 entladen, der andere Kondensator C2 über den in Invertierung FF des Taktsignals FF gesperrt. Somit ist die 15 diesem Schaltzustand leitenden Transistor T4 sowie den Tran-durch die bistabile Schaltung mit den Transistoren Tl bis T4 sistor T7 auf das Betriebsspannungspotential V aufgeladen gebildete Vergleichsschaltung für die Dauer des Taktsignals wird. Der in Fig. 2 gezeigte Spannungsverlauf I gilt also in dem FF, also von tO bis t5, abgeschaltet. hier beschriebenen Beispiel für den Kondensator C2, der gestri-

Zum Zeitpunkt tl werden die Transistoren T5 und T6 durch chelte Spannungsverlauf II für den Kondensator Cl. Für diesen das Taktsignal P leitend geschaltet. Dadurch werden die Kon- 20 Fall ist also die Spannung Vd grösser als die Spannung Vc.

densatoren Cl und C2 an das Betriebsspannungspotential V Ebenso ist es jedoch auch möglich, dass die Spannung Vc grös-

angeschaltet, so dass sie beide auf dieses Potential V aufgela- ser als die Spannung Vd ist, was bedeuten würde, dass die in den werden. In Fig. 2 ist mit dem Spannungsverlauf I gezeigt, Fig. 2 gezeigte Umladungskurve I unter der gestrichelten dass einer der Kondensatoren bereits auf die Spannung V auf- Kurve II liegen würde.

geladen ist, was beispielsweise durch einen vorherigen Schalt- 25 Durch den beschriebenen Schaltvorgang der bistabilen Vorgang bedingt sein kann. Somit muss nur noch der andere der Schaltung treten an den Schaltungspunkten C und D unter-beiden Kondensatoren gemäss dem Spannungsverlauf II auf schiedliche Potentiale auf, deren Grösse durch die jeweils noch das Betriebsspannungspotential V aufgeladen werden. Diese herrschende Versorgungsspannung V bestimmt ist. Diese Aufladung erfolgt innerhalb des Zeitraums tl bis t2. Zum Zeit- Potentiale werden auf die ersten Steuereingänge zweier punkt t2 ist das Taktsignal P beendet, so dass die Transistoren 30 NAND-Glieder 18 und 19 geführt, die gleichfalls durch das T5 und T6 wieder gesperrt werden. Zum Zeitpunkt t3 tritt das Taktsignal FF angesteuert sind. Verschwindet dieses Taktsi-Taktsignal L auf, durch das mit den Transistoren T9 und T10 die gnal zum Zeitpunkt t5, so erscheinen an den Ausgängen der bei-beiden zuvor beschriebenen Spannungsteiler wirksam geschal- den NAND-Glieder 18 und 19 logische Signalzustände 1 und 0 tet werden. Ausserdem werden die Schaltungspunkte A und C bzw. 0 und 1, die eine eindeutige Aussage darüber liefern, ob die sowie B und D miteinander verbunden, so dass die an den 35 Versorgungsspannung unterhalb oder oberhalb des vorgegebe-Schaltungspunkten A und B herrschenden Potentiale jeweils nen, die beschriebene Schaltschwelle bildenden Spannungseine Spannung gegenüber Nullpotential erzeugen, die infolge wertes liegt.

der beschriebenen Verbindungen der Schaltungspunkte eine In der in Fig. 1 gezeigten Schaltung kann der Fall, dass sich

Umladung der Kondensatoren Cl und C2 auf die Spannungen nach der beschriebenen Umladung der Kondensatoren Cl und

Vc und Vd zur Folge haben. Diese beiden Spannungen hängen 40 C2 an den Schaltungspunkten C und D übereinstimmende einerseits von der Spannung Vref der Referenzspannungs- Potentiale einstellen, nur theoretisch eintreten, da infolge ins-

quelle, andererseits von der Spannung V2 ab, die am Wider- besondere kapazitiver Kopplung parasitärer Taktsignale stand R2 des in Fig. 1 rechts liegenden Spannungsteilers abfällt, benachbarter Schaltungen in der praktischen Anwendung

Je nach Höhe der Betriebsspannung V liegt dann die Spannung immer damit zu rechnen ist, dass die Spannungen Vc und Vd

(V-V2) unterhalb oder oberhalb der Spannung (V-Vref). In 45 unterschiedlich sind.

Fig. 2 ist der Fall dargestellt, dass die Spannung (V-V2) ober- Deshalb kann der vorgegebene Spannungswert Vs, dessen halb der Spannung (V-Vref) liegt. Die Spannung (V-Vref), Über- oder Unterschreiten angezeigt werden soll, gemäss der deren Verlauf in Fig. 2 für den Zeitraum t3 bis t4 gestrichelt dar- folgenden Beziehung zur Dimensionierung der Widerstände gestellt ist, gilt als vorgegebener Spannungswert, der die R2 und R3 des in Fig. 1 rechts liegenden Spannungsteiler verSchwelle darstellt, bei deren Unterschreiten die die Versor- 50 wendet werden:

gungsspannung V liefernde Stromquelle auszuwechseln ist.

Infolge des Unterschiedes der beiden Ladespannungen Ve V = V • Etë + R5 und Vd der beiden Kondensatoren Cl und C2 ergibt sich an den S ref R2 Steuereingängen der bistabilen Schaltung bzw. an den Schaltungspunkten C und D eine Potentialdifferenz. 55 Ein wesentlicher Vorteil der in Fig. 1 dargestellten Schal-

Zum Zeitpunkt t4 wird das Taktsignal L bzw. dessen tungsanordnung besteht darin, dass nur in dem Zeitintervall

Invertierung L beendet, so dass die Verbindungen der Schal- von t3 bis t4 in den Spannungsteilern ein Querstrom fliesst,

tungspunkte A und C sowie B und D wieder geöffnet werden. während zu den übrigen Zeiten jeweils nur Kapazitäten umge-

Die Kondensatoren Cl und C2 halten die während des Zeit- laden werden. Aus diesem Grunde wird die Stromaufnahme raums t3 bis t4 erreichte jeweilige Ladespannung Vc bzw. Vd. t>o der Schaltungsanordnung sehr gering gehalten.

Zum Zeitpunkt t5 wird das Taktsignal FF bzw. FF beendet, Vorteilhaft haben die beiden Widerstände R1 und R3 der so dass beginnend mit diesem Zeitpunkt die bistabile Schaltung beiden Spannungsteiler übereinstimmende Widerstandswerte

über die Transistoren T7 und T8 an die Versorgungsspannung bzw. die beiden Spannungsteiler übereinstimmende Impedan-

V angeschaltet wird. Abhängig von dem Potentialunterschied zen, damit die beschriebene Umladung der beiden Kondensato-

an den Schaltungspunkten C und D, der durch die unterschied- 65 ren Cl und C2 mit übereinstimmenden Zeitkonstanten erfolgt,

liehe Umladung der Kondensatoren Cl und C2 erzeugt wurde, Unsymmetrische Zeitkonstanten könnten bei einem zu kurzen kippt nun die bistabile Schaltung in einen von zwei möglichen Zeitintervall t3 bis t4 zu einer Verfälschung des anzuzeigenden

Schaltzuständen, in dem entweder die Transistoren Tl und T4 Ergebnisses führen.

618793 6

Um eine symmetrische kapazitive Belastung der beiden Eine weitere mögliche Art des Referenzspannungs-Schaltungspunkte C und D zu gewährleisten, sollten die bei elements ist in Fig. 5 dargestellt Es handelt sich dabei um zwei dem Ausführungsbeispiel nach Fig. 1 als NAND-Glieder 18 und miteinander in Reihe geschaltete komplementäre MOS-Feld-19 gezeigten Ausgangsstufen symmetrisch ausgeführt sein. Die effekttransistoren T16 und T17, die jeweils als MOS-Dioden Verwendung von NAND-Gliedern für die Ausgangsschaltun- s geschaltet sind. Diese Anordnung kann zwischen die Schalgen 18 und 19 ist deshalb vorteilhaft, weil diese in dem Zeitin- tungspunkte A und E der Schaltungsanordnung nach Fig. 1 tervall tO bis t5 einen Querstrom verhindern. geschaltet werden und bietet den wesentlichen Vorteil, dass bei

In Fig. 3 ist der Querschnitt einer CMOS-Teilstruktur darge- Integration der so gebildeten Doppeldiode auf ein und demsel-stellt, die ein Transistorelement bildet und als ben Schaltungsträger mit der durch die Versorgungsspannung Referenzspannungselement in die in Fig. 1 gezeigte Schaltung i o V zu speisenden Schaltung die Summe der Transistor-Schwel-zwischen die Schaltungspunkte A und E eingefügt werden lenspannungen direkt als Mass für die Schwelle benutzt werden kann. Beim CMOS-Prozess werden in das als Ausgangsmaterial kann, deren Spa.nnungswert dem vorgegebenen Wert entdienende n~-dotierte kristalline Silizium durch einen Dotiervor- spricht, dessen Über- oder Unterschreiten durch die Versor-gang p_-Wannen eingebaut. Eine solche p~-Wanne ist in Fig. 3 gungsspannung V anzuzeigen ist. Die in Fig. 5 gezeigte Reihenschraffiert dargestellt. In diese Wanne ist ein n+-dotierter is Schaltung hat eine Durchlasscharakteristik, die in Fig. 6 gezeigt Bereich eingebaut, wodurch eine dem bekannten bipolaren ist. Es handelt sich dabei um die Abhängigkeit des die Reihen-npn-Transistor ähnliche Struktur entsteht, die als ein n+p_n_- Schaltung durchfliessenden Stroms JDi von der an der Reihen-Transistor anzusehen ist. Werden der Kollektor- und der Basis- Schaltung abfallenden Durchlassspannung UDi- Die Lage der in anschluss dieser Struktur, also das n~-dotierte kristalline Sili- Fig. 6 gezeigten Durchlasscharakteristik ist durch die Summe zium und die p~-Wanne extern miteinander verbunden, so 20 der Transistor-Schwellenspannungen der beiden Transistoren ergibt sich eine Diodenstrecke zwischen Emitter und Basis der T16 und Tl 7 vorgegeben. Da die Summe der beiden Schwellenin Fig. 3 gezeigten Struktur. Spannungen bei integrierten CMOS-Schaltungen gleichzeitig

In Fig. 4 ist die Durchlasscharakterisitk dieser Struktur dar- denjenigen Spannungswert darstellt, der durch die Versor-

gestellt, ferner ist das elektrische Ersatzschaltbild des zwischen gungsspannung V nicht unterschritten werden soll, kann die

Kollektor und Basis kurzgeschlossenen Transistorelements 25 Lage der in Fig. 6 gezeigten Durchlasscharakteristik also direkt gezeigt Die Durchlasscharakteristik zeigt die Abhängigkeit als Mass für den vorgegebenen, nicht zu unterschreitenden des Diodenstroms JD von der an der Diodenstrecke abfallenden Spannungswert verwendet werden.

Spannung UD. Diese Charakteristik ist ersichtlich sehr steil, und Schliesslich kann die in Fig. 1 gezeigte Referenzspannungs-es hat sich gezeigt, dass sie gegen eine Streuung der Prozesspa- quelle auch durch einen von einem Konstantstrom durchflosse-rameter bei der Herstellung des Transistorelements gemäss 30 nen Widerstand verwirklicht werden. Ein solches Ausführungs-Fig. 3 relativ unempfindlich ist. Deshalb kann das in Fig. 3 beispiel ist nicht besonders dargestellt. Es bietet gegenüber den gezeigte Element vorteilhaft als Referenzspannungselement zuvor beschriebenen Ausführungsbeispielen von Referenzeingesetzt werden, wobei gemäss einem Ausführungsbeispiel spannungsquellen, deren Durchlasskennlinie relativ steil ist und für Stromänderungen zwischen etwa 1,5 und 8 pA eine Ande- nur einen relativ engen Spannungsbereich für Schwellenspan-rung der an dem Diodenelement abfallenden Spannung Ud von 35 nungen zulässt, die Möglichkeit, die Grösse der abzugebenden lediglich etwa 0,1 Volt auftritt. Infolge dieser hohen Steilheit Referenzspannung Vref frei zu wählen. Dies kann entweder entsteht beim Einsatz des Elements nach Fig. 3 als durch entsprechende Dimensionierung des Widerstandswertes Referenzspannungselement REF in der Schaltungsanordnung oder des von der Konstantstromquelle gelieferten Stroms nach Fig. 1 bei der üblichen Streuung des in integrierter Tech- erfolgen. Die Konstantstromquelle kann dabei so geschaltet nik ausgeführten Widerstandes R1 von zum Beispiel 30% bis 40 sein, dass sie durch das Taktsignal L (Fig. 2) nur relativ kurzzei-. 100% nur eine sehr geringe Änderung der Spannung Vref, die tig zwischen den Zeitpunkten t3 und t4 wirksam geschaltet so klein ist, dass das in Fig. 3 gezeigte Element als wird und somit keine wesentliche Erhöhung des Stromver-Referenzspannungselement gut verwendbar ist. brauchs verursacht

G

2 Blatt Zeichnungen

Claims (13)

618793 PATENTANSPRÜCHE

1. Schaltungsanordnung in integrierter CMOS-Technik zur Kontrolle der Versorgungsspannung für insbesondere in CMOS-Technik aufgebaute Schaltkreise, durch Anzeige der relativen Lage der Versorgungsspannung zu einem vorgegebenen Spannungswert, mit einer als Vergleichsschaltung arbeitenden Kippschaltung, die in Abhängigkeit vom Unterschied zwischen zwei durch die Versorgungsspannung und durch eine konstante Referenzspannung vorgegebene Steuerspannungen jeweils einen das Unter- bzw. Überschreiten des vorgegebenen Spannungwertes anzeigenden Schaltzustand annimmt,

dadurch gekennzeichnet, dass zwei Kondensatoren (Cl, C2) von denen der eine abhängig von der konstanten Referenzspannung (Vref) und der andere abhängig von der Versorgungsspannung (V) ladbar ist, die Steuerspannungen (Vc, Vd) für eine Vergleichsschaltung in Form einer getakteten bistabilen Schaltung (T1 bis T4) liefern und dass eine zeitliche Steuerung derart vorgesehen ist, dass die beiden Kondensatoren (Cl, C2) in einer Ladephase (t3 bis t4) abhängig von der Referenzspannung (Vref) bzw. der Versorgungsspannung (V) geladen sowie danach in einer Vergleichsphase, beginnend mit einem bestimmten Zeitpunkt (t5), an die Vergleichsschaltung (1 bis T4) angeschaltet werden.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass vor der Ladephase (t3 bis t4) eine Aufladung der Kondensatoren (Cl, C2) auf gleiche Spannungen erfolgt.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass jeder Kondensator (Cl, C2) während der Ladephase (t3 bis t4) an jeweils einen an der Versorgungsspannung (V) liegenden Spannungsteiler (REF, R1 ; R2, R3) angeschaltet ist, von denen einer ein Referenzspannungselement (REF) und der andere symmetrisch dazu einen Teilwiderstand (R2) enthält, der einen Spannungsabfall entsprechend der Referenzspannung (Vref) bei dem vorgegebenen Spannungswert der Versorgungsspannung (V) erzeugt.

4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass jeder Kondensator (Cl, C2) vor der Ladephase (tl bis t2) an die Versorgungsspannung (V) angeschaltet ist.

5. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass als Referenzspannungselement (REF) ein n+p~n~ Transistorelement (T15) vorgesehen ist, dessen Kollektor und Basis miteinander verbunden sind.

6. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass als Referenzspannungselement (REF) zwei als Dioden in Reihe geschaltete komplementäre MOS-Feldeffekt-transistoren (T16, T17) vorgesehen sind.

7. Schaltungsanordnung nach einemder Ansprüche 1 bis 4, dadurch gekennzeichnet, dass als Referenzspannungsquelle ein von einem Konstantstrom durchflossener Widerstand vorgesehen ist.

8. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die bistabile Schaltung (TI bis T4) zwei symmetrisch einander parallelgeschaltete Reihenschaltungen jeweils zweier komplementärer MOS-Feld-effekttransistoren (Tl, T3; T2, T4) enthält, deren Gate-Elektro-den in der jev/eiligen Reihenschaltung miteinander und mit dem Verbindungspunkt (C, D) der beiden MOS-Feldeffekttran-sistoren (T2, T4; Tl, T3) der jeweils anderen Reihenschaltung verbunden sind, der einen Steuereingang der bistabilen Schaltung (TI bis T4) bildet, und dass die Parallelschaltung über mindestens einen weiteren MOS-Feldeffekttransistor (T7, T8) während der Vergleichsphase beginnend mit einem bestimmten Zeitpunkt (t5) an die Versorgungsspannung (V) angeschaltet ist.

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, dass die Steuereingänge (C, D) der bistabilen Schaltung (TI bis T4) ferner mit während der Vergleichsphase wirksam schaltbaren Schaltungen (18,19) zur Abgabe jeweils eines Ausgangssignals (S18, S19) verbunden sind.

10. Schaltungsanordnung nach einem der Ansprüchen bis 9, dadurch gekennzeichnet, dass der Abgriff (A, B) des jeweiligen Spannungsteilers (REF, R1 ; R2, R3) über die einander parallelgeschalteten Schaltstrecken zweier komplementärer, während der Ladephase (t3 bis t4) leitend gesteuerter MOS-Feldeffekt-transitoren(Tll,T12;T13,T14) mit jeweils einem Steuereingang (C, D) der bistabilen Schaltung (TI bis T4) und einem Kondensator (Cl, C2) verbunden ist.

11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, dass jeder Steuereingang (C, D) über einen während der vor der Ladephase (t3 bis t4) leitend gesteuerten MOS-Feldeffekttransistor (T5, T6) an das Versorgungsspan-nungspotential (V) angeschaltet ist.

12. Schaltungsanordnung nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass jeder Spannungsteiler (REF, R1 ; R2, R3) die Schaltstrecke eines während der Ladephase (t3 bis t4) leitend gesteuerten MOS-Feldeffekttransistors (T9, T10) enthält.

13. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine programmierte Taktschaltung zur Erzeugung der Steuersignale (FF, P, L) für die Umschaltung in unterschiedliche Betriebszustände vorgesehen ist.