CH621024A5 - - Google Patents

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CH621024A5
CH621024A5 CH468777A CH468777A CH621024A5 CH 621024 A5 CH621024 A5 CH 621024A5 CH 468777 A CH468777 A CH 468777A CH 468777 A CH468777 A CH 468777A CH 621024 A5 CH621024 A5 CH 621024A5
Authority
CH
Switzerland
Prior art keywords
bits
code
words
rate
parallel words
Prior art date
Application number
CH468777A
Other languages
English (en)
Inventor
Patrick Boutmy
Jean-Gaston Wairaet
Original Assignee
Telecommunications Sa
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Publication date
Application filed by Telecommunications Sa filed Critical Telecommunications Sa
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
    • H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/22—Arrangements affording multiple use of the transmission path using time-division multiplexing
    • H04L5/24—Arrangements affording multiple use of the transmission path using time-division multiplexing with start-stop synchronous converters
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Description

La présente invention concerne une installation de transmission numérique à division du temps dans laquelle plusieurs canaux numériques composants ayant un débit prédéterminé sont multiplexés dans le temps pour former un canal unique adapté à une ligne de transmission.
De telles installations sont connues dans l'art antérieur et le brevet français N° 2 252 710 du 27 novembre 1973 a décrit un système de l'espèce qui convertit seize canaux composants entrants transmettant des signaux numériques plésiochrones au débit de 8,448 Mbits/s en un canal sortant à 140 Mbits/s et convertit également en sens inverse un canal entrant à 140 Mbits/s en seize canaux sortants à 8 Mbits/s. Ce système comprend, sur chaque canal entrant, un joncteur d'entrée qui est un circuit assurant plusieurs fonctions: la conversion du code utilisé sur la ligne dans le code binaire utilisé dans les équipements, la remise en forme des signaux de ligne et la récupération du signal de rythme. Les joncteurs d'entrée sont reliés par des jonctions d'entrée à des circuits de mémoire et de justification et ces derniers sont reliés à un multiplexeur. Le signal résultant à 140 Mbits/s sortant du multiplexeur n'est pas apte à être transmis en ligne. D'une façon habituelle, il est transmis par une jonction de sortie à un joncteur de sortie. Les joncteurs de sortie remplissent les mêmes fonctions que les joncteurs d'entrée mais en sens inverse: conversion du code binaire utilisé dans l'équipement en code utilisé sur la ligne, remise en forme et mise au rythme.
Plusieurs codes en ligne sont utilisés dans la pratique, tels que le code bipolaire, le code HDBn et les codes 4B3T et MS43. On rappelle que le code bipolaire est un code à trois niveaux dans lequel le 1 binaire est représenté alternativement par +1 et -1. Le code HDBn est un code dérivé en code bipolaire, modifié de telle sorte qu'aucune séquence de plus de n éléments de signal nuls ne puisse exister. A cet effet, toute séquence de (n+1) zéros est traduite par une séquence B0...0V ou 00...0V où B est un 1 respectant la bipolarité et V un 1 violant la bipolarité.
Le code 4B3T fait correspondre à chacun des seize mots binaires de quatre bits l'un ou l'autre de deux mots ternaires selon que la somme numérique ou disparité cumulée des signaux ternaires mesurée à la fin du dernier mot converti est positive ou négative. Le code 4B3T a six mots ternaires de disparité zéro, dix mots ternaires de disparité positive et dix mots ternaires de disparité négative. Il en résulte que six des seize mots binaires peuvent être convertis en six mots ternaires de disparité zéro et que les dix mots binaires restants peuvent être convertis en mots ternaires ayant une disparité positive ou négative selon que la disparité cumulée est elle-même négative ou positive. D'une façon plus précise, il y a deux alphabets ternaires de code, le premier alphabet contenant tous les mots de disparité nulle et tous les mots de disparité positive tandis que le deuxième alphabet contient, aux mêmes positions, les mots de disparité nulle et les mots de disparité négative qui sont, aux mêmes positions, les inverses des mots de disparité positive. La disparité cumulée peut prendre huit valeurs numérotées de 0 à 7 mais elle ne varie qu'entre 1 et 6 à la fin de tout mot ternaire. On utilise le premier alphabet pour la conversion si la disparité cumulée est égale à 1, 2 ou 3 et le second alphabet si la disparité cumulée est égale à 4, 5 ou 6.
Le tableau ci-dessous donne les deux alphabets du code 4B3T.
Premier
Deuxième
Binaire
alphabet
Disparité
alphabet
Disparité
0 0 0
0
0- +
0
0- +
0
0 0 0
1
-+0
0
-+0
0
0 0 1
0
- 0 +
0
- 0 +
0
0 0 1
1
+ - +
+1
_ + _
-1
0 1 0
0
0 + +
+ 2
0 —
- 2
0 1 0
1
0 + 0
+ 1
0 — 0
- 1
0 1 1
0
0 0 +
+ 1
0 0-
- 1
0 1 1
1
- + +
+ 1
+ —
- 1
1 0 0
0
0-1—
0
0 + —
0
Premier
Deuxième
Binaire
alphabet
Disparité
alphabet
Disparité
1 0 0
1
+ - 0
0
+ - 0
0
1 0 1
0
+ 0-
0
+ 0-
0
1 0 1
1
+ 00
+1
- 0 0
-1
1 1 0
0
+ 0 +
+ 2
- 0 -
- 2
1 1 0
1
+ + 0
+ 2
-- 0
- 2
11 1
0
+ + -
+1
b
- 1
111
1
+ + +
+ 3
- 3
s
10
15
20
25
30
35
40
45
50
55
60
65
3
621 024
Le code MS43 fait correspondre chacun des seize mots binaires de quatre bits à l'un des trois mots ternaires. Six des seize mots binaires sont toujours convertis dans les mêmes six mots ternaires de disparité zéro et les dix mots binaires restants sont convertis dans le même mot ternaire ayant une disparité non nulle d'un signe dans deux des alphabets ou dans un mot ternaire du troisième alphabet ayant une disparité non nulle différente mais de signe opposé. La disparité cumulée peut prendre six valeurs numérotées de 0 à 5, mais elle ne varie qu'entre 1 et 4 à la fin de tout mot ternaire. On choisit le premier, le second ou le troisième alphabet selon que la disparité cumulée est égale à 1, 2 ou 3,4.
Le tableau ci-dessous donne les trois alphabets du code MS43.
Premier
Deuxième
Troisième
Binaire alphabet
Disparité
alphabet
Disparité
alphabet
Disparité
0 0 0 0
+ + +
+ 3
- + -
-1
- + -
-1
0 0 0 1
+ + 0
+ 2
0 0-
-1
0 0-
-1
0 0 10
+ 0 +
+ 2
0-0
-1
0-0
-1
0 0 11
o - +
0
0- +
0
0 — +
0
0 10 0
0 + +
+ 2
- 0 0
-1
- 0 0
-1
0 10 1
- 0 +
0
-0 +
0
- 0 +
0
0 110
-+0
0
-+ 0
0
-+ 0
0
0 111
- + +
+ 1
- + +
+1
-- +
-1
10 0 0
+ - +
+ 1
+ - +
+1
- 3
10 0 1
0 0 +
+ 1
0 0 +
+ 1
-- 0
- 2
Premier
Deuxième
Troisième
Binaire alphabet
Disparité
alphabet
Disparité
alphabet
Disparité
10 10
0 + 0
+ 1
0 + 0
+ 1
- 0-
-1
10 11
0+-
0
0H—
0
0 H—
0
110 0
+ 00
+1
+ 00
+1
0
-1
110 1
+ 0 -
0
+ 0 -
0
+ 0 —
0
1110
+ - 0
0
+ - 0
0
+ - 0
0
1111
+ H—
+1
+ --
-1
H
- 1
Tandis que le code bipolaire et le code HDBn ont le même débit que le code binaire, le code 4B3T et sa variante, le mode MS43, qui font correspondre à des mots binaires de quatre bits des mots à trois digits ternaires, entraînent un abaissement du débit en ligne par rapport au débit dans les équipements d'émission et de réception. Le débit en ligne est égal aux 3/4 du débit dans les équipements. Dans l'installation on peut utiliser comme code en ligne les codes 4B3T ou MS43 de façon à tirer parti, ainsi qu'il sera expliqué, de l'abaissement du débit en ligne que procurent ces codes.
Il résulte du rappel qui vient d'être fait de l'art antérieur que les équipements d'émission et de réception des systèmes de transmission multiplex sont raccordés à la ligne de transmission par des joncteurs d'entrée et de sortie qui, entre autres fonctions, effectuent un transcodage des informations du code binaire au code en ligne et vice-versa. D'autre part, le transcodage, quand il concerne les codes 4B3T et MS43, s'opère par mots parallèles de quatre bits dans le sens du code binaire vers le code en ligne et par mots parallèles de trois digits ternaires dans le sens du code en ligne vers le code binaire. Dans les systèmes de l'art antérieur, les bits sont envoyés en série du multiplexeur au transcodeur par la jonction de sortie, ou du transcodeur au démultiplexeur par la jonction d'entrée. Si le code en ligne utilisé est le code HDBn, le transcodage se fait en série; si le code en ligne utilisé est le code 4B3T ou le code MS43, le transcodeur effectue une conversion série-parallèle suivie du transcodage proprement dit et d'une conversion parallèle-série.
Le but de la présente invention est de réaliser une installation de transmission numérique à division du temps dans laquelle les multiplexeurs et les transcodeurs de sortie d'une part, et les démultiplexeurs et les transcodeurs d'entrée d'autre part, sont réunis en équipement composites simplifiés tels que le signal série sortant du multiplexeur et le signal série entrant dans le démultiplexeur ne soient pas effectivement produits mais soient remplacés par des signaux propres à être directement transcodés.
Cette installation est définie dans la revendication 1.
D'une façon plus précise, prenant pour exemple celui qui sera décrit en détail dans la suite, du multiplexage de seize canaux composants à 2,048 Mbits/s en un canal sortant à 34 Mbits/s, le signal série à 34 Mbits/s n'est pas produit par le multiplexeur; celui-ci produit au contraire des mots parallèles de 4 bits, qui sont directement appliqués au transcodeur à la cadence de 8 MHz. Ainsi qu'on le verra, tous les signaux de la base de temps nécessaires au multiplexage et à la conversion de code dérivent d'une horloge ayant la cadence de ligne de 25 MHz et non la cadence dans l'équipement de 34 MHz.
D'autres avantages de l'installation de transmission numérique selon l'invention apparaîtront au cours de la description de détail qui va suivre et pour la compréhension de laquelle on se reportera aux dessins annexés, dans lesquels;
- la Fig. 1 représente le schéma électronique, sous forme d'un diagramme de blocs, d'une installation de transmission numérique à division du temps appartenant à l'art antérieur;
- la Fig. 2 représente le schéma électrique, sous forme d'un diagramme de blocs, de l'installation de transmission numérique à division du temps conforme à l'invention; et
- les Figs. 3A et 3B représentent en détail la partie émission et la partie réception d'un circuit de multiplexage-transcodage et de transcodage-démultiplexage.
L'art antérieur va être rappelé et l'invention décrite d'après le même exemple de multiplexage et de démultiplexage de seize canaux numériques à 2,048 Mbits/s en un canal numérique à 34 Mbits/s et vice-versa et de conversion «code d'équipement-code de ligne» du code binaire au code 4B3T. On rappelle que la trame du signal numérique à 34 Mbits/s comprend 1536 bits répartis en quatre secteurs de 384 bits, que le mot de verrouillage de trame est en tête du premier secteur, que les bits d'indication de justification sont en tête des deuxième, troisième et quatrième secteurs et que les bits de justification, s'il y en a, suivent les bits d'indication de justification du quatrième secteur.
La Fig. 1 représente une installation de transmission numérique à deux stations A et B appartenant à l'art antérieur.
Dans la station A, 16 canaux numériques entrants au débit de 2,048 Mbits/s lo à lis sont connectés à des joncteurs d'entrée remplissant les fonctions de mise en forme, récupération de rythme et conversion de code ou transcodage 2o à lis. Ces joncteurs d'entrée 2o à 2n sont reliés à des circuits de mémoire et de justification 3o à 3is pour leur appliquer les signaux d'information entrants remis en forme et les signaux de rythme, et ces circuits de mémoire et de justification sont reliés aux seize entrées d'un multiplexeur 4. Le signal au débit de 34 Mbits/s sortant du multiplexeur 4 est appliqué à un joncteur de sortie 5, lui-même relié à une ligne de transmission numérique 6, filaire ou hertzienne.
La base de temps 7 fournit aux circuits de mémoire et de justification 3o-3is les ordres de commande de lecture CL des mémoires au rythme de 2,048 Mbits/s et les ordres de permission de justification PJ. Elle fournit au multiplexeur 4 les signaux d'horloge aux fréquences 2,048 et 34 Mbits/s et au joncteur de sortie 5 les signaux d'horloge aux fréquence 34 et 25 Mbits/s. A cet effet, la base de temps comporte générales
î#
îs
20
25
30
35
40
45
50
55
60
65
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4
ment un oscillateur à la fréquence de 34 MHz, suivi de diviseurs de fréquence par 16 (obtention du 2,048 MHz), 24 (obtention de la fréquence de secteur) et 4 (obtention de la fréquence trame). La fréquence de l'oscillateur divisée par 16 par le premier diviseur de fréquence est multipliée par 12 pour obtenir la fréquence en ligne de 25 MHz,
Du côté de la réception à la station B, la ligne 6 est raccordée à un joncteur d'entrée 15 relié à l'entrée d'un démultiplexeur 14. Les seize sorties du démultiplexeur 14 sont reliées à des circuits de mémoire et de déjustification 13o à 13is et ces circuits de mémoire et de déjustification sont reliés à des joncteurs de sortie 12o à 12i5 remplissant les fonctions de mise en forme, de mise en rythme et de transcodage. Des joncteurs de sortie 12o à 12is partent 16 canaux numériques sortants au débit de 2,048 Mbits/s Ilo à Iiis.
La base de temps 17 est pilotée par le signal de rythme à 34 MHz obtenu dans le joncteur d'entrée 15 à partir du 25 MHz récupéré. Elle fournit aux circuits de mémoire et de déjustification les ordres de commande d'écriture CE dans les mémoires et les ordres de reconnaissance de justification CJ. Elle fournit au démultiplexeur 14 les signaux d'horloge aux fréquences de 34 et 2,048 Mbits/s.
Une seconde ligne numérique non représentée relie la station B à la station A. La station B comporte un équipement d'émission identique à celui de la station A et la station A comporte un équipement de réception identique à celui de la station B.
En se référant maintenant à la Fig. 2, les numéros de référence lo-lis, 2o-2i5,3o-3i5 désignent toujours les mêmes circuits. Mais le multiplexeur 4 et le joncteur de sortie 5 sont remplacés par un «multiplexeur-transcodeur» unique 8 et un circuit de mise en forme et de rythme 5', et la base de temps 7 est remplacée par une base de temps différente 9. De même, les numéros de référence llo-llis, 12o-12is, 13o-13is désignent toujours les mêmes circuits. Mais le démultiplexeur 14 et le joncteur d'entrée 15 sont remplacés par un «transcodeur-démultiplexeur» unique 18 et un circuit de mise en forme et de récupération de rythme 15', et la base de temps 17 est remplacée par une base de temps différente 19. H n'y a plus dans l'équipement émetteur ni dans l'équipement récepteur, de ligne telle que 10 ou 20 (fig. 1) véhiculant des signaux multiplex au débit de 34 Mbits/s.
En se référant à la Fig. 3A, on retrouve les seize canaux numériques entrants au débit de 2,048 Mbits/s lo-lis, les seize joncteurs d'entrée 2o-2i5 et les seize circuits de mémoire et de justification 3o-3is. Les sorties des circuits de mémoire et de justification sont reliées quatre par quatre à des registres 81o-813. D'une façon plus précise, les circuits de mémoire et de justification 3o à 33 sont reliés au registre 8 lo, les circuits de mémoire et de justification 34 à 3i au registre 811, les circuits de mémoire et de justification 3s à 3n au registre 8I2 et les circuits de mémoire et de justification 312 à 315 au registre 8I3. Des mots de 16 bits apparaissent séquentiellement aux sorties des quatre registres 8I0 à 8I3.
Au lieu de lire bit à bit ces mots de seize bits pour les sérialiser comme dans l'art antérieur, les bits des mots de seize bits sont multiplexés par mots parallèles de quatre bits dans un multiplexeur 81 et ces mots de quatre bits sont appliqués à un transcodeur de code binaire en code 4B3T 82. Ce transcodeur n'est autre qu'une mémoire programmable, par exemple du type SN 7486 fabriqué par la firme Texas Instruments Inc. Dans cette mémoire programmable, les deux alphabets du code 4B3T donnés dans le premier tableau qui précède sont inscrits aux adresses formées par les mots de quatre bits à transcoder. Les bornes d'entrée du transcodeur 82 sont marquées abcd et des bornes de sortie a+ß+y+ et crß-7-. Le signe de la disparité numérique cumulée apparaît sur les bornes E+ et et il positionne la bascule 83 qui sélectionne l'alphabet ternaire voulu. Les sorties ternaires du transcodeur 82 sont reliées au convertisseur parallèle-série 84 et ce dernier est relié à un circuit de mise en forme et de mise en rythme 5'.
Le multiplexeur 81 comporte un cinquième registre 814 qui est lu séquentiellement avec les autres, sa lecture fournissant le mot de verrouillage de trame.
La base de temps 9 comprend un oscillateur à 25 MHz suivi d'une série de diviseurs de fréquence 91, 92, 93 et 94. Le diviseur de fréquence 91 est un diviseur par 3, le diviseur de fréquence 92 un diviseur par 4, le diviseur de fréquence 93 un diviseur par 32 et le diviseur de fréquence 94 un diviseur par 4. La sortie de l'oscillateur 90 donne le rythme des digits ternaires en ligne, la sortie du diviseur de fréquence 91 le débit des mots ternaires de trois digits ternaires, c'est-à-dire le débit des mots binaires de 4 bits, la sortie du diviseur de fréquence 92 le débit des mots de seize bits, c'est-à-dire le débit entrant à 2,048 Mbits/s, la sortie du diviseur de fréquence 93 le débit de secteur (384 bits par secteur) et la sortie du diviseur de fréquence 94 le débit de trame (1536 bits par trame).
Les signaux de sortie des diviseurs de fréquence 91-94 sont appliqués à une unité de commande 95 qui élabore les signaux de commande de lecture CL des mémoires des circuits de mémoire et de justification 3o-3is, les signaux de permission de justification PJ, les signaux de lecture des registres 8I0-8I3 par mots parallèles de quatre bits, les signaux d'écriture et de lecture du convertisseur parallèle-série 84 et les signaux de mise au rythme du circuit de mise en forme et de mise au rythme 5'. Ce dernier circuit diffère du joncteur de sortie 5 en ce qu'il ne comporte pas de convertisseur de code.
En se référant à la Fig. 3B, on trouve d'abord un circuit de remise en forme et de récupération du rythme 15' qui diffère du joncteur d'entrée 15 en ce qu'il ne comporte pas de convertisseur de code. Ce circuit 15' est relié à la base de temps 19 à laquelle il applique le signal de rythme récupéré. Il est également relié au convertisseur série-parallèle 184 formé des registres 184+, 184" et 1840. Le registre 184+ reçoit les mots binaires a+ß+y+, le registre 184" reçoit les mots binaires crß~ 7- et le registre 1840 reçoit le mot binaire a+ß+Y+orß-y correspondant au mot ternaire aß7. Le registre 1840 est relié à un transcodeur de code 4B3T en code binaire 182. Comme le transcodeur 82, le transcodeur 182 est une mémoire programmable du type SN 7486, par exemple, contenant, aux adresses a+ß+7+a-ß-y-, des mots de quatre bits abcd.
La sortie abcd du transcodeur 182 est reliée aux entrées série de quatre registres I8I0-I8I3 et les sorties parallèles de ces registres sont reliées à d'autres registres 181^-181^. Les seize sorties des registres 181£-181'3 sont reliées respectivement aux circuits de mémoire et de déjustification 13o-13is. Derrière ces circuits, on retrouve les joncteurs de sortie 12o-12i5 qui sont connectés aux canaux sortants à 2,048 Mbits/s, llo-llis.
Le circuit 15' de mise en forme et de récupération de rythme est relié à la base de temps 19. Cette base de temps comprend en série quatre diviseurs de fréquence 191 par 3, 192 par 4,193 par 32,194 par 4, la chaîne 191-194 étant semblable à la chaîne 91-94. Cette base de temps ne compend pas d'oscillateur commandé en tension.
Les sorties des registres 184+ et 184- sont reliées à un circuit de verrouillage de trame 185 qui peut bloquer la chaîne de division 191 à 194 ainsi qu'il est bien connu.
Les signaux de sortie des diviseurs de fréquence 191-194 sont appliqués à une unité de commande 195 qui élabore les signaux de commande d'écriture CE des mémoires des circuits de mémoire et de déjustification 13o-13is, les signaux de reconnaissance de justification RJ, les signaux de lecture du registre 1840 par mots parallèles de six chiffres ternaires (dont trois zéros) et les signaux d'écriture des registres I8I0-I8I3 et 181^—I8I3.
s
10
15
20
25
30
35
40
45
50
55
60
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Jusqu'à présent, on a supposé que le transcodeur convertissait des éléments binaires en élément ternaires et, plus précisément, N = 4 éléments binaires en N' =3 éléments ternaires. D'une façon plus générale, on connaît des codes dans lesquels un alphabet composé de 2N mots binaires de N bits est converti s en un autre alphabet composé de pN/ mots de N' digits à p niveaux. Par exemple, dans le code 3B-2Q, on a
621024
N = 3 2N = 8 p = 4 N' = 2 pN' = 16 et le gain de rapidité est (N-N')/N = 33%.
Dans le code 5B-2Q, on a
N = 5 2N = 32 p = 8 N' = 2 pN' = 64 et le gain de rapidité est (N-N')/N = 60%.
B
4 feuilles dessins

Claims (7)

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1. Installation de transmission numérique à division du temps comprenant des stations émettrices et réceptrices et des lignes de transmission (6) joignant lesdites stations, dans laquelle plusieurs canaux (1) numériques composants à faible débit sont multiplexés en un canal résultant unique ayant un débit élevé et où, dans les stations, le code utilisé est un code binaire et, sur les lignes (6), le code utilisé est un code multini-veaux tel que, à un nombre N de bits du code binaire corresponde un nombre N' plus faible que N d'éléments du code multiniveaux, d'où il résulte qu'à un débit donné dans les stations correspond un débit en ligne plus faible et égal à N'/N fois le débit dans les stations, ladite installation de transmission comprenant, à l'émission, des moyens (3, 95) pour mettre en parallèle, à raison d'un bit par canal composant, les bits d'un nombre de canaux composants égal à un multiple k de N de façon à former des mots parallèles de kN bits et, à la réception, des moyens (13,195) pour répartir les bits des mots parallèles de kN bits à raison d'un bit sur chacun des kN canaux composants, caractérisée en ce qu'elle comprend en outre, à l'émission, des moyens (81) pour multiplexer les bits des mots parallèles de kN bits en k mots parallèles de N bits, des moyens (82, 83, 84) pour convertir les mots parallèles de N bits du code binaire utilisé dans les stations en mots parallèles de N' éléments du code multiniveaux utilisé en ligne et, à la réception, des moyens (182,184) pour convertir les mots parallèles de N' éléments du code multiniveaux utilisé en ligne en mots parallèles de N bits du code binaire utilisé dans les stations, des moyens (I8I0-I8I3) pour former des mots parallèles de kN bits avec k mots de N bits fournis par lesdits moyens de conversion à la réception et des moyens (181Ó-181.Q pour démultiplexer les mots parallèles de kN bits en kN bits à raison d'un bit par canal composant.
2. Installation conforme à la revendication 1, caractérisée en ce que N = 4, que le code multiniveaux est à trois niveaux et que N' = 3.
2
REVENDICATIONS
3. Installation conforme à la revendication 2, caractérisée en ce que k = 4.
4. Installation conforme à la revendication 1, caractérisée en ce que le code multiniveaux utilisé en ligne est le code 4B3T à trois niveaux.
5. Installation conforme à la revendication 1, caractérisée en ce que le code multiniveaux utilisé en ligne est le code MS43 à trois niveaux.
6. Installation conforme à la revendication 1, caractérisée en ce que N = 3, que le code multiniveaux est à quatre niveaux et que N' = 2.
7. Installation conforme à la revendication 1, caractérisée en ce que N = 5, que le code multiniveaux est à huit niveaux et que N' = 2.
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