CH622901A5 - - Google Patents
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Description
La présente invention a pour objet un dispositif de mémoire séquentielle réalisé en technique d'intégration, selon le préambule de la revendication 1.
Il est souvent nécessaire d'emmagasiner une série de données séquentielles se présentant durant un intervalle de temps très court, alors qu'une durée plus longue est généralement disponible pour la lecture des données inscrites et leur traitement.
Pour enregistrer de telles données séquentielles, on peut utiliser un registre à décalage. Cependant, lorsque la fréquence de décalage doit être élevée, la capacité des registres à décalage usuels est relativement faible. Par exemple, le circuit MC 10141 fabriqué par Motorola Inc. a une capacité de 4 bits.
Pour obtenir un dispositif de mémoire séquentielle à capacité plus élevée on a utilisé une mémoire à accès sélectif (RAM) et un compteur d'adressage binaire synchrone. Dans ce cas, la vitesse d'inscription est cependant limitée par les précautions qui doivent être prises pour assurer que chaque donnée d'information soit inscrite dans la cellule de mémoire correspondante, et que dans ce processus aucune autre cellule ne soit perturbée (voir l'article de Joseph J. Me Dowell «Memory systems terminology» paru dans «Semiconductor Memories, Data, Application, Reliability Report», Monolithic Memories Incorporated 1975, pp. 240 à 242, et «Fairchild Bipolar Memory Data Book» 1976, pp 4-8 et 4-9).
Une cause importante de la limitation de la vitesse d'enregistrement dans un dispositif de mémoire constitué par une mémoire à accès sélectif adressée en code binaire ordinaire est la dispersion des temps d'arrivée des signaux d'adressage et la dispersion des transitions du signal de commande d'écriture, tel que cela sera montré ci-après.
Il est à noter que l'on peut accroître la vitesse d'enregistrement par des techniques multiplex, d'une façon similaire à la proposition de Brady H. Warner, Jr., dans la revue «Electronic design» 1, du 4 janvier 1977, p. 123. Toutefois cette solution conduit à des circuits très complexes et à un coût élevé du dispositif de mémoire correspondant.
La présente invention a pour but de fournir un dispositif de mémoire séquentielle d'une structure relativement simple et économique permettant d'enregistrer des données séquentielles à une fréquence très élevée et présentant une capacité d'enregistrement élevée.
A cet effet, le dispositif selon l'invention comporte un compteur d'adressage binaire réfléchi synchrone selon la partie caractéristique de la revendication 1.
La description suivante d'une forme de réalisation du dispositif selon l'invention permettra de mieux comprendre celle-ci et fera ressortir les avantages obtenus par rapport à la technique antérieure.
Le dessin annexé représente, à titre d'exemple, une forme de réalisation d'un dispositif de mémoire séquentielle selon l'invention et illustre, également à titre d'exemple, notamment les modes d'utilisation synchrone et asynchrone.
La fig. 1 est le schéma d'un dispositif de mémoire utilisant un compteur d'adressage binaire réfléchi synchrone;
Les fig. 2A et 2B sont des diagrammes de variation dans le temps des signaux en différents points d'un dispositif de mémoire, illustrant schématiquement l'inscription de données séquentielles synchrones respectivement dans un dispositif connu et dans le dispositif selon l'invention;
Les fig. 3A et 3B sont des diagrammes similaires à ceux des fig. 2A et 2B illustrant schématiquement l'inscription de données asynchrones respectivement dans un dispositif connu et dans le dispositif selon l'invention;
La fig. 4 est le schéma d'une forme d'exécution d'une mémoire M; utilisable dans le dispositif selon l'invention;
La fig. 5 est un diagramme de la variation dans le temps des signaux dans un dispositif avec adressage binaire ordinaire tenant compte de la propagation des signaux à l'intérieur de la mémoire M; selon la fig. 4;
La fig. 6 est un diagramme similaire à celui de la fig. 5 dans le cas d'un dispositif selon l'invention utilisé pour l'inscription de données d'entrée synchrones;
La fig. 7 est un diagramme similaire à celui de la fig. 5 dans le cas d'un dispositif selon l'invention utilisé pour l'inscription de données d'entrée asynchrones.
Le dispositif représenté schématiquement à la fig. 1 comporte une mémoire à accès sélectif (RAM) formée de N unités de mémoire Mj, M2,..., Mn réalisées par exemple en technique ECL et comportant sur le même chip le décodeur correspondant. Dans cet exemple il s'agit de mémoire du type F10405 de la Société Fairchild, ayant chacune une organisation 128 x 1 bit, mais, d'une façon générale, toute autre organisation de mémoire pourrait être utilisée. Chaque unité de mémoire M| (i = 1,..., N) présente une entrée d'inscription de données D; et une sortie de lecture S;, ainsi que des entrées d'adressage, en l'occurrence au nombre de sept, A0 à A6. Chacune des unités de mémoire présente une entrée de commande d'inscription, ces entrées étant commandées en parallèle à partir d'une borne de commande d'inscription W.
Les sept entrées d'adressage AQ à A6 sont connectées respectivement aux sorties (Ji à (J7 d'un compteur binaire réfléchi synchrone 1. Le schéma de la fig. 1 montre une forme d'exécution particulièrement avantageuse d'un tel compteur, utilisant des circuits intégrés en technologie ECL. Ce compteur comporte des bascules D 101, 102,103 qui font partie, par exemple, d'un circuit Fairchild dans le commerce sous la désignation F 100131. De la même façon, des bascules D 111,112,113 font partie d'un autre circuit F 100131 et des bascules D 121,122 font partie d'un troisième circuit F100131, dont une partie n'est pas utilisée.
Le circuit du compteur 1 comporte en outre des portes logiques qui font également partie de circuits intégrés se trouvant dans le commerce et sont groupées selon les blocs 140,150,160,170, 180 dessinés en traits pointillés dans le cadre du schéma du compteur. Les blocs 140,150 et 170 sont réalisés chacun à partir d'un circuit Fairchild F 95101, le bloc 160 à partir d'un circuit Fairchild 95105 et le bloc 180 à partir d'un circuit Fairchild F 100101. Il est à noter que certaines entrées prévues sur ces circuits ne sont pas utilisées et désignées par n.u.
Les connexions des différents éléments du schéma de la fig. 1 sont telles que représentées dans cette figure. En ce qui concerne les connexions d'alimentation, elles sont réalisées selon les prescriptions des fabricants des circuits indiqués. Les résistances r ont une valeur de 50 £2. Les entrées non utilisées de la mémoire sont connectées à une tension d'alimentation de —2 V et les entrées et les sorties non utilisées du compteur (n.u.) restent à l'état flottant. A l'entrée H du compteur d'adressage sont appliquées des impulsions d'horloge H qui commandent ce compteur.
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Les particularités du fonctionnement du présent dispositif de mémoire séquentielle avec compteur d'adressage binaire réfléchi seront maintenant décrites dans deux modes principaux d'inscription de données, à savoir les modes synchrone et asynchrone. Ces modes correspondent respectivement aux cas où les données sont appliquées à la mémoire en synchronisme ou de façon asynchrone par rapport aux signaux d'horloge.
Les diagrammes de signaux décrits ici sont donnés à titre qualitatif et les valeurs absolues des durées d'impulsion et les rapports de durée représentés ne sont pas significatifs. Des positions relatives dépendant de délais constants n'entrent pas en considération puisqu'elles n'influencent pas la vitesse limite d'enregistrement du dispositif de mémoire. De toute manière des délais constants peuvent généralement être compensés et sont généralement compensés par des éléments extérieurs à la mémoire.
Pour le cas de l'inscription de données séquentielles de manière synchrone avec les impulsions d'horloge, la fig. 2A illustre le fonctionnement d'un dispositif dans lequel une mémoire à accès sélectif est associée à un compteur binaire ordinaire. La ligne Aj de la fig. 2A représente sous la forme générale habituelle des impulsions d'adressage avec la dispersion des flancs avant et arrière de ces impulsions aux bornes extérieures de la mémoire. Cette dispersion correspond à une durée TD. La ligne W de la fig. 2A représente le signal de commande d'inscription dont les transitions doivent être décalées par rapport aux flancs des impulsions d'adressage d'espaces de temps Ti et T2 pour garantir l'inscription d'une donnée d'entrée dans la cellule de mémoire voulue. Les durées Ti et T2 sont déterminées pour un circuit de mémoire donné et sont généralement spécifiées par le fabricant. La durée Tw est la durée minimale nécessaire pour l'inscription dans une cellule de mémoire et doit donc être respectée dans tous les cas. La ligne D; représente un exemple d'une série de données d'entrée à savoir la série 1 -0-1,1 et 0 correspondant aux désignations habituelles des états binaires possibles.
Il ressort de la fig. 2A, que dans une mémoire à accès sélectif avec compteur d'adressage binaire habituel, une partie de la durée des impulsions d'adressage Aj, à savoir Ti + T2, ne peut pas être utilisée pour des raisons de sécurité de l'inscription, ce qui limite bien entendu la fréquence d'inscription des données.
La fig. 2B représente de manière similaire l'inscription dans le dispositif de mémoire de la fig. 1. Ce dispositif utilise comme compteur d'adressage un compteur binaire réfléchi. Le code binaire réfléchi (voir par exemple P. Naslin «Circuits logiques et automatismes à séquences», deuxième édition, Dunod Paris 1965,pp. 12-14) est cyclique et de plus, contrairement au code binaire ordinaire, le passage d'une combinaison à la suivante n'entraîne que le changement d'un seul des éléments de code, autrement dit d'un seul bit. Ceci permet de supprimer les intervalles de sécurité Tj et T2 du cas de la fig. 2A et de réaliser, au moyen d'une commande d'inscription continue W, l'inscription des données Db conformément aux impulsions d'adressage Aj. La fréquence des impulsions d'entrée peut ainsi être nettement plus élevée que dans le cas de la fig. 2A.
Les fig. 3A et 3B illustrent le mode d'inscription asynchrone dans lequel généralement la transition du signal de données dans un sens et/ou dans l'autre est significative. On désire par exemple connaître la position relative de ces transitions l'une par rapport à l'autre, ou par rapport à une certaine transition du signal d'horloge (par exemple par rapport à la dernière transition du signal d'horloge si celui-ci est arrêté après un certain nombre de cycles d'enregistrement). Les données ne sont bien entendu pas synchrones par rapport à l'horloge.
Dans la fig. 3A on a représenté de façon analogue à la fig. 2A les signaux d'adressage Aj, le signal de commande d'inscription W et un signal D; représentant les données à inscrire. Dans le cas de l'utilisation d'une mémoire à accès sélectif avec compteur d'adressage binaire ordinaire, qui correspond à la fig. 3A, la commande d'inscription doit empêcher une inscription pendant les transitions du signal d'adressage Aj. La durée Tw est de nouveau la durée minimale nécessaire pour mettre une cellule de mémoire à 1 ou à 0 et les intervalles
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Tj, T2 sont de nouveau nécessaires dans ce cas pour garantir l'inscription dans une cellule déterminée. TD est la dispersion des temps d'arrivée des signaux d'adressage aux bornes de la mémoire.
La fig. 3B représente le cas du présent dispositif utilisant un compteur binaire réfléchi, en utilisant toujours les mêmes désignations que précédemment. Dans ce cas, il n'est pas nécessaire que la commande d'inscription W empêche une inscription pendant les transitions du signal d'adressage. Ceci permet également, comme dans le cas du mode d'inscription synchrone, de supprimer les intervalles de sécurité Tj, T2 et d'augmenter la fréquence d'horloge, celle-ci étant essentiellement limitée par la durée Tw propriété de la mémoire elle-même.
La position relative des transitions significatives du signal D; peut être déterminée avec une erreur maximale, par rapport à leur position réelle, de ± —, fH étant la fréquence d'horloge.
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L'augmentation possible de la fréquence d'horloge dans le cas du présent dispositif permet ainsi de réduire l'erreur dans ce mode de fonctionnement. D'un autre côté, en comparaison avec un registre à décalage habituel ayant la même vitesse d'inscription, la capacité du présent dispositif est considérablement plus élevée, et ceci en utilisant des moyens très simples et économiques.
Il est à noter que la durée Tw mentionnée ci-dessus est la durée d'impulsion nécessaire du signal de commande d'inscription ou du signal de données appliqués aux bornes extérieures de la mémoire afin d'assurer l'inscription correcte dans une cellule de mémoire déterminée. Selon la technique d'adressage utilisée et le type de mémoire à accès sélectif employé une cellule de mémoire peut recevoir une donnée pendant toute la durée du signal appliquée à l'extérieur de la mémoire ou seulement pendant une partie de cette durée. Les conséquences de cette situation seront discutées à l'aide d'un exemple en rapport avec la fig. 4.
Il est également à noter que le compteur binaire réfléchi représenté à la fig. 1 n'est qu'un exemple de réalisation d'un tel compteur parmi d'autres solutions possibles. L'exemple représenté est d'une structure particulièrement simple et présente une vitesse d'enregistrement élevée. Ce compteur parcourt de façon cyclique toutes les positions possibles qui sont en l'occurrence au nombre de 27. L'ordre de parcours des 27 positions n'a pas d'influence sur le fonctionnement du présent dispositif, puisque cette ordre est le même dans les opérations d'écriture et de lecture, si le même compteur est utilisé pour ces deux opérations. D'autre part, il n'est généralement pas nécessaire de prévoir une mise à zéro ou à un état défini, ce qui permet également de simplifier la structure du présent dispositif de mémoire. Le compteur binaire réfléchi utilisé dans l'exemple de la fig. 1 constitue un générateur de signaux d'adressage successifs, dans lequel chaque signal d'adressage diffère du précédent d'un seul bit. En d'autres termes, chaque combinaison d'états présente par rapport à la combinaison précédente un changement d'état sur une seule des sorties Qlt Q2> - ou Qy du compteur, l'état des autres sorties restant inchangé.
L'utilisation d'un générateur de signaux d'adressage cycliques permet un enregistrement séquentiel pendant un intervalle de temps d'une durée quelconque, de façon circulaire. Une information déjà inscrite est alors effacée lors de l'arrivée d'une nouvelle information dans une position donnée, de sorte que seules les données d'entrée enregistrées pendant la dernière séquence complète, c'est-à-dire le dernier passage par l'ensemble des cellules de mémoire adressé de façon séquentielle, sont disponibles pour la lecture.
La description des fig. 2A à 3B permet d'évaluer approximativement le gain en vitesse d'enregistrement qui peut être obtenu par le dispositif de mémoire selon l'invention. Les unités de mémoire Mj avec leur décodeur associé réalisé sur le même cristal monolithique ont été représentées et considérées dans la fig. 1 comme des boîtes noires et leur structure interne n'a pas été prise en considération. D'une façon générale la vitesse d'enregistrement d'un dispositif de mémoire est limitée non seulement par la dispersion des délais extérieurs à la mémoire mais également par les dispersions internes se
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produisant à l'intérieur de la mémoire. La description suivante montre de quelle manière ces différentes dispersions influencent la vitesse d'enregistrement dans les différents cas d'adressage envisagés.
La fig. 4 montre avec plus de détails une unité de mémoire Mj comportant un certain nombre de cellules de mémoire Cx dont trois seulement ont été représentées à savoir CN( CN+1 et CN+2. L'unité de mémoire M; comporte en outre un décodeur d'adressage 40 ayant un certain nombre d'entrées d'adressage externes désignées par Aj et de sorties d'adressage internes A(X)jnt. dont trois seulement ont été représentées, à savoir A(N+1)int et A(N+2)int. Ces sorties de décodeur sont connectées aux cellules de mémoire correspondantes. D'autre part, la mémoire comporte des entrées de commande d'inscription et de données qui sont connectées comme le montre la fig. 4, dans laquelle elles sont désignées comme précédemment par W et D; respectivement. Selon les états de W et D,, des signaux de mise à 1 et de mise à 0 sont appliqués aux cellules de mémoire sur les conducteurs correspondants indiqués à la fig. 4 où ces signaux sont désignés respectivement par S et CL. L'inscription dans une cellule Cx choisie a lieu lorsque S ou CL sont dans l'état haut, S étant la combinaison logique ET de D. et W, et CL étant la combinaison logique ET de D; et W.
En ce qui concerne les fig. 5,6 et 7 qui illustrent respectivement trois différents cas d'utilisation d'une mémoire à accès sélectif, à savoir un adressage binaire ordinaire, un adressage binaire réfléchi avec données d'entrée synchrones et un adressage binaire réfléchi avec données d'entrée quelconques (asynchrones) les remarques générales suivantes sont à faire : On suppose que dans tous les trois cas on utilise des mémoires à accès sélectif du même type, étant entendu que le dispositif de mémoire dans son ensemble est généralement composé d'un grand nombre d'unités de mémoire Mi connectées en parallèle. Les délais de propagation des signaux A,x)ini» S et CL peuvent être différents d'une unité de mémoire à l'autre, même si celles-ci sont du même type et même si des cellules correspondantes dont adressées dans les différentes unités de mémoire. Les parties hachurées dans les diagrammes représentent la superposition de tous les signaux ayant la même fonction dans les différentes unités de mémoire utilisées. La largeur des zones hachurées montrées est déterminée par les dispersions des différents signaux dans une mémoire à accès sélectif telle qu'on la trouve dans le commerce. Ces largeurs sont les mêmes dans les fig. 5,6 et 7 puisqu'on utilise le même type d'unité de mémoire dans tous les trois cas. La durée minimale des signaux S ou CL qui est nécessaire pour garantir l'inscription correcte dans une cellule de mémoire est désignée par Twin( et elle est également la même dans les trois cas.
Les diagrammes de variation dans le temps des différents signaux apparaissant sur les connexions ou conducteurs correspondants de la fig. 4 sont désignés par les mêmes symboles que ceux utilisés en rapport avec la fig. 4.
La fig. 5 montre le cas de l'inscription utilisant un adressage binaire ordinaire. On notera qu'à côté des impulsions d'adressage internes régulières des signaux parasites peuvent apparaître sur les sorties A,x)int du décodeur. Ces signaux parasites ont été indiqués par sp dans les lignes correspondantes de la fig. 5. Par exemple, lors de la transition d'une sortie du décodeur A(N)int à A(N+1)int un signal parasite peut apparaître sur la sortie A(N+2) i„t- Si dans un tel cas un signal S ou CL était présent pendant la transition de la cellule Cn à la cellule CN+1 pour l'inscription dans une de ces deux cellules, la cellule de mémoire CN+2 peut être perturbée. Etant donné que de tels signaux parasites peuvent apparaître sur n'importe quelle sortie du décodeur, les signaux S et CL doivent seulement agir en dehors des zones dans lesquelles le décodeur peut produire des signaux parasites. Comme le montre la fig. 5, chaque cycle d'enregistrement a par conséquent une durée de
T3 + T4 + T5 + Twint où T3 et T4 représentent la dispersion respectivement des flancs avant et arrière des signaux S ou CL et Ts est l'intervalle durant lequel des signaux parasites peuvent apparaître, intervalle qui correspond à la dispersion des flancs d'un signal d'adressage sur la sortie du décodeur.
La fig. 6 illustre l'enregistrement de données synchrones dans une unité de mémoire adressée selon la présente invention. Dans ce cas, aucun signal parasite ne peut se produire à la sortie du décodeur et par conséquent le signal de commande d'inscription peut être présent continuellement pour permettre l'inscription. Par conséquent, l'un ou l'autre des signaux S ou CL peut toujours être présent. Le signal S ou CL d'une cellule adressée doit durer jusqu'à la fin du signal d'adressage correspondant pour empêcher un nouveau signal S ouCL de venir perturber la cellule de mémoire précédente. Cette situation est illustrée à la fig. 6. La durée d'un cycle d'enregistrement est par conséquent égale à
T3+T5+T\vint OU T4 + T5+Twint-
La fig. 7 illustre l'enregistrement de données d'entrée asynchrones dans une unité de mémoire adressée conformément à l'invention. Dans ce cas les impulsions de données d'entrée doivent être plus larges que la durée de deux cycles d'adressage correspondants successifs pour garantir l'inscription dans au moins une des cellules. Dans cette application, il est généralement prévu qu'on détermine toujours la même polarité d'une transition du signal d'entrée par rapport à d'autres transitions du signal d'entrée de la même polarité et/ou par rapport à la dernière impulsion d'horloge après l'arrêt du compteur d'adressage. Par conséquent la durée de l'impulsion de donnée déterminant la durée S ou CL n'est pas d'une grande importance. La fig. 7 montre que le cycle d'enregistrement est dans ce cas constitué par
T5+TW int-
La comparaison entre les limitations inhérentes aux cas illustrés par les fig. 5,6 et 7 montre clairement le gain important en vitesse . d'enregistrement qui est obtenu par le dispositif de mémoire selon la présente invention par rapport à une mémoire à accès sélectif adressée en code binaire ordinaire.
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Claims (2)
1. Dispositif de mémoire séquentielle réalisé en technique d'intégration, comportant une mémoire à accès sélectif qui comprend une ou plusieurs unités de mémoire munies chacune d'un décodeur d'adressage correspondant, ladite mémoire à accès sélectif ayant au moins une entrée d'écriture, au moins une sortie de lecture, au moins une entrée de commande d'écriture et au moins deux entrées d'adressage, caractérisé en ce qu'il comporte un compteur d'adressage binaire réfléchi synchrone ayant des sorties d'adressage reliées respectivement aux entrées d'adressage de la mémoire à accès sélectif et ayant une entrée de commande reliée à une source de signaux d'horloge.
2. Dispositif de mémoire séquentielle selon la revendication 1, caractérisé en ce qu'il comporte des moyens pour commander l'entrée de commande d'écriture de façon que celle-ci soit, durant toute la période d'enregistrement, dans l'état permettant l'inscription.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PL | Patent ceased | ||
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