CH623692A5 - - Google Patents

Description

Die Erfindung betrifft eine Vorrichtung zum Einfügen von Zusatzinformationsbits in eine über einen Übertragungskanal zu übertragende Bitfolge und zum Ausblenden der Zusatzinformationsbits aus der übertragenen Bitfolge gemäss dem Oberbegriff des Patentanspruchs 1.

In digitalen Datenübertragungssystemen, insbesondere in schnellen PCM-Multiplex-Systemen, in welchen beispielsweise Telephon- und/oder Datenkanäle zu Bündeln zusammengefasst und über Richtstrahlverbindungen und/oder Kabel übertragen werden, besteht in vielen Fällen das Bedürfnis, unabhängig von der zu übertragenden Datenmenge sowie der Übertragungsbitrate zusätzliche Information zu übertragen. Diese Information ist beispielsweise erforderlich, um zusätzlich zu den bestehenden Einrichtungen in die Übertragungsstrecke einzufügende Einrichtungen, wie beispielsweise Chiffriergeräte, steuern und synchronisieren und/oder um eine schon bestehende Synchronisation überwachen und aufrecht erhalten zu können. Die Übertragung dieser zusätzlichen Information soll dabei in der Regel ohne Eingriffe in die bzw. Änderungen an den bestehenden Einrichtungen möglich sein, und es darf auch die Struktur der ursprünglichen Information, insbesondere die Rahmenstruktur in PCM-Netzen, in keiner Weise verändert werden.

Für viele Anwendungen ist es wünschenswert oder sogar erforderlich, dass die Einschachtelung von Zusatzinformation nicht erkennbar ist, das heisst, es darf nicht ersichtlich sein, ob und an welchen Stellen des Datenstroms sich die Zusatzinformation darstellende Bits befinden.

Eine Vorrichtung zu schaffen, die diesen Anforderungen genügt, ist Aufgabe der Erfindung.

Die erfindungsgemässe Vorrichtung ist durch die im Patentanspruch 1 angeführten Merkmale gekennzeichnet.

Im folgenden wird die erfindungsgemässe Vorrichtung anhand eines Ausführungsbeispiels näher erläutert. Es zeigen:

Fig. 1 und 2 Impulsdiagramme zur Erläuterung einer Bitratenwandlung,

Fig. 3a und b Diagramme und ein Prinzipschema zur Erläuterung der Einschachtelung von Zusatzinformationsbits,

Fig. 4 ein Blockschaltbild des Ausführungsbeispiels des sendeseitigen Einfügeteils der erfindungsgemässen Vorrichtung,

Fig. 5 ein Blockschaltbild des Ausführungsbeispiels des empfangsseitigen Ausblendeteils der erfindungsgemässen Vorrichtung und

Fig. 6 Impulsdiagramme zur Erläuterung der Funktionsweise der Vorrichtungsteile gemäss Fig. 4 und 5.

Die in den Fig. 4 und 5 dargestellte Vorrichtung umfasst einen Einfügeteil (Fig. 4) und einen Ausblendeteil (Fig. 5), welche im Betrieb sendeseitig zwischen Datenquelle DSO und

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Übertragungskanal TF bzw. empfangsseitig zwischen Übertragungskanal TF und Datensenke DSI eines digitalen Datenüber-tragungssystems angeordnet sind. Der sendeseitige Einfügeteil fügt in den ihm mit der Taktfrequenz Fo zugeführten, im folgenden als Eingangsbitfolge bezeichneten Datenstrom Zusatzinformationsbits ein. Der um diese Zusatzinformationsbits ergänzte, im folgenden als Ausgangsbitfolge bezeichnete Datenstrom verlässt den Einfügeteil mit einer etwas höheren Taktfrequenz F+. Die Ausgangsbitfolge wird über den Übertragungskanal dem empfangsseitigen Ausblendeteil zugeführt, welcher aus ihr die sendeseitige Eingangsbitfolge mit der Taktfrequenz Fo und die Zusatzinformationsbits zurückgewinnt.

Der sendeseitige Einfügeteil besteht im wesentlichen aus zwei Funktionsgruppen, nämlich aus gesamthaft mit 1 bezeichneten Mitteln zur Erzeugung des Takts F+ der Ausgangsbitfolge aus dem Takt Fo der Eingangsbitfolge, und aus von diesen beiden Takten gesteuerten Kombinationsmitteln, welche die Zusatzinformationsbits in die Eingangsbitfolge einschachteln. Entsprechend besteht auch der empfangsseitige Ausblendeteil aus zwei Funktionsgruppen, und zwar aus Mitteln zur Rückgewinnung des Takts Fo der sendeseitigen Eingangsbitfolge aus dem Takt F+ der sendeseitigen Ausgangsbitfolge und aus von diesen beiden Takten gesteuerten Separiermitteln 4 zum Ausschachteln der Zusatzinformationsbits aus der Ausgangsbitfolge. Der Einfachheit halber sind hier und im folgenden die Taktfrequenzen der Eingangsbitfolge und Ausgangsbitfolge und die Takte, das heisst Impulsfolgen der jeweiligen Taktfrequenzen gleich bezeichnet.

Die prinzipielle Wirkungsweise der sendeseitigen und empfangsseitigen Takterzeugungsmittel ist aus der in Fig. 1 bzw. Fig. 2 dargestellten Impulsdiagrammen zu erkennen, in welchen die obere Zeile jeweils den den Takterzeugungsmitteln zugeführten und die untere Zeile den daraus abgeleiteten Takt zeigt.

Die Erzeugung des schnelleren Takts F+ aus dem langsameren Takt Fo erfolgt derart, dass periodisch nach jeweils einer bestimmten Anzahl k (im dargestellten Beispiel gleich 2) von Impulsen der Abstand zwischen dem k-ten und dem k+ 1-ten Impuls um den n-ten Teil der Periodendauer von Fo verkürzt und nach n-maliger Verkürzung in die dadurch entstandene Lücke ein zusätzlicher Impuls eingefügt wird. Anders ausgedrückt erfolgt nach jeweils k Impulsen für die jeweils nachfol-jgenden k Impulse eine gemeinsame Phasenverschiebung um IA k = 2 n/n, so dass die n-mal phasenverschobenen Impulse gegenüber den entsprechenden Impulsen des Takts Fo um eine ganze Impulsperiode vorverschoben sind. Alsdann wird ein zusätzlicher Impuls (in Fig. 1 der mit 2n + 1 bezeichnete) erzeugt und damit die Phasendifferenz wieder kompensiert. Nun beginnt derselbe Ablauf wieder von vorne.

Die Rückgewinnung des langsamen Takts Fo aus dem schnelleren Takt F+ erfolgt analog. Anstelle der Verkürzungen der Impulsabstände erfolgt hier jedoch eine Verlängerung um den n-ten Teil der Impulsperiode bzw. eine Phasenverschiebung um den Betrag À k = 2 n/n in die entgegengesetzte Richtung. Nach n solchen Verlängerungen bzw. Phasenverschiebungen wird dann einfach ein Impuls (in der Zeichnung der mit 2n bezeichnete) des Takts F+ übersprungen und der ganze Vorgang beginnt von vorne.

In der Praxis verschiebt sich natürlich die nach der Änderung der Phasenlage eines Impulses erzeugte Impulsfolge zeitlich gegenüber der Impulsfolge, von der ausgegangen wird. Damit muss nach jeder Änderung der Phasenlage eines Impulses eine neue Impulsfolge erzeugt werden und eine folgende Änderung der Phasenlage eines Impulses wird an einem Impuls dieser neuen Impulsfolge durchgeführt, was wiederum eine zeitlich verschobene Impulsfolge resultieren Iässt. Eine detaillierte Beschreibung erfolgt weiter unten anhand der Fig. 6.

Wie leicht zu erkennen ist, stehen die Taktfrequenzen

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untereinander in folgendem Zusammenhang:

F+ = (1 + l/n-k)Fobzw.Fo = n-k/l+n»kF+

In der Praxis beträgt k mindestens 10 vorzugsweise etwa 24-215 und n mindestens etwa 23, besser mindestens 24-25. Zweckmässigerweise wird dabei n und k so gewählt, dass das Produkt n • k mindestens etwa 210, vorzugsweise mindestens etwa 215 ist. Unter diesen Bedingungen liegt die höhere Taktfrequenz F+ innerhalb der Bandweite des für die niedrigere Taktfrequenz ausgelegten Übertragungskanals, so dass keinerlei Änderungen aus System nötig sind. In Fig. 1 und 2 sowie Fig. 6 ist jedoch aus darstellungstechnischen Gründen und zur Erleichterung des Verständnisses k gleich 2 bzw. 1 angenommen.

Das Funktionsprinzip der Einfügung von Zusatzinformation in die Eingangsbitfolge ist aus Fig. 3a und 3b ersichtlich. Die obere Zeile von Fig. 3a zeigt einen Ausschnitt aus der Eingangsbitfolge und die untere Zeile 19 einen Ausschnitt aus der Ausgangsbitfolge. Die Nummerierung der Zeilen in den Impulsdiagrammen in Fig. 3a und 6 weist im übrigen auf die Bezugszeichen derjenigen Leitungen hin, in denen die in den Zeilen gezeigten Impulsfolgen auftreten.

Die Ausgangsbitfolge ist gegenüber der Eingangsbitfolge derart komprimiert, dass auf j eweils k • m • n Bits der ersten k - m - n Bit plus zusätzliche m Bits der zweiten entfallen. Diese m zusätzlichen, die Zusatzinformation darstellenden Bits können, wie dargestellt, auf einmal geschlossen oder, wie weiter unten noch erläutert, beliebig verteilt in den Datenstrom eingeschachtelt werden.

Fig. 3b zeigt ein Prinzipschema eines für die Einschachtelung von Zusatzinformationsbits geeigneten Einfügeteils. Die über eine Leitung 13 von der hier nicht gezeigten Datenquelle ankommende Eingangsbitfolge wird nach Massgabe des an den Leitungen 8 und 17 anstehenden Takts Fo in einen Zwischenspeicher 14 eingelesen und aus diesem nach Massgabe des an der Leitung 18 anstehenden, von einem Bitratenwandler 12 aus dem Eingangstakt Fo erzeugten Ausgangstakts F+ über einen Schalter 16 auf eine zum hier ebenfalls nicht gezeigten Übertragungskanal bzw. Sender führende Leitung 19 ausgelesen. Der Schalter 16 ist über einen Steuereingang 10 auf eine Leitung 15 umschaltbar, welche mit einer nicht dargestellten Quelle für Zusatzinformationsbits verbunden ist.

Zu Beginn der Übertragung werden zunächst m Zusatzinformationsbits (Fig. 3a) mit dem Ausgangstakt F+ auf die Leitung 19 ausgelesen und gleichzeitig die Eingangsbitfolge mit dem Takt Fo in den Speicher 14 eingelesen. Danach wird der Schalter 16 umgelegt und der Inhalt des Zwischenspeichers 14 unter fortdauerndem weiteren Einlesen der Eingangsbitfolge solange auf die Leitung 19 mit dem schnelleren Ausgangstakt F+ ausgelesen, bis der Speicher leer ist. Dies ist nach genau n-k*m Bits der Fall. Nun wird der Schalter 16 wiederum umgesteuert und das Ganze fängt wieder von vorne an.

Im folgenden werden Aufbau und Funktionsweise der erfindungsgemässen Vorrichtung anhand des in den Fig. 4 und 5 detailliert dargestellten Blockschemas erläutert.

Der in Fig. 4 dargestellte, zwischen eine mit DSO bezeichnete Datenquelle und den mit TF bezeichneten sendeseitigen Teil der Übertragungsanlage (Transmission Facility) eingeschaltete Einfügeteil besteht, wie schon gesagt, aus Takterzeugungsmitteln 1 zur Erzeugung des schnelleren Ausgangstaktes F+ aus dem langsameren Eingangstakt Fo und aus Kombinationsmitteln 2 zum Einfügen von Zusatzinformationsbits in die Eingangsbitfolge.

Die Takterzeugungsmittel 1 umfassen einen Phasendiskri-minator 101, ein Tiefpassfilter 102, einen spannungsgesteuerten Oszillator (VCO) 103, einen Modulo-n-Rückwärtszähler 104, einen Modulo-k-Zähler 105, einen Modulo-n-Vorwärtszähler

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106, einen Vergleicher 107 und einen Impulsgenerator 11, der wiederum aus einem Oder-Gatter 111 und einem weiteren Modulo-n-Zähler 112 besteht.

Der Eingangstakt Fo ist dem Phasendiskriminator 101 und dem Modulo-k-Zähler 105 über eine Leitung 8a zugeführt. Der spannungsgesteuerte Oszillator 103, der mit dem Phasendiskriminator 101, dem Tiefpassfilter 102 und dem Rückwärtszähler 104 einen Phasenregelkreis (PLL) bildet, schwingt auf einer um das TeilungsVerhältnis n des Rückwärtszählers 104 höheren Frequenz n-Fo wie der Eingangstakt Fo. Die an den Ausgängen 104a und 106a der beiden Modulo-n-Zähler 104 bzw. 106 in binär codierter Form anstehenden Zählerinhalte sind in den ersten beiden Zeilen der Fig. 6 für n = 16 durch die mit 0 bis 15 numerierten Felder dargestellt. Dabei wurde der Einfachheit halber für den Modulo-k-Zähler ein k = 1 angenommen. Für k> 1 würde in der ersten Zeile der Fig. 6 jedes Feld k-mal hintereinander vorhanden sein, sich sonst aber nichts ändern.

Der Vergleicher 107 vergleicht die Zählerinhalte der beiden Zähler 104 und 106 und gibt bei Gleichheit an seinem Aus- 1 gang 107a einen Impuls ab. Wenn der Zähler 106 seinen Zählzyklus durchlaufen hat, gibt er an seinem Übertragungsausgang 106k ebenfalls einen Impuls ab. Diese Impulse, welche in der dritten und vierten Zeile von Fig. 6 dargestellt sind, werden vom Oder-Tor 111 kombiniert (Zeile lila) und setzen über die Leitung lila den Zähler 112 auf Null. Dieser Zähler zählt die vom Oszillator 103 erzeugten Impulse der Frequenz n* Fo und erzeugt an seinem höchstwertigen Ausgang die in der letzten Zeile der Fig. 6 gezeigte Impulsfolge mit einem Tastverhältnis von ungefähr gleich 1. Diese Impulsfolge stellt den schnelleren Ausgangstakt F+ dar.

Der Vergleicher 107 erzeugt Impulsgruppen von jeweils k Bit. Der Bitabstand innerhalb einer Gruppe ist gleich dem des Eingangstakts Fo. In Fig. 6 besteht jede Impulsgruppe wegen der vereinfachenden Annahme k = 1 aus jeweils nur einem einzigen Impuls. Aufeinanderfolgende Impulsgruppen sind gleichsinnig um jeweils 2 IT/n gegeneinander phasenverschoben. Nach der n-ten Impulsgruppe entsteht, wie aus Fig. 6 ersichtlich ist, eine Lücke, welche der Impulsgenerator 11 mittels des vom Zähler 106 erzeugten Übertragsimpulses auffüllt.

Der vom Oder-Gatter 111 und vom Zähler 112 gebildete Impulsgenerator 11 stellt sich somit auf die Folgefrequenz der vom Vergleicher 107 erzeugten, in regelmässigen Abständen durch Lücken unterbrochenen Impulsfolgen ein, füllt die Lük-ken mit den vom Zähler 406 erzeugten Übertragsimpulsen auf und erzeugt an seinem Ausgang 112a eine gleichmässige Impulsfolge ebendieser Folgefrequenz.

Die Kombinationsmittel 2 umfassen einen Schreib-Lese-Speicher mit wahlfreiem Zugriff (RAM) 201, eine Schreib-Lese-Steuerung 21, einen Füllstandsdetektor 202 für den Speicher 201, je eine Quelle für Synchronisationsinformation 203, Chiffrierschlüsselinformation 204 und Zusatzinformation 205, einen Hauptschalter 206 mit zugehöriger Schaltersteuerung 22, einem Nebenschalter 207 mit zugehöriger Schaltersteuerung 23 und eine Chiffrierstufe 24.

Die Schreib-Lese-Steuerung 21 umfasst einen vom Eingangstakt Fo getakteten Schreibadressenzähler 211, einen vom Ausgangstakt F+ getakteten Leseadressenzähler 212, einen Adressenumschalter 213 und eine Umschaltersteuerung 214, welche den Umschalter 213 so steuert, dass nach jedem Taktimpuls hintereinander beide von den Adresszählern bestimmten Speicheradressen an den Speicher angelegt werden. Gleichzeitig erzeugt die Steuerung 214 die für das Einschreiben nötigen Übernahmeimpulse (WRITE ENABLE) für den Speicher 201.

Der Füllstandsdetektor 202 vergleicht die Schreib- und die Leseadressen und erzeugt bei Gleichheit einen Ausgangsimpuls.

Die Schaltersteuerung 23 umfasst einen vom Ausgangstakt

F+ getakteten Zähler 231, zwei Flip-Flops 232 und 233 und einen Decoder 234, welcher die eigentliche Schaltersteuerung ausführt. Der Zähler erzeugt bei Erreichen des Zählerstandes a an seinem Ausgang 231a und bei Erreichen des Zählerstandes m an seinem Ausgang 231b ein Signal.

Die Schaltersteuerung 22 besteht aus zwei Flip-Flops 221 und 222 und aus einem Decoder 223.

Die Chiffrierstufe 24 umfasst einen vom Ausgangstakt F+ getakteten Chiffrierprogrammgenerator 241 bekannter Bauart, einen Seriell-Paralielwandler 242, einen Vergleicher 243 und einen vom Ausgangstakt F+ getakteten Modulo-m-Zähler 244. Der Chiffrierprogrammgenerator 241 erzeugt eine aperiodische Bitfolge, von denen eine bestimmte Anzahl vom Wandler 242 zu vom Füllstandsdetektor 202 gegebenen Zeitpunkten übernommen und vom Vergleicher 243 mit dem Stand des Zählers 244, der ebenfalls vom Füllstandsdetektor 202 zurückgesetzt wird, verglichen werden. Bei Gleichheit erzeugt der Vergleicher 243 einen Rücksetzimpuls für den Leseadresszähler 212 und das Flip-Flop 222 in der Schaltersteuerung 22.

Die Funktionsweise der Vorrichtung ist wie folgt: Zu Beginn der Datenübertragung werden jeweils über die mit St bezeichneten Eingänge die Zähler 231 und 211 auf Null gesetzt und die Flip-Flops 232 und 221 gesetzt, und damit die Umschalter 206 und 207 in die in der Fig. 4 gezeichnete Stellung gebracht. Nunmehr wird die von der Datenquelle DSO über die Leitung 13 ankommende Information Bit für Bit mit dem Takt Fo in den Speicher 201 eingelesen. Gleichzeitig wird eine a Bit umfassende Bitsequenz als Synchronisierinformation mit dem Ausgangstakt F+ aus der Quelle 203 ausgelesen und über den Schalter 207, den Schalter 206 und die Leitung 19 an den sendeseitigen Teil des Übertragungssystems TF abgegeben.

Mit dem a-ten Bit der Synchronisierinformation setzt der Zähler 231 das Flip-Flop 233 und gleichzeitig das Flip-Flop 232 zurück, wodurch der Schalter 207 umgesteuert und nunmehr eine (m-a) Bit umfassende Schlüsselimpulsfolge aus der Quelle 204 ausgelesen wird. Diese Schlüsselimpulsfolge dient zum Setzen des noch zu beschreibenden empfangsseitigen Chiffrierprogrammgenerators.

Wenn der Zähler 231 den Stand m erreicht, setzt er den Leseadresszähler 212 auf Null und die Flip-Flops 233 und 221 zurück, wodurch der Hauptschalter 206 in eine Stellung gebracht wird, in der er den Speicher 201 mit dem Übertragungskanal TF verbindet Nun wird der Speicher 201 mit dem Ausgangstakt F+ ausgelesen. Da der Ausgangstakt um den Faktor (1 + 1/n* k) schneller als der Eingangstakt Fo ist, wird er, wenn er m Speicherplätze besitzt, nach m • n • k ausgelesenen Bits «leer» sein, das heisst die Lese- und die Schreibadresse werden dann genau übereinstimmen. Der Füllstandsdetektor 202 gibt dann einen Impuls an den Seriell-Parallel-Wandler 242, den Zähler 244 und das Flip-Flop 222 ab, wodurch der Wandler 242 die gerade anliegende Bitsequenz übernimmt, der Zähler 244 auf Null gesetzt und das Flip-Flop 222 gesetzt wird. Letzteres veranlasst eine Umsteuerung des Hauptschalters 206 in eine Stellung, in welcher die Zusatzinformationsquelle 205 mit dem Übertragungskanal TF verbunden ist.

Nunmehr wird aus der Quelle 205 eine durch die vom Chiffrierprogrammgenerator erzeugte und im Seriell-Parallel-Wandler 242 gespeicherte Information gegebene Anzahl von Zusatzinformationsbits mit dem Takt F+ ausgelesen. Die von der Datenquelle DS ankommenden Daten werden dabei fortlaufend in den Speicher 201 mit dem Takt Fo eingelesen, so dass sich der Speicher wieder zu füllen beginnt. Wenn der Zählerstand des Zählers 244 mit dem Inhalt des Seriell-Parallel-Wand-lers 242 übereinstimmt, setzt der Vergleicher 243 das Flip-Flop 222 und den Leseadressenzähler 212 zurück. Dadurch wird der Hauptschalter 206 wieder in die Stellung Speicher 201 - Übertragungskanal TF gebracht und der Inhalt des Speichers 201 wird nun von neuem wieder solange ausgelesen, bis der Füll-

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standsdetektor 202 den Leerzustand des Speichers feststellt. stellt.

Daraufhin werden wieder Zusatzinformationen aus der Quelle Der Vergleicher 307 erzeugt Impulsgruppen von jeweils k 205 ausgelesen, und so fort. äquidistanten Bit. Aufeinanderfolgende Impulsgruppen sind

Die Anzahl der jeweils pro Einschachtelungsvorgang in gleichsinnig um jeweils 2 Il/n gegeneinander im Sinne einer den Datenstrom eingefügten Zusatzinformationsbits ist, wie s Verzögerung phasenverschoben. Nach n Impulsgruppen schon gesagt, vom Chiffrierprogrammgenerator gesteuert. Es besteht, wie Fig. 6 zeigt, zwischen dem letzten Impuls dieser versteht sich, dass der Seriell-Parallel-Wandler 242 so ausgelegt Gruppe und dem ersten Impuls der nächstfolgenden kein sein muss, dass die an seinen Parallel-Ausgangen codiert anste- Abstand mehr. Der Impulsgenerator 31 unterdrückt nun mit hende Anzahl der einzufügenden Bits im Bereich 0-m liegt. Hilfe des vom Zähler 306 erzeugten Übertragsimpulses einen Wenn m beispielsweise 64 ist, kann der Seriell-Parallel-Wandler io dieser beiden unmittelbar benachbarten Impulse.

zum Beispiel ein sechsstelliges Schieberegister sein. Der Chiff- Der vom Exklusiv-Oder-Gatter 411 und vom Zähler 312 rierprogrammgenerator ist von bekannter Bauart, beispiels- gebildete Impulsgenerator 31 stellt sich somit auf die Folgefre-weise etwa wie in der US-PS 3 740 475 beschrieben. quenz der vom Vergleicher 307 erzeugten, in regelmässigen

Selbstverständlich wäre es auch möglich, jeweils die Abständen zwei unmittelbar benachbarte Impulse aufweisen gleiche Anzahl von Zusatzinformationsbits in den Datenstrom 15 den Impulsfolgen ein, unterdrückt jeweils einen von zwei sol-einzufügen. In diesem Falle würde die Chiffrierstufe 24 entfal- chen benachbarten Impulsen und erzeugt an seinem Ausgang len und sich somit der Schaltungsaufwand etwas reduzieren. 312a eine gleichmässige Impulsfolge ebendieser Folgefre-Die chiffrierprogrammabhängige Einfügung der Zusatzinfor- quenz.

mation hat aber den Vorteil, dass ein allfälliger Gegner nicht Die Separiermittel 4 umfassen einen m-Speicherplâtçe auf erkennen kann, wo sich die Zusatzinformation im Datenstrom 20 weisenden Schreib-Lese-Speicher mit wahlfreiem Zugriff befindet. (RAM) 401, eine Schreib-Lese-Steuerung 41, einen Füllstands-

Der in Fig. 5 dargestellte empfangsseitige Ausblendeteil der detektor 402 für den Speicher 401, eine Korrelatorstufe 403, erfindungsgemässen Vorrichtung besteht, wie schon gesagt, einen Modulo-(m-a)-Zähler 404, eine Senke 405 für die Zusatzaus Takterzeugungsmitteln 3 zur Wiedergewinung des langsa- informationen, einen Schalter 406 mit zugehöriger Schalter-meren sendeseitigen Eingangstakts Fo aus dem sendeseitigen 25 Steuerung 42 und eine Chiffrierstufe 44.

Ausgangstakt F+ und aus Separiermitteln 4 zum Ausblenden Die Schreib-Lese-Steuerung 41 umfasst einen vom sende-

der Zusatzinformationsbits aus dem über den Übertragungska- seitigen Ausgangstakt F+ getakteten Schreibadressenzähler nal TF ankommenden Datenstrom. 411, einen vom wiedergewonnenen Eingangstakt Fo getakteten

Die empfangsseitigen Takterzeugungsmittel 3 sind prak- Leseadressenzähler 412, einen Adressenumschalter 413 und tisch gleich aufgebaut wie die sendeseitigen Takterzeugungs- 30 eine Umschaltsteuerung 414, welche den Umschalter 413 so mittel 1 und umfassen einen Phasendiskriminator 301, ein Tief- steuert, dass nach jedem Taktimpuls hintereinander beide von passfilter 302,'einen spannungsgesteuerten Oszillator 303, zwei den Adresszählern bestimmten Speicheradressen an den Spei-Modulo-n-Zähler 304 und 306, einen Modulo-k-Zähler 305, eher angelegt werden. Gleichzeitig erzeugt die Steuerung die einen Vergleicher 307, ein D-Flip-Flop 308 und einen Impuls- für das Einschreiben nötigen Übernahmeimpulse (WRITE generator 31, der aus einem Exklusiv-Oder-Gatter 311 und 35 ENABLE) für den Speicher 401.

einem weiteren Modulo-n-Zähler 312 besteht. Der Hauptunter- Der Füllstandsdetektor 402 vergleicht die Schreib- und schied zu den sendeseitigen Takterzeugungsmitteln 1 besteht Leseadressen und erzeugt bei Gleichheit einen Ausgangsim-im zusätzlichen Flip-Flop 308 und im Zähler 304, welcher hier puls.

ein Vorwärtszähler und dort ein Rückwärtszähler ist. Die Schaltersteuerung 42 umfasst zwei Flip-Flops 421 und

Der aus den vom Übertragungskanal TF kommenden 40 422 und einen Decoder 423, welcher die eigentliche Schalter-Datenstrom abgeleitete sendeseitige Ausgangstakt F+ ist dem Steuerung ausführt. Es versteht sich, dass die Schalter 406 und Flip-Flop 308, dem Modulo-k-Zähler 305 und dem Phasendiskri- 413 sowie auch die Schalter 206,207 und 213 des sendeseitigen minator 301 über die Leitung 8b zugeführt. Der mit letzterem Einfügeteils keine mechanischen, sondern elektronische Schal-und dem Tiefpassfilter 302 sowie dem Zähler 304 zu einem Pha- ter sind.

senregelkreis (PLL) zusammengeschaltete Oszillator 303 45 Die Chiffrierstufe 44 umfasst einen vom Ausgangstakt F+ schwingt auf einer um den Faktor n höheren Frequenz n- F+ getakteten Chiffrierprogrammgenerator 441, der gleich aufge-wie der Ausgangstakt F+. Die an den Ausgängen 304a und 306a baut ist wie der Generator 241 des sendeseitigen Teils und der beiden Modulo-n-Zähler 304 bzw. 306 binär codiert vorlie- unter gleichen Anfangsbedingungen das gleiche Chiffrierpro-genden Zählerstände sind in den gleich bezeichneten Zeilen gramm erzeugt, einen Seriell-Parallel-Wandler 442, einen Ver-der Fig. 6 für n=16 als mit 0 bis 15 numerierte Felder darge- so gleicher 443 und einen ebenfalls vom Ausgangstakt F+ getakte-stellt. Bezüglich k gilt dasselbe wie für den sendeseitigen Teil. ten Modulo-m-Zähler 444. Sende- und empfangsseitige Chiff-

Der Vergleicher 307 vergleicht die Zählerinhalte der bei- rierstufe 24 bzw. 44 sind somit identisch aufgebaut und stimmen den Zähler 304 und 306 und gibt bei Gleichheit an seinem Aus- natürlich auch funktionsmässig völlig überein.

gang 307a einen Impuls ab. Wenn der Zähler 306 seinen Zählzy- Die Funktionsweise des empfangsseitigen Ausblendeteils klus durchlaufen hat, erzeugt er an seinem Übertragungsaus- 55 ist wie folgt: Der über den Übertragungskanal TF ankom-gang 306b ebenfalls einen Impuls. Diese Impulse, welche in der mende Datenstrom wird dem Schalter 406 und der Korrelator-neunten und zehnten Zeile der Fig. 6 dargestellt sind, werden stufe 403 zugeführt. Sobald die letztere die sendeseitig erzeugte vom Oder-Gatter 411 kombiniert. Gleichzeitig gelangt der Synchronisationssequenz von a Bits erkennt, spricht sie an und

Übertragungsimpuls vom Zähler 306 an den D-Eingang des startet einerseits den Zähler 404 und setzt anderseits das Flip-Flip-Flops 308, wodurch der Zähler 305 für die Dauer eines 60 Flop 421. Dies bewirkt, dass der Schalter 406 in eine Stellung Taktimpulses blockiert wird. Dadurch nimmt der Zähler 306 gebracht wird, in welcher er den Übertragungskanal mit dem nach jeweils k» n Taktimpulsen den Zustand «0» zweimal hin- Chiffrierprogrammgenerator 441 verbindet.

tereinander an (Zeile 306a). Die am Ausgang 311a des Gatters Nunmehr wird die auf die Synchronisationsbitsequenz fol-

311 erzeugten Impulse (Zeile 311a) setzen den Zähler 312 auf gende, (m-a) Bit umfassende Schlüsselimpulsfolge in den Chiff-Null. Dieser Zähler ist vom Oszillator 303 mit der Frequenz 65 rierprogrammgenerator 441 eingelesen und dieser damit auf n • F+ getaktet und erzeugt an seinem höchstwertigen Ausgang Gleichlauf mit dem sendeseitigen Generator 241 gebracht, die in der letzten Zeile der Fig. 6 gezeigte Impulsfolge, welche Sobald das letzte Bit dieser Schlüsselimpulsfolge eingelesen ist, den wiedergewonnenen sendeseitigen Eingangstakt Fo dar- gibt der Zähler 404 einen Impuls ab und setzt damit das Flip-

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Flop 421 und gleichzeitig auch die beiden Adresszähler 411 und Übertragungskanal TF mit der Senke 405 für die auszublenden-

412 zurück. Die Rücksetzung des Flip-Flops 421 bewirkt eine den Zusatzinformationsbits verbindet. Nun werden unter Umsteuerung des Schalters 406 in die eingezeichnete Stellung, gleichzeitigem weiteren Auslesen des Speichers 401 die vom in welcher der Übertragungskanal an den Speicher 401 ange- Übertragungskänal ankommenden Zusatzinformationsbits in schlössen ist. s die Senke 405 ausgeblendet. Die Anzahl der ausgeblendeten

Nunmehr wird der ankommende Datenstrom mit dem Bits ist durch den Chiffrierprogrammgenerator gegeben und schnelleren Takt F+ in den Speicher ein- und gleichzeitig mit stimmt natürlich mit der Anzahl der sendeseitig jeweils einge-

dem langsameren Takt Fo wieder aus dem Speicher in die fügten Bits überein.

Datensenke DSI ausgelesen. Aufgrund der verschiedenen Taktfrequenzen wird sich der Speicher langsam zu füllen beginnen. î o Sobald der Zähler 444 den durch den Wandler 442 vorgege-Der Zustand «voll», in welchem die Lese- und die Schreib- benen Zählerstand erreicht, setzt der Vergleicher 443 den adresse übereinstimmen, ist nach genau m • n • k Taktschritten Schreibadressenzähler 411 und das Flip-Flop 422 wieder erreicht. Wenn der Füllstandsdetektor 402 diesen Zustand zurück. Durch letzteres wird der Schalter 406 wieder in seine erkennt, setzt er das Flip-Flop 422, gibt einen Übernahmeim- gezeichnete Mittelstellung gebracht, so dass der Datenstrom puls an den Seriell-Parallel-Wandler 442 ab und setzt den Zäh- i s wieder in den Speicher 401 eingelesen wird. Wenn der Spei-ler 444 zurück. Das Setzen des Flip-Flops 422 bewirkt eine eher sich auf diese Weise gefüllt hat, beginnt ein neuer Ausblen-Umsteuerung des Schalters 406 in eine Stellung, in der er den devorgang, und so fort.

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5 Blatt Zeichnungen

Claims (2)

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1. Vorrichtung zum Einfügen von Zusatzinformationsbits in eine über einen Übertragungskanal (TF) zu übertragende Bitfolge und zum Ausblenden der Zusatzinformationsbits aus der übertragenen Bitfolge, mit einem sendeseitigen Einfügeteil (1, 2) und einem empfangsseitigen Ausblendeteil (3,4), welcher Einfügeteil eine ihm mit einer ersten Taktfrequenz (Fo) zugeführte Eingangsbitfolge durch Einfügen von Zusatzbits in eine Ausgangsbitfolge mit einer zweiten, entsprechend den eingefügten Zusatzbits höheren Taktfrequenz (F+) umwandelt, und welcher Ausblendeteil aus der ihm mit der zweiten Taktfrequenz (F+) zugeführten sendeseitigen Ausgangsbitfolge die sendeseitige Eingangsbitfolge mit der ersten Taktfrequenz (Fo) und die Zusatzinformationsbits zurückgewinnt, dadurch gekennzeichnet, dass der Einfügeteil (1,2) folgende Funktionselemente aufweist:

- erste Takterzeugungsmittel (1), welche aus dem Takt der Eingangsbitfolge mit der ersten Taktfrequenz (Fo) den Takt der Ausgangsbitfolge mit der zweiten Taktfrequenz (F+) ableiten,

- einen ersten Zwischenspeicher (201),

- erste Füllstandsüberwachungsmittel (202) für den ersten Zwischenspeicher (201),

- eine Quelle (205) für Zusatzinformationsbits,

- eine Quelle (203) für Synchronisationsbits,

- einen ersten Wahlschalter (206) zum selektiven Verbinden des ersten Zwischenspeichers (201), der Quelle (205) für Zusatzinformationsbits oder der Quelle (203) für Synchronisationsbits mit dem Übertragungskanal (TF),

- erste Lese- und Steuermittel (21,22) zum Einlesen der Eingangsbitfolge in den Speicher (201) mit der ersten Taktfrequenz und zum Auslesen der Bitfolge mit der zweiten Taktfrequenz sowie zum Steuern des ersten Wählschalters (206) in Abhängigkeit von den ersten Füllstandsüberwachungsmitteln (202),

- eine erste Chiffrierstufe (24), die mit den ersten Lese- und Steuermitteln (21,22) verbunden ist und die Anzahl der in die Eingangsbitfolge pro Einfügeoperation einzublendenden Zusatzinformationsbits nach einem gegebenen Chiffrierprogramm aperiodisch steuert;

und dass der Ausblendeteil (3,4) die folgenden Funktionselemente umfasst:

- zweite Takterzeugungsmittel (3), welche aus dem Takt der sendeseitigen Ausgangsbitfolge einen Takt mit der Frequenz der ersten sendeseitigen Eingangsbitfolge ableiten,

- einen zweiten Zwischenspeicher (401),

- zweite Füllstandsüberwachungsmittel (402) für den zweiten Zwischenspeicher (401),

- eine Senke (405) für Zusatzinformationsbits,

- einen zweiten Wählschalter (406) zum selektiven Verbinden des Übertragungskanals mit dem Eingang des zweiten Speichers (401) oder der Senke (405),

- zweite Lese- und Steuermittel (41,42) zum Einlesen der empfangenen Ausgangsbitfolge in den Speicher (401) mit der zweiten Taktfrequenz und zum Auslesen der Bitfolge mit der ersten Taktfrequenz sowie zum Steuern des zweiten Wählschalters (406) in Abhängigkeit von den zweiten Füllstandsüberwachungsmitteln (402),

- eine zweite Chiffrierstufe (44), die mit den zweiten Lese-und Steuermitteln (41,42) verbunden ist und die die Anzahl der pro Ausblendevorgang aus der empfangenen Ausgangsbitfolge auszublendenden Zusatzinformationsbits nach dem gegebenen Chiffrierprogramm aperiodisch steuert.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die ersten Lese- und Steuermittel (21,22) den ersten Wählschalter (206) in eine Stellung bringen, in der dieser die Zusatz-informationsbitquelle (205) mit dem Übertragungskanal (TF) verbindet, wenn die ersten Füllstandsüberwachungsmittel (202) den Leerzustand des ersten Zwischenspeichers (201) feststellen, dass die erste Chiffrierstufe (24) erste Abbruchsignale erzeugt, und dass die ersten Lese- und Steuermittel (21,22) bei Vorliegen dieser Abbruchsignale den ersten Wählschalter (206) in eine Stellung bringen, in der dieser den ersten Zwischenspeicher (201) mit dem Übertragungskanal (TF) verbindet;

und dass die zweiten Lese- und Steuermittel (41,42) den zweiten Wählschalter (406) in eine Stellung bringen, in der dieser den Übertragungskanal (TF) mit der Senke (405) für die Zusatzinformationsbits verbindet, wenn die zweiten Füllstandsüberwachungsmittel (402) den Vollzustand des zweiten Speichers (401) feststellen, dass die zweite Chiffrierstufe (44) zweite Abbruchsignale erzeugt, und dass bei Vorliegen dieser Abbruchsignale die zweiten Lese- und Steuermittel (41,42) den zweiten Wählschalter (406) in eine Stellung bringen, in der dieser den Übertragungskanal (TF) mit dem zweiten Zwischenspeicher (401) verbindet.