CH625075A5

CH625075A5 -

Info

Publication number: CH625075A5
Application number: CH188978A
Authority: CH
Inventors: Bernard Gerber; Fritz Leuenberger
Original assignee: Centre Electron Horloger
Priority date: 1978-02-22
Filing date: 1978-02-22
Publication date: 1981-08-31
Also published as: DE2906706A1; JPS54122942A; US4228527A

Description

La présente invention concerne un élément de mémoire non volatil électriquement reprogrammable, constitué par un circuit intégré à transistors MOS complémentaires à électrode flottante en silicium polycristallin, dans un substrat commun dopé n~ constituant l'électrode de masse.

On connaît déjà des structures à grilles flottantes qui combinent l'utilisation d'une grille flottante (par exemple en silicium polycristallin) et l'injection d'électrons par avalanche. Elles ont un temps de rétention extrêmement long (plusieurs dizaines d'années) grâce à des couches d'oxyde relativement épaisses. L'une de ces structures, commercialisée sous le nom de FAMOS (Floating-gate avalanche-injection MOS), développée par D. Frohman-Bentchkowski, est décrite dans Applied Physics Letters, volume 18, numéro 8, publié le 15 avril 1971. Elle présente l'inconvénient de ne pouvoir être effacée que par radiations ultra-violettes ou rayons X.

Une autre structure développée par Tarui et al et décrite dans IEEE Journal of Solid State Circuits, volume SC-7, numéro 5, d'octobre 1972, dite structure à grille flottante à deux jonctions, est formée d'un transistor à canal p où une jonction n+p est ajoutée dans la région du canal. La grille qui est flottante est surmontée d'une 2e grille en aluminium. Le mécanisme d'inscription se fait par injection d'électrons par avalanche de la jonction de drain p+n avec la deuxième grille connectée à la masse ou à une tension positive. L'effacement se fait par injection de trous par avalanche venant neutraliser les électrons, le substrat étant polarisé positivement, la source mise à la masse et la deuxième grille polarisée négativement. Un des inconvénients de cette structure réside dans le fait que l'injection de trous est un processus lent à mauvais rendement énergétique. Par ailleurs cette structure est compliquée; le substrat doit pouvoir être polarisé positivement.

Un perfectionnement de la structure FAMOS a été proposé par H. Iizuka et al et décrit dans IEEE Transactions on Electron Devices, volume ED-23, numéro 4, publié en avril 1976, sous le nom de structure SAMOS (Stacked-gate avalanche-injection type MOS). Il s'agit en fait d'une structure FAMOS à laquelle on a ajouté une deuxième grille pour la rendre effaçable électriquement. L'effacement se fait par effet Fowler-Nordheim entre la première et la seconde grille en silicium polycristallin en appliquant une tension fortement positive sur la seconde grille, dite grille de commande. En pratique, il est difficile dans cette structure de contrôler la hauteur de la barrière de potentiel entre la première et la seconde grille et l'on constate, lors de la charge et selon les tensions appliquées sur le drain et la seconde grille, une compétition entre l'effet Fowler-Nordheim à travers la seconde grille et l'effet d'avalanche à travers la première grille.

Une autre structure développée par Jan F. Verwey et al, décrite dans la revue IEEE Transactions on Electron Devices, volume ED-21, numéro 10, publié en octobre 1974, et intitulée structure ATMOS (Ajustable threshold MOS) comporte un transistor à canal n à grille flottante réalisé sur une couche épitaxiale p crue sur un substrat n+. Cette structure qui possède un temps de rétention excellent et n'utilise que des tensions modérées pour l'inscription et l'effacement présente les inconvénients suivants: nécessité d'une couche épitaxiale, inscription et effacement relativement lents.

Une structure appelée SIMOS, développée par B. Roessler et R.G. Mueller, est décrite dans l'article «Erasable and Electrically

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Reprogrammable Read-Only Memory Using the n-Channel SI-MOS One-Transistor Cell» dans Siemens Forschung- und Entwik-klungsberichte, volume 4, numéro 6, pages 345 à 352, publié en 1975, et plus récemment dans IEEE Transactions on Electron Devices, volume ED-24, numéro 5 (May 1977), sous les titres «Technology of a New n-Channel One-Transistor EAROM Cell Called SIMOS» par A. Scheibe et H. Schulte (p. 600) et «Electrically Erasable and Reprogrammable Read-Only Memory Using the n-Channel SIMOS One-Transistor Celi» par B. Roessler (p. 606). Cette mémoire est de type à canal n avec double grille en silicium polycristallin autoalignée et présente l'inconvénient de nécessiter des longueurs de canal de 3 à 4 (im difficilement maîtrisables. L'inscription s'effectue par injection d'électrons à partir de la région du canal sans pincement alors que l'effacement s'effectue par effet Fowler-Nordheim en appliquant une rampe de tension positive sur la source des MOST qui est partiellement recouverte d'un oxyde plus mince de 500 Â lui-même surmonté par la grille flottante. Des temps de l'ordre de la minute sont nécessaires pour effacer ces mémoires.

Une autre structure enfin, dénommée DIFMOS, développée par Texas Instruments est décrite dans un article intitulé «LA REPROM ultrasimple existe», paru dans la revue Inter Electronique, volume 20, pages 16 à 22, publiée en 1976, et plus récemment dans IEEE Transactions on Electron Devices, volume ED-24, numéro 5 (May 1977), page 594, par M. Gosney. Cette mémoire utilise une grille flottante en aluminium. L'inscription s'effectue par injection d'électrons par avalanche d'une diode p+n et l'effacement par injection de trous à l'aide d'une jonction n+p en appliquant simultanément une tension négative sur une capacité entraînant la grille flottante. Les inconvénients d'une telle structure sont des courants d'inscription et d'effacement relativement élevés ( ~0,5 m A), des temps de programmation lents ainsi que l'application simultanée de deux tensions pour l'effacement. La dimension de la cellule est également grande.

En général, les structures décrites ne peuvent être lues avec des basses tensions de l'ordre du volt. L'aiguillage de l'information demande également des tensions plus élevées et la réalisation des structures décrites nécessite souvent des technologies particulières.

La présente invention a pour but de remédier aux inconvénients précités tout en gardant un temps de rétention très long et vise l'obtention d'une mémoire présentant simultanément les caractères suivants: compatibilité avec une technologie CMOS à grille en silicium polycristallin, possibilité de commander l'inscription par un signal logique basse tension de l'ordre du volt, lecture de la mémoire également à basse tension, faible consommation, effacement électrique, temps de rétention de l'information de plusieurs années.

A cet effet, l'élément de mémoire selon l'invention est caractérisé par le fait que ledit circuit est composé de trois parties, dont la première sert à l'inscription d'informations et à sa commande, la deuxième à l'effacement et la troisième à la lecture de ces informations, et par le fait que l'électrode flottante est commune à ces trois parties du circuit, la première partie du circuit comprenant un transistor d'inscription à canal p dont le drain, qui constitue une jonction d'injection d'électrons p+n, est connecté d'une part au drain d'un transistor de commande à canal p dont la source est à la masse et d'autre part à un élément résistif qui aboutit à une borne destinée à recevoir une haute tension négative pendant la phase d'inscription, la grille du transistor de commande étant reliée à une borne de commande, la deuxième partie du circuit comprenant une deuxième électrode couplée capacitivement à l'électrode flottante de manière que le champ électrique entre ces deux électrodes soit inférieur au champ électrique à travers l'oxyde de grille des transistors constituant l'élément de mémoire et cette deuxième électrode étant reliée à une borne destinée à recevoir une haute tension négative pendant la phase d'effacement, et la troisième partie du circuit étant constituée par un transistor de lecture à canal p dont la source est à la masse, la grille de ce transistor constituant une partie de l'électrode flottante et le drain étant relié à une borne de lecture ainsi qu'à une borne d'un élément de charge dont l'autre borne est destinée à recevoir une tension d'alimentation négative.

Le fonctionnement de cet élément repose sur les mécanismes suivants:

— Pour assurer l'inscription d'informations, injection d'électrons par avalanche de la jonction d'injection requérant l'application d'une tension négative extérieure modérée (par ex. 40 V) et des courants de quelques dizaines de microampères. L'avalanche peut être évitée par la mise en conduction du transistor de commande par un signal logique interne au circuit et de faible tension (par ex. de l'ordre de 1,5 V) ce qui rend l'inscription sélective.

— L'effacement s'effectue par extraction d'électrons par effet Fowler-Nordheim à travers l'oxyde de grille en transmettant capacitivement des tensions négatives relativement élevées (par ex. de l'ordre de 60 à 70 V) à la grille flottante avec des courants moyens très faibles, par exemple de l'ordre du nanoampère.

— La lecture de l'élément de mémoire qui est permanente et sans consommation est donnée par la borne de lecture qui est à la masse si l'élément est inscrit (MOST à canal p de l'inverseur conducteur) ou à la tension d'alimentation du circuit si l'élément est effacée (MOST à canal n de l'inverseur conducteur).

La présente invention sera mieux comprise en référence à la description d'exemples de réalisations et du dessin annexé dans lequel:

la flg. 1 représente schématiquement le circuit électrique équivalent d'un circuit intégré constituant un élément de mémoire selon l'invention,

la flg. 2 est une vue de dessus d'un exemple de réalisation sous forme intégrée du circuit correspondant au circuit électrique représenté par la fig. 1,

la fig. 3 est une coupe schématique, selon un plan brisé IIIa-IIIg du circuit intégré représenté par la fig. 2,

la fig. 4 est une vue de dessus montrant une autre manière de réaliser la capacité de couplage entre la borne E et la grille flottante (région AB de la fig. 2), et la fig. 5 est un schéma d'une variante de l'inverseur de sortie du circuit représenté par la fig. 1.

Le circuit intégré représenté à la fig. 1 comprend un transistor MOS, à canal p, Tls un transistor MOS, à canal p, T4, un transistor MOS, à canal p, T2 et un transistor MOS, à canal n, T3. Ce circuit comprend également une grille flottante en silicium polycristallin, G], commune aux transistors Tt, T2 et T3. Le drain du transistor Tj joue le rôle de jonction d'injection d'électrons et sert à l'inscription de la mémoire, le transistor T4 joue le rôle de transistor de commande, et les transistors T2 et T3 sont associés entre eux pour constituer un circuit inverseur. Le transistor de commande T4 est disposé en parallèle avec le transistor Tj. Les drains des transistors Tt et T4 sont reliés à travers un élément résistif R, à une borne HT qui joue le rôle de borne d'inscription. La grille G3 du transistor T4 est reliée à une borne de commande C'. L'association des transistors T2 et T3, pour former le circuit inverseur, est réalisée en connectant entre eux les drains de ces transistors, par une connexion commune, à une borne de lecture S. La source du transistor T3 à canal n est reliée à une borne d'alimentation — VB et les sources des transistors Tj, T2 et T4 sont mises à la masse par une connexion commune. Une électrode G2, jouant le rôle de deuxième grille, est reliée à une borne E qui sert de borne d'effacement, cette électrode G2 étant en outre couplée capacitivement avec la grille flottante Gj.

Le fonctionnement de l'élément de mémoire constitué par le circuit intégré représenté à la fig. 1 est le suivant:

La borne HT étant portée à un potentiel d'environ —40 V, la commande de l'inscription peut être effectuée en faisant varier le potentiel appliqué à la borne de commande C'. En effet, lorsque la tension appliquée à la borne C' et, par conséquent, à la grille de commande G3 du transistor de commande T4 a une valeur de — VB (par ex. — 1,5 V), le transistor T4 est conducteur et il se produit une chute de tension sur l'élément résistif R suffisante pour que la tension

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sur les drains des transistors T4 et T, soit inférieure à la tension d'avalanche de la jonction de drain du transistor T,. Dans ces conditions, il ne se produit pas d'inscription. En revanche, lorsque l'on bloque le transistor de commande T4, en mettant la grille de commande G3 à la masse, la tension sur les drains des transistors T4 et T, devient suffisante pour porter la jonction de drain du transistor d'inscription T, en avalanche et, par conséquent, pour provoquer l'injection d'électrons chauds dans la grille flottante Gj. Cette grille se charge donc négativement et le transistor T, devient conducteur, ce qui provoque une chute de tension sur la résistance R et arrête automatiquement l'avalanche. D'autre part, le fait que la grille flottante Gj soit chargée négativement rend le transistorT2 conducteur, ce qui met la sortie S de l'inverseur à la masse. Il est à remarquer qu'il est avantageux au point de vue énergétique de supprimer la source du transistor Tj, afin d'éviter le courant de conduction de ce transistor lorsque la grille G, se charge négativement.

Pour l'effacement, on applique sur la deuxième grille G2 une tension suffisamment négative vis-à-vis de la masse à laquelle sont connectés le substrat et les sources des MOST à canal p T,, T2 et T4. La grille flottante est couplée capacitivement à la grille G2 à travers une couche isolante et au substrat à travers l'oxyde de champ ainsi qu'à travers l'oxyde de grille des transistors Tj, T2 etT3. La structure est dimensionnée de manière que le rapport des capacités entre grille flottante et / deuxième grille et grille flottante / substrat soit tel que le champ électrique à travers l'oxyde de grille des transistors T,, T2 et T4 soit plus élevé que celui qui existe entre grille flottante et deuxième grille. En appliquant une tension suffisamment négative sur l'électrode d'effacement vis-à-vis du substrat, les électrons de la grille flottante seront réinjectés à travers l'oxyde de grille dans le substrat par effet Fowler-Nordheim. La tension à appliquer sur la grille d'effacement dépendra des rapports de capacités choisis et sera d'autant plus basse que la capacité entre grille d'effacement et grille flottante sera élevée.

D'après la description qui précède du fonctionnement de l'élément de mémoire représenté à la flg. 1, on voit que le circuit comprend trois parties. Une première partie du circuit, comprenant les transistors T! et T4, l'élément résistif R, la grille de commande G3 et la partie de la grille flottante Gj qui fait partie du transistor d'inscription T,, sert à l'inscription des informations. Une deuxième partie, comprenant la deuxième grille G2 couplée capacitivement à la grille flottante, sert à l'effacement des informations par réinjection des charges négatives vers le substrat à travers l'oxyde de grille des transistors T,, T2 et T3. Une troisième partie du circuit, qui comprend les transistors T2 et T3 ainsi que les connexions électriques existant, d'une part, entre les drains des transistors T2 et T3 et la borne de sortie S de l'inverseur et, d'autre part, entre la source du transistor T2 et celle du transistor T4 (et également, le cas échéant, celle du transistor T] ), sert à la lecture des informations enregistrées dans l'élément de mémoire.

Il est à remarquer que contrairement à l'inscription, l'effacement des informations est non sélectif. Après effacement, le transistor à canal n, T3, de l'inverseur est alors conducteur et la sortie S est au potentiel — VB. Dans chacun des deux états de l'élément de mémoire (inscrit, effacé), un des deux transistors T2 et T3 de l'inverseur est bloqué. La consommation statique de l'inverseur est donc uniquement liée au faible courant de fuite de celui de ces deux transistors qui est bloqué.

La fig. 2 illustre une disposition possible des différentes parties de l'élément de mémoire dont le circuit équivalent est représenté à la fig. I. La fig. 2 est, en fait, constituée par le plan de masque que l'on peut utiliser pour la fabrication du circuit.

Ce plan de masque représente les contours de six masques différents M,, M2, M3, M4, Ms et M6 nécessaires à la fabrication du circuit. Le procédé de fabrication fait appel à la technologie MOS bien connue, qui est décrite, par exemple, dans le brevet suisse N° 542518 de la titulaire. Ce procédé ne sera donc pas décrit en détail ici. Il n'est d'ailleurs pas le seul permettant de réaliser ces mémoires. On rappellera simplement que la technique de fabrication d'un circuit intégré MOS comporte les opérations suivantes, effectuées en partant d'un substrat constitué par une plaque de silicium monocristallin de type n"~ :

5 Le premier masque désigné par M j sur la fig. 2 sert à délimiter les régions du substrat pour former le caisson faiblement dopé de type p- dans lequel sera réalisé le transistor à canal n T3. Ce caisson, grâce à son faible dopage, peut être utilisé pour former une résistance R ayant une valeur de quelques kiloohms par carré de io surface.

Le deuxième masque désigné par M2 sur la fig. 2 délimite les fenêtres englobant les régions sources, drains et grilles des transistors Tj, T2, T3 et T4 et du contact ohmique à l'entrée de la résistance R, régions qui sont délimitées dans un oxyde de champ 15 d'environ 10000 Â d'épaisseur crû préalablement.

Le troisième masque désigné par M3 sur la fig. 2 sert à délimiter la grille flottante en silicium polycristallin Gt des transistors T,, T2 et T3 et la grille en silicium polycristallin du transistor T4, grilles qui se trouvent sur oxyde de grille dans les régions délimitées par M2 et sur 20 oxyde de champ partout ailleurs.

Le masque M4 sert à délimiter les régions qui seront dopées n+ à l'intérieur et p+ à l'extérieur lors de la fabrication. Dans le procédé de fabrication décrit dans le brevet suisse N° 542518, ce masque sert à ôter l'oxyde de silicium dopé au bore au-dessus du transistor à 25 canal n avant le dépôt d'une couche d'oxyde dopée au phosphore, ces deux couches constituant les sources de diffusions des régions à doper p+ et n+. Les diffusions p+ et n+ s'effectuent ici simultanément. Les régions qui seront dopées n+ sont recouvertes d'une seule couche d'oxyde, dopé au phosphore, alors que les autres sont 30 recouvertes des couches d'oxyde dopé au bore et au phosphore.

Le cinquième masque, désigné par Ms sur la fig. 2, permet d'ouvrir les fenêtres de contact 10,11,12,13,14,15 et 16 à travers ces couches d'oxydes dopés. Aucune fenêtre de contact n'est réalisée sur la grille G1; ce qui laisse par conséquent cette grille flottante. La 35 fenêtre 14 chevauche le bord du masque M4 et permet de relier électriquement la source du transistor à canal n T3 au caisson p ~ délimité par Mi.

Le sixième et dernier masque délimite les interconnexions métalliques par gravure de celles-ci dans une couche d'aluminium 40 préalablement déposée. Dans cet exemple de réalisation, l'aluminium sert à réaliser la 2e grille G2 couplée capacitivement à la grille flottante Gx au-dessus de l'oxyde de champ de 10000 Â d'épaisseur.

Une coupe IIIa-IIIg de l'élément représenté à la fig. 2 est illustrée à la fig. 3 et montre la disposition relative schématique des 45 différentes parties importantes de l'élément de mémoire, en particulier le transistor de commande T4, le transistor d'injection Tj et le transistor de lecture T2 dont les zones de drains, de type p+, qui ne sont pas dans le plan de la coupe IIIa-IIIg sont représentées en pointillés. La résistance R a également été dessinée alors que le 50 caisson dans lequel se trouve le MOST à canal n n'a pas été indiqué pour des raisons de clarté.

Cette coupe IIIa-IIIg, représentée à la fig. 3, montre la disposition relative du substrat 1, en silicium monocristallin dopé n-, du caisson 2 dopé p-, de l'oxyde de champ 3, de l'oxyde de grille 5 des 55 transistors Tx et T2, de la grille flottante Gl5 en silicium polycristallin, de la deuxième grille G2, de la grille G3, du transistor T4, de la couche 7 d'oxyde de silicium dopé au bore, de la couche 8 d'oxyde de silicium dopé au phosphore et de la couche de métallisation 9 en aluminium qui constitue les connexions électriques.

60 Sur la fig. 3, les capacités mises en jeu lors de l'effacement sont indiquées en traits interrompus. La capacité C2 est la capacité entre grille flottante G, et deuxième grille G2, la capacité Cc est celle de la grille flottante Gj vis-à-vis du substrat ou du caisson à travers l'oxyde de champ, la capacité Cgnlie étant celle entre grille flottante 65 vis-à-vis du substrat et du caisson à travers l'oxyde de grille (Cg^ = CIg +C2g +C3goù 1,2,3 se rapportent aux transistors TI(T2 et T3). On peut montrer facilement que la condition sur les champs électriques, à savoir que le champ à travers l'oxyde de grille soit

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supérieur à celui entre grille flottante et deuxième grille, se traduit par la relation sur les surfaces S

c ^ c i c ^grille

J2 -> 0grille °champ A 5

uchamp où S2 est la partie de la surface de la deuxième électrode placée en regard de l'électrode flottante G,, où Sgrlne est la partie de la couche d'oxyde de grille et Schamp est la partie de la couche d'oxyde de champ, situées toutes deux sous l'électrode flottante, où dgriue et 10 dchamp sont enfin les épaisseurs respectives de ces couches. Le couplage capacitif entre 2e grille et grille flottante sera d'autant meilleur que C2 sera grand par rapport à Cgr;ne + Cchamp.

Le circuit intégré, représenté à la fig. 4, montre une variante de réalisation de la partie d'effacement A-B où la deuxième grille G2 15 est réalisée non pas sous forme d'une couche de métallisation en aluminium, mais sous forme d'un caisson G'z. La grille flottante G, est déposée sur oxyde de grille, au-dessus du caisson G'2, dans la fenêtre 18 qui est ouverte au moyen du deuxième masque. Le deuxième masque sert également à ouvrir la fenêtre 19 à travers 20 laquelle est effectuée une diffusion de type p+. Cette diffusion permet de réaliser un contact ohmique entre le caisson G'2, dopé p-, et la connexion en aluminium 20 qui vient en contact avec la diffusion p+ dans la fenêtre 21 qui est réalisée au moyen du cinquième masque. 25

L'épaisseur de l'isolant entre 2e grille et grille flottante étant réduite d'un facteur 3 à 5 vis-à-vis de la solution avec grille en aluminium, il en résulte un gain important en surface par rapport à la forme de réalisation de l'élément de mémoire qui est représenté à la fig. 3. 30

En variante, afin d'améliorer le couplage capacitif entre la grille d'effacement G'2 et la grille flottante G], on pourrait étendre la couche d'aluminium 20 qui sert de connexion électrique entre le caisson G'2 et la borne E, au-dessus de la grille G^

La deuxième grille en caisson p~ a le désavantage de créer un transistor parasite entre le caisson p~ et toute source à la masse, la grille flottante constituant la grille du transistor parasite.

L'élément de mémoire décrit a été illustré à l'aide de deux exemples de réalisation. D'autres variantes sont possibles.

Une variante de réalisation d'un élément résistif est constituée par un transistor à canal p dont la grille est reliée au drain et à la borne HT, sa source étant connectée aux drains des transistors T ! etT4.

Une variante, représentée à la fig. 5, de l'inverseur de sortie (région située à droite de la ligne C de la fig. 1 ) consiste à remplacer le transistor à canal n par une charge puisée. Cette charge puisée est constituée par un transistor à canal p, T'3, dont la source est connectée au drain du transistor à canal p, T2, et à borne de sortie S, dont le drain est connecté à une borne d'alimentation négative — VB et dont la grille est connectée à un générateur d'impulsions négatives I qui rend le transistor conducteur seulement pendant une phase de lecture. On obtient ainsi un élément de mémoire entièrement réalisable avec une technologie à canal p. L'emploi d'un inverseur de ce type indiqué ci-dessus se traduit par le fait que la lecture ne peut plus être permanente et sans consommation.

L'élément qui vient d'être décrit peut être utilisé dans de nombreux domaines de l'électronique. De par sa taille il est cependant réservé à une mémoire de faible capacité mais où une très longue rétention de l'information est garantie et où l'effacement de la mémoire n'est qu'occasionnel. Il peut être d'une importance capitale pour les applications où l'on demande une commande et une lecture à basse tension et à faible consommation tels les appareils de petit volume alimentés par une batterie autonome.

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2 feuilles dessins

Claims

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1. Elément de mémoire non volatil électriquement reprogrammable, constitué par un circuit intégré à transistors MOS complémentaires à électrode flottante en silicium polycristallin,

dans un substrat commun dopé n~ constituant l'électrode de masse, caractérisé par le fait que ledit circuit est composé de trois parties, dont la première sert à l'inscription d'informations et à sa commande, la deuxième à l'effacement et la troisième à la lecture de ces informations, et par le fait que l'électrode flottante est commune à ces trois parties du circuit, la première partie du circuit comprenant un transistor d'inscription à canal p dont le drain, qui constitue une jonction d'injection d'électrons p+n, est connecté d'une part au drain d'un transistor de commande à canal p dont la source est à la masse et d'autre part à un élément résistif qui aboutit à une borne destinée à recevoir une haute tension négative pendant la phase d'inscription, la grille du transistor de commande étant reliée à une borne de commande, la deuxième partie du circuit comprenant une deuxième électrode couplée capacitivement à l'électrode flottante de manière que le champ électrique entre ces deux électrodes soit inférieur au champ électrique à travers l'oxyde de grille des transistors constituant l'élément de mémoire et cette deuxième électrode étant reliée à une borne destinée à recevoir une haute tension négative pendant la phase d'effacement, et la troisième partie du circuit étant constituée par un transistor de lecture à canal p dont la source est à la masse, la grille de ce transistor constituant une partie de l'électrode flottante et le drain étant relié à une borne de lecture ainsi qu'à une borne d'un élément de charge dont l'autre borne est destinée à recevoir une tension d'alimentation négative.

2. Elément de mémoire selon la revendication 1, caractérisé par le fait que le transistor d'inscription comprend une source connectée à la masse.

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REVENDICATIONS

3. Elément de mémoire selon la revendication 1, caractérisé par le fait que le transistor d'inscription ne comprend pas de source.

4. Elément de mémoire selon la revendication 1, caractérisé par le fait que ledit élément résistif est constitué par un caisson de diffusion de type p- formé dans le substrat commun dopé n~.

5. Elément de mémoire selon les revendications 1 et 4, caractérisé par le fait que l'élément résistif est constitué par un transistor à canal p dont la grille et le drain sont reliés à la borne destinée à recevoir une haute tension négative pendant la phase d'inscription et dont la source est connectée aux drains des transistors d'inscription et de commande.

6. Elément de mémoire selon la revendication 1, caractérisé par le fait que la partie S2 de la surface de la deuxième électrode (G2) placée en regard de l'électrode flottante (G,), la partie SgrilIe de la surface de la couche d'oxyde de grille et la partie Schamp de la surface de l'oxyde de champ situées toutes deux sous l'électrode flottante, et les épaisseurs respectives dgrl]k et dchamp de la couche d'oxyde de grille et de la couche d'oxyde de champ sont liées par la relation:

7. Elément de mémoire selon la revendication 1, caractérisé par le fait que ladite deuxième électrode est constituée par une partie d'une couche métallique qui forme des interconnexions métalliques entre les parties du circuit et les bornes de ce dernier.

8. Elément de mémoire selon la revendication 1, caractérisé par le fait que ladite deuxième électrode est constituée par un caisson séparé de l'électrode flottante par une couche d'oxyde de grille.

9. Elément de mémoire selon la revendication 1, caractérisé par le fait que ledit élément de charge est constitué par un transistor à canal n dont la source est reliée à ladite borne destinée à recevoir une tension d'alimentation négative, la grille est constituée par une partie de l'électrode flottante et le drain est relié à la borne de lecture et au drain du transistor de lecture.

10. Elément de mémoire selon la revendication 1, caractérisé par le fait que ledit élément de charge est constitué par un transistor à canal p dont la source est connectée au drain du transistor de lecture, le drain est relié à ladite borne destinée à recevoir une tension d'alimentation négative et la grille est connectée à un générateur d'impulsions négatives qui rend ce transistor conducteur seulement pendant une phase de lecture.