CH634447A5

CH634447A5 - Circuit arrangement with a phase-locked loop

Info

Publication number: CH634447A5
Application number: CH1049178A
Authority: CH
Inventors: Franz Dr Jenik
Original assignee: Siemens Ag
Priority date: 1977-10-21
Filing date: 1978-10-10
Publication date: 1983-01-31
Also published as: NL7806758A; DE2747438A1; ATA751678A; AT365015B; FR2406844A1; BE871416A; DE2747438B2; FR2406844B1; IT7828935A0; IT1100123B; DE2747438C3

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung mit einem Phasenregelkreis, bei der aus Eingangssignalen Synchronisiersignale für den Phasenregelkreis erzeugt werden und bei der der Phasenregelkreis in Abhängigkeit der Synchronisiersignale Ausgangssignale abgibt.

Phasenregelkreise sind bekannt (s.z.B. US-Patentschrift 3 705 361). Diese Phasenregelkreise bestehen gewöhnlich aus einem Phasendetektor, einem Filter, einem steuerbaren Oszillator, der Ausgangssignale erzeugt und einer Anordnung zur Erzeugung von Vergleichssignalen aus den Ausgangssignalen, die dem Phasendetektor wieder zugeführt werden. Der Phasendetektor vergleicht die Eingangssignale mit den Vergleichssignalen und stellt dabei die Phasenabweichung zwischen Eingangssignal und Vergleichssignal fest. Die von dem Phasendetektor abgegebenen Detektorsignale sind dann ein Mass für die • Phasenabweichung zwischen Eingangssignal und Vergleichssignal. Aus diesen Detektorsignalen bildet das Filter eine Steuerspannung für den steuerbaren Oszillator. Der steuerbare Oszillator gibt Ausgangssignale ab, deren Folgefrequenz von der Grösse der Steuerspannung abhängt. Ein solcher Phasenregelkreis hat somit das Bestreben, Ausgangssignale zu erzeugen, die eine bestimmte festlegbare Phasenablage zu den Eingangssignalen haben.

Ein Anwendungsgebiet von Phasenregelkreisen ist die Positionierung und die Takterzeugung für Plattenspeicher. Dort werden auf der Oberfläche einer Platte Servospuren aufgebracht, aus denen Eingangssignale abgeleitet werden. Diese Eingangssignale werden einem Phasenregelkreis zugeführt, dessen Ausgangssignale auf die Eingangssignale synchronisiert werden müssen und aus denen dann Taktsignale erzeugt werden, die zum Betrieb des Plattenspeichers erforderlich sind. Solche in Plattenspeichersteuerungen verwendeten Phasenregelkreise müssen aber bestimmte Anforderungen erfüllen. Zum Beispiel müssen sie so aufgebaut sein, dass sie sich über einen weiten Frequenz- und Phasenbereich auf die Eingangssignale einsynchronisieren können. Im einsynchronisierten Zustand muss das Ausgangssignal des Phasenregelkreises dem Eingangssignal bei langsamen Änderungen phasengetreu nachfolgen. Bauteile und Betriebstoleranzen dürfen nur geringen Ein-fluss auf die Phasenlage haben. Schliesslich dürfen die vom Phasenregelkreis abgegebenen Ausgangssignale nur sehr geringe Abstandsschwankungen aufweisen.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Schaltungsanordnung mit einem Phasenregelkreis anzugeben, durch die die oben angegebenen Anforderungen erfüllt werden. Diese Aufgabe wird dadurch gelöst, dass eine Eingangsschaltung vorgesehen ist, der die Eingangssignale zugeführt werden, die die Synchronisiersignale erzeugt und die so aufgebaut ist, dass sie zu Beginn des Synchronisiervorganges des Phasenregelkreises breite Synchronisiersignale und anschliessend schmale Synchronisiersignale abgibt, und dass der Phasenregelkreis so aufgebaut ist, dass er während des Anliegens der breiten Synchronisiersignale die Frequenz seiner Ausgangssignale auf die Frequenz der Synchronisiersignale abstimmt und das Einphasen seiner Ausgangssignale auf die Synchronisiersignale mit den schmalen Synchronisiersignalen durchführt.

Der Detektor des Phasenregelkreises kann als Mittendetektor aufgebaut sein. Er gibt dann erste und zweite Detektorsignale ab, deren Breite von der Phasenlage von Vergleichssignalen zu den Synchronisiersignaleen abhängt. Aus diesen ersten und zweiten Detektorsignalen wird in dem angeschlossenen Filter eine pulsierende Steuerspannung erzeugt, durch die der steuerbare Oszillator betrieben wird. Der Oszillator erzeugt Ausgangssignale, die von dieser Steuerspannung abhängen. Die Ausgangssignale werden einer Frequenzteilerschaltung zugeführt, die aus diesen die Vergleichssignale für den Phasendetektor erzeugen.

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Da der Phasendetektor zweckmässigerweise ein Mittendetektor ist, ist die Breite des ersten Detektorsignales durch den Abstand der Vorderflanke des Synchronisiersignales von der Vorderflanke des Vergleichssignals und die Breite des zweiten Detektorsignales durch den Abstand der Vorderflanke des Vergleichssignales zur Rückflanke des Synchronisiersignales festgelegt. Durch die ersten und zweiten Detektorsignale wird in dem Filter ein Kondensator auf- bzw. entladen. Der Auf- und Entladevorgang erfolgt nacheinander. Dadurch entsteht am Ausgang des Filters eine Steuerspannung für den Oszillator, die wegen der aufeinanderfolgenden Auf- und Entladung des Kondensators schwankt und die den Oszillator zu einer unerwünschten Schwankung seiner Ausgangssignalfrequenz veranlasst. Um dies zu verhindern, wird das erste Detektorsignal durch ein Laufzeitglied zeitlich so verzögert, dass es sich mit dem zweiten Detektorsignal überlappt.

Eine einfach aufgebaute Eingangschaltung kann aus zwei monostabilen Kippschaltungen, zwei NAND-Gliedern, einem NOR-Glied und einer Anordnung zur Erzeugung von Umschaltsignalen bestehen. Der ersten monostabilen Kippschaltung werden dann die Eingangssignale zugeführt. Sie erzeugt Ausgangssignale schmaler Breite. Diese werden der zweiten monostabilen Kippschaltung zugeleitet, die aus den Ausgangssignalen schmaler Breite Ausgangssignale grösserer Breite erzeugt. Die Ausgangssignale der ersten monostabilen Kippschaltung werden einer ersten NAND-Stufe zugeführt, während die Ausgangssignale der zweiten monostabilen Kippschaltung an die zweite NAND-Schaltung angelegt werden. Durch die Anordnung zur Erzeugung der Umschaltsignale, deren nichtinvertierender Ausgang mit dem zweiten NAND-Glied und deren invertierender Ausgang mit dem ersten NAND-Glied verbunden ist, können entweder die schmalen Ausgangssignale der ersten monostabilen Kippschaltung oder die breiten Ausgangssignale der zweiten monostabilen Kippschaltung zum NOR-Glied geleitet werden, an dessen Ausgang dann die Synchronisiersignale abgegeben werden. Die Anordnung zur Erzeugung der Umschaltsignale kann z. B. ein Zähleroder ein Schiebregister sein, durch das die Zeit festgelegt wird, während der die breiten Synchronisiersignale bzw. schmalen Synchronisiersignale dem Phasenregelkreis zugeführt werden sollen.

Der Phasendetektor besteht zweckmässigerweise aus zwei NAND-Gliedern, denen jeweils die Synchronisiersignale zugeführt werden. Dem zweiten Eingang des ersten NAND-Gliedes wird das Vergleichssignal im negierten Zustand, dem zweiten NAND-Glied im nichtnegierten Zustand zugeleitet. Am Ausgang der NAND-Glieder erscheinen dann die Detektorsignale, deren Breite von der Phasenabweichung der Vorderflanke des Vergleichssignales zur Vorderflanke bzw. Rückflanke des Synchronisiersignales abhängt. Die Detektorsignale am Ausgang des ersten NAND-Gliedes werden über ein Laufzeitglied geleitet, um dieses so zu verzögern, dass sie sich zumindest mit den zweiten Detektorsignalen vom zweiten NAND-Glied zeitlich überlappen.

Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild der Schaltungsanordnung,

Fig. 2 ein Schaltbild der Eingangsschaltung,

Fig. 3 ein Schaltbild des Phasenregelkreises,

Fig. 4 die Form der Detektorsignale in Abhängigkeit von den Synchronisiersignalen und den Vergleichssignalen.

Die Schaltungsanordnung besteht gemäss Figur 1 aus einer Eingangsschaltung ES und dem Phasenregelkreis PH. Dabei ist der Phasenregelkreis PH aufgebaut aus einem Phasendetektor DT, einem Filter FE, einem steuerbaren Oszillator OS, einem Spannungsstabilisator SP und einem Frequenzteiler TE. Dem Eingang der Eingangsschaltung ES werden z. B.Eingangssig-nale Sl zugeleitet. Die Eingangsschaltung ES erzeugt aus den

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Eingangssignalen Sl die Synchronisiersignale B4-P, die dem Phasendetektor DT angeboten werden. Dem Phasendetektor DT werden weiterhin von dem Frequenzteiler TE Vergleichssignale G-P zugeleitet. Der Phasendetektor erzeugt aus den Synchronisiersignalen B4-P und den Vergleichssignalen G-P Detektorsignale FH-P und FL-N. Aus diesen bildet das Filter FE die Steuerspannung UR3. In Abhängigkeit der Steuerspannung UR3 gibt der steuerbare Oszillator OS Ausgangssignale H-P ab. Diese Ausgangssignale H-P können zur Erzeugung von weiteren Taktsignalen herangezogen werden. Sie werden aber auch dem Frequenzteiler TE zugeleitet, der die Vergleichssignale G-P erzeugt. Dieser Frequenzteiler ist deswegen erforderlich, um die Frequenz der Ausgangssignale H-P wieder an die Frequenz der Synchronisiersignale B4-P anzupassen. Der Spannungsstabilisator ist deswegen erforderlich, um unabhängig von Betriebsspannungschwankungen sowohl dem Filter FE als auch dem steuerbaren Oszillator OS konstante Spannungen anzubieten.

Aus Figur 2 ergibt sich der Aufbau der Eingangsschaltung ES. Sie besteht aus einer ersten monostabilen Kippschaltung B2, einer zweiten monostabilen Kippschaltung Bl, zwei NAND-Gliedern GP1 und GP2, einem NOR-Glied NGl und einer Anordnung zur Erzeugung von Umschaltsignalen AS.

Der ersten monostabilen Kippschaltung B2 werden die Eingangssignale Sl zugeführt. Diese wird durch die Vorderflanken der Eingangssignale Sl gesetzt und gibt schmale Ausgangsimpulse BP-2 ab, z. B. von einer Länge von 130 ns. Sie werden dem NAND-Glied GP2 und der zweiten monostabilen Kippschaltung Bl zugeführt. Die zweite monostabile Kippschaltung Bl erzeugt aus den Impulsen B2-P Ausgangsimpulse Bl-P grösserer Breite, z. B. von 750 ns. Die Ausgangsimpulse Bl-P werden dem NAND-Glied GP1 zugeleitet. Die Ausgänge der NAND-Glieder GP-1 und GP-2 sind mit dem NOR-Glieds NGl verbunden, an dessen Ausgang die Synchronisiersignale B4-P abgegeben werden.

Mit Hilfe der Anordnung AS wird nun festgelegt, welches der NAND-Glieder GP1 bzw. GP2 durchlässig ist und somit entweder die breiten Signale Bl-P oder die schmalen Signale B2-P zum NOR-Glied NGl geleitet. Sollen die breiten Signale Bl-P dem NOR-Glied NGl zugeleitet werden, dann gibt die Anordnung AS das Signal SA-P = 1 ab. Sollen dagegen die schmalen Signale B2-P dem NOR-Glied NGl zugeleitet werden, gibt die Anordnung AS das Signal SA-N = 1 ab. Die Signale SA-N bzw. SA-P können in Abhängigkeit von einem an der Anordnung AS anliegenden Signal TA gebildet werden. Zum Beispiel kann die Anordnung AS ein Zähler oder ein Schieberegister sein, das bei Auftreten des Signale TA zunächst das Signal SA-P erzeugt und nach Ablauf einer gewissen Zeit das Signal Sa-N. Im ersten Zeitbereich werden dann die breiten Impulse Bl-P, im zweiten Zeitbereich die schmalen Impulse B2-P als Synchronisiersignale B4-P verwendet

Der Aufbau des Phasenregelkreises ergibt sich aus der Figur 3. Der Phasenregelkreis soll sich auf die Synchronisiersignale B4-P einsynchronisieren und nach der Synchronisierung ein stabiles Ausgangssignal H-P erzeugen. Der Phasenregelkreis PH enthält zunächst den Phasendetektor DT. Dieser erzeugt aus dem Synchronisiersignal B4-P und dem vom Frequenzteiler TE kommenden Vergleichssignal G-P Detektorsignale FH-P und FL-N, deren Breiten von der Phasenlage der Synchronisiersignale B4-P zu den Vergleichssignalen G-P abhängen. Wenn die Eingangssignale voreilen wird FH breiter als FL und wenn sie nacheilen wird FL breiter als FH.

Als Phasendetektor wird ein Mittendetektor verwendet. Er ist aus zwei NAND-Gliedern GDI und GD3 aufgebaut. Den einen Eingängen der NAND-Glieder GDI und GD3 wird das Synchronisiersignal B4-P zugeleitet. Dem zweiten Eingang des NAND-Gliedes GDI wird das Vergleichssignal G invertiert, dem zweiten Eingang des NAND-Gliedes GD3 das Vergleichs-

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signal G nicht invertiert angeboten. Am Ausgang des NAND- Die schmalen Synchronisiersignale B4 haben aber den

Gliedes GDI erscheint dann das erste Detektorsignal FH, am Nachteil, dass der Synchronisierungsbereich des Phasenregel-Ausgang des NAND-Gliedes GD3 das zweite Detektorsignal kreises PH sehr klein ist. Damit darf die Frequenzabweichnung FL. zwischen Synchronisiersignal und Vergleichssignal nicht sehr

Beim Mittendetektor stellt sich die Vergleichsimpulsflanke 5 gross werden. Dieser Nachteil kann dadurch verhindert wer-auf die Mitte des Synchronisiersignales ein. Im eingeschwunge- den, dass die Breite der Synchronisierungssignale B4 gross nen Zustand werden immer zwei gleichbreite Detektorsignale gewählt wird. Die Frequenzsynchronisierung zwischen den FH und FL erzeugt. Die Form dieser Detektorsignale FH und Ausgangssignalen des Phasenregelkreises und den Eingangs-FL ist in Figur 4 in Abhängigkeit der Phasenlage der Synchroni- Signalen ist jedoch nur zu Beginn des Synchronisationsvorgan-siersignale B4 zu den Vergleichssignalen G dargestellt. Es ist "> ges erforderlich. Für den Normalbetrieb der Schaltungsanord-aus Figur 4 zu ersehen, dass das erste Detektorsignal FH gebil- nung genügt es, dass der Phasenregelkreis die auftretenden det wird durch die Vorderflanke des Synchronisiersignals B4 Phasenverschiebungen zwischen den Eingangssignalen und und die Vorderflanke des Vergleichssignals G, während das den Ausgangssignalen ausregeln kann. Aus diesem Grunde zweite Detektorsignal FL gebildet wird durch die Vorderflanke werden zu Beginn des Synchronisationsvorganges, bei dem der des Vergleichssignales G und die Rückflanke des Synchroni- is Phasenregelkreis PH sich auf die Eingangssignale Sl einsyn-siersignales B4. Im Bereich I der Figur 4 liegt die Vorderflanke chronisiert, Synchronisiersignale B4 grosser Breite an den Pha-des Vergleichssignales in der Mitte des Synchronisiersignales senregelkreises geliefert, nach Ablauf der Frequenzsynchroni-B4. Demgemäss ist die Breite des ersten und des zweiten sierung dagegen durch die Eingangsschaltung ES schmale Syn-

Detektorsignales gleich. Im Zeitbereich II dagegen eilen die chronisiersignale erzeugt und dem Phasenregelkreis zugeleitet. Synchronisiersignale B4 den Vergleichssignalen G vor. Damit 20 Die Ursache für die Schwankungen der Ausgangssignale H wird die Breite der ersten Detektorsignale FH grösser, die am Ausgang des Oszillators OS liegt darin, dass die Detektor-

Breite der zweiten Detektorsignale FL dagegen schmäler. Den signale FH und FL zeitlich nacheinander auftreten. Das erste dritten Fall zeigt der Bereich III der Figur 4. Hier eilen die Syn- Detektorsignal FH lädt das Filter FE auf und verschiebt die chronisiersignale B4 gegenüber der Normallage den Ver- Steuerspannung UR3 in positiver Richtung. Das zweite Detek-

gleichssignalen nach. Also wird die Breite der ersten Detektor- 25 torsignal FL entlädt dagegen das Filter FE und verschiebt die signale FH schmäler, die Breite der zweiten Detektorsignale Steuerspannung wieder zurück. Für die Steuerung des Oszilla-FL grösser, t ist die Zeit. tors OS wird aber nur die Differenz zwischen den beiden

Die Detektorsignale FH und FL werden einem Filter FE Ladungen wirksam. Um den Einfluss der Detektorsignale auf zugeleitet. Das Filter besteht aus Kondensatoren C5, C7 und die Steuerspannung UR3 zu verringern, wird das erste Detek-Widerständen R22, R20. Es erzeugt aus den ersten und zweiten 30 torsignal FH mit einem Laufzeitglied über das zweite Detektor-Detektorsignalen eine pulsierende Gleichspannung URI. Diese signal FL geschoben. Dabei überdecken sich die Ladungsein-wird über Emitterfolger V1 und V2 als pulsierende Steuerspan- prägungen im Filter und die Auslenkung der Steuerspannung nung UR3 dem Oszillator OS angeboten. UR3 wird weitgehend vermieden. Aus diesem Grunde wird hin-

Durch die Detektorsignale FH und FL werden die Konden- ter das NAND-Glied GDI des Phasendetektors DT ein Lauf-satoren des Filters FE auf- bzw. entladen. Das erste Detektor- 35 zeitglied LZ geschaltet, das das erste Detektorsignal FH zeit-signal FH lädt die Kondensatoren auf und erhöht damit auch lieh so verzögert, das es mit dem zweiten Detektorsignal FL die Steuerspannung UR3 und dies führt zu einer Frequenzerhö- überlappt.

hung des Oszillators OS. Das zweite Detektorsignal FH entlädt Der zwischen Oszillator OS und Phasendetektor DT dagegen die Kondensatoren des Filters FE und verringert angeordnete Frequenzteiler TE erzeugt aus den Ausgangssig-

damit die Steuerspannung UR3. Damit wird die Frequenz des 40 nalen H-P die Vergleichssignale G in einer Frequenz, die der Oszillators OS abgesenkt. Somit ergeben sich am Ausgang des Frequenz der Synchronisiersignale B4 entspricht. Der Fre-Oszillators OS Ausgangsimpulse H, die im Zeitbereich des Auf- quenzteiler TE kann aus einem Binärzähler bestehen.

tretens der ersten und zweiten Detektorsignale in ihren Der Ruhewert der Steuerspannung UR3 wird mit Hilfe von

Abständen schwanken. Widerständen R21, R23 aus der geregelten Versorgungsspan-

Um dies zu verhindern, ist es zweckmässig, die Breite der « nung U50 abgeleitet und über den Widerstand R22 an die Basis Synchronisiersignale B4 zu verkleinern. In diesem Fall wird des Emitterfolgers V1 übertragen. Die Versorgungsspannun-auch die Breite der ersten und zweiten Detektorsignale FH und gen U50 und U54 für das Filter und den Oszillator wird durch FL sehr viel schmäler. Das Auf- und Entladen der Kondensato- den Spannungsstabilisator LM von der Spannung U abgeleitet, ren des Filters FE erfolgt nur noch kurzfristig und ein stärkeres Die übrigen in Figur 3 dargestellten Bauelemente dienen zur Schwanken der Steuerspannung UR3 bei Autreten der Detek- so Einstellung von Arbeitspunkten der einzelnen Schaltkreise und torsignale wird vermieden. Die Schankungen der Ausgangssig- sind darum in ihrer Funktion bekannt.

naie H können auf diese Weise erheblich verringert werden.

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1 Blatt Zeichnungen

Claims

634447 PATENTANSPRÜCHE

1. Schaltungsanordnung mit einem Phasenregelkreis, bei der aus Eingangssignalen Synchronisiersignale für den Phasenregelkreis erzeugt werden und der Phasenregelkreis in Abhängigkeit der Synchronisiersignale Ausgangssignale abgibt, dadurch gekennzeichnet, dass eine Eingangsschaltung (ES) vorgesehen ist, der die Eingangssignale (Sl) zugeführt werden, die die Synchronisiersignale (B4) erzeugt und die so aufgebaut ist, dass sie zu Beginn des Synchronisiervorganges des Phasenregelkreises breite Synchronisiersignale (Bl-P) und anschliessend schmale Synchronisiersignale (B2-P) abgibt, und dass der Phasenregelkreis (PH) so aufgebaut ist, das er während des Anliegens der breiten Synchronisiersignale die Frequenz seiner Ausgangssignale (H) auf die Frequenz der Synchronisiersignale abstimmt und das Einphasen seiner Ausgangssignale auf die Synchronisiersignale mit den schmalen Synchronisiersignalen durchführt.

2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch den Phasenregelkreis (PH) aus einem Phasendetektor (DT), der erste und zweite Detektorsignale (FH, FL) abgibt, deren Breite von der Phasenlage von Vergleichssignalen (G) zu den Synchronisiersignalen (B4) abhängt, aus einem an den Detektor angeschlossenes Filter (FE), das aus den Detektorsignalen eine Steuerspannung (UR3) erzeugt, aus einem steuerbaren Oszillator (OS), dem die Steuerspannung (UR3) zugeführt wird und der in Abhängigkeit des Wertes der Steuerspannung die Ausgangssignale (H) erzeugt und aus einer Frequenzteilerschaltung (TE), die aus den Ausgangssignalen (Sl) die Vergleichssignale (G) erzeugt.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass der Phasendetektor (DT) ein Mittendetektor ist, dass die Breite des ersten Detektorsignales (FH) durch den Abstand der Vorderflanke des Synchronisiersignales (B4) von der Vorderflanke des Vergleichssignales (G-P) und die Breite des zweiten Detektorsignales (FL) durch den Abstand der Vorderflanke des Vergleichssignales (G-P) zur Rückflanke des Synchronisiersignales abhängt, und dass zwischen Phasendetektor (DT) und Filter (FE) ein Laufzeitglied (LZ) angeordnet ist,

durch das das erste Detektorsignal (FH) so verzögert wird, dass es zeitlich zumindest mit dem zweiten Detektorsignal (FL) überlappt.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass der Phasendetektor (DT) aus einem ersten und einem zweiten NAND-Glied (GDI, GD3) besteht, dass dem ersten NAND-Glied (GDI) das Synchronisiersignal und das negierte Vergleichssignal (G-N) und dem zweiten NAND-Glied das Synchronisiersignal und das nichtnegierte Vergleichssignal (G-P) zugeführt wird, und dass das Laufzeitglied (LZ) an den Ausgang des ersten NAND-Gliedes (GDI) angeschlossen ist.

5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch die Eingangsschaltung (ES) aus einer ersten monostabilen Kippschaltung (B2), der die Eingangssignale (Sl) zugeführt werden und die Ausgangsimpulse (B2-P) schmaler Breite abgibt, aus einer zweiten monostabilen Kippschaltung (Bl), der die Ausgangsimpulse (B2-P) der ersten monostabilen Kippschaltung (B2) zugeführt werden und die Ausgangsimpulse (Bl-P) grösserer Breite abgibt, aus einem ersten NAND-Glied (GP2), der die Ausgangsimpulse der ersten monostabilen Kippschaltung (B2) und ein negiertes Umschaltsignal (SA-N) zugeführt werden, aus einem zweiten NAND-Glied (GP1), dem die Ausgangsimpulse der zweiten monostabilen Kippschaltung (Bl) und das nichtnegierte Umschaltsignal (SA-P) zugeführt werden, aus einem NOR-Glied (NG1), das mit den Ausgängen der NAND-Glieder (GP1, GP2) verbunden ist und aus einer Anordnung (AS), die die Umschaltsignale erzeugt.