CH634448A5

CH634448A5 - Phase-locked loop with a circuit arrangement for shortening the phase-locking time

Info

Publication number: CH634448A5
Application number: CH1049278A
Authority: CH
Inventors: Franz Dr Jenik
Original assignee: Siemens Ag
Priority date: 1977-10-26
Filing date: 1978-10-10
Publication date: 1983-01-31
Also published as: DE2748075B2; NL7806845A; BE871568A; FR2407505A1; AT371962B; IT7829073A0; DE2748075C3; FR2407505B1; ATA757678A; IT1100135B; DE2748075A1

Description

Die Erfindung bezieht sich auf einen Phasenregelkreis mit einer Schaltungsanordnung zur Verkürzung der Einphaszeit bei einer sprunghaften Änderung der Phasenlage von Eingangssignalen, welcher Phasenregelkreis in Abhängigkeit der Eingangssignale Ausgangssignale abgibt, die in Vergleichssignale umgewandelt und als solche einem Phasendetektor zugeleitet werden, der sie mit den Eingangssignalen bezüglich der Phasenlage vergleicht.

Phasendetektoren sind bekannt (siehe z. B. US-Patentschrift 3 705 361). Phasenregelkreise enthalten gewöhnlich einen Phasendetektor, ein Filter, einen steuerbaren Oszillator und eine Rückkopplungsstufe. Die Aufgabe des Phasenregelkreises besteht darin, Ausgangssignale zu erzeugen, die bezüglich ihrer Phasenlage und ihrer Frequenz in einer vorgegebenen Beziehung zu den Eingangssignalen liegen. Dementsprechend werden dem Phasendetektor die Eingangssignale zugeleitet, der sie mit dem von der Rückkopplungsstufe kommenden Vergleichssignalen bezüglich der Phasenlage vergleicht. Der Phasendetektor gibt entsprechend dem Phasenunterschied beider Signale Detektorsignale ab, die in dem Filter in eine Steuerspannung für den Oszillator umgewandelt werden. Die Steuerspannung hängt ab von der Phasenlage zwischen Eingangssignalen und Vergleichssignalen. Durch die Steuerspannung wird der Oszillator nun so beeinflusst, dass er die Frequenz und die Phasenlage seiner Ausgangssignale so lange verändert, bis die gewünschte Beziehung zu den Eingangssignalen hergestellt ist.

Es gibt nun Anwendungsfälle für Phasenregelkreise, bei denen das Eingangssignal seine Frequenz beibehält, jedoch seine Phasenlage sprunghaft ändert. Damit muss sich der Phasenregelkreis auf die neue Phasenlage der Eingangssignale einstellen. Er braucht dazu eine durch die Eigenschaften des Phasenregelkreises festgelegte Einphaszeit. Nach Ablauf dieser Einphaszeit haben die Ausgangssignale des Phasenregelkreises wieder die gewünschte Phasenlage zu den Eingangssignalen.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Schaltungsanordnung im Phasenregelkreis anzugeben, bei der die Einphaszeit des Phasenregelkreises bei Auftreten einer sprunghaften Änderung der Phasenlage des Eingangssignales erheblich verkürzt wird. Diese Aufgabe wird dadurch gelöst, dass ein erster Schaltkreis vorgesehen ist, der bei Auftreten der sprunghaften Änderung der Phasenlage des Eingangssignales die Flanke des Vergleichssignales so verschiebt, dass die Phasenablage zwischen Eingangssignal und Vergleichssignal vermindert wird.

Somit wird jedes Mal, wenn ein solcher Phasensprung des Eingangssignales festgestellt wird, die Schaltungsanordnung so tätig, dass sie die Flanke des Vergleichssignales, das dem Phasendetektor zugeführt wird, in die gewünschte Lage zum Eingangssignal verschiebt. Zweckmässig ist es dabei, zur Erzeugung der Vergleichssignale aus den Ausgangssignalen des Oszillators des Phasenregelkreises eine Zählstufe vorzusehen. Dieser Zähler oder Frequenzteiler erzeugt aus den Ausgangssignalen Vergleichssignale, die in der Frequenz mit der Frequenz der Eingangssignale übereinstimmen. Ändert sich nun die Phasenlage des Eingagssignales sprunghaft, dann wird mit Hilfe des ersten Schaltkreises die Zählstufe voreingestellt. Die folgenden, von dem Oszillator kommenden Ausgangssignale zählen die Zählstufe so weiter, dass die Flanke des Vergleichssignales zum gewünschten Zeitpunkt entsteht.

Der erste Schaltkreis kann auf einfache Weise aufgebaut sein und z. B. aus zwei NAND-Gliedern und einem Flip-Flop bestehen. Dem ersten NAND-Glied werden die Eingangssignale und ein Ansteuersignal zugeführt, das jedes Mal dann auftritt, wenn die Eingangssignale eine sprunghafte Änderung der Phasenlage aufweisen. Liegen sowohl ein Eingangssignal als auch das Ansteuersignal vor, dann wird das zweite NAND-Glied ebenfalls freigegeben, an seinem Ausgang erscheinen dann ein Einstellsignal für die Zählstufe. Mit Hilfe des Flip-Flops soll verhindert werden, dass nach Auftreten eines Einstellsignales unmittelbar danach ein weiteres Einstellsignal auftreten kann. Dementsprechend wird das Flip-Flop bei Auftreten des ersten Einstellsignales in einen solchen Zustand gebracht, dass es das zweite NAND-Glied sperrt.

Um zu verhindern, dass die die Zählstufe beeinflussende Flanke des Ausgangssignales des Oszillators in einem kritischen Abstand zum Einstellsignal auftritt, ist es zweckmässig, einen zweiten Schaltkreis vorzusehen, der zwischen den Oszillator und die Zählstufe eingeschaltet ist. Durch diesen zweiten Schaltkreis wird eine unzulässige Überlappung von Einstellsignal und Ausgangssignal vermieden.

Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter erläutert.

Es zeigen:

Fig. 1 ein Blockschaltbild des Phasenregelkreises mit einer Schaltungsanordnung zur Verkürzung der Einphaszeit,

Fig. 2 und 3 Impulsdiagramme an verschiedenen Stellen der Einheiten des Blockschaltbildes der Figur 1, aufgetragen über

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die Zeit, leitet. Die Signale H2-P werden der Zählstufe ZA angeboten

Fig. 4 eine Ausführung des ersten Schaltkreises, und zählen den Zähler ZA durch. Dabei kann die Zählstufe ZA

Fig. 5 eine Ausführung des zweiten Schaltkreises, so aufgebaut sein, dass sie von einem bestimmten Ausgangs-

Fig. 6 eine Anordnung, durch die eine sprunghafte Ände- wert immer wieder auf O heruntergezählt wird.

rung der Phasenlage des Eingangssignales herstellbar ist, 5 Mit Hilfe des ersten Schaltkreises SKI wird das Einstell-

Gemäss der Fig. 1 besteht der Phasenregelkreis PH aus signal LZ für die Zählstufe ZA erzeugt. Deshalb wird ihm das einem Phasendetektor PT, einem Filter FE, einem Oszillator Eingangssignal EP zugeleitet und ausserdem das Ansteuersi-

OS, und einem Rückkopplungsglied, im Ausführungsbeispiel gnal SF von der Anordnung Sy. Das Ansteuersignal SF gibt an,

einer Zählstufe ZA. Das Zusammenwirken dieser Einheiten des wenn ein Phasensprung im Eingangssignal EP auftritt. Dann

Phasenregelkreises ist bereits in der Einleitung erörtert wor- io erzeugt der erste Schaltkreis SKI das Einstellsignal LZ für die den, auf diese braucht also hier nicht mehr eingegangen zu wer- Zählstufe ZA. Die Zählstufe ZA wird dadurch so eingestellt,

den. Die Schaltungsanordnung enthält einen ersten Schaltkreis dass sie das Vergleichssignal G-P so verschiebt, dass die Pha-

SK1, durch die die Zählstufe ZA derart voreingestellt wird, dass senablage zwischen Eingangssignal EP und Vergleichssignal bei Auftreten einer sprunghaften Änderung die Phasenlage des G-P kleiner wird.

Eingangssignales EP die Flanke des Vergleichssignales G-P so 15 In Figur 2 sind die Signalzüge des Einstellsignals LZ-N, des verschoben wird, dass die Phasenlage zwischen Eingangssignal Vergleichssignals G-P und des Signales B4-P am Ausgang der

EP und Vergleichssignal G-P verringert wird. Anordnung MO untereinander dargestellt. Es ist zu erkennen,

Die Schaltungsanordnung kann weiterhin einen zweiten dass sich die Phasenlage der Impulse B4-P sprunghaft ändert,

Schaltkreis SK2 enthalten, der zwischen den Oszillator OS und und dass zu diesem Zeitpunkt auch das Einstellsignal LZ-N auf-

die Zählstufe ZA eingefügt ist. Dieser zweite Schaltkreis SK2 20 tritt. Durch das Einstellsignal wird dann die Phasenlage des verhindert, dass sich das Ausgangssignal und das Einstellsignal Vergleichssignals G-P geändert, d. h. der Nullzustand des Ver-

für die Zählstufe ZA überschneiden können. gleichssignals G-P wird bei t2 verkürzt.

Der erste Schaltkreis SKI und der zweite Schaltkreis SK2 In Figur 3 sind die Signalzüge LZ-N, H-P, X5-P, G-P und sind strichpunktiert in Figur 1 eingezeichnet, um darzulegen, B4-P untereinander gezeichnet. Aus diesem Diagramm ergibt dass diese beiden Teile zum bekannten Phasenregelkreis PH 25 sich, dass bei Auftreten eines Einstellsignales LZ-N die die hinzugefügt werden. Zählstufe ZA betätigende Flanke des Ausgangssignales H-P

Aus dem Blockschaltbild der Figur 1 ergibt sich weiterhin des Oszillators so beeinflusst, dass keine unzulässige Übereine Anordnung SY und eine Anordnung MO. Mit der Anord- schneidung zwischen Einstellsignal LZ und dem Signal H2-P nung MO kann die Phasenlage der Eingangssignale EP sprung- auftreten kann.

haft geändert werden. Der Zeitpunkt dieser sprunghaften 30 Die Ausführung des ersten Schaltkreises kann aus Figur 4 Änderung kann z. B. mit Hilfe der Anordnung SY durchgeführt entnommen werden. Er besteht aus NAND-Gliedern, GB4, werden, die dann ein Signal an die Anordnung MO abgibt, GB3, einem Flip-Flop XI und einem Inverterglied GBl. Dem wenn die Phasenlage der Eingangsimpulse EP geändert wer- NAND-Glied GB4 werden die Eingangssignale EP und das den soll. Die Anordnung SY kann z. B. aus einer Verzögerungs- Ansteuersignal SF-N zugeleitet. Wenn beide Signale auf 1 lie-schaltung bestehen, der ein Signal TE zugeführt wird, die dieses 35 gen, dann gibt das NAND-Glied GB4 ein Signal ab, das durch verzögert und nach Ablauf der Verzögerungszeit ein Signal SF das Inverterglied GBl invertiert wird. In diesem Zustand wird abgibt, das der Anordnung MO zur Änderung der Phasenlage es dem zweiten NAND-Glied GB3 zugeleitet. Dieses ist ausser-der Eingangssignale EP zugeführt wird. dem mit dem negierenden Ausgang Q des Flip-Flops XI verini folgenden soll die Wirkungsweise der Schaltungsanord- bunden. Zunächst ist das Flip-Flop XI im nicht gesetzten nung in Verbindung mit den Impulsdiagrammen der Figur 2 40 Zustand, es wird durch das Ansteuersignal SF-N = O zurück-und 3 erläutert werden. Die Eingangssignale EP werden der gesetzt. Nach dem Übergang von SF-N auf den Wert 1 gibt das Anordnung MO zugeführt. Diese erzeugt aus den Eingangs- NAND-Glied GB3 bei Vorliegen von einem Eingangssignal EP Signalen EP Signale B4-P, die dem Phasendetektor PT angebo- das Einstellsignal LZ-N an seinem Ausgang ab. Das Einstellsig-ten werden. Wird nun der Anordnung MO das Signal SF zuge- nal LZ-N wird der Zählstufe ZA zugeleitet. Es wird aber auch leitet, dann ändert die Anordnung MO die Phasenlage der 45 zum Flip-Flop XI geführt, das dadurch gesetzt wird. Damit Signale B4-P sprunghaft. Dieser Fall ist z.B. in Figur 2 in der wird das NAND-Glied GB3 für jedes weitere Ausgangssignal Mitte dargestellt. Dort sind erst Signale B4-P mit grosser des NAND-Gliedes GB4 gesperrt. Also wird das Einstellsignal Breite, und anschliessend Signale B4-P mit kleiner Breite LZ-N nur ein einziges Mal bei Auftreten der sprunghaften gezeigt. Änderung der Phasenlage des Eingangssignals EP erzeugt Das Vergleichssignalen G-P von der Zählstufe ZA. Entsprechend 50 Flip-Flop XI wird erst wieder bei Auftreten des Ansteuer-der Phasenlage der beiden Signale zueinander erzeugt der Pha- signais SF-N = O zurückgesetzt und damit das NAND-Glied sendektor, der als Mittendetektor ausgeführt sein kann, Aus- GB3 freigegeben.

gangssignale, die proprtional zur Phasenlage zwischen den Die Ausführung des zweiten Schaltkreises SK2 ist in

Signalen B4-P und den Vergleichssignalen G-P sind. Aus den Figur 5 dargestellt. Er besteht aus einem Flip-Flop X2, einem von dem Phasendetektor PT abgegebenen Detektorsignalen 55 NAND-Glied GB2 und einem Inverterglied GB5.

erzeugt das Filter FE eine pulsierende Gleichspannung UR3, Das vom Oszillator OS abgegebene Ausgangssignal H-P die als Steuerspannung dem Oszillator OS zugeleitet wird. Die wird dem Flip-Flop X2 zugeführt und setzt dieses. Es wird wei-Steuerspannung UR3 hängt ebenfalls von der Phasenlage der terhin dem NAND-Glied GB2 angeboten, das ausserdem mit Signale B4-P und der Vergleichssignale G-P zueinander ab. Ent- dem Ausgang Q des Flip-Flops X2 verbunden ist. Normalersprechend der Grösse der Steuerspannung UR3 ändert der 60 weise wird daher bei Aufteten eines Ausgangssignals H-P am steuerbare Oszillator OS seine Frequenz. Der Oszillator OS Ausgang des NAND-Gliedes GB2 ein Signal abgegeben, das erzeugt die Ausgangssignale H-P, die am Ausgang abgegeben durch das Inverterglied GB5 invertiert wird und als Signal werden. Die Ausgangssignale H-P werden dem zweiten Schalt- H2-P der Zählstufe zum Weiterzählen zugeführt wird. Tritt kreis SK2 zugeleitet, der die Signale H2-P an seinem Ausgang jedoch ein Einstellsignal LZ-N auf, dann wird das Flip-Flop X2 abgibt. Der zweite Schaltkreis SK2 unterdrückt ein vom Oszil- 65 zurückgesetzt und damit das NAND-Glied GB2 gesperrt. Erst lator OS kommendes Signal dann, wenn dieses sich mit einem das nächste vom Oszillator gelieferte Ausgangssignal setzt das Einstellsignal LZ überschneiden würde. Aus diesem Grunde Flip-Flop X2 wieder und gibt damit das NAND-Glied GB2 frei, wird dem zweiten Schaltkreis SK2 das Einstellsignal LZ zuge- Somit ist es nicht mehr möglich, dass die Flanken des Einstell-

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signais LZ und des Ausgangssignales in einem kritischen Abstand zueinander zu liegen kommen, wodurch die Zählstufe ZA falsch zu zählen beginnen würde.

Eine mögliche Ausführung der Anordnung MO, mit deren Hilfe eine sprunghafte Änderung des Eingangssignales erzeugt wird, kann der Figur 6 entnommen werden. Diese besteht aus einer ersten monostabilen Kippschaltung Bl, einer zweiten monostabilen Kippschaltung B2, zwei NAND-Gliedern GP1 und GP2 und einem NOR-Glied GM1. Der monostabilen Kippschaltung Bl wird das Eingangssignal EP zugeleitet. Es wird durch dieses Signal gesetzt und gibt nach Ablauf seiner Kippzeit das Signal Bl-P ab. Die Breite des Signales Bl-P ist klein. Das Signal Bl-P wird der zweiten monostabilen Kippschaltung B2 zugeleitet Es erzeugt Signale B2-P grosser Breite.

Der Ausgang der ersten monostabilen Kippschaltung Bl ist mit dem NAND-Glied GP2, der Ausgang der zweiten monostabilen Kippschaltung mit dem NAND-Glied GP1 verbunden. Mit Hilfe des Ansteuersignais SF können nun entweder die

Signale B2-P oder die Signale Bl-P zum NOR-Glied GM1 geleitet werden und von dort als Signale B4-P dem Phasendetektor PT zugeleitet werden. Soll also die Breite der Signale B4-P zu Beginn gross sein, dann wird an das NAND-Glied GP1 5 das Signal SF-P angelegt und damit die Ausgangssignale B2-P zum NOR-Glied GM1 geleitet. Die Signale SF-P können aus den Signalen SF-N durch Invertierung abgeleitet werden. Sollen dagegen die Signale B4-P schmal sein, dann wird an das NAND-Glied GP2 das Ansteuersignal SF-N angelegt und io damit die Signale Bl-P als Signale B4-P verwendet Beim Umschalten vom NAND-Glied GP1 zum NAND-Glied GP2 tritt eine sprungartige Änderung der Phasenlage der Signale B4-P auf.

Die angegebene Ausführung der Anordnung MO und des 15 S Y kann selbstverständlich von den angegebenen Lösungen verschieden sein. Es ist lediglich eine Anordnung erforderlich, durch die ein Phasensprung in den Eingangssignalen festgestellt werden kann.

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2 Blatt Zeichnungen

Claims

634448 PATENTANSPRÜCHE

1. Phasenregelkreis mit einer Schaltungsanordnung zur Verkürzung der Einphaszeit bei einer sprunghaften Änderung der Phasenlage von Eingangssignalen, welcher Phasenregelkreis in Abhängigkeit der Eingangssignale Ausgangssignale abgibt, die in Vergleichssignale umgewandelt und als solche einem Phasendetektor zugeführt werden, der sie mit den Eingangssignalen bezüglich der Phasenlage vergleicht, dadurch gekennzeichnet, dass ein erster Schaltkreis (SKI) vorgesehen ist, der bei Auftreten einer sprunghaften Änderung der Phasenlage der Eingangssignale (EP) die Flanke des Vergleichssignals (G-P) so verschiebt, dass die Phasenablage zwischen Eingangssignal und Vergleichssignal verringert wird.

2. Phasenregelkreis nach Anspruch 1, dadurch gekennzeichnet, dass zur Erzeugung der Vergleichssignale aus den Ausgangssignalen (H-P) eine Zählstufe (ZA) vorgesehen ist, und dass der erste Schaltkreis (SKI) aus dem ersten phasenverschobenen Eingangssignal ein Einstellsignal (LZ) erzeugt, durch das die Zählstufe (ZA) voreingestellt wird.

3. Phasenregelkreis nach Anspruch 2, gekennzeichnet durch den ersten Schaltkreis (SKI) aus einem ersten NAND-Glied (GB4), dem die Eingangssignale (EP) und ein Ansteuersi-gnal (SF) zugeführt sind, das mit Beginn des Phasensprungs des Eingangssignals auftritt und das erste NAND-Glied freigibt, aus einem Flip-Flop (XI), das mit seinem Rücksetzeingang mit der Leitung für das Ansteuersignal (SF) verbunden ist, aus einem zweiten NAND-Glied (GB3) das mit seinem Ausgang mit dem Voreinstelleingang der Zählstufe (ZA) und dem Setzeingang des Flip-Flops (XI) verbunden ist und das mit seinem einen Eingang an den Ausgang des ersten NAND-Gliedes (GB4) und mit seinem zweiten Eingang an einem Ausgang des Flip-Flops (XI) angeschlossen ist.

4. Phasenregelkreis nach Anspruch 3, dadurch gekennzeichnet, dass zwischen einem Oszillator (OS) des Phasenregelkreises und der Zählstufe (ZA) ein zweiter Schaltkreis (SK2) aus einem zweiten Flip-Flop (X2) und einem dritten NAND-Glied (GB2) angeordnet ist, dass das zweite Flip-Flop (X2) mit seinem Rücksetzeingang mit dem Ausgang des zweiten NAND-Gliedes (GB3) und mit seinem Setzeingang mit dem Ausgang des Oszillators verbunden ist, und dass der Ausgang des Oszillators und der Ausgang des zweiten Flip-Flops mit dem dritten NAND-Glied (GB2) verbunden ist und der Ausgang des dritten NAND-Gliedes an die Zählstufe (ZA) angeschlossen ist.