CH638066A5 - Procede et appareil permettant de coder un signal numerique de facon qu'il presente une composante de courant continu minimale. - Google Patents
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Description
La présente invention concerne une technique permettant de coder des signaux numériques de façon qu'ils présentent une composante de courant continu minimale et, plus particulièrement, une technique dite de codage par blocs où un signal de code de m bits est utilisé pour représenter un mot numérique de n bits, le signal de code de m bit présentant une disparité nulle pour la plupart des mots numériques de n bits qu'il représente, et présentant en outre des longueurs de répétition successive minimales pour les mots numériques ayant une plus grande probabilité d'apparition.
Lorsqu'une information numérique est transmise ou enregistrée par exemple au moyen d'un support magnétique, les niveaux de courant continu qui représentent chacun des bits 1 et 0 des signaux numériques sont souvent déformés au point que le signal numérique initial ne puisse être reproduit à un quelconque degré de précision. Par exemple, pour l'enregistrement magnétique d'une information numérique, ces composantes de courant continu sont arrêtées par les amplificateurs d'enregistrement et les têtes d'enregistrement, aussi bien que par les amplificateurs de reproduction et les têtes de reproduction, qui sont ordinairement employés. Dans le cas de l'application des techniques d'enregistrement numérique au domaine des informations vidéo, comme par exemple pour les magnétoscopes numériques, ces composantes de courant continu sont en outre arrêtées par le circuit et les éléments électriques particuliers qui constituent le magnétoscope numérique. Puisque la déformation des signaux numériques qui sont finalement reproduits à partir du support magnétique amène une sérieuse dégradation de l'image de télévision qui est produite à partir de ceux-ci, il est souhaitable d'utiliser des techniques de modulation de signaux permettant d'enregistrer un signal convenablement modulé présentant une bonne immunité vis-à-vis du bruit et, en outre, possédant une composante de courant continu sensiblement nulle.
Le codage d'un signal numérique de n bits suivant un mot code de m bits est désigné dans la description suivante par l'expression codage par blocs. Si un bit 1 est représenté par un niveau de courant continu tel que +1, par exemple, et si un bit 0 est représenté par un niveau de — 1, la combinaison formée d'un bit 1 suivi d'un bit 0, soit 10, présente une composante de courant continu nulle. Une combi5
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naison de bits telle que 100 présente une composante de courant continu de — 1. La combinaison de bits 1001 présente une composante de courant continu nulle. Ainsi, on peut affirmer qu'un mot de plusieurs bits possède une composante de courant continu qui est égale à la différence entre le nombre des bits 1 et celui des bits 0 que s contient ce mot. Cette composante de courant continu sera désignée dans la description par le mot disparité. Si la disparité d'un mot numérique est positive, le nombre des bits 1 dépasse celui des bits 0 dans ce mot. Inversement, si la disparité d'un mot numérique est négative, alors le nombre des bits 1 est inférieur à celui des bits 0. Pour io un mot numérique formé d'un nombre pair de bits, la disparité est nulle si le nombre de bits 1 est égal au nombre de bits 0. Naturellement, un mot à nombre de bits pair peut présenter une disparité positive ou négative, selon que le nombre des bits 1 est supérieur ou inférieur à celui des bits 0. 15
On peut penser que, si tous les mots numériques de n bits peuvent être transformés en des mots code de m bits tels que chaque mot code de m bits présente une disparité nulle, la composante de courant continu globale de ces mots code enregistrés sera égale à zéro. Ainsi, il est possible de minimiser la distorsion et la dégrada- 20 tion dans le signal numérique reproduit. On voit que, si n = 4, un total de 16 mots numériques différents peut être construit à partir de ces 4 bits. Si n = 6, un total de 20 mots codes de 6 bits à disparité nulle est disponible. Par conséquent, chaque mot de 4 bits peut être représenté par un unique mot code de 6 bits correspondant de dispa- 25 rité nulle. Toutefois, dans de nombreuses applications, par exemple pour l'enregistrement vidéo numérique, le signal numérique initial est formé de 8 bits. Dans le cas d'un magnétoscope numérique particulier, chaque niveau de signal vidéo est échantillonné et quantifié à l'un de 256 niveaux de quantification différents. Chaque niveau de 30 quantification est donc représenté par l'un de 256 signaux de 8 bits différents. Si chaque signal de 8 bits peut être représenté par un seul mot code de 10 bits, alors, sur les 1024 mots codes de 10 bits différents qui sont disponibles, seuls 252 d'entre eux possèdent une disparité nulle. Par conséquent, si chaque signal numérique de 8 bits 35 doit être représenté par un mot code à disparité nulle, chaque mot code doit être formé de 12 bits. Mais, puisque 8 bits seulement sont nécessaires pour représenter des informations utiles, on voit que,
dans ce schéma de codage par blocs, on fait appel à 4 bits redondants. Cela augmente la densité de bits des signaux qui doivent être 40 enregistrés, et cela n'est pas souhaitable.
La présente invention se propose de remédier à ces inconvénients. A cette fin, le procédé selon l'invention est défini par la revendication 1.
L'appareil pour la mise en œuvre de ce procédé est défini par la 45 revendication 15.
La description suivante, donnée à titre d'exemple, sert à illustrer l'invention; elle s'appuie sur les dessins annexés, parmi lesquels:
la fig. 1 est un schéma de principe d'un dispositif d'enregistrement et de reproduction de signaux vidéo numériques avec lequel so l'invention peut être utilisée;
la fig. 2 est une représentation graphique d'un signal vidéo en couleurs juxtaposé à un certain nombre de niveaux de quantification associés;
la fig. 3 est une représentation schématique du code utilisé pour 55 enregistrer les signaux vidéo au moyen du dispositif d'enregistrement et de reproduction de la fig. 1 ;
la fig. 4 est un schéma en partie sous forme de blocs et en partie sous forme logique d'un mode de réalisation de l'invention;
la fig. 5 est une représentation schématique du codage et de la 60 mémorisation servant à faciliter la compréhension du fonctionnement de l'invention;
la fig. 6 est un schéma de principe, ou sous forme de blocs, d'un décodeur pouvant être utilisé pour rétablir l'information codée au moyen de l'invention, et 65
les fig. 7 et 8 sont des schémas de principe d'autres modes de réalisation de l'invention.
Sur l'ensemble des figures, la désignation des éléments est réalisée au moyen d'une numérotation homogène. La fig. 1 est un schéma de principe d'un magnétoscope numérique pouvant être utilisé avec l'invention.
Plus particulièrement, le magnétoscope numérique illustré par la fig. 1 comporte une borne d'entrée 10 à laquelle est appliqué un signal vidéo en couleurs composite. Ce signal vidéo est un signal analogique et subit un filtrage au niveau d'un filtre passe-bas 12 qui élimine les bruits et les interférences des fréquences supérieures. Le signal vidéo filtré est ensuite appliqué à un circuit convertisseur 13, dans lequel le signal vidéo analogique est transformé en signaux numériques de m bits pouvant commodément être enregistrés sur un support magnétique, par exemple une bande magnétique Mg. Le signal vidéo d'entrée est également appliqué par la borne d'entrée 10 à un oscillateur synchronisé 17 ayant pour fonction de produire des signaux d'horloge servant à échantillonner le signal analogique et à produire divers signaux de cadencement et de commande utiles au fonctionnement du circuit de conversion 13.
Le circuit 13 de conversion de données est constitué d'un convertisseur analogique-numérique 14 qui reçoit des signaux de cadencement produits par l'oscillateur 17, de manière à assurer l'échantillonnage du signal analogique d'entrée qui lui est appliqué par la borne d'entrée 10. A titre d'exemple, les signaux de cadencement qui sont utilisés pour échantillonner le signal analogique d'entrée peuvent présenter une fréquence d'échantillonnage 3fsc, où fsc est la fréquence de sous-porteuse de couleur ordinaire d'un signal vidéo en couleurs de type NTSC par exemple. Le convertisseur analogique-numérique 14 transforme chaque niveau analogique échantillonné en un mot de données de 8 bits correspondant. Ainsi, on notera que le convertisseur analogique-numérique peut être doté de 256 niveaux de quantification (soit 28), chaque niveau de quantification étant représenté par un mot de 8 bits correspondant.
Le circuit 13 de conversion de données comporte également deux codeurs par blocs 15A et 15B, ces codeurs par blocs recevant en commun chaque mot de données de 8 bits produit par le convertisseur analogique-numérique 14. De préférence, bien que ce ne soit pas nécessaire, chaque mot de données de 8 bits est délivré à ces codeurs par blocs sous forme parallèle. Chaque codeur par blocs est conçu pour transformer chaque mot de données de 8 bits qui lui est délivré en un mot code de 10 bits. La plupart de ces mots codes de 10 bits présentent une disparité nulle, à l'exception d'un nombre relativement petit de ces mots codes qui présentent une disparité non nulle et apparaissent lorsque le niveau quantifié du signal vidéo d'entrée se trouve à des niveaux qui ne reviennent pas fréquemment. De plus, chacun des codeurs par blocs 15A et 15B produit un mot code de 10 bits à disparité nulle ayant une longueur de répétition successive minimale lorsque le niveau quantifié du signal vidéo se trouve à l'intérieur de la partie centrale de l'intervalle global de quantification. Par exemple, si le signal vidéo peut être quantifié sur l'un de 256 niveaux de quantification, ou pas, distincts, s'échelon-nant du pas 0 au pas 255, le mot code de 10 bits produit par les codeurs par blocs 15A et 15B aura une longueur minimale de répétition successive si le niveau quantifié du signal vidéo est égal, par exemple, au pas 132 ou 133. Si le niveau quantifié du signal vidéo devient progressivement plus élevé ou plus bas par rapport à cette partie centrale, la longueur de répétition successive du mot code de 10 bits associé à ce niveau de quantification deviendra progressivement plus élevée. Par exemple, pour le pas de quantification 253 ou pour le pas de quantification 4, les mots code de 10 bits à disparité nulle présenteront une longueur maximale de répétition successive. Comme cela sera décrit, les mots codes de 10 bits à disparité non nulle servent à représenter les niveaux de quantification restants, comme les niveaux 254 et 255 et comme les niveaux 0, 1, 2 et 3.
Un commutateur 24 est couplé aux sorties des codeurs 15A et 15B respectifs. La fonction du commutateur est de choisir sélectivement le mot code à disparité non nulle venant d'un des codeurs, puis de choisir sélectivement le mot code à disparité non nulle suivant venant de l'autre codeur. Si le codeur 15A produit par exemple des mots codes à disparité non nulle positive et si le codeur 15B produit
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des mots codes à disparité non nulle négative, alors, dans le cas où le niveau de quantification du signal vidéo d'entrée est tel qu'un mot code à disparité non nulle est produit, le commutateur 24 sélectionne l'un des codeurs, puis commute de façon à sélectionner l'autre, afin de produire un mot code à disparité non nulle d'un premier signe algébrique pour représenter l'un des niveaux quantifiés, puis de produire un mot code à disparité non nulle ayant le signe algébrique opposé pour représenter le niveau quantifié suivant. Un tel fonctionnement sera décrit de façon plus détaillée ci-dessous, en relation avec certains modes de réalisation préférés de l'invention.
La sortie du commutateur 24 est couplée à un amplificateur d'enregistrement 16, dans lequel chaque mot code est amplifié, les mots codes amplifiés étant ensuite délivrés à une tête d'enregistrement H5 assurant l'enregistrement sur une bande magnétique Mg. Dans un mode de réalisation préféré de magnétoscope numérique, ne faisant pas partie de l'invention en soi, la tête d'enregistrement est constituée de plusieurs têtes rotatives qui balaient des pistes inclinées sur une bande magnétique enroulée en hélice. De plus, les échantillons mis sous forme numérique du signal vidéo d'entrée, tels que les mots codes produits par les codeurs 15A et 15B, sont de nouveau codés suivant un code de correction d'erreur, et sont sélectivement combinés de façon à former des sous-blocs, chaque sous-bloc comportant un certain nombre de mots codes qui représentent une information vidéo, un certain nombre de mots codes qui représentent par exemple un code de détection d'erreur du type CRC bien connu, un certain nombre de mots codes qui représentent des signaux d'adressage et d'identification particuliers au moyen desquels le sous-bloc peut être convenablement identifié, et un certain nombre de mots codes représentant un code de synchronisation.
Le magnétoscope numérique représenté sur la fig. 1 comporte également une section de reproduction au moyen de laquelle les signaux vidéo mis sous forme numérique, qui ont été enregistrés sur la bande magnétique Mg par la tête d'enregistrement HR, sont reproduits, l'information vidéo initiale étant ainsi rétablie. Plus particulièrement, cette section de reproduction comporte une tête de reproduction HP, qui peut être identique à la tête d'enregistrement Hr, cette tète de reproduction servant à reproduire les signaux vidéo numériques enregistrés, et un amplificateur de reproduction 18 qui amplifie ces signaux numériques. On notera que, si les signaux numériques sont enregistrés dans la configuration de sous-blocs mentionnée ci-dessus, les signaux numériques sont reproduits suivant la même configuration de sous-blocs. Après amplification, ces signaux numériques reproduits sont délivrés à un circuit 19 convertisseur de données, lequel peut, par exemple, être complémentaire du circuit 13 convertisseur de données afin d'assurer le rétablissement de l'information vidéo. Le circuit 19 convertisseur de données comporte un décodeur de blocs 20 qui, par exemple, peut décoder chaque mot code de 10 bits en son mot de données de 8 bits correspondant. Le circuit 19 convertisseur de données peut également comporter des décodeurs de correction d'erreur, ainsi que des dispositifs analogues, qui détectent des erreurs dans les mots de données respectifs constituant chaque sous-bloc reproduit, et qui corrigent ou compensent ces mots erronés.
Les mots d'information de 8 bits décodés que produit le décodeur 20 en réponse aux mots codes de 10 bits reproduits sont transformés en un signal analogique par un convertisseur numérique-analogique 21. Le signal analogique reproduit est alors amplifié par un amplificateur 22 et est délivré à une borne de sortie 23 en vue de son utilisation ultérieure. Par exemple, un moniteur de télévision peut être couplé à la borne de sortie 23 de façon à visualiser l'image vidéo correspondant au signal vidéo reproduit.
La fig. 2 est une représentation graphique d'un signal vidéo en couleurs composite typique, de la forme NTSC. Ce signal vidéo comporte des impulsions de synchronisation horizontale, des impulsions du type salves, ou tops, de synchronisation, et une information vidéo utile. Typiquement, ce signal vidéo peut être quantifié en 256 pas, chaque pas étant représenté par un mot d'information de 8 bits. A titre d'exemple, la pointe SYNC du signal de synchronisation horizontale peut être affectée à un niveau de quantification 0, le pic négatif du signal de salve peut être affecté au niveau de quantification 15, et le niveau de blanc maximal de l'information vidéo peut être affecté au niveau de quantification 255. Sur la fig. 2, il existe une très faible probabilité que l'information vidéo soit présente dans la région des bas niveaux, désignée par HL, ou dans la région des hauts niveaux désignée par Hh. Comme cela sera décrit ci-après, si un niveau analogique quantifié tombe à l'intérieur des régions HL ou Hh, il est représenté sous la forme d'un mot code de 10 bits ayant une disparité non nulle. Plus particulièrement, un de ces signaux quantifié à bas niveau ou haut niveau sera représenté par un mot code ayant par exemple une disparité positive, et le signal quantifié de bas niveau ou de haut niveau immédiatement suivant sera représenté par un mot code ayant une disparité négative. Naturellement, les niveaux quantifiés survenant à l'intérieur de la bande comprise entre la région des bas niveaux HL et la région des hauts niveaux Hh seront représentés par un mot code ayant une disparité nulle.
Selon un mode de réalisation du magnétoscope numérique avec lequel l'invention peut être utilisée, les échantillons mis sous forme numérique de chaque intervalle de ligne horizontale sont répartis en plusieurs canaux. Par exemple, les échantillons à numérotation paire et à numérotation impaire peuvent être séparés les uns des autres, puis les échantillons séparés peuvent être regroupés en sous-blocs. Ainsi, les échantillons mis sous forme numérique d'une ligne d'information vidéo sont formés en plusieurs sous-blocs. A titre d'exemple, on peut utiliser 6 sous-blocs d'échantillons mis sous forme numérique pour représenter chaque ligne d'information vidéo, chaque sous-bloc étant constitué de 96 échantillons mis sous forme numérique, lesquels seront désignés ci-dessous comme étant 96 mots. Ces sous-blocs peuvent être enregistrés en différents canaux, et les sous-blocs respectifs de chaque canal peuvent être enregistrés en série. Un exemple d'une telle configuration de sous-blocs pouvant être utilisée dans un magnétoscope numérique est décrit dans la demande de brevet japonais déposée par la titulaire le 25 octobre 1979 sous le N° 138107/79. Sur la fig. 3 est présenté un agencement typique de sous-bloc d'information. Si l'on suppose que le sous-bloc est formé de mots de 8 bits, alors, l'ensemble du sous-bloc représente 105 mots comportant un bloc SYNC de signal de synchronisation formé de
3 mots, un signal ID/AD qui identifie le canal, la ligne (impaire ou paire), la trame (impaire ou paire) et l'image complète (impaire ou paire) des échantillons vidéo mis sous forme numérique que contient le sous-bloc, ainsi que l'emplacement particulier de ce sous-bloc dans une trame de sous-blocs identiques, ce signal ID/AD étant formé de deux mots, puis 96 échantillons, ou mots, de signaux vidéo mis sous forme numérique, et, enfin, un code de détection d'erreur de type CRC formé de quatre mots. Ces mots respectifs sont disposés, l'un après l'autre, de la façon décrite sur la fig. 3. Les mots SYNC sont utilisés pendant une opération de reproduction de signaux vidéo, pour détecter le début du sous-bloc et donc permettre la détection des mots ID/AD, des mots de données vidéo échantillonnés et des mots CRC. Dans la demande de brevet mentionnée ci-dessus, une période de ligne horizontale du signal vidéo est constituée de 288 échantillons par canal, chaque canal étant formé de trois sous-blocs comportant chacun 96 échantillons mis sous forme numérique. De préférence, chaque sous-bloc est délivré aux codeurs 15A et 15B par blocs de façon que chaque mot de 8 bits qu'il contient soit transformé en un mot code de 10 bits correspondant.
Sur la fig. 4 est représenté un mode de réalisation d'un circuit 15 de codage par blocs, lequel peut être utilisé pour constituer le codeur 15A ou 15B. Ce codeur est constitué de trois dispositifs de mémorisation, tels que des mémoires fixes ML, Mm et MH. Chacune de ces mémoires fixe peut être, par exemple, un circuit de mémorisation du type DLSPB426D possédant des emplacements adressables qui sont adressés par un mot d'adresse de 9 bits et qui stockent 4 bits. Pour un mot d'adresse de 9 bits particulier, la mémoire fixe ML lit 4 bits d'ordre inférieur dans un mot de 10 bits, la mémoire fixe Mm lit
4 bits d'ordre moyen de ce mot de 10 bits, et la mémoire fixe MH lit les 2 bits restants d'ordre supérieur. Ainsi, l'ensemble des mémoires
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fixes Ml, Mm et MH est adressé par le même mot d'adresse de 9 bits, et chaque mémoire fixe lit un ensemble respectif de bits, de l'ordre inférieur, de l'ordre moyen et de l'ordre supérieur, du mot code de
10 bits correspondant, lesquels bits sont stockés dans l'emplacement particulier qui est adressé par le mot d'adresse de 9 bits.
Chaque mot d'adresse de 9 bits est constitué de bits de données a0 à a, qui peuvent par exemple être constituées par le mot de données de 8 bits, c'est-à-dire l'échantillon mis sous forme numérique, qui représente le niveau de quantification du signal vidéo analogique échantillonné. Le neuvième bit a8 fait fonction de bit de sélection de mémoire, ainsi que cela sera décrit ci-après. Sur les 10 bits qui constituent le mot code lu par les mémoires fixes en réponse aux mots d'adresse qui leur sont envoyés, les bits d'ordre inférieur Q„ à Qj sont lus par la mémoire fixe ML, les bits d'ordre moyen Q4 à Q, sont lus par la mémoire fixe Mm, et les bits d'ordre supérieur Qs et Q„ sont lus par la mémoire fixe MH. De plus, chaque mot de 10 bits est accompagné par un bit d'identification Q10 qui est stocké dans la mémoire fixe MH. Le rôle de ce bit d'identification sera décrit ci-dessous.
Selon un mode de réalisation du magnétoscope numérique avec lequel l'invention peut être utilisée, le convertisseur analogique-numérique 14 met sous forme numérique chaque échantillon du signal vidéo d'entrée de façon qu'il se présente comme un mot de données en série bit par bit. Par conséquent, le codeur 15 comporte un registre à décalage 25 qui fait fonction de convertisseur série-parallèle délivrant aux mémoires fixes les bits a0 à a7 sous forme parallèle. On notera qu'il est possible d'omettre le registre à décalage 25 dans le cas où le convertisseur analogique-numérique 14 délivre des mots de données bit par bit en parallèle.
Si les mémoires fixes ML, Mm et MH fournissent chaque mot code de 10 bits sous forme d'un mot bit par bit en parallèle, il peut être fait appel à un registre à décalage 26 pour servir de convertisseur parallèle-série amenant la délivrance de chaque mot code sous forme de série bit par bit. Ainsi, les bits sont enregistrés un à un en série. Il est possible d'omettre le registre 26 si les mémoires fixes délivrent chaque mot code de 10 bits en série.
On notera que les mémoires fixes ML, Mm et MH peuvent être remplacées par un dispositif de mémorisation fixe unique possédant 2° emplacements de mémorisation, chaque emplacement de mémorisation stockant un mot de 11 bits (Q0 à Qi0). Pour faciliter la compréhension de l'appareil présenté sur la fig. 4, on supposera qu'il est utilisé un semblable dispositif de mémorisation fixe unique. Il peut être imaginé que ce dispositif de mémorisation comporte deux zones de mémorisation, chaque zone pouvant stocker 256 mots codes de
11 bits. Par commodité, ces deux zones de mémorisation seront appelées ci-après les plan MA et MB d'occupation en mémoire. Le plan d'occupation en mémoire MA stocke les 250 mots codes à disparité nulle, plus 6 mots codes ayant, par exemple, une disparité positive. Le bit d'identification Q10 qui est associé à chaque mot code de disparité nulle est un bit 0, et le bit d'identification Q10 qui est associé à chaque mot code de disparité non nulle est un bit 1. De la même façon, le plan d'occupation en mémoire MB stocke les 250 mêmes mots codes à disparité nulle et, en outre, stocke 6 mots codes ayant une disparité négative. Le bit d'identification Q]0 associé à chaque mot code dans le plan d'occupation en mémoire MB est un bit 0 pour les mots codes à disparité nulle, et est un bit 1 pour les mots codes à disparité non nulle. Ainsi que cela va maintenant être expliqué, chaque bit d'identification Q10 qui est lu dans la mémoire, c'est-à-dire qui est lu dans le plan d'occupation en mémoire MA ou MB, est détecté et est utilisé pour la sélection du plan d'occupation en mémoire particulier sur lequel le mot code suivant est lu.
Le bit d'identification Q)0, qui est associé à chaque mot code de 10 bits dans chacun des plans d'occupation en mémoire MA et MB, est détecté par un détecteur 30 de bit d'identification. Le détecteur 30 est constitué d'un couple de circuits basculeurs de type J-K 31 et 32, l'entrée J du circuit basculeur 31 étant connectée à une source de potentiel positif Vcc, servant à délivrer un bit 1 constant à cette borne, tandis que son entrée K est connectée de façon à recevoir le bit d'identification Q10 lu dans la mémoire. La sortie Q du circuit basculeur 31 est couplée à l'entrée J du circuit basculeur 32, et la version inversée du signal de la sortie Q est délivrée à l'entrée K du circuit basculeur 32. La sortie Q du circuit basculeur 32 fournit à la mémoire le bit as de sélection de mémoire. Enfin, un signal d'horloge CL est délivré à l'entrée T du circuit, tandis que la version inversée de ce signal d'horloge est délivrée à l'entrée T du circuit basculeur 32.
En ce qui concerne le fonctionnement, on suppose que, lorsque le bit a8 de sélection de mémoire est un bit 0, c'est le plan d'occupation en mémoire MA qui est choisi pour la lecture du mot code de 10 bits, lequel est alors adressé par le mot d'adresse de 8 bits a0 à a7 produit par le convertisseur analogique-numérique 14. Inversement, lorsque le bit a8 de sélection de mémoire est un bit 1, c'est le plan d'occupation de mémoire MB qui est choisi pour l'adressage.
Naturellement, l'emplacement particulier du plan MA ou MB choisi qui est adressé par le mot de données de 8 bits a„ à a7 est fourni sous la forme du mot code de 10 bits, et le bit d'identification Q10 associé à chaque mot code lu est délivré au détecteur 30 de bit d'identification.
Comme cela a été mentionné ci-dessus, le bit d'identification Q10 est un bit 1 pour l'identification des mots de disparité non nulle dans chacun des plans MA et MB. Ce bit d'identification est un bit 0 pour l'identification de chaque mot à disparité nulle dans les plans MA et MB. On peut noter que, si le signal d'horloge fourni au détecteur 30 de bit d'identification est synchronisé avec l'opération de lecture dans la mémoire, alors, si le bit d'identification Q,„ est un bit 1, le circuit basculeur 31 passe de son état positionné à son état repositionné, ou bien de son état repositionné à son état positionné, lors du premier demi-cycle de l'impulsion d'horloge. Pendant le demi-cycle suivant de l'impulsion d'horloge, si le circuit basculeur 31 est passé à son état positionné, le circuit basculeur 32 passe de même dans son état positionné, si bien que le bit a8 de sélection de mémoire est un bit 1. Inversement, si le circuit basculeur 31 est passé à son état repositionné, le circuit basculeur 32 prend de même son état repositionné, si bien que le bit a8 de sélection de mémoire est un bit 0. Ainsi, on voit que, à chaque fois que le bit d'identification Q10 est un bit 1, les circuits basculeurs 31 et 32 changent d'état afin de changer l'état du bit a8 de sélection de mémoire. Toutefois, lorsque le bit d'identification QI0 est un bit 0, les circuits basculeurs 31 et 32 conservent l'état qu'ils avaient précédemment.
En relation avec la fig. 5, on va maintenant décrire la manière dont le choix est fait entre les plans d'occupation en mémoire MA et MB. La partie supérieure de la fig. 5 est associée au plan MA, et la partie inférieure est associée au plan MB. La partie gauche du plan MA représente les mots d'adresse qui sont produits en réponse à chaque niveau de quantification du signal vidéo d'entrée (a0 à a7), y compris le bit de sélection de mémoire a8. La partie droite associée au plan MA représente les mots codes (Q0 à Q,) qui sont lus dans le plan MA en réponse à chaque mot d'adresse appliqué, ces mots codes ayant des disparités positive ou négative, selon le mot d'adresse particulier reçu. De même, on voit que le bit d'identification QI0 qui est associé aux mots codes à disparité nulle est un bit 0 et le bit d'identification associé aux mots codes à disparité positive est un bit 1. De même, la partie gauche associée au plan MB représente les mots d'adresse produits en réponse aux niveaux quantifiés du signal vidéo d'entrée, y compris le bit de sélection de mémoire a8. La partie droite associée au plan MB représente les mots codes qui sont lus dans la mémoire, ainsi que le bit d'identification Q10.
On notera que, sur les 256 mots d'adresse de 8 bits qui sont obtenus du convertisseur analogique-numérique 14, 250 d'entre eux servent à adresser les mots codes à disparité nulle. Ces 250 échantillons peuvent être produits lorsque, par exemple, le niveau de quantification du signal vidéo d'entrée se trouve entre le pas de quantification 4 et le pas 253. Si le signal vidéo d'entrée se trouve dans la région inférieure HL, c'est-à-dire si le niveau de quantification du signal vidéo d'entrée correspond à l'un quelconque des pas 0 à 3, le mot code correspondant qui est lu dans la mémoire présente une dis5
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7
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parité non nulle. Si le mot code est lu dans le plan MA, il a une disparité positive; s'il est lu dans le plan MB, il a une disparité négative. Enfin, si le niveau de quantification du signal vidéo se trouve aux pas 254 ou 255, alors le mot code qui est lu dans le plan MA en réponse à ces niveaux de quantification présente une disparité positive; si le mot code est lu dans le plan MB, il présente une disparité négative.
On suppose que, initialement, le bit a8 de sélection de mémoire est un bit 0, si bien qu'il sélectionne le plan MA. Tant que chaque niveau de quantification du signal vidéo se trouve à l'intérieur de la bande allant du pas 4 au pas 253, des mots codes à disparité nulle sont lus dans le plan MA. Comme illustré, le bit d'identification Q10 de chacun de ces mots codes est un bit 0. Ainsi, le détecteur 30 de bit d'identification (fig. 4) maintient son état, de sorte que le bit de sélection de mémoire a8 reste sous la forme d'un bit 0. Puis on suppose que le niveau d'identification de l'échantillon suivant du signal vidéo se trouve à l'intérieur de la région inférieure HL ou à l'intérieur de la région supérieure Hh. Le mot de disparité non nulle correspondant, possédant une disparité positive, est lu dans le plan MA. Cette fois, le bit d'identification Q10 est un bit 1. Le détecteur 30 de bit d'identification détecte ce bit d'identification de façon à changer l'état du bit a8 de sélection de mémoire contre un bit 1. Ainsi, le plan MB est alors choisi pour l'opération suivante de lecture en mémoire. Si le niveau de quantification de l'échantillon suivant du signal vidéo se trouve à l'intérieur de la bande allant du pas 4 au pas 253, un mot code de disparité nulle correspondant est lu dans le plan MB.
Puisque le bit d'identification Q10 qui est associé à ce mot à disparité nulle est un bit 0, le détecteur 30 de bit d'identification maintient son état actuel, si bien que le bit a8 de sélection de mémoire reste sous la forme d'un bit 1. Toutefois, si le niveau de quantification de l'échantillon suivant du signal vidéo se trouve à l'intérieur de la région HL ou à l'intérieur de la région Hh, un mot code de disparité négative correspondant est lu dans le plan d'occupation en mémoire MB. Puisque le bit d'identification Q]0 associé à ce mot code de disparité négative est un bit 1, le détecteur 30 de bit d'identification modifie cet état de manière à ramener le bit de sélection de mémoire a8 à un bit 0. Ainsi, le plan MA est lu au cours de l'opération de lecture en mémoire suivante.
On notera que la disparité positive des mots codes qui correspondent aux pas de quantification 0 à 3 et 254, 255 du plan MA présente la même valeur absolue, à savoir 121, que la valeur absolue présentée par les mots codes à disparité négative du plan MB qui correspondent aux pas de quantification 0 à 3 et 254, 255. Par conséquent, la composante de courant continu globale, que l'on appelle valeur de somme numérique (DSV), de mots codes successifs est égale à zéro puisque, si le mot code ne présente pas une disparité nulle, chaque mot code à disparité positive sera équilibré par le mot code immédiatement suivant à disparité non nulle de signe négatif.
Dans l'exemple de la fig. 5, et dans le mode de réalisation de la fig. 4, les mots à disparité nulle sont placés dans chacun des plans MA et MB d'occupation en mémoire. Le cas échéant, tous les mots à disparité nulle peuvent être placés dans un unique plan, ou emplacement de mémorisation, seuls les mots à disparité non nulle étant stockés dans des plans ou emplacements distincts. Ainsi, le même emplacement de mots codes à disparité nulle est adressé quel que soit l'état du bit as de sélection de mémoire. Seuls les emplacements des mots codes à disparité non nulle sont choisis en fonction de l'état du bit de sélection de mémoire a8.
De préférence, la disparité de chaque mot code à disparité non nulle, qui est associé ou affecté à un pas de quantification respectif dans les régions HL et Hh. possède une valeur de +2 ou —2 selon que, respectivement, le mot code à disparité non nulle est mémorisée dans le plan MA ou dans le plan MB. Si cela est souhaitable, chaque mot code à disparité positive peut être complémentaire d'un mot code à disparité négative, sur la base de la comparaison bit par bit. Toutefois, cela n'est pas absolument nécessaire, et l'invention produit ses effets en l'absence d'une telle complémentarité des mots à disparité non nulle. Il suffit simplement que les disparités des mots codes associés aux régions HL et Hh des plans MA et MB aient des valeurs absolues égales.
On suppose que la région HL est constituée de quatre pas de quantification et que la région Hh est constituée de deux pas de quantification. Si cela est souhaitable, ces régions peuvent être constituées de n'importe quels nombres respectifs de a et b pas de quantification. De plus, si des mots à disparité nulle doivent être utilisés pour le bloc SYNC du mot de synchronisation, le nombre de mots codes à disparité nulle qui sont disponibles pour représenter les pas de quantification est ramené de 250 pas à 247 pas, par exemple. Ainsi, le nombre de pas inclus dans les régions Hj et Hh peut être augmenté de façon correspondante.
Sur la fig. 6 est illustré un mode de réalisation de décodeur 40 conçu pour décoder les mots codes de 10 bits qui sont produits par le codeur par blocs de la fig. 4. Si l'on suppose que le décodeur 40 doit être utilisé, par exemple, dans la section de reproduction du magnétoscope numérique de la fig. 1, on rappellera alors que les signaux numériques reproduits sont fournis sous forme série bit par bit. Un registre à décalage 44 sert à transformer le courant de bits en série en des mots codes de 10 bits, parallèles successifs. Chaque mot code est délivré à une mémoire constituée par exemple de dispositifs mémorisateurs M! et Mh, formés par exemple de mémoires fixes.
Chaque mémoire fixe Mi et Mh peut être du type dit 4 x 1024 qui comporte 1024 emplacements de mémorisation adressables à 4 bits chacun. Ces dispositifs de mémorisation sont adressés simultanément de manière à lire le mot de données de 8 bits en réponse au mot code de 10 bits reçu, ce dernier faisant fonction de mot d'adresse. En particulier, les 4 bits d'ordre inférieur Q„ à Q., de chaque mot de données de 8 bits sont stockés dans la mémoire fixe M], et les 4 bits d'ordre supérieur Q4 à Q- de ces mots de données de 8 bits sont stockés dans la mémoire fixe Mh. On notera que chaque mot code de 10 bits est alors utilisé pour adresser les emplacements correspondants dans chacune de ces mémoires fixes, si bien que les bits d'ordre inférieur Q0 à Q3 sont lus dans la mémoire fixe Mj en même temps que les bits d'ordre supérieur Q4 à Q- qui sont lus dans la mémoire fixe Mh. Les bits Q0 à Q-, sont combinés pour former le mot code de 10 bits reçu.
On notera que, indépendamment de ce que le mot code de 10 bits reçu a une disparité nulle, positive ou négative, chaque mot code de 10 bits est associé à un seul mot de données de 8 bits correspondant. C'est ce mot de données de 8 bits correspondant qui est lu dans les dispositifs de mémorisation en réponse au mot code de 10 bits reçu.
Deux dispositifs de mémorisation fixe de type 4 x 1024 sont utilisés dans le mode de réalisation de la fig. 6 du fait que, d'un point de vue pratique, ce type de dispositif de mémorisation peut être facilement trouvé sur le marché. Si l'on dispose d'une mémoire de type 8 x 1024 unique, on peut utiliser ce dispositif à la place des mémoires fixes Mj et Mh illustrées. De plus, puisque seuls 256 mots codes de 10 bits sont utilisés pour représenter les mots de données, il est possible, si cela est souhaitable, de prévoir un dispositif de mémorisation fixe approprié présentant une configuration du type 8 x 256.
Le mot de données de 8 bits qui est lu dans la mémoire est fourni sous forme parallèle. Si cela est souhaitable, ces mots de données sous forme parallèle peuvent être transformés en mots à bits en série par un registre à décalage 45. Ce registre à décalage peut être synchronisé avec le registre à décalage 44 et faire fonction de convertisseur parallèle-série. Les mots de données mis sous forme sérielle sont alors délivrés à un convertisseur numérique-analogique qui les ramène à la forme analogique.
Lorsque l'invention est utilisée en relation avec un dispositif d'enregistrement de signaux vidéo numériques, les échantillons adjacents du signal vidéo d'entrée présentent une corrélation relativement élevée. Ainsi, il peut y avoir de faibles variations dans des échantillons de 8 bits successifs mis sous forme numérique, si bien qu'il existe, de même, peu de variation dans les mots codes de 10 bits successifs. Il se peut que, si les mots codes qui représentent des niveaux analogiques à forte probabilité de récurrence ont des lon5
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gueurs relativement importantes de répétition successive, c'est-à-dire si ces mots codes sont dotés d'un nombre relativement grand de bits 1 ou 0 successifs, un diagramme d'erreur sera formé d'un mot code à l'autre. Plus spécialement, le niveau de luminance du signal vidéo se trouve plus souvent dans l'intervalle de 50 à 70 unités IRE (Institution of Radio Engineers, ou Société des ingénieurs radio). Il est donc avantageux d'éviter la production du diagramme d'erreur mentionné ci-dessus, dû aux grandes longueurs de répétition successive, lorsque le niveau de quantification du signal vidéo d'entrée se trouve à l'intérieur de cet intervalle de 50 à 70 unités IRE.
Pour éviter ce diagramme d'erreur, on affecte à des pas de quantification voisins des mots codes possédant une disparité nulle et des longueurs analogues de répétition successive. De plus, les mots codes dont la longueur de répétition successive est la plus courte sont affectés aux niveaux de quantification se trouvant à l'intérieur de l'intervalle de 50 à 70 unités IRE. Ainsi, les mots codes à disparité nulle qui ont les plus petites longueurs de répétition successive sont affectés aux niveaux de quantification qui se trouvent dans l'intervalle de 50 à 70 unités IRE, et les mots codes à disparité nulle dont la longueur de répétition successive est progressivement plus grande sont affectés à des niveaux de quantification qui se trouvent progressivement plus éloignés de cet intervalle. Ainsi, si le centre de cet intervalle correspond au pas de quantification 132, le mot code affecté à
ce pas présente alors une longueur de répétition successive minimale, tandis que les mots codes affectés à des pas de quantification progressivement situés plus bas présentent des longueurs progressivement plus grandes de répétition successive. De même, le mot code s affecté au pas de quantification 133 peut présenter une longueur minimale de répétition successive, et les mots codes qui sont affectés à des pas de quantification situés progressivement plus haut présentent des longueurs progressivement plus grandes de répétition successive. De plus, les pas de quantification 132 et 133 sont affectés à des mots io codes présentant des longueurs analogues de répétition successive. De préférence, bien que ce ne soit pas nécessaire, les mots codes qui sont affectés à des pas de quantification situés progressivement plus bas sont complémentaires des mots codes qui sont affectés à des pas de quantification situés progressivement plus haut. De plus, les is niveaux de quantification qui correspondent au niveau de signal de luminance compris dans l'intervalle de 50 à 70 unités IRE peuvent être considérés comme placés sensiblement au centre de l'intervalle de quantification, cet intervalle de quantification ayant des pas de quantification qui vont de 0 à 255.
Sur la base de la relation qui vient d'être mentionnée entre niveau de quantification et longueur de répétition successive, les plans d'occupation en mémoire MA et MB peuvent être représentés par les tableaux I et II.
Tableau I Plan d'occupation en mémoire MA
Niveau de quantification
Bit d'identification (le plus significatif)
Mot de 10 bits
Remarques
0
1
1101010101
mot de disparité +2
1
1
1011010101
mot de disparité +2
2
1
1010110101
mot de disparité +2
3
1
1010101101
mot de disparité +2
4
0
1111100000
longueur de répétition des bits 1=5
5
0
1111000001
longueur de répétition des bits 1 = 4
35
0
1000111100
longueur de répétition des bits 1=4
36
0
0001010111
longueur de répétition des bits 1 = 3
90
0
1110100100
longueur de répétition des bits 1=3
91
0
0010011011
longueur de répétition des bits 1=2
92
0
0010101011
longueur de répétition des bits 1 = 2
132
0
0101010101
longueur de répétition des bits 1 = 1
133
0
1010101010
longueur de répétition des bits 1 = 1
134
0
1001001011 =3 c longueur de répétition des bits 0 = 2
135
0
îooiooiioi 'M
u longueur de répétition des bits 0 = 2
175
0
0110100011 .a
T3
longueur de répétition des bits 0 = 3
176
0
0001101011
longueur de répétition des bits 0 = 3
228
0
1101000011
longueur de répétition des bits 0 = 4
229
0
1100001110
longueur de répétition des bits 0 = 4
253
0
0000011111
longueur de répétition des bits 0 = 5
20
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Tableau I (suite)
Plan d'occupation en mémoire MA
Niveau
Bit d'identifi
de quantifi cation (le plus
Mot de 10 bits
Remarques cation significatif)
254
1
1010101011
mot de disparité + 2
255
1
1100101011
mot de disparité +2
Tableau II Plan d'occupation en mémoire MB
Niveau de quantification
Bit d'identification (le plus significatif)
Mot de 10 bits
Remarques
0
1
0010101010
mot de disparité —2
1
1
0100101010
mot de disparité —2
2
1
0101001010
mot de disparité —2
3
1
0101010010
mot de disparité —2
4
0
1111100000
longueur de répétition des bits 1 = 5
5
0
1111000001
longueur de répétition des bits 1=4
35
0
1000111100
longueur de répétition des bits 1 = 4
36
0
0001010111
longueur de répétition des bits 1 = 3
90
0
1110100100
longueur de répétition des bits 1=3
91
0
0010011011
longueur de répétition des bits 1 = 2
92
0
0010101011
longueur de répétition des bits 1=2
132
0
0101010101
longueur de répétition des bits 1 = 1
133
0
1010101010
u
3
longueur de répétition des bits 1 = 1
134
0
1001001011
c longueur de répétition des bits 0 = 2
135
0
1001001101
es &
C/5
longueur de répétition des bits 0 = 2
175
0
0110100011
'Cd
Uì
longueur de répétition des bits 0 = 3
m
0
0001101011
c £
)
longueur de répétition des bits 0 = 3
228
0
1101000011
longueur de répétition des bits 0 = 4
229
0
1100001110
longueur de répétition des bits 0 = 4
253
0
0000011111
longueur de répétition des bits 0 = 5
254
1
0101010100
mot de disparité — 2
255
1
0011010100
mot de disparité —2
Sur la fig. 7 est représenté un autre mode de réalisation de codeur par blocs pouvant être utilisé dans l'invention. Ce mode de réalisation est analogue à celui présenté sur la fig. 4, à l'exception du fait que, au lieu de dispositifs de mémorisation fixe distincts pour l'ordre inférieur, l'ordre moyen et l'ordre supérieur, le mode de réalisation de la fig. 7 utilise un unique dispositif de mémorisation fixe Ma, qui est une mémoire fixe du type 11 x 256, pour servir de plan d'occupation en mémoire MA, et Mb, qui est également une mémoire fixe du type 11 x 256, pour servir de plan d'occupation en mémoire MB. Chacune des mémoires fixes Ma et Mb a pour fonction, en réponse à la délivrance d'une adresse, de lire les contenus à 11 bits de l'emplacement adressé. Ces 11 bits sont constitués par les mots ss codes de 10 bits Q0 à Q9 et le bit d'identification Q10. Ce bit d'identification Qio, lu dans la mémoire fixe Ma ou Mb, est envoyé à un détecteur 50 de bit d'identification qui peut être, par exemple, identique au détecteur 30 du bit d'identification présenté ci-dessus en rela
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10
tion avec la fig. 4. A titre d'exemple, à chaque fois qu'un mot code à disparité non nulle est lu dans la mémoire fixe Ma, le bit d'identification Q,0 qui accompagne ce mot code est détecté par le détecteur 50 de bit d'identification, qui produit un bit 0. Ce bit 0 fait fonction de bit de sélection de mémoire a8, tel que décrit ci-dessus, et sert à empêcher la mémoire fixe Ma de lire le contenu de l'emplacement adressé immédiatement après. Ce bit 0 de sélection de mémoire est toutefois inversé par un inverseur 51 afin que la mémoire fixe Mb puisse fonctionner en réponse au mot d'adresse immédiatement suivant. De même, lorsqu'un mot code à disparité non nulle est lu dans la mémoire fixe Mb, son bit d'identification annexé est détecté par le détecteur 50 de bit d'identification, qui produit un bit 1 de sélection de mémoire. Ce bit 1 est inversé par l'inverseur 51 afin d'empêcher la mémoire fixe Mb de fonctionner en réponse au mot d'adresse immédiatement suivant, tout en permettant à la mémoire fixe Ma de lire le mot code immédiatement suivant en réponse à ce mot d'adresse immédiatement suivant. Naturellement, et comme cela a été indiqué ci-dessus, les mots à disparité nulle qui sont mémorisés dans chacune des mémoires fixes Ma et Mb sont dotés d'un bit d'identification 0 n'affectant pas l'état du bit de sélection de mémoire produit par le détecteur 50 de bit d'identification.
Un autre mode de réalisation de l'invention est présenté sur la fig. 8. Ce mode de réalisation diffère de celui présenté sur la fig. 7 en ce que chacune des mémoires fixes Ma et Mb est une mémoire fixe du type 10 x 256. Ainsi, à chacun des 256 emplacements adressables de chaque mémoire, seuls des mots codes de 10 bits sont stockés. Le bit d'identification Q10 est omis. Néanmoins, chaque mot code qui est lu dans la mémoire fixe Ma ou Mb est délivré, bit par bit en série, via le registre à décalage 26, à un détecteur 60 de disparité. Ce détecteur de disparité a pour fonction de détecter les bits 1 et 0 dans chaque mot code, afin de déterminer la disparité de ce mot. Si, par exemple, le nombre de bits 1 d'un mot code lu est inférieur ou supérieur à 5, ce mot code doit présenter une disparité respectivement négative ou positive. Cela est dû au fait que, dans un mot code de 10 bits, on obtient une disparité nulle lorsque 5 bits 1 sont présents.
Selon un exemple, le détecteur de disparité 60 peut comprendre un compteur conçu pour compter chaque bit 1 appartenant au mot code lu dans la mémoire fixe Ma ou Mb. Un circuit de conditionnement peut également servir à détecter si la valeur de comptage de ce compteur est égale à 5. Si tel est le cas, le bit de sélection de mémoire produit est maintenu. Toutefois, si la valeur de comptage diffère de 5, ce bit de sélection de mémoire est modifié, de sorte qu'il passe soit de 0 à 1, soit de 1 à 0. Par exemple, le signal de sortie d'un tel circuit de conditionnement peut être appliqué à un circuit basculeur de type
J-K afin de faire changer d'état le circuit basculeur à chaque fois qu'une valeur de comptage non égale à 5 est détectée. Selon un autre mode de réalisation, le détecteur 60 de disparité peut comprendre un compteur ascendant-descendant, ou compteur-décompteur, servant s à compter dans le sens croissant en réponse à chaque bit 1 appartenant au mot code lu, et à compter dans le sens descendant en réponse à chaque bit 0 de ce mot code. Si, après comptage de tous les bits du mot code, la valeur de comptage du compteur ascendant-descendant diffère de zéro, le circuit basculeur J-K peut changer io d'état, ce qui amène un changement de l'état du bit de sélection de mémoire.
Alors que l'invention vient d'être décrite de façon particulière en relation avec certains modes de réalisation préférés, on comprendra aisément qu'il est possible d'envisager d'autres variantes. Par 15 exemple, l'invention s'applique sans problèmes à d'autres domaines que ceux des dispositifs d'enregistrement vidéo. Au sens large, tout mot de données de n bits peut être transformé en un mot code de m bits, où m > n. L'invention peut être utilisée dans les systèmes de transmission de données numériques, des systèmes d'enregistrement, 20 etc. De même, au sens large, si l'on fait appel à 2n niveaux de quantification et si le nombre 2n dépasse le nombre de mots de m bits ayant une disparité nulle, un certain nombre des niveaux de quantification pourront être représentés par des mots de m bits ayant une disparité non nulle. Ces mots à disparité non nulle peuvent être en nombre égal à a -I- b, où a est égal au nombre de niveaux de quantification se trouvant au-dessous d'une bande prédéterminée à l'intérieur de l'intervalle global des niveaux de quantification, et b est égal au nombre de niveaux de quantification se trouvant au-dessus de cette bande prédéterminée.
De plus, alors que chaque mémoire appartenant aux codeurs par blocs a été décrite comme étant adressée, par exemple, par un signal numérique de n bits dérivé d'un signal analogique quantifié, la mémoire peut être constituée par un dispositif dont les emplacements de mémorisation sont lus directement en réponse aux niveaux analogiques quantifiés eux-mêmes. Par exemple, un tel dispositif mé-morisateur peut comprendre 2n bornes d'adressage distinctes, dont chacune reçoit un signal d'adresse en fonction du niveau quantifié échantillonné du signal vidéo d'entrée. Un tel dispositif peut également contenir des plans d'occupation en mémoire MA et MB, qui sont choisis sur la base d'un signal de sélection de mémoire, par exemple le bit de sélection de mémoire a8, et qui peuvent contenir des mots codes à disparité non nulle (les mots codes à disparité nulle étant mémorisés dans une zone qui est adressée indépendamment du signal de sélection de mémoire) ou bien des mots codes ayant une disparité nulle, aussi bien qu'une disparité non nulle.
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R
4 feuilles dessins
Claims (19)
- 638 0662REVENDICATIONS1. Procédé de conversion d'un signal analogique en un signal numérique de plusieurs bits possédant une composante de courant continu minimale, le procédé comportant les opérations consistant à quantifier le signal analogique sur un certain intervalle de niveaux de quantification, à associer chaque niveau de quantification à un signal numérique respectif et à produire le signal numérique associé au niveau quantifié du signal analogique, le procédé étant caractérisé en ce qu'il comprend les opérations consistant à limiter à la disparité zéro les signaux numériques qui sont associés à une bande prédéterminée de niveaux de quantification (4 à 253), à affecter les signaux numériques à disparité nulle ayant les plus petites longueurs de répétition successive aux niveaux de quantification (132, 133) qui sont disposées sensiblement au centre dudit intervalle, et à affecter les signaux numériques à disparité nulle ayant des longueurs progressivement plus grandes de répétition successive aux niveaux de quantification qui sont disposées progressivement de plus en plus loin par rapport au centre de l'intervalle (4 à 131 et 134 à 253).
- 2. Procédé selon la revendication 1, caractérisé en ce que chaque signal numérique est formé de m bits, m étant un nombre pair, et que le nombre de niveaux de quantification dans ledit intervalle est égal à 2n, avec m > n.
- 3. Procédé selon la revendication 2, caractérisé en ce que m = n + 2.
- 4. Procédé selon la revendication 3, caractérisé en ce que le nombre de niveaux de quantification dans ledit intervalle est supérieur au nombre de signaux numériques de m bits à disparité nulle, et en ce qu'il comprend l'opération consistant à associer a niveaux de quantification (0 à 3), se trouvant en dessous de ladite bande prédéterminée, à a signaux numériques de m bits ayant une disparité non nulle et b niveaux de quantification (254 et 255), se trouvant au-dessus de ladite bande prédéterminée, à b signaux numériques de m bits ayant une disparité non nulle, la somme des signaux numériques associés à ladite bande prédéterminée de niveaux de quantification et des a et b signaux numériques de m bits étant sensiblement égale à 2n.
- 5. Procédé selon la revendication 4, caractérisé en ce que m = 10 et n = 8.
- 6. Procédé selon la revendication 4, caractérisé en ce que l'opération consistant à associer a niveaux de quantification, se trouvant au-dessous de ladite bande prédéterminée, à a signaux numériques de m bits ayant une disparité non nulle et b niveaux de quantification, se trouvant au-dessus de ladite bande prédéterminée, à b signaux numériques de m bits ayant une disparité non nulle, comprend l'association respective d'un premier ensemble de a et b signaux numériques de m bits ayant une disparité positive (MA)avec lesdits a et b niveaux de quantification, l'association respective d'un second ensemble de a et b signaux numériques de m bits ayant une disparité négative (MB) avec lesdits a et b niveaux de quantification, et la production alternative (30; 50; 60; M) de l'un des a et b signaux numériques venant du premier, puis du second ensemble lorsque l'un puis un autre niveau quantifié du signal analogique sont respectivement égaux à l'un desdits a et b niveaux de quantification selon la revendication 6, caractérisé en ce que chacune des opérations d'association consiste à mémoriser (M) chaque signal numérique de m bits respectif (Q0 à Q9) en un emplacement adressable qui est adressé en réponse au niveau de quantification du signal analogique (a0 à a7), et en ce que chaque étape de production consiste à produire un mot d'adresse (a0 à a7) en réponse au niveau de quantification du signal analogique et à lire le mot de m bits (Q0 à Q9) mémorisé à l'emplacement adressé par ledit mot d'adresse.
- 8. Procédé selon la revendication 7, caractérisé en ce que les a et b signaux numériques du premier ensemble (MA) sont stockés dans une première zone (ML, Mm, Mh; Ma) et les a et b signaux numériques du second ensemble sont stockés dans une seconde zone (ML, Mm. Mh; Mb), en ce que chacun des a et b signaux numériques des premier et second ensembles est doté d'un signal d'identification(Qio), et en ce que l'opération de production d'un signal numérique correspondant aux a et b signaux numériques en provenance alternative du premier puis du second ensemble comporte la détection (30; 50) d'un signal d'identification dont est doté le signal numérique 5 lu dans la première ou la seconde zone, et la validation (a8) de l'autre des zones comme celle où l'un des a et b signaux numériques sera lu ensuite. .
- 9. Procédé selon la revendication 7, caractérisé en ce que les a et b signaux numériques du premier ensemble sont stockés dans une io première zone (Ma) et les a et b signaux numériques du second ensemble sont stockés dans une seconde zone (Mb), et en ce que l'opération de production de signal numérique en provenance alternative du premier puis du second ensemble comporte la détection de la disparité (60) de chaque signal numérique de m bits lu dans les empla-15 cements adressables, la sélection (a8 = 0) de l'une des première et seconde zones pour la lecture de l'un des a et b signaux numériques lorsqu'une disparité positive a été détectée, et la sélection (a8 = 1) de l'autre des première et seconde zones pour la lecture de l'un des a et b signaux numériques lorsqu'une disparité négative a été détectée, 20 si bien que, lorsque l'un des signaux numériques appartenant aux a ou b signaux numériques possédant un certain type de disparité est lu, le signal numérique suivant à lire possède une disparité opposée.
- 10. Procédé selon la revendication 1, caractérisé en ce qu'il comprend les opérations consistant à mémoriser des signaux numériques25 respectifs possédant une disparité nulle en des emplacements adressables prédéterminés (ML, Mm, Mh; Ma, Mb) dont chacun est adressé en réponse à un niveau quantifié (Q0 à Q7) du signal analogique disposé à l'intérieur de ladite bande prédéterminée, à mémoriser un premier ensemble de a et b signaux numériques de plusieurs 30 bits possédant une disparité positive à des emplacements adressables d'une première zone (ML, Mm, Mh; Ma), lesdits a et b signaux numériques de la première zone étant sélectivement adressés en réponse à a et b niveaux quantifiés du signal analogique se trouvant respectivement au-dessus (253 à 254) et au-dessous (0 à 3) de ladite bande 35 prédéterminée, à mémoriser un second ensemble de a et b signaux numériques de plusieurs bits possédant une disparité négative en des emplacements adressables d'une seconde zone (Ml, Mm, Mh; Mb), les a et b signaux numériques de la seconde zone étant sélectivement adressés en réponse aux a et b niveaux quantifiés du signal analogi-40 que, et à lire le signal numérique correspondant aux a ou b signaux numériques dans celle de la première et de la seconde zone qui diffère de la zone où le précédent signal numérique correspondant aux a ou b signaux a été lu si le signal analogique quantifié est l'un des a ou b niveaux quantifiés.45 11. Procédé selon la revendication 10, caractérisé en ce que l'opération de lecture d'un signal numérique correspondant aux a ou b signaux numériques dans celle de la première et de la seconde zone qui diffère de la zone où le précédent signal numérique correspondant aux a ou b signaux numériques a été lu comporte la mémorisa-50 tion d'un signal d'identification (Qi0) à chaque emplacement où un signal numérique correspondant aux a ou b signaux numériques est mémorisé, la lecture dudit signal d'identification au moment de la lecture dudit signal numérique, et l'échange de la zone particulière à adresser ensuite en vue de la lecture d'un des a ou b signaux numéri-55 ques en réponse à la lecture d'un signal d'identification.
- 12. Procédé selon la revendication 11, caractérisé en ce que le signal d'identification (Q10) représente la zone particulière à adresser ensuite, et en ce que ladite opération d'échange comporte la détection (30; 50) du signal d'identification lu, et la sélection (a8) de la6ü zone suivante à adresser pour la lecture d'un des a ou b signaux en fonction du signal d'identification détecté.
- 13. Procédé selon la revendication 10, caractérisé en ce que l'opération de lecture d'un signal numérique correspondant aux a ou b signaux numériques dans celle de la première et de la seconde zone65 qui diffère de la zone où le précédent signal numérique a été lu comporte la détection (60) de la disparité de chaque signal numérique lu, la sélection de la seconde zone (Mb) à adresser ensuite pour la lecture d'un signal numérique en réponse à la détection d'une dispa3638 066rité positive, et la sélection de la première zone (Ma) à adresser ensuite pour la lecture d'un signal numérique en réponse à la détection d'une disparité négative.
- 14. Procédé selon la revendication 10, caractérisé en ce que chacun des signaux numériques de plusieurs bits possédant une disparité nulle est mémorisé dans ladite première zone ainsi que dans ladite seconde zone, et en ce que l'opération de lecture d'un signal numérique correspondant aux a ou b signaux numériques dans celle de la première et de la deuxième zone, qui diffère de la zone où le précédent signal numérique a été lu comporte la sélection de la seconde zone (Mb) pour la lecture du signal numérique suivant de disparité quelconque à chaque fois qu'un des a ou b signaux numériques est lu dans la première zone (Ma), et la sélection de la première zone (Ma) pour la lecture du signal numérique suivant de disparité quelconque à chaque fois qu'un des a ou b signaux est lu dans la seconde zone (Mb).
- 15. Appareil pour la mise en œuvre du procédé selon la revendication 1, comportant un dispositif de quantification qui quantifie le signal analogique sur un intervalle de 1 niveaux de quantification, une mémoire possédant plusieurs emplacements de mémorisation adressables, un emplacement de mémorisation étant adressé en réponse au niveau de quantification particulier du signal analogique, lesdits emplacements servant à la mémorisation de 1 signaux numériques de m bits représentant respectivement les 1 niveaux de quantification, et un circuit d'adressage qui adresse un emplacement mémorisation de la mémoire en fonction du signal analogique quantifié en vue de la lecture du signal numérique de m bits mémorisé audit emplacement adressé, l'appareil étant caractérisé en ce que les signaux numériques de m bits qui ont une disparité nulle représentent une bande prédéterminée (4 à 253) des 1 niveaux de quantification, et les signaux de disparité nulle qui ont les plus petites longueurs de répétition successive sont mémorisés aux emplacements qui sont adressés en réponse aux niveaux de quantification disposés sensiblement au centre (132, 133) dudit intervalle des 1 niveaux de quantification, tandis que les signaux à disparité nulle qui ont des longueurs progressivement plus grandes de répétition successive sont mémorisés aux emplacements qui sont adressés en réponse aux niveaux de quantification disposés progressivement plus loin du centre.
- 16. Appareil selon la revendication 15, caractérisé en ce que 1 est supérieur au nombre de signaux numériques de m bits à disparité nulle, et en ce que a signaux numériques à disparité non nulle sont mémorisés aux emplacements qui sont adressés en réponse à a niveaux de quantification (0 à 3) se trouvant au-dessous de ladite bande prédéterminée, et b signaux numériques à disparité non nulle sont mémorisés aux emplacements qui sont adressés en réponse à b niveaux de quantification (254 à 255) se trouvant au-dessus de ladite bande prédéterminée.
- 17. Appareil selon la revendication 16, caractérisé en ce que ladite mémoire comporte une première zone de mémorisation (ML, Mm, Mh; Ma) qui mémorise au moins a et b signaux numériques ayant une disparité positive aux emplacements qui sont respectivement adressés en réponse aux a et b niveaux de quantification, une seconde zone de mémorisation (ML, Mm, Mh; Mb) qui mémorise au moins a et b signaux numériques ayant une disparité négative aux emplacements qui sont respectivement adressés en réponse aux a et b niveaux de quantification, et un sélecteur de mémoire (30; 50; 60) qui répond à la lecture de l'un des a et b signaux numériques dans l'une des zones de mémorisation (Ma) en choisissant l'autre zone de mémorisation (Mb) pour l'adressage de la lecture suivante d'un signal numérique correspondant aux a ou b signaux numériques.
- 18. Appareil selon la revendication 17, caractérisé en ce que les emplacements de la première et de la seconde zone de mémorisation (ML, Mm, Mh; Ma, Mb) où lesdits a et b signaux numériques sont mémorisés, sont chacun dotés d'un signal d'identification (Q10), et en ce que le détecteur de mémoire comporte un détecteur (30; 50) de signal d'identification qui détecte ledit signal d'identification lu dans la mémoire, un circuit de validation (a8) qui valide l'une ou l'autre des zones de mémorisation à adresser en réponse à l'un des a et b niveaux de quantification, et un circuit de commutation (32) qui fait passer le circuit de validation (a8) de l'une à l'autre desdites zones de mémorisation.
- 19. Appareil selon la revendication 17, caractérisé en ce que le sélecteur de mémoire comporte un détecteur (60) de disparité qui détecte la disparité des signaux numériques respectivement lus dans la mémoire, et un circuit de validation (a8) qui valide la seconde zone de mémorisation (Mb) pour l'adressage suivant en réponse aux a et b niveaux de quantification si une disparité positive est détectée et qui valide la première zone de mémorisation (Ma) pour l'adressage suivant en réponse aux a et b niveaux de quantification si une disparité négative est détectée.
- 20. Appareil selon la revendication 17, caractérisé en ce que les première et seconde zones de mémorisation mémorisent toutes deux les mêmes signaux numériques de m bits à disparité nulle, et en ce que ledit sélecteur de mémoire choisit l'une des zones de mémorisation pour l'adressage en réponse à un signal analogique quantifié jusqu'à ce que l'un des a et b signaux numériques soit lu dans la zone de mémorisation choisie, après quoi l'autre zone de mémorisation est choisie pour l'adressage.
- 21. Appareil selon la revendication 18, caractérisé en ce que le circuit de commutation comporte un circuit de changement d'état (J-K) qui produit un signal de sélection (a8) dont l'état détermine la zone de mémorisation particulière à valider, l'état du signal de sélection étant modifié en réponse à chaque signal d'identification détecté.
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Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU544259B2 (en) * | 1980-04-16 | 1985-05-23 | Sony Corporation | Detecting + correcting errors in digital video signals |
| JPS57195308A (en) * | 1981-05-26 | 1982-12-01 | Sony Corp | Block coding method |
| GB2105953B (en) * | 1981-08-14 | 1985-05-22 | Sony Corp | Methods of and apparatus for coding television signals |
| US4519054A (en) * | 1982-06-03 | 1985-05-21 | News Log International, Inc. | Method for formatting optically encoded digital data on a substrate and the data record carrier formed thereby |
| JPS5992410A (ja) * | 1982-11-17 | 1984-05-28 | Sony Corp | デ−タ検出装置 |
| JPH0714145B2 (ja) * | 1983-04-26 | 1995-02-15 | ソニー株式会社 | 情報変換方法 |
| US4598326A (en) * | 1983-10-18 | 1986-07-01 | Honeywell Inc. | Digital recording apparatus with disparity reducing encoder |
| NL8403078A (nl) * | 1984-10-10 | 1986-05-01 | Philips Nv | Werkwijze voor het overdragen van informatie, codeerinrichting voor toepassing in de werkwijze en decodeerinrichting voor toepassing in de werkwijze. |
| FR2606239A1 (fr) * | 1986-10-30 | 1988-05-06 | Bull Sa | Procede et dispositif de transmission de donnees numeriques |
| NL8603164A (nl) * | 1986-12-12 | 1988-07-01 | Optical Storage Int | Werkwijze voor het overdragen van n-bit informatiewoorden, informatieoverdrachtsysteem voor het uitvoeren van de werkwijze, alsmede een kodeerinrichting en dekodeerinrichting voor toepassing in het informatieoverdrachtsysteem. |
| JPS6449427A (en) * | 1987-08-20 | 1989-02-23 | Matsushita Electric Industrial Co Ltd | Code converter |
| EP0310041A3 (fr) * | 1987-09-28 | 1990-08-22 | Nec Home Electronics, Ltd. | Système de conversion de code 8 bit à 9 bit et 8/9 convertisseur |
| JPH01160289A (ja) * | 1987-12-17 | 1989-06-23 | Sony Corp | ディジタル映像信号の伝送方式 |
| US5144304A (en) * | 1989-07-17 | 1992-09-01 | Digital Equipment Corporation | Data and forward error control coding techniques for digital signals |
| US5625644A (en) * | 1991-12-20 | 1997-04-29 | Myers; David J. | DC balanced 4B/8B binary block code for digital data communications |
| TW219416B (fr) * | 1992-03-10 | 1994-01-21 | Sony Co Ltd | |
| JP3428039B2 (ja) * | 1992-06-30 | 2003-07-22 | ソニー株式会社 | 同期信号検出器、同期信号検出方法及び復号化装置 |
| GB9314479D0 (en) * | 1992-11-06 | 1993-08-25 | Hewlett Packard Co | Encoding data |
| US5396503A (en) * | 1993-02-19 | 1995-03-07 | Hewlett-Packard Company | Method and system for communicating data |
| JP3127655B2 (ja) * | 1993-03-22 | 2001-01-29 | ソニー株式会社 | 変調装置及び復調装置 |
| US5715355A (en) * | 1994-03-19 | 1998-02-03 | Sony Corporation | Optical disk having a particular format to store user-selected data, such as video data or computer files, including a dedicated TOC region |
| WO1998023060A1 (fr) * | 1996-11-22 | 1998-05-28 | Sony Corporation | Procede et dispositif de transmission des donnees |
| TW341415U (en) * | 1997-04-08 | 1998-09-21 | United Microelectronics Corp | A digital data cutting circuit |
| KR100293523B1 (ko) * | 1998-02-25 | 2001-09-17 | 구본준, 론 위라하디락사 | 액정표시장치 |
| KR100277031B1 (ko) * | 1998-02-25 | 2001-01-15 | 구본준 | 중첩 변조 방법 및 장치 |
| EP1247380A1 (fr) * | 2000-12-20 | 2002-10-09 | Koninklijke Philips Electronics N.V. | Systeme de transmission numerique possedant des mots de code de canal dependant de la disparite |
| US8798166B2 (en) * | 2001-08-17 | 2014-08-05 | Broadcom Corporation | Video encoding scheme supporting the transport of audio and auxiliary information |
| US20180083716A1 (en) * | 2016-09-19 | 2018-03-22 | Alcatel-Lucent Usa Inc. | Probabilistic signal shaping and codes therefor |
| US11196594B2 (en) | 2019-02-28 | 2021-12-07 | Nokia Solutions And Networks Oy | Probabilistic signal shaping using multiple codebooks |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1540617A (en) * | 1968-12-13 | 1979-02-14 | Post Office | Transformation of binary coded signals into a form having lower disparity |
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| GB1423776A (en) * | 1973-02-08 | 1976-02-04 | Standard Telephones Cables Ltd | Error detection in pcm systems |
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| JPS51110206A (ja) * | 1975-03-24 | 1976-09-29 | Hitachi Ltd | Parusudensohoshiki |
| GB1599156A (en) * | 1976-12-24 | 1981-09-30 | Indep Broadcasting Authority | Recording digital signals |
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| GB1569076A (en) * | 1978-05-18 | 1980-06-11 | Plessey Co Ltd | Digital transmission system using discrepancy line coding |
| JPS5619506A (en) * | 1979-07-23 | 1981-02-24 | Sony Corp | Code converting method |
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