CH653829A5 - Codeumsetzer fuer binaere signale. - Google Patents

Description

Die vorliegende Erfindung betrifft einen Codeumsetzer für binäre Signale nach dem Oberbegriff des Patentanspruchs 1.

Bei der Übertragung von ternärcodierten Datensignalen über ein elektrooptisches Lichtleitersystem stellt sich das Problem, dass bei der Übertragung von Licht vielfach nur zwei Zustände zugelassen sind: Licht vorhanden oder nicht. Aus diesem Grund wird manchmal eine vom Lichtleitersystem empfangene binärcodierte Sequenz elektrischer Signale in einen ternärcodierten Datenstrom umgewandelt, der für die weitere Übertragung der Daten über eine elektrische Leitung viel besser geeignet ist. Zu diesem Zweck ist beispielsweise aus den Technischen Mitteilungen PTT, 7/1979, Seite 258 ein Codeumsetzer bekannt, der ein binäres sogenanntes «2-Pegel-HDB3-codier-tes» Signal Sx in ein übliches ternäres «HDB3-codiertes» Signal Sy mit drei Pegeln umwandelt. Der dort beschriebene Codeumsetzer besteht aus einem Taktextrahierer und einer Logikschaltung, an die ein Pegelumwandler angeschlossen ist, der das umgewandelte Signal Sy abgibt. Die Eingänge des Taktextrahierers und der Logikschaltung werden gemeinsam mit dem Eingangssignal Sx beaufschlagt, wobei die Logikschaltung zusätzlich einen mit dem Ausgang des Taktextrahierers verbundenen Takteingang aufweist.

Durch die vorliegende Erfindung soll eine spezielle Lösung für einen Codeumsetzer für Lichtleitersignale angegeben werden, der keine zusätzliche Synchronisiereinrichtung benötigt und der eine besonders gute Jitterverträglichkeit aufweist.

Dies wird erfindungsgemäss durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Massnahmen erreicht. Vorteilhafte Ausgestaltungen der Erfindung sind in weiteren Ansprüchen angegeben.

Die Erfindung wird nachfolgend durch Beschreibung von Ausführungsbeispielen anhand von Zeichnungen näher erläutert. Es zeigt:

Fig. 1 das Schaltbild eines Codeumsetzers

Fig. 2 eine schematische Darstellung verschiedener Signale in diesem Codeumsetzer

Fig. 3 das Schaltbild eines Phasenregelkreises zu diesem Codeumsetzer

5 Fig. 4 eine schematische Darstellung verschiedener Signale in diesem Phasenregelkreis.

Der Codeumsetzer nach Fig. 1 umfasst einen digitalen Phasenregelkreis PLL (Phase-Lock-Loop) sowie eine Logikschaltung LS, die eingangsseitig miteinander verbunden und mit dem io Eingangssignal Sx beaufschlagt sind. Das Ausgangssignal Sg des Phasenregelkreises PLL wird dem Takteingang eines als Taktleiter arbeitenden D-Flipflops TT zugeführt, dessen Ausgänge Q und Q die Taktsignale St bzw._St für die Logikschaltung LS liefern. Dabei wird das Signal St zusätzlich als Steuer-15 signal für den Phasenregelkreis PLL und als D-Signal für das Flipflop TT verwendet. In der Logikschaltung LS sind zwei Flipflops Fl und F2 vorhanden, deren D-Eingänge gemeinsam mit dem Signal Sx beaufschlagt sind, sowie zwei weitere Flipflops F3 und F4, die zusammen mit dem Flipflop Fl gemein-20 sam mit dem Taktsignal St getaktet werden. Das Flipflop F2 ist mit dem Signal St gesteuert. Zudem ist der ein Signal S1 liefernde Ausgang Q des Flipflops Fl mit dem D-Eingang des Flipflops F3 und der ein Signal S2 liefernde Ausgang Q des Flipflops F2 mit dem D-Eingang des Flipflops F4 verbunden. Die 25 zwei Flipflops Fl und F2 bilden zusammen einen Serie/Parallel-Wandler SPW.

Die Logikschaltung LS umfasst zudem zwei NAND-Tore Gl und G2. Das Tor Gl verknüpft das Taktsignal St und die Ausgangssignale S3 und S4 der Flipflops F3 bzw. F4 und liefert 30 dem einen Eingang des Pegelumwandlers PW ein Signal S5. Das TorG2 verknüpft das Signal St und die Ausgangssignale S3 und S4 der Flipflops F3 bzw. F4 und sendet ein Signal S6 zum anderen Eingang des Pegelumwandlers PW, der das Ausgangssignal Sy bereitstellt.

35 Der Codeumsetzer nach Fig. 1 funktioniert in der Weise, dass er das Eingangssignal Sx (Fig. 2) in das Ausgangssignal Sy umwandelt. In Fig. 2 sind noch zwei Referenzsignale Sx' und Sy' zur Erleichterung des Verständnisses dargestellt. Das Signal Sx' ist ein ternäres Signal mit drei Pegeln +1,0 und —1, wobei 40 jedes Bit von der Dauer T ist. Das Signal Sy' ist ein ternäres Signal mit drei Pegeln +1,0 und —1, wobei jedes Bit aus einem Halbbit der Dauer T/2 und einer Pause mit dem Pegel 0 der Dauer T/2 besteht. Es gilt somit folgendes Bildungsgesetz

Sx' + 1 —1 0

Sy' = +10 = —10 00

so Das Signal Sx ist aus dem Signal Sx' nach dem folgenden Bildungsgesetz mathematisch ableitbar:

Sx'

Sx

+ 1 = 11 55 —1 = 00

0 = 01

Das Signal St weist eine Taktdauer von T/2 und ein Takt/ Pausen-Verhältnis 1 : 1 auf^ Der Phasenregelkreis PLL ver-6o gleichtdie Signale Sx und St und regelt die Phasenlage des Signals St derart, dass für die Zeit tp zwischen einer Endflanke des Signals Sx und einer Anstiegsflanke des Signals St die Bedingung

T/2 < tp < T

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gilt, wobei bei optimaler Einstellung tp = (3/4) T ist. Die Endflanken werden oft auch als fallende Flanken und die Anstiegs-, flanken als steigende Flanken bezeichnet.

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Die Logikschaltung LS verarbeitet die Signale Sx, St und St mit Hilfe der Flipflops Fl, F2, F3 und F4, deren Ausgangssignale Sl, S2, S3, S4 und S4 in Fig. 2 dargestellt sind. Anstelle der gezeigten Logikschaltung LS kann auch eine andere nach dem Stand der Technik verwendet werden. Durch den Einsatz des aus den Flipflops Fl und F2 gebildeten Serie/Parallel-Wandlers SPW wird jedoch eine optimale Jitterverträglichkeit erreicht. Der Pegelumwandler PW bildet aus den Signalen S5 und S6 das Signal Sy (Fig. 2), das gegenüber dem Signal Sy' um die Zeitdauer tp phasenverschoben ist. Für gewisse Anwendungen können die Signale S5 und/oder S6 direkt verwendet werden, so dass in solchen Fällen der Pegelumwandler PW entfällt.

In weiterer Ausgestaltung der Erfindung kann als Phasenregelkreis PLL die in Fig. 3 angegebene Schaltung verwendet werden. Zur Erläuterung des Aufbaus und der Wirkungsweise der in dieser Schaltung verwendeten und nachstehend beschriebenen Elemente FE, TPF, TG und RF sei auf die europäische Patentschrift mit der Veröffentlichungsnummer 0 026 436 A3 verwiesen. Der Phasenregelkreis PLL umfasst' einen Phasendiskri-minator PD, dessen Ausgangssignal Ix über die Reihenschaltung einer sogenannten Fangbereicheingrenzschaltung FE, eines Tiefpassfilters TPF, eines Taktgenerators TG und eines Rechteckformers RF dem Takteingang des Flipflops TT (Fig. 1) zugeführt wird. Dabei kann der Taktgenerator TG einen spannungsabhängigen Oszillator enthalten.

Der in Fig. 3 dargestellte Phasendiskriminator PD besteht aus einem Impulsdiskriminator ID und einem Stromgenerator J, der gleich aufgebaut ist wie der Stromgenerator J in Fig. 2 der DE-AS 2 407 954. Der Impulsdiskriminator ID weist ein Monoflop MF auf, dessen invertierender Eingang mit dem Eingangssignal Sx beaufschlagt ist. Der invertierende Ausgang des Monoflops MF ist einerseits mit der Kathode einer Zenerdiode ZD des Stromgenerators J und andererseits über einen Inverter IN mit dem invertierenden Eingang eines D-Flipflops FO verbunden, dessen D-Eingang an ein Bezugspotential angeschlossen ist und dessen Takteingang den Steuereingang für das Signal St bildet. Der Ausgang Q des Flipflops FO ist über einen Widerstand RO mit der Basis eines Transistors T1 verbunden,

dessen Kollektor an den Kollektor eines zweiten Transistors T2 angeschlossen ist, der zusammen mit einem dritten Transistor T3 einen Differenzverstärker bildet. In Fig. 3 ist mit II der Kollektorstrom des Transistors T1 und mit 12 der Kollektorstrom 5 des Transistors T2 bezeichnet.

Zur Erläuterung der Arbeitsweise des Phasendiskrimlnators PD nach Fig. 3 ist in Fig. 4 der Verlauf der Signale Sx, Su, St, Sv und der Ströme II und 12 angegeben. Die fallenden Flanken des Eingangssignals Sx aktivieren jeweils das Monoflop MF für io eine Zeit tm mit T/2 < tm < T, so dass das Signal Su entsteht, das immer wieder während der Zeit tm den Wert «0» annimmt. Der Strom 12, der vom Signal Su über die Zenerdiode ZD und den Transistor T3 gesteuert wird, folgt dem Signal Su. Das Ausgangssignal Sv des Flipflops FO wird jeweils von einer Anis stiegsflanke des Steuersignals St auf «0» und von den Anstiegsflanken des Signals auf «1» gesetzt. Der Strom II, der vom Signal Sv gesteuert wird, folgt demnach dem Signal Sv. Die Einstellwiderstände des Stromgenerators J sind derart dimensioniert, dass die Amplitude des Stromes 12 etwa doppelt so gross 20 wie die Amplitude des Stromes II ist. Der Phasenregelkreis regelt die Phasenlage des Signals St derart, dass die Beziehung

12 • tm = II • (tm-tp)

gilt. Für II = 2 -12 und tm = (3/2) T ergibt sich daraus

25 tp = tm/2 = (3/4) T

Dadurch wird eine optimale Arbeitsweise des Phasenregelkreises erreicht.

Die Erfindung macht sich daher die Erkenntnis zunutze, 30 dass die fallende Flanke des binären Signals nur zwischen den richtigen Bitkombinationen 11, 00, 01 auftreten kann. Bei der Verwendung eines Phasenregelkreises, der einen Phasenvergleich zwischen der fallenden Flanke des ankommenden binären Eingangssignals und der steigenden Flanke des geteilten Aus-35 gangssignals des Phasenregelkreises bewirkt, wird das Signal in der Logikschaltung LS richtig decodiert, weil das binäre Eingangssignal gerade aus den Bitkombinationen 11, 00 und 01 zusammengesetzt ist.

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2 Blätter Zeichnungen

Claims (4)

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1. Codeumsetzer für binäre Signale (Sx) mit einem Takt-extrahierer der ein Taktsignal für eine Logikschaltung (LS) liefert, wobei die Eingänge des Taktextrahierers und der Logikschaltung (LS) mit den binären Signalen (Sx) beaufschlagt sind, dadurch gekennzeichnet, dass der Taktextrahierer als Phasenregelkreis (PLL) mit einem nachgeschalteten Taktteiler (TT) ausgebildet ist, der das Steuersignal (St) für den Phasenregelkreis (PLL) liefert, und dass der Phasenregelkreis (PLL) die Phasenlage des Steuersignals (St) derart steuert, dass die Zeitspanne zwischen der fallenden Flanke des binären Signals (Sx) und der steigenden Flanke des Steuersignals (St) einen vorgegebenen Wert tp aufweist, der der Bedingung

T/2 < tp < T

genügt, wobei T/2 zumindest angenähert der Bitdauer des binären Signals (Sx) entspricht.

2. Codeumsetzer nach Anspruch 1, dadurch gekennzeichnet, dass der Phasenregelkreis (PLL) aus der Reihenschaltung eines Phasendiskriminators (PD), einer Fangbereich-Eingren-zungs-Schaltung (FE), eines Tiefpassfilters (TPF), eines Taktgenerators (TG) und eines Rechteckformers (RF) besteht.

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PATENTANSPRÜCHE

3. Codeumsetzer nach Anspruch 2, dadurch gekennzeichnet, dass der Phasendiskriminator (PD) aus der Reihenschaltung eines Impulsdiskriminators (D) und eines Stromgenerators (J) gebildet ist.

4. Codeumsetzer nach Anspruch 1, dadurch gekennzeichnet, dass der Logikschaltung (LS) ein Serie/Parallel-Wandler (SPW) vorgeschaltet ist.