CH654947A5 - Speicheranordnung mit einer vielzahl von speicherelementen. - Google Patents

Description

Die Erfindung betrifft eine Speicheranordnung mit einer durch Anordnung von zwei Speichern zu überwinden, die Vielzahl von Speicherelementen, einem ersten Paar von abwechselnd nacheinander betrieben werden. Beispielsweise

Zugriffsleitungen, die den Speicherelementen zugeordnet so wird bei Zeitlagen-Wechseloperationen ein Rahmen wäh-sind und ihnen Vorauflade-Abfragesignale zuführen, wobei rend eines ersten Zyklus in einen ersten Speicher einge-jedes Speicherelement so ausgelegt ist, dass es auf die Vorauf- schrieben. Ein zweiter Rahmen wird dann in den zweiten lade-Abfragesignale mit dem gespeicherten Signalwert ant- Speicher gegeben. Während des nächsten Zyklus wird der wortet und dass die Antwort zu einem Zeitpunkt unmittelbar dritte Rahmen in den ersten Speicher geschrieben, während nach dem Voraufladen der ersten Zugriffsleitungen auftritt, 55 der zweite Rahmen aus dem zweiten Speicher gelesen wird, und wobei die Speicherelemente ausserdem so ausgelegt sind, Es verbleibt demgemäss das Problem, dass ein einziger dass sie während des Vorausladeintervalls gegenüber den Speicher eine komplizierte periphere Steuerung benötigt, ersten Zugriffsleitungen isoliert sind. wenn er die Möglichkeit für einen Zugriff von mehreren

Ein übliches Verfahren für den Zugriff zu einer Speicher- Anschlüssen besitzt und Mehrfach-Zugriffsoperationen wäh-anordnung besteht darin, für jede Bitstelle eine doppelte 60 rend des gleichen Speicherzyklus auftreten können. Zugriffsleitung vorzusehen, derart, dass das Binärsignal, ent- Zur Lösung der sich daraus ergebenden Aufgabe geht die weder eine 0 oder eine 1, auf einer Leitung des Paares von Erfindung aus von einer Speicheranordnung der eingangs Leitungen und das Komplement auf der anderen Leitung des genannten Art und ist dadurch gekennzeichnet, dass die Paares geliefert wird. Für ein gegebenes Paar von Zugriffslei- Speicheranordnung wenigstens ein zweites Paar von tungen, das willkürlich A genannt wird, wäre eine Leitung 65 Zugriffsleitungen aufweist, die den Speicherelementen «A» und die andere «Ä». zugeordnet sind, dass das zweite Paar von Zugriffsleitungen

Zum Einschreiben einer 1 in eine Bitstelle, beispielsweise unabhängig von dem ersten Paar von Zugriffsleitungen Vor-die Stelle AI, wäre die Leitung «A» auf hohem Potential (H). auflade-Abfragesignale an die Speicherelemente liefert und

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dass das zweite Paar von Zugriffsleitungen Vorauflade- Sammelleitung nicht aus. Die Zugriffsleitungspaare werden

Abfragesignale zu einem anderen Zeitpunkt als dem für das als Einstell/Rückstell-Leitungen für Schreiboperationen und

Auftreten von Vorauflade-Abfragesignalen auf dem ersten als selektive Ausgangsleitungen für Leseoperationen benutzt.

Paar von Zugriffsleitungen liefert, so dass die zugeordneten Das Zugriffsleitungspaar 0' und Ö' des Registers 704 ist zu

Speicherelemente mit ihrem gespeicherten Signalwert über s den Bitzellen 702 in der obersten Zeile (0-0 bis 31-0) geführt,

das zweite Paar von Zugriffsleitungen unabhängig von der und das Zugriffsleitungspaar 0 und Ö des Registers 703 führt

Antwort über das erste Paar von Zugriffsleitungen antworten zu den gleichen Zellen.

können. Bei einer nichtmodifizierten NMOS-Speicheranordnung

Die Fähigkeiten eines Speichers mit Mehrfachanschlüssen ist entsprechend Fig. 2 eine Gruppe von Zugriffsleitungswerden durch eine Anordnung der Speicherzellen auf eine io paaren und ein Eingangs/ Ausgangs-Register mit einem solche Art erreicht, dass für jeden Zyklus der Speicheropera- Adressendecoder mit der Speicheranordnung verbunden. Für tion Mehrfachzugriffe durchgeführt werden können. Dieses die vorliegende Erläuterung sei angenommen, dass dies der Ergebnis wird durch eine Struktur erreicht, die die Möglich- Adressenwortwähler 701 und das Register 703 sind. Jede keit eines individuellen Zellenzugriffs auf konkurrierender Lese- oder Schreiboperation ist ein Vorgang mit zwei Grundlage bietet und sicherstellt, dass ein Zugriff zu jeder is Schritten. Beim ersten Schritt werden alle Bitleitungspaare Zelle nicht gleichzeitig von mehr als einem Anschluss aus voraufgeladen. Diese Voraufladung ist bekannt. Demgemäss erfolgt. Die Anordnung sieht die Hinzufügung eines Zugriffs- werden die Leitungen 0-5 und Ö-5 durch Schaltungen im leitungspaares zu jedem Speicherelement vor, wobei jedes Register 703 auf hohe Spannung gebracht. Dadurch wird ver-Zugriffspaar als getrennter Anschluss dient. Bei einem Aus- hindert, dass die Leitungen die Daten in den Bitzellen wäh-führungsbeispiel wird ein getrenntes Zugreifen durch selek- 20 rend des nächsten Schrittes verändern.

tiye Steuerung der Eingänge erreicht derart dass in allen Für eine Leseoperation besteht der nächste Schritt darin, Fallen unterschiedliche Zellen bei jedem Zyklus des Spei- die Vorladungsspannung auszuschalten und eine der Wort-chers adressiert werden auswahlleitungen vom Adressenwortwähler 701 einzu-a zweiten Ausfuhrungsbeispiel werden die schalten. Beim Ausschalten der Vorladungsspannung bleiben Anschlüsse durch eine TaktsignaJ-Phasenemnchtung 25 die Bitleit n kapazitiv auf hoher Spannung geladen, wäh-getrennt, die die> Vorauflade- und Adressier-Intervalle zwi- rend die Wortauswahlleitungen entsprechende Übertraschen den Anschlüssen abwechselt, um sicherzustellen dass gungsgatter 702l und 7025 einschalten. Diese Übertragungs-dann, wenn ein Anschluss Daten liest der andere Anschluss lasgen die mtzeUe dne der Zugriffsleitungen (0 oder Ô, sich in der Vorauflade-Betriebsweise befindet. Durch Ver- abhängig von den gespeicherten Daten) des Paares der

Wendung der richtigen Taktphase fur jedes Zugnffsleitungs- 30 Zugriffsleitungen 0, ö auf niedrige Spannung für jede Zelle paar, derart, dass sie ausser Phase mit dem jeweils anderen der leichen s lte ziehen Jedes ßitleitungspaar entspricht Paar ist kann sichergestellt werden, dass dann, wenn das eine demgemäss den in der zugeordneten, gewählten Bitzelle Zugnffsleitungspaar sich in der Vorauflade-Betriebsweise gespeicherten Daten, und das Register 703 hält dann diese befindet, das andere Zugnffsleitungspaar Informationen aus n„tpn flir A- wPit jetr\pffeTlle5!fn^n, , j. . _

Nachfolgend wird die Erfindung anhand eines Ausfuh- hohen w um den Leistungsverbrauch des Speichers auf nmgsbeispiels in Verbindung mit den Zeichnungen eine Minimum zu bringen, während die Transistoren 7023

beschrieben. Es zeigen. und 7024 in der Lage sind, jede Bitleitung auf niedrige Span-

„ _ nung zu ziehen. Die Voraufladung ist erforderlich, da die

Fig. 1 einen Speicher mit einem zweiten Paar von Zugriffs- 40 widerstände nicht in der Lage sind> die Bitleitungen auf hohe tungen,. . .... . Spannung zu bringen.

Fig. 2 eine bekannte Speicherzelle mit einem einzelnen

Zugriffsleitungspaar; Für eine Schreiboperation besteht der nächste Schritt

Fig. 3 ein Zeitdiagramm zur Steuerung des Zugriffs für die darin, die Vorladungsspannung durch die Treibspannung der beiden Anschlüsse in Fig. 1. 45 Eingangsdaten zu ersetzen und eine der Auswahlleitungen einzuschalten. Die Eingangsdaten überdecken die Vorladung

Die in Fig. 1 gezeigte Speicheranordnung, die als Verstär- sowie die Bitzellendaten und bewirken, dass die Zellendaten kungswertpuffer 700 dargestellt ist, besteht aus einer NMOS- abhängig von den Eingangsdaten eingestellt oder rückgestellt

Speicheranordnung bekannter Art (Fig. 2), die so modifiziert werden.

ist, dass sie die Möglichkeit eines doppelten Zugriffs bietet. 50 Die Vorlade- und Lese/Schreib-Operationen werden Der Speicher 700 kann demgemäss entweder über das Regi- durch Taktsignale gesteuert. Die Vorladung wird dann ausge-ster 703 oder über das Register 704 zugegriffen werden, wobei führt, wenn das Taktsignal auf hoher Spannung ist, und das jedes Register mit zwei unabhängigen Adressen und zwei Lesen oder Schreiben dann, wenn das Taktsignal auf nied unabhängigen Datensammelleitungen arbeitet. Es sei darauf riger Spannung ist.

hingewiesen, dass der doppelte Speicher, der Gegenstand der ss Die Anordnung mit zwei Sammelleitungen gemäss Fig. 1 vorliegenden Erfindung ist, in einem weiten Bereich von ermöglicht ein zweiphasig arbeitendes Speichersystem, bei

Anwendungsfällen benutzt werden kann. dem zwei unabhängige Sätze von Eingangs-Ausgangsregi-

Eine Sammelleitung 401 kann für Lese- oder Schreib- Stern und Wortwählern einen Zugriff zu allen Speicherstellen zwecke einen Zugriff zu jeder der durch einen Adressen- bei entgegengesetzten Phasen eines Takts durchführen decoder 705 gewählten 32 horizontalen Speicherstellen 60 können. Wenn eines der Register, beispielsweise das Aus-(0-31) ausführen. Gleichzeitig und unabhängig kann eine gangsregister 703, sich in der Vorlade-Betriebsweise befindet, Sammelleitung 707 - falls gewünscht - einen Auslesevorgang ist das eigentliche Flipflop der Speicherzelle durch Gatter für jede der 32 Speicherstellen ausführen, die durch einen 7021 und 7025 von dem Paar der Zugriffsleitungen 0,0 dieses Adressendecoder 701 ausgewählt worden ist. Beide Sammel- Registers isoliert. Während der gleichen Zeit kann das andere leitungen sind in Form von Zugriffsleitungspaaren (beispiels- 65 Register, beispielsweise das Eingangs-Ausgangsregister 704, weise das Zugriffsleitungspaar 0, Ö) durch alle Speicher- sich in der Lese/Schreibphase befinden und einen Zugriff zu stellen geführt, und - wie sich zeigen wird - ein Zugriff durch der gleichen Zelle durchführen. Diese abwechselnde Opera-die eine Sammelleitung schliesst den Zugriff von der anderen tion wird durch Taktsignale entgegengesetzter Phase

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gesteuert, die von einem Taktgeber 102 geliefert werden. Die schluss kann gemeinsam von den Eingangs/Ausgangs-Regi-

Phasenbeziehung zwischen diesen Signalen ist in Fig. 3 dar- Stern benutzt werden. Die anderen beiden Anschlüsse können gestellt. Der Phasenunterschied verhindert den möglicher- über getrennte Register betrieben werden. Adressen werden weise schädlichen Zustand, dass beide Paare der Zugriffslei- gleichzeitig jedem Register angeboten, und ein externer Sam-

tungen 0, Ô und 0', Ö' gleichzeitig die gleiche Bitzelle aus- s melleitungswähler bestimmt, wann und von welcher Sammel-

wählen. Bei dem dargestellten Ausführungsbeispiel wird die leitung Daten in den Speicher geschrieben werden. Diese

Sammelleitung 707 nur für Leseoperationen benutzt, kann Anordnung stellt ein anpassungsfähiges Speichersystem mit aber - falls gewünscht - sowohl für Lese- als auch für Schreib- drei Anschlüssen dar, bei dem zwei Anschlüsse Eingänge

Operationen verwendet werden. sind und gleichzeitig Schreiboperationen für mehr als eine

Die Verwendung von den zwei Paaren von Zugriffslei- io Speicherstelle und von einer der beiden Sammelleitungen aus tungen 0, Ö und 0', Ö' zusammen mit Taktsignalen entgegen- durchführen können, während der dritte Anschluss ein Ausgesetzter Phase erlaubt dem Speicher, seine Geschwindigkeit gang ist und gleichzeitig Lesevorgänge von einer dritten Sam-zu verdoppeln, so dass eine doppelte Zahl von Zugriffsopera- melleitung aus ermöglicht. Da die beiden Anschlüsse mit der tionen über unabhängige Anschlüsse im gleichen Zeitinter- gleichen Taktphase betrieben werden, könnte hierdurch ein vali stattfinden können. is Konflikt für Schreibvorgänge auftreten, wenn nicht die Sam-Die gleiche Zweiphasenanordnung kann zusätzlich melleitungs-Aus wahllogik sicherstellt, dass für jede gegebene dadurch erweitert werden, dass drei Zugriffsleitungspaare Speicherstelle nur eine Sammelleitung die Schreibdaten zu und drei Zugriffsanschlüsse sowie eine Sammelleitungs-Aus- jedem Zeitpunkt liefert. Die dritte Sammelleitung wird mit wahllogik für zwei der drei Zugriffsanschlüsse vorgesehen der entgegengesetzten Phase betrieben, so dass kein Konflikt werden. Die Adressenauswahllogik für einen Ausgangsan- 20 mit den beiden anderen Sammelleitungen auftreten kann.

B

3 Blatt Zeichnungen

Claims (4)

1. 654947 2

   PATENTANSPRÜCHE Zu diesem Zeitpunkt sind dann unter Steuerung eines Wort-

   1. Speicheranordnung mit einer Vielzahl von Speicherele- auswahl-Decoders zwei Übertragungsgatter zwischen den menten (702), einem ersten Paar von Zugriffsleitungen (0, Ö), Zugriffsleitungen und der Speicherstelle offen. Da an die Lei-die den Speicherelementen zugeordnet sind und ihnen Vor- tung «A» hohes Potential angelegt ist, wird die Zelle AI zur auflade-Abfragesignale zuführen, wobei jedes Speicherele- s Erzeugung einer 1 veranlasst.

   ment (702) so ausgelegt ist, dass es auf die Vorauflade-Abfra- Für Leseoperationen weist die Operationsfolge ein Vorauf-gesignale mit dem gespeicherten Signalwert antwortet und lade-Intervall auf, bei dem beide Zugriffsleitungen « A» und die Antwort zu einem Zeitpunkt unmittelbar nach dem Vor- «Ä» auf hohem Potential gehalten werden. Am Ende des aufladen der ersten Zugriffsleitungen auftritt, und wobei die Voraufladeintervalls werden jedoch die Signale hohen Poten-Speicherelemente (702) ausserdem so ausgelegt sind, dass sie io tials von beiden Leitungen abgeschaltet, die Leitungen während des Voraufladeintervalls gegenüber den ersten bleiben aber aufgrund ihrer parasitären Kapazität auf H. Es

   Zugriffsleitungen isoliert sind, dadurch gekennzeichnet, dass werden dann die Übertragungsgatter zwischen den Zugriffs-die Speicheranordnung (700) wenigstens ein zweites Paar von leitungen und der Speicherzelle geöffnet. Da das Signal H auf Zugriffsleitungen (0', Ö') aufweist, die den Speicherele- beiden Leitungen nicht aufrechterhalten wird, liefert das Flip-

   menten (702) zugeordnet sind, dass das zweite Paar von is flop der Speicherzelle Signale auf die Leitungen «A» und Zugriffsleitungen (0', Ö') unabhängig von dem ersten Paar «Ä», die den Zustand der Zelle AI darstellen. Wenn demge-von Zugriffsleitungen (0, Ô) Vorauflade-Abfragesignale an mäss die Zelle eine 1 gespeichert hat, bleibt die Leitung «A» die Speicherelemente (702) liefert und dass das zweite Paar auf hohem Potential, und die Leitung «Ä» wird auf niedriges von Zugriffsleitungen (0', Ö') Vorauflade-Abfragesignale zu Potential (L) entladen. Das Voraufladen ist erforderlich, weil einem anderen Zeitpunkt als dem für das Auftreten von Vor- 20 die Speicherzellen nur eine niedrige Leistung zur Spannungsauflade-Abfragesignalen auf dem ersten Paar von Zugriffslei- erhöhung der Leitungen besitzen und nicht in der Lage sind, tungen (0, Ö) liefert, so dass die zugeordneten Speicherele- die Zugriffsleitungen ohne Beeinflussung der gespeicherten mente (702) mit ihrem gespeicherten Signalwert über das Daten aufzuladen.

   zweite Paar von Zugriffsleitungen (0', Ö') unabhängig von Die Vorauflade- und Leseintervalle werden zeitlich durch der Antwort über das erste Paar von Zugriffsleitungen (0, Ö) 25 zwei Phasen eines Taktsignals gesteuert. Eine solche Taktantworten können. und Speicheranordnung stellt ein synchrones Speicherlesesy-
2. 2. Speicheranordnung nach Anspruch 1, dadurch gekenn- stem dar. Die Schreiboperation erfolgt ebenfalls synchron zeichnet, dass das abwechselnde Voraufladen durch entge- und besitzt demgemäss ein Vorauflade-Intervall, das aber gengesetzte Taktphasen eines Vorauflade- und Lese/Schreib- durch die Eingangsdaten überdeckt wird und nur zur Adres-taktes gesteuert wird. 30 sierung und Dateneinstellung benutzt wird.
3. 3. Speicheranordnung nach Anspruch 1, dadurch gekenn- Es treten Fälle auf, in denen es erwünscht ist, einen Zugriff zeichnet, dass die Speicheranordnung (700) weiterhin ein zu einer einzelnen Speicheranordnung von mehr als einem erstes, dem ersten Paar von Zugriffsleitungen zugeordnetes Anschluss oder Punkt aus durchzuführen. In typischer Weise Eingangs/ Ausgangs-Register (703) und ein zweites, dem erreicht man dies, indem eine Multiplexeranordnung an dem zweiten Paar von Zugriffsleitungen zugeordnetes Eingangs/ 35 einzigen Zugriffspunkt benutzt wird und die Eingangs/Aus-Ausgangs-Register (704) aufweist, dass jedes der Register so gangssignale des Speichers zwischen verschiedenen Registern ausgelegt ist, dass es die Vorauflade-Abfragesignale abhängig aufgeteilt werden. Diese Anordnung wird für Steuerzwecke von Eingangssignalen erzeugt, die ihm von einer äusseren kompliziert und kann in ihrer Verwirklichung aufwendig Quelle zugeführt werden, und dass die Register weiterhin so sein. Ein weiterer Nachteil einer solchen Anordnung tritt ausgelegt sind, dass sie der äusseren Quelle die Antwortesi- 40 dann auf, wenn bereits ein Zugriff zum Speicher mit seiner gnale der zugeordneten Speicherelemente zuführen. maximalen Geschwindigkeit für einen einzelnen Anschluss
4. 4. Speicheranordnung nach Anspruch 2, dadurch gekenn- erfolgt. In einem solchen Fall verursacht, da die Zugriffszeit zeichnet, dass die Anordnung eine NMOS-Anordnung ist. fest ist, die Hinzufügung weiterer Anschlüsse eine Herabsetzung der Zugriffsmöglichkeiten von jedem Anschluss aus.

   45 Demgemäss kann kein Realzeit-Speicherbetrieb garantiert werden.

   In bekannter Weise hat man versucht, diese Schwierigkeit