CH661394A5

CH661394A5 - Circuit et procede pour detecter un mot de correlation numerique donne.

Info

Publication number: CH661394A5
Application number: CH380/83A
Authority: CH
Inventors: J Carl Cooper
Original assignee: Ampex
Priority date: 1982-01-25
Filing date: 1983-01-24
Publication date: 1987-07-15
Also published as: GB8301429D0; JPS58133065A; GB2114336B; FR2520529B1; NL8300245A; GB2114336A; DE3302357A1; DE3302357C2; NL189275B; NL189275C; JPH0522422B2; US4498141A; FR2520529A1

Description

La présente invention concerne un circuit et un procédé pour détecter un mot de corrélation numérique donné dans un flot de données série à grande vitesse, ayant par exemple une fréquence de plus de 100 MHz.

L'utilisation de la corrélation à des fins de synchronisation, par exemple dans des ordinateurs, des appareils d'enregistrement et de reproduction magnétiques et dans d'autres types de transfert de données est bien connue dans la technique. Généralement parlant, il est connu d'insérer une séquence prédéterminée de chiffres binaires dans un flot de données antérieurement à la transmission. Lors de la réception du flot de données, la séquence est détectée et utilisée pour synchroniser le fonctionnement d'un dispositif associé. Un montage permettant de détecter une telle séquence prédéterminée de chiffres est généralement désigné sous le nom de «montage de corrélation» et la séquence de chiffres elle-même, sous le nom de «mot de corrélation».

Par exemple, dans les appareils d'enregistrement magnétique à têtes rotatives, il est connu d'enregistrer un mot de corrélation numérique choisi au début de chaque parcours de tête sur la bande. Lors de la reproduction, le mot de corrélation est identifié et utilisé pour synchroniser le signal de reproduction.

Il est connu que certains montages de corrélation numériques de la technique antérieure utilisent des additionneurs binaires ou autres .composants de montage numériques pour déterminer le contenu binaire d'un flot de données entrant. Etant donné que ces derniers composants fonctionnent à une vitesse relativement lente, la vitesse de l'ensemble du dispositif'de corrélation (dit ci-après «corrélateur») est ainsi limitée, en particulier lorsque ce dispositif est utilisé pour détecter un mot de corrélation relativement long, reçu avec un débit binaire élevé. Certes, il est possible d'améliorer le processus de corrélation numérique en augmentant le nombre d'additionneurs binaires et autres composants fonctionnant en parallèle, mais le volume de matériel nécessaire et, par conséquent, les coûts de fabrication et les exigences d'alimentation en énergie sont alors également augmentés.

Compte tenu de ce qui précède, l'invention a notamment pour objet de créer un circuit et un procédé du type précité permettant un fonctionnement à des fréquences élevées, par exemple de plus de 100 MHz, et n'utilisant qu'un nombre minimal de composants, dans lesquels l'utilisation de composants de montage numériques relativement lents est éliminée; permettant de détecter un mot de corrélation numérique donné inséré dans un flot de données, en utilisant un signal analogique qui varie proportionnellement à un nombre de bits détectés concordant avec le mot de corrélation.

Ces buts sont réalisés avec un circuit et un procédé tels que définis dans les parties caractéristiques des revendications 1 et 22, respectivement.

L'invention sera mieux comprise à la lecture de la description détaillée qui suit et à l'examen des dessins joints qui en représentent, à titre d'exemples non limitatifs, des modes de réalisation préférés.

Sur ces dessins:

la figure 1 est un schéma de montage électrique d'un mode de réalisation préféré, représentant un corrélateur numérique à grande vitesse conforme aux enseignements de la présente invention; et la figure 2 est un schéma simplifié d'un montage de variante correspondant à une partie de la figure 1.

Dans le mode de réalisation préféré de l'invention représenté sur la figure 1, un flot de données d'informations série est reçu sur un conducteur 10, par exemple à une fréquence d'horloge de 120 MHz. Le flot de données contient un bloc récurrent de données comprenant une séquence de bits donnée et présentant une longueur prédéterminée. Le bloc de données indiqué ci-dessus sera désigné ci-après sous le nom de «mot de corrélation», dont on connaît l'utilisation à des fins de synchronisation dans des applications au transfert de données incluant les systèmes de transmission, les appareils d'enregistrement et de reproduction magnétiques numériques et d'autres systèmes bien connus dans la technique. Le mot de corrélation choisi est inséré dans le flot de données par l'une quelconque des techniques bien connues dans ce domaine, avant d'être reçu sur le conducteur 10. Par exemple, un mot de corrélation choisi peut être stocké dans une mémoire programmable (non représentée) et la sortie de cette mémoire peut être commutée dans le flot de données à un instant prédéterminé, par exemple au début de chaque parcours de tête d'enregistrement magnétique sur une bandé, comme il est bien connu dans la technique de l'enregistrement magnétique au moyen de têtes rotatives. Dans le mode de réalisation préféré, la longueur du mot de corrélation choisi est de 64 bits. Les bits de donnée reçus séquentiellement sur le conducteur 10 sont appliqués à un registre à décalage série-parallèle, par exemple réalisé sous forme de huit registres à décalage série-parallèle 12a à 12h à huit bits montés en série du type 100141, seuls le registre à décalage 12a et des parties des registres à décalage 12b et 12h étant respectivement représentés sur la figure 1 pour simplifier le dessin. Un signal d'horloge est appliqué sur un conducteur 14 à la fréquence précédemment mentionnée de 120 MHz par un générateur de signaux d'horloge convenable (non représenté) tel que ceux dont on connaît l'utilisation dans les systèmes de rétablissement de rythme. Le signal d'horloge du conducteur 14 est appliqué à un distributeur de rythme 15 de préférence du type 100122, où il est «tamponné» et distribué par l'intermédiaire de conducteurs 16a à 16h aux registres à décalage individuels à huit bits 12a à 12h, respectivement. Les conducteurs de rythme séparés 16a et 16h sont utilisés pour assurer la réception simultanée du signal d'horloge dans les registres à décalage 12a et 12h, ce qui élimine tous problèmes éventuels de distorsion de rythme.

Le mot de corrélation de 64 bits choisi est inséré et stocké dans une mémoire qui, dans le mode de réalisation de la figure 1, est constituée par huit ensembles d'interrupteurs 18a à 18h du type SPST DIP fabriqués par Grayhill, Inc., dont seuls les ensembles d'inter5

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rupteurs 18a et 18h sont représentés par souci de simplicité. Chacun des ensembles comprend huit interrupteurs ou commutateurs unipolaires à une direction individuels. Tous les interrupteurs de chaque ensemble sont connectés en commun par l'une de leurs bornes à une source de signal logique haut, représentant le «un» logique, par exemple choisie de —0,9 V reliée à un conducteur 20. L'autre borne de chaque interrupteur est connectée par un des conducteurs 22 à 29 à une source de signal logique bas, représentant le zéro logique par l'intermédiaire d'une des portes logiques respectives A à E, comme décrit plus loin. En conséquence, tout contact mobile du commutateur de mémoire constitué par les interrupteurs 18a à 18h, lorsqu'il est en position de fermeture, applique à l'entrée d'une porte correspondante le signal logique haut et, lorsqu'il est en position d'ouverture, applique à cette entrée le signal logique bas pour représenter un bit respectif d'une position binaire correspondante du mot de corrélation. Les bits ainsi obtenus de la mémoire 18a à-18h sur les conducteurs 22 à 29 sont comparés «en parallèle», c'est-à-dire simultanément, avec les bits appliqués aux conducteurs 30 à 37 à partir du registre à décalage multiple 12a à 12h, bit par bit. Une porte OU exclusif est utilisée pour chaque comparaison de bits; pour assurer cette comparaison, l'une des entrées de chaque porte de ce type est connectée à une des sorties 30 à 37 du registre à décalage 12a à 12h, tandis que l'autre entrée de la même porte est connectée à une sortie correspondante parmi les sorties 22 à 29 du commutateur de mémoire 18a à 18h. Celles des entrées des portes OU exclusif A à E qui sont connectées à une des sorties 22 à 29 dont le contact mobile associé est en position d'ouverture ont un niveau logique bas de —1,8 V ou moins obtenu par l'intermédiaire d'une résistance d'abaissement de tension interne (non représentée), comme il est bien connu dans la technique. En conséquence, chaque contact mobile ouvert du commutateur 18a à 18h applique un signal logique bas à la porte OU exclusif associée, tandis que chaque contact mobile fermé applique un signal logique haut à la porte associée.

Cependant que les bits consécutifs du flot de données entrant sont reçus sur le conducteur 10 et appliqués en série au registre à décalage 12a, les bits de donnée précédemment reçus contenus dans les registres à décalage 12a à 12h montés en série sont décalés dans un sens déterminé, par exemple vers la droite, à raison d'une position binaire pour chaque impulsion d'horloge. A chaque impulsion d'horloge, les 64 portes OU exclusif décrites ci-dessus comparent simultanément les 64 bits contenus dans le registre à décalage multiple 12a à 12h avec le mot de corrélation de 64 bits stocké dans le commutateur de mémoire 18a à 18h. Les 64 portes OU exclusif de la figure 1 sont réalisées sous la forme de treize ensembles de circuits intégrés identiques désignés par 40 à 52, chaque ensemble contenant cinq portes OU exclusif, respectivement désignées par A à E, comme représenté sur la figure 1. Pour simplifier la représentation, seuls les ensembles déportés 40,41 et des parties des ensembles 42 et 52 sont respectivement représentés sur la figure 1. Eu égard au débit de données élevé, les portes 40 à 52 sont de préférence choisies du type 100107 et les registres à décalage 12a à 12h du type 100141 respectivement, ces deux types comportant une compensation thermique incorporée pour éliminer toute dérive de tension indésirable.

Comme il est bien connu d'après la définition même des portes OU exclusifs, chacune des portes A à E applique à sa sortie 38 un signal logique bas lorsque ses deux signaux d'entrée concordent, c'est-à-dire lorsqu'ils sont tous deux bas ou tous deux hauts, respectivement, tandis que chacune de ces portes applique à sa sortie un signal logique haut lorsque ses signaux d'entrée ne concordent pas, c'est-à-dire lorsque l'un d'eux est haut et l'autre bas. Comme représenté sur la figure 1, la sortie de chacune des portes A à E individuelles est couplée avec l'une des bornes d'une résistance d'ajustement de courant ou d'intensité 53 respective. Dans le mode de réalisation préféré, toutes les résistances 53 ont la même valeur, de préférence choisie de 800 ohms. Selon une variante, il serait possible de pondérer chacune des sorties 38 en utilisant des valeurs de résistance différentes; par exemple, une sortie munie d'une résistance de 1612 ohms fournirait seulement la moitié de l'intensité de courant produite par une résistance de 800 ohms. L'autre borne de chacune des résistances 53 est connectée à une terminaison commune à celles-ci, de préférence constituée par un bus de sommation de courant ou d'intensité 55 dont la tension est maintenue constante, de préférence au niveau logique bas de — 1,8 V, comme décrit plus loin de façon plus détaillée.

En fonctionnement, au cours de chaque cycle d'horloge, il peut advenir qu'une concordance soit détectée entre certains des bits comparés par les portes OU exclusif alors que les autres bits ne concordent pas. Chacune des portes OU exclusif A à E, dont les signaux d'entrée ne concordent pas, produit à sa sortie 38 respective un signal de sortie logique haut de —0,9 V. Ce dernier signal provoque le passage d'un courant à travers une résistance 53 associée et ce courant parvient sur le bus de sommation 55 qui est maintenu à un niveau bas de —1,8 V, comme décrit précédemment. Par conséquent, lorsqu'une porte OU exclusif particulière quelconque ne détecte pas de concordance, elle applique au bus 55 une intensité de courant connue, déterminée par la tension de sortie de cette porte, la tension du bus et la valeur ohmique de la résistance d'ajustement de courant 53. En revanche, lorsqu'une porte particulière quelconque détecte une concordance, cette porte produit un signal de sortie logique bas de —1,8 V et, par conséquent, aucun courant n'est transféré de cette porte au bus 55 par l'intermédiaire d'une résistance 53 associée. En conséquence, l'intensité totale de courant sur le bus 55 peut être déterminée de façon précise pour un nombre donné de concordances existantes, ou réciproquement, le nombre de concordances obtenues peut être déterminé de façon précise d'après l'intensité de courant détectée sur le bus 55.

Il résulte de la description ci-dessus que lorsque le mot de corrélation choisi est contenu dans le registre à décalage 12a à 12h, alors les sorties 38 respectives de toutes les portes OU exclusif 40 à 52 sont au niveau de tension bas de — 1,8 V. En conséquence, théoriquement, aucun courant n'est alors transféré à partir de ces portes sur le bus 55.

Pour simplifier la suite de la description du mode de réalisation préféré de la figure 1, on va tout d'abord décrire celui-ci sans tenir compte d'une partie 57 du montage destinée à assurer une compensation de la dérive de tension. A cet effet, dans la description simplifiée qui va suivre, un conducteur de connexion 58 représenté par une ligne en trait interrompu sera considéré comme remplaçant les connexions assurées par la partie 57 du montage. Un transistor 59, dont l'émetteur est connecté au bus de sommation de courant 55 par l'intermédiaire d'un conducteur 81, est utilisé à la fois comme amplificateur de courant et comme convertisseur intensité-tension, comme il ressortira de la description ci-après. Dans le mode de réalisation simplifié, la base du transistor 59 est connectée par le conducteur 58 à un diviseur de tension 60 réglé de manière à produire une tension de référence correspondant au niveau logique bas du bus 55. Dans le montage de la figure 1, le bus 55 est maintenu à —1,8 V, par connexion d'une résistance d'ajustement de tension 61 entre une source d'alimentation — U et le bus 55. La base du transistor 59 est mise à la masse par l'intermédiaire d'un condensateur 90, et son collecteur est connecté à une source d'alimentation positive + U par l'intermédiaire du conducteur 64 et de la résistance 63. Dans le mode de réalisation préféré, les tensions d'alimentation appliquées respectives + U et — U sont choisies de + 5 V et — 5 V, respectivement. Comme décrit précédemment, pour chaque discordance de bits aux entrées respectives d'une des portes OU exclusif A à E d'un des ensembles 40 à 52, l'intensité du courant présent sur le bus 55 augmente dans une mesure prédéterminée qui, dans le mode de réalisation préféré, est d'environ 1 mA. En conséquence, à chaque discordance de ce genre, le courant traversant l'émetteur du transistor 59 et la résistance 53 décroît linéairement, ce qui entraîne une élévation linéaire correspondante de la tension du collecteur de ce transistor par rapport à la masse. En supposant que la base du transistor 59 soit maintenue à une tension constante, le circuit décrit ci-dessus se comporte comme un amplificateur à base commune, dont le courant d'émetteur varie pour maintenir constante la tension émetteur-base.

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En conséquence la tension de l'émeteur et, par conséquent, la tension régnant sur le bus 55 restent également respectivement constantes, en supposant qu'il ne se produise pas une dérive de tension considérable due à des variations de température.

Pour satisfaire aux exigences de linéarité et de grande vitesse de fonctionnement désirées, dans le mode de réalisation préféré, le transistor 59 est du type 2N5943 offrant une très grande vitesse et des caractéristiques linéaires dans une large gamme de fonctionnements, incluant les excursions entre les intensités minimale et maximale qui peuvent se produire en raison de variations d'intensité au point de sommation de courant sur le bus 55. En outre, la valeur ohmique de la résistance d'ajustement de tension 61 est choisie de telle manière qu'on obtienne des caractéristiques de courant optimales du transistor 59. Plus précisément, le transistor 59 est choisi de façon que sa tension de collecteur soit capable d'effectuer une variation linéaire de bout en bout de l'échelle en un seul cycle d'horloge, c'est-à-dire en 8,3 nanosecondes lorsqu'on utilise la fréquence d'horloge de 120 MHz dans le mode de réalisation préféré. Pour obtenir ce qui précède, il va de soi que le transistor 59 doit être capable de maîtriser les capacités parasites maximales émanant tant de ses jonctions internes que de ses connexions extérieures, de façon qu'une excursion de tension totale puisse être effectuée en un seul cycle d'horloge. Etant donné que, dans le mode de réalisation de la figure 1, la tension du bus 55 est maintenue constante, il ne se produit pas de réduction de la vitesse de fonctionnement due aux constantes de temps résistance-condensateur associées à la capacité du bus 55. L'intensité du courant sur le bus 55 varie en raison directe du nombre de bits concordants. Comme on le comprendra aisément, alors qu'en théorie l'intensité du courant du bus 55 varie par échelons discrets en réponse à chaque modification dans les comparaisons de bits, en pratique cette variation peut apparaître comme étant continue en raison de la limitation de la vitesse des composants du montage.

Dans le mode de réalisation préféré, les variations de tension sur le conducteur 64 sont détectées par un comparateur de tension 65, par exemple réalisé sous la forme d'un convertisseur analogique-numérique double du type MC1651, qui est un comparateur à très grande vitesse, utilisant des entrées d'amplificateur différentiel pour détecter des signaux analogiques d'une grandeur supérieure ou inférieure à un niveau de référence préétabli. Dans le mode de réalisation préféré, l'entrée de non-inversion du comparateur 65 est connectée au conducteur 64, et son entrée d'inversion, à un diviseur de tension 66 préréglé à un niveau de tension de référence comme décrit ci-après.

On a mentionné précédemment que lorsque le mot de corrélation est présent dans le registre à décalage 12a à 12h, aucun courant n'est théoriquement transféré, par l'intermédiaire des résistances 53, sur le bus de sommation 55. En conséquence le courant présent sur le conducteur 64 est à son intensité maximale et le niveau de tension correspondant sur le conducteur 64 prend une valeur minimale. Le diviseur de tension 66 est préréglé de manière à assurer la détection par le comparateur de tensions 65 d'une telle tension minimale sur le conducteur 64, correspondant à un nombre minimal de discordances admissibles obtenues par les portes A à E de chacun des ensembles de portes 40 à 52. Par exemple, dans le mode de réalisation préféré utilisant un mot dé corrélation de 64 bits, une concordance portant sur au moins 60 bits est considéré comme indiquant la présence du mot de corrélation dans le registre à décalage. Cette dernière disposition tient compte par exemple d'un maximum de quatre comparaisons de bits erronées qui peuvent se produire par suite d'erreurs de transmission. Par conséquent, lorsqu'on obtient une concordance portant sur 60 bits ou plus, la tension du conducteur 64 est inférieure à la tension de préréglage du diviseur 66, et le comparateur 65 engendre un signal de sortie sur le conducteur 78, signal qui indique la présence du mot de corrélation dans le registre à décalage.

On peut voir d'après ce qui précède que le transistor 59 non seulement sert d'amplificateur d'intensité linéaire, mais encore joue le rôle d'un convertisseur intensité-tension linéaire. L'un ou l'autre des flancs de l'impulsion de sortie apparaissant sur le conducteur 78 peut être utilisé pour déclencher un signal de commande, qui peut à son tour être utilisé pour la synchronisation ou la commande d'un équipement associé, tel que des compteurs à remise à zéro, pour 5 synchroniser un signal enregistré magnétiquement lors de sa reproduction, ou dans d'autres applications analogues.

Selon une variante, si on le désirait, il serait possible de produire sur le bus 55 une intensité de courant maximale lorsqu'on obtient un nombre prédéterminé de concordances indiquant la présence du mot io de corrélation. Dans ce dernier cas, le complément du mot de corrélation serait stocké dans les ensembles d'interrupteurs de mémoire 18a à 18h, ou bien l'on utiliserait des portes NON-OU exclusif au lieu des portes A à E, tandis que la tension du conducteur 64 serait à sa valeur maximale lors de la présence du mot de corrélation dans le 15 registre à décalage 12a à 12h. Dans ce mode de réalisation de variante, la tension de référence du diviseur 66 serait préréglée à une valeur maximale obtenue sur le conducteur 64, correspondant à la détection du mot de corrélation. Une impulsion de commande serait alors produite sur le conducteur 78 par le comparateur 65 si la 20 tension du conducteur 64 dépassait la tension de référence de prêré-glage du diviseur 66. On voit que, dans ce mode de réalisation de variante, les valeurs d'intensité et de tension hautes et basses par rapport au transistor 59 sont inversées en comparaison du mode de réalisation préféré précédemment décrit.

25 Selon l'application particulière pour laquelle le circuit de corrélation suivant l'invention est utilisé, il est possible de contrôler les variations de tension sur le conducteur 64 ou sur le bus 55 directement, c'est-à-dire sans utiliser un comparateur tel que représenté en 65. Par exemple, cette dernière tension pourrait être contrôlée au moyen 30 d'un voltmètre numérique ou analogique, ou d'un dispositif analogue, dont l'indication varie proportionnellement au nombre de concordances de bits obtenues par le montage de corrélation.

On a mentionné précédemment que la partie décrite ci-desuss du circuit de corrélation suivant l'invention est capable de fonctionner à 35 des fréquences de plus de 100 MHz, mais cela à condition qu'aucune dérive de tension appréciable ne se produise dans le montage. Or, si la tension entre l'émetteur et la base du transistor 59 vient à changer au cours du fonctionnement, par exemple en raison de variations de la température ambiante, une dérive de tension se produit sur le bus 40 55, et introduit à son tour des erreurs dans le procesus de corrélation. Suivant l'invention, le circuit de compensation 57 est prévu pour empêcher de telles erreurs.

On notera, en se référant à la figure 1, que lorsqu'on utilise le circuit de compensation 57 le conducteur en trait interrompu 58 pré-45 cédemment décrit, qui connecte la base du transistor 59 au diviseur de tension 60, se trouve supprimé. Le circuit 57 comprend un amplificateur opérationnel différentiel 67, de préférence du type LM747, ayant son entrée de non-inversion couplée avec une sortie du diviseur de tension 60, par l'intermédiaire d'une résistance 68, tandis que 50 son entrée d'inversion est connectée, par l'intermédiaire d'un conducteur 82, au bus de sommation de courant 55. La sortie de l'amplificateur 67 est couplée avec la base du transistor 59, par l'intermédiaire d'une résistance 69. Un condensateur de réaction 70 est branché entre la sortie de l'amplificateur 67 et son entrée d'inver-55 sion. La vitesse de fonctionnement de l'amplificateur 67 n'est pas critique, comme il ressortira de la suite de la description.

Le circuit de compensation 57 décrit ci-dessus représente une boucle de contre-réaction branchée entre l'émetteur et la base du transistor 59 et qui fonctionne comme suit: la tension de référence 60 du diviseur 60 est préréglée au niveau connu auquel le bus 55 doit être constamment maintenu, c'est-à-dire que, dans le mode de réalisation préféré, elle est préréglée à —1,8 V. Lorsque la tension régnant sur le bus 55 s'élève au-dessus de cette dernière valeur, par exemple en raison de changements de température, la tension de 65 sortie de l'amplificateur 67 et la tension de base du transistor 59 décroissent toutes deux linéairement. La tension de base ainsi abaissée du transistor 59 réduit la tension de son émetteur et, par conséquent, également la tension régnant sur le bus 55, jusqu'à ce que cette der-

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nière reprenne la valeur désirée de —1,8 V. D'une manière analogue, lorsque la tension du bus 55 décroît jusqu'au-dessous de la tension de référence indiquée ci-dessus, le circuit de compensation 57 provoque une élévation de tension à la base du transistor à son tour, suivie d'une élévation de tension correspondante de l'émetteur et, par conséquent, du bus 55 jusqu'à ce que la tension désirée de —1,8V soit obtenue sur ce dernier. On voit que l'amplificateur 67 amplifie une variation de tension se produisant sur le bus 55 et réinjecte dans la base du transistor 59 une tension-différence intégrée inversée obtenue sous la forme d'une différence entre la tension de bus effective en 55 et la tension de référence au diviseur 60. En conséquence, aucune variation de tension à long terme appréciable ne se produit sur le bus 55, étant donné qu'elle est continuellement compensée par le circuit 57 décrit ci-dessus.

On voit d'après la description qui précède que le circuit 57 compense toutes variations de tension sur le bus 55, ainsi que toutes variations de la tension émetteur-base du transistor 59, par exemple produites par des changements de température internes ou extérieurs, ou par d'autres causes.

On voit donc que, dans le mode de réalisation de la figure 1, on peut aisément modifier le mot de corrélation stocké en ouvrant ou en fermant les contacts individuels 22 à 29 du commutateur de mémoire 18a à 18h pour y stocker des bits respectifs correspondant à «0» ou « 1 » de ce mot. En revanche, dans des applications où le mot de corrélation choisi reste inchangé, le montage de la figure 1 peut être simplifié de la manière représentée sur la figure 2 et comme décrit ci-après.

La figure 2 représente un tel mode de réalisation amplifié, dans lequel les ensembles d'interrupteurs de mémoire 18a à 18h et les portes OU exclusif 40 à 52 de la figure 1 sont supprimés. Pour faciliter la comparaison, les éléments de montage analogues sur les figures 1 à 3 sont désignés par les mêmes références numériques. Au lieu des huit registres à décalage à huit bits 12a à 12h de la figure 1, on utilise sur la figure 2 onze registres à décalage à six bits 90a à 90k, de préférence du type 100151 fabriqués par Fairchild Corporation, comportant chacun, pour chaque bit, une paire de sorties en parallèle, respectivement de non-inversion et d'inversion, comme indiqué en 30a, 30b à 35a, 35b, respectivement. En conséquence, lorsqu'un mot de corrélation de 64 bits est utilisé dans le mode de réalisation de la figure 2, les deux dernières paires de sorties du registre à décalage 90k ne sont pas utilisées, comme représenté sur le dessin. L'une des sorties de chaque paire est couplée avec une résistance d'ajustement de courant 53 associée, comme suit. Lorsqu'une position binaire correspondante du mot de corrélation choisi contient le bit « 1 », une sortie de non-inversion d'une paire correspondante de sorties du registre à décalage multiple 90a à 90k est connectée à une résistance 53 associée. D'une manière analogue, les sorties d'inversion du registre à décalage 90a à 90k sont choisies parmi les paires de sorties qui correspondent à un bit «0» du mot de corrélation. Etant donné que toutes les valeurs des bits du mot de corrélation sont connues, il est possible de connecter en permanence une sortie d'inversion ou une sortie de non-inversion de chaque paire de sorties 30a, 30b à 35a, 35b à une borne 54 respective d'une résistance 53 associée de la manière décrite ci-dessus. Les contacts 91 de la figure 2 représentent de telles connexions qui, dans le dernier mode de réalisation mentionné, sont reliées en permanence, par exemple par soudage, à une sortie d'inversion ou de non-inversion correspondante parmi les sorties 30a, 30b à 35a, 35b, comme décrit ci-dessus. Les sorties de non-inversion 30a à 35a produisent une tension logique haute, par exemple choisie de —0,9 V, et les sorties d'inversion 30b à 35b fournissent une tension logique basse, par exemple choisie de —1,8 V, respectivement. Ces deux valeurs de tension de sortie particulières sont fournies par le type de registre à décalage précédemment indiqué, qui est utilisé pour réaliser les registres à décalage 90a à 90k dans le mode de réalisation préféré de la figure 2. Il y a lieu de remarquer qu'à l'exception des parties simplifiées décrites ci-dessus, le montage de la figure 2 est analogue à celui de la figure 1 ; en conséquence, les autres parties communes aux deux montages ne sont pas représentées sur la figure 2, et leur description ne sera pas répétée ici.

En fonctionnement, par exemple lorsqu'un bit «0» est obtenu par une sortie d'inversion particulière parmi les sorties d'inversion en parallèle 30b à 35b, cette sortie produit un « 1 ». En revanche, lorsqu'un bit «0» est présent à l'une des sorties de non-inversion en parallèle 30a à 35a du registre à décalage 90a à 90k, le signal de sortie reste inchangé, c'est-à-dire reste un bit «0». D'une manière analogue, lorsqu'un bit « 1 » est obtenu par une sortie d'inversion en parallèle, le bit de sortie est «0». En revanche lors de la réception d'un bit « 1 » par une sortie de non-inversion en parallèle, le signal de sortie reste « 1 ». On voit donc que, dans le dernier mode de réalisation décrit, chaque fois qu'un bit stocké à un emplacement particulier dans le registre à décalage 90a à 90k concorde avec le bit d'une position binaire correspondante du mot de corrélation, le signal de sortie est un « 1 » logique, c'est-à-dire qu'il est «haut» ou «vrai». En conséquence, lorsque tous les signaux de sortie apparaissant aux sorties 30a à 35b du registre à décalage 90a à 90k, ou au moins un nombre prédéterminé de ces signaux, sont hauts, la présence du mot de corrélation dans le registre à décalage est détectée de la manière précédemment décrite en référence à la figure 1.

Dans les modes de réalisation des figures 1 et 2, la résistance d'ajustement de tension 61, couplée avec le bus de sommation de courant 55, peut être remplacée par une source de courant constant, comme il est bien connu dans la technique.

Lorsque le circuit de corrélation suivant l'invention est utilisé pour la synchronisation du signal de reproduction dans des appareils d'enregistrement à bande magnétique à têtes rotatives où plusieurs transducteurs sont utilisés pour balayer un parcours prédéterminé sur la bande, il peut être désirable d'identifier chaque transducteur individuel à la reproduction. A cet effet, on peut enregistrer un mot de corrélation distinct pour chaque transducteur au début de chaque parcours de tête. Lors de la reproduction, il est alors nécessaire d'utiliser un commutateur pour connecter une mémoire respective dans laquelle est stocké un mot de corrélation correspondant à un comparateur, tel que les portes OU exclusif 40 à 52, avant chaque balayage de tête de reproduction prévu.

Il résulte de la description ci-dessus que le circuit et le procédé de corrélation suivant l'invention fournissent un signal analogique qui varie en proportion du nombre de bits d'un flot de données numériques qui concordent avec un mot numérique prédéterminé. Un avantage particulier de l'invention réside en ce que le signal analogique indiqué ci-dessus est capable de varier dans toute l'étendue de la gamme prévue en un temps très court, par exemple de 8,3 nanosecondes, ou moins, dans le mode de réalisation préféré. En conséquence, le processus de corrélation peut se dérouler à une fréquence élevée, par exemple de 120 MHz et plus. Un autre avantage important réside en ce que le fonctionnement du montage et du procédé de corrélation, tel que décrit en référence aux modes de réalisation des figures 1 et 2, est linéaire et en ce qu'il assure une compensation des variations de température.

Bien qu'avec le circuit et le procédé suivant l'invention on obtienne les avantages indiqués ci-dessus, le nombre de composants de montage nécessaires autres que des résistances est réduit au minimum. En même temps, le circuit suivant l'invention n'utilise pas d'additionneurs numériques ou autres composants fonctionnant à une vitesse relativement lente par rapport au début du flot de données série.

On remarquera que, lorsqu'on utilise le corrélateur numérique et le procédé de corrélation suivant l'invention, la vitesse de fonctionnement n'est pratiquement pas limitée par la longueur du mot de corrélation, à condition que l'intensité maximale du courant sur le bus n'excède pas les spécifications des éléments de montage particuliers utilisés. Par ailleurs, on comprendra aisément que le courant traversant chaque résistance 53 individuelle doit avoir une valeur d'intensité minimale prédéterminée nécessaire pour éliminer toute influence que pourraient avoir des capacités parasites sur la grande vitesse de fonctionnement du montage et du procédé de corrélation suivant l'invention.

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2 feuilles dessins

Claims

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1. Circuit pour détecter un mot de corrélation numérique donné dans un flot de données série à grande vitesse, caractérisé en ce qu'il comprend:

un premier moyen (12a-12h, 18a-18h, 40-52), couplé de manière à recevoir et à stocker des bits constitutifs dudit flot de données série, puis à décaler ces bits stockés d'une position binaire chaque fois qu'un nouveau bit est reçu par lui, ledit premier moyen étant couplé de manière à stocker l'information relative aux valeurs des bits respectifs dudit mot de corrélation donné et à détecter une concordance éventuelle, aux positions binaires correspondantes, entre lesdits bits de donnée stockés et lesdits bits du mot de corrélation donné, respectivement, ledit premier moyen comportant une pluralité de sorties en parallèle (38), couplées chacune de manière à produire un signal de sortie d'une grandeur prédéterminée en réponse à une desdites concordances, respectivement;

une pluralité de deuxièmes moyens (53) d'ajustement de courant, ayant chacun une entrée (54) couplée avec une desdites sorties (38) dudit premier moyen, et ayant chacun une sortie couplée de manière à produire une intensité donnée de courant, les sorties respectives desdits deuxièmes moyens étant couplées avec une terminaison commune (55) pour produire un signal de sortie d'une grandeur qui varie proportionnellement au nombre de concordances obtenues par ledit premier moyen (12a-12h, 18a-18h, 40-52); et un troisième moyen couplé de manière à maintenir ladite terminaison commune (55) à un niveau de tension constant prédéterminé.

2. Circuit suivant la revendication 1, caractérisé en ce qu'il comprend en outre un moyen (59, 65, 66) couplé avec ladite terminaison commune (55) desdits deuxièmes moyens (53) pour détecter une grandeur prédéterminée dudit signal de sortie produit par lesdits deuxièmes moyens (53) en réponse à un nombre prédéterminé de concordances obtenues par ledit premier moyen.

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REVENDICATIONS

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un moyen comparateur (65) ayant une première entrée couplée de manière à recevoir une tension obtenue sur le collecteur dudit transistor (59) et une seconde entrée couplée de manière à recevoir une tension fournie par ladite seconde source de tension de référence (66),. ledit moyen comparateur (65) étant couplé de manière à produire un signal de sortie en réponse à une différence entre ses tensions d'entrée respectives.

3. Circuit suivant la revendication 2, caractérisé en ce que ledit moyen de détection (59, 65, 66) comprend:

un moyen (66), couplé de manière à produire un premier signal de référence correspondant à la grandeur prédéterminée dudit signal de sortie produit par ladite terminaison commune (55) desdits deuxièmes moyens (53) en réponse à un nombre prédéterminé de concordances obtenues par ledit premier moyen; et un moyen (65), couplé de manière à comparer ledit signal de sortie produit par ladite terminaison commune (55) desdits deuxièmes moyens (53) avec ledit premier signal de référence et à produire, en réponse, un signal de commande.

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positions binaires correspondantes desdites données série stockées et dudit mot de corrélation, respectivement, et à produire un signal de sortie d'un niveau prédéterminé en réponse à chaque concordance obtenue;

à produire pour chacun desdits niveaux de signal de sortie une intensité de courant correspondante prédéterminée;

à sommer lesdites intensités de courant à un point de sommation de manière à obtenir un courant dont l'intensité varie en fonction du nombre de concordances de bits obtenues; et

à maintenir ledit point de sommation à un niveau de tension constant prédéterminé pour obtenir un courant variant en fonction du nombre de concordances de bits obtenues.

4. Circuit suivant la revendication 1, caractérisé en ce que ledit signal de sortie produit par lesdits deuxièmes moyens est un courant, dont l'intensité varie sensiblement de façon linéaire avec ledit nombre de concordances obtenues par ledit premier moyen, et en ce que ledit troisième moyen (61) comprend un moyen (59) couplé avec ladite terminaison commune (55) desdits deuxièmes moyens (53) pour convertir de façon sensiblement linéaire lesdites variations d'intensité en variation de tension.

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5. Circuit suivant la revendication 4, caractérisé en ce qu'il comprend en outre:

un moyen (66), couplé de manière à produire une tension de référence correspondant à une grandeur donnée de ladite tension convertie produite par ledit troisième moyen (59, 61) correspondant à un nombre prédéterminé de concordances obtenues par ledit premier moyen; et un moyen (65), couplé de manière à comparer ladite tension convertie produite par ledit troisième moyen (59, 61) avec ladite tension de référence et à produire, en réponse, un signal de commande.

6. Circuit suivant la revendication 1, caractérisé en ce que ledit premier moyen comprend:

un moyen formant registre à décalage série-parallèle (12a-12h) ayant une entrée (10) couplée de manière à recevoir lesdits bits consécutifs du train de données série, et ayant une pluralité de sortie en parallèle (30-37) contenant chacune un des bits stockés dans ledit moyen formant registre à décalage ;

un moyen de mémoire préréglable (18a-18h), couplé de manière à stocker des bits respectifs dudit mot de corrélation donné, ledit 5 moyen de mémoire ayant une pluralité de sorties en parallèle (22-29) contenant chacune un des bits qui y sont stockés; et une pluralité de moyens comparateurs (40-52), ayant chacun des première et seconde entrées, respectivement, chaque première entrée étant couplée avec une des sorties en parallèle (30-37) dudit moyen io formant registre à décalage (12-12h), et chacune desdites secondes entrées étant couplée avec une sortie en parallèle correspondante (22-29) dudit moyen de mémoire préréglable (I8a-18h), respectivement, chacun desdits moyens comparateurs ayant une sortie (38) qui correspond à une desdites sorties en parallèle dudit premier moyen. i5

7. Circuit suivant la revendication 6, caractérisé en ce que les moyens comparateurs (40-52) de ladite pluralité comprennent chacun une porte logique (A-E) produisant un premier niveau de signal logique lorsque la concordance précitée est obtenue par elle, et produisant un autre niveau de signal logique lorsque ladite con-20 cordance n'est pas obtenue par elle.

8. Circuit suivant la revendication 1, caractérisé en ce que ledit premier moyen comprend un moyen formant registre à décalage série-parallèle (12a-12h), ayant une entrée (10) couplée de manière à recevoir lesdits bits consécutifs du flot de données série, et ayant une 25 pluralité de sorties en parallèle (30-37) produisant chacune un signal de sortie correspondant à un des bits stockés dans ledit moyen formant registre à décalage, celles desdites sorties en parallèle (30-37) dont la position correspond à un bit bas dudit mot de corrélation donné, étant couplées de manière à produire des signaux de 30 sortie représentant un premier niveau logique, tandis que celles des sorties en parallèle (30-37) dudit moyen formant registre à décalage, qui correspond à une position de bit haut dudit mot de corrélation ■ donné, sont couplées de manière à produire des signaux de sortie représentant un second niveau logique.

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9. Circuit suivant la revendication 1, caractérisé en ce que lesdits deuxièmes moyens comprennent une pluralité de résistances d'ajustement de courant (53), chacune des résistances (53) ayant une première borne (54) couplée avec une desdites sorties en parallèle (38) dudit premier moyen, respectivement, et en ce que les secondes 40 bornes respectives desdites résistances (53) sont couplées avec ladite terminaison commune (55).

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10. Circuit suivant la revendication 9, caractérisé en ce que lesdites résitances d'ajustement de courant (53) ont des valeurs ohmiques identiques.

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11. Circuit suivant la revendication 9, caractérisé en ce que chacune desdites résistances (53) a une valeur ohmique choisie de manière à appliquer une intensité de courant à ladite terminaison commune (55) lorsque ledit signal de sortie de grandeur prédéterminée est produit par une sortie en parallèle correspondante (38) dudit so premier moyen couplée avec ladite première borne (54) de ladite résistance (53).

12. Circuit suivant la revendication 1, caractérisé en ce que ledit troisième moyen (59, 61) prévu pour maintenir ladite terminaison commune (55) à un niveau de tension constant prédéterminé com-

55 prend un transistor (59), comportant un émetteur couplé avec une première source de tension (—U) par l'intermédiaire de ladite terminaison commune (55) et d'une première résistance série (61), un collecteur couplé avec une seconde source de tension (+U) par l'intermédiaire d'une seconde résistance série (63) et une base couplée avec 60 une première source de tension de référence (60) qui fournit une tension correspondant à un nivau de tension constant prédéterminé devant être maintenu sur ladite terminaison commune (55).

13. Circuit suivant la revendication 12, caractérisé en ce qu'il comprend en outre:

65 une seconde source de tension de référence (66) fournissant une tension correspondant à une tension obtenue sur le collecteur dudit transistor (59) lorsqu'un nombre prédéterminé de concordances sont obtenues par ledit premier moyen; et

14. Circuit suivant la revendication 13, caractérisé en ce que ledit transistor (59) et ledit moyen comparateur (65), respectivement, sont des dispositifs à grande vitesse capables de fonctionner à des fréquences de plus de 100 MHz.

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15. Circuit suivant la revendication 12, caractérisé en ce qu'il comprend en outre un moyen de contre-réaction (57) couplé entre l'émetteur et la base dudit transistor (59) pour maintenir ledit niveau de tension constant prédéterminé sur ladite terminaison commune (55).

16. Circuit suivant la revendication 15, caractérisé en ce que ledit moyen de contre-réaction (57) comprend un moyen amplificateur différentiel (67), ayant une entrée d'inversion couplée avec une connexion (81) reliant ledit émetteur à ladite terminaison commune (55), une entrée de non-inversion couplée avec ladite première source de tension de référence (60), et une sortie couplée avec la base dudit transistor (59), respectivement.

17. Circuit suivant la revendication 16, caractérisé en ce que lesdits deuxièmes moyens comprennent une pluralité de résistances en parallèle (53), ayant chacune une première borne (54) couplée' avec une desdites sorties en parallèle (38) dudit premier moyen, respectivement, et en ce que les secondes bornes respectives de toutes lesdites résistances (53) sont couplées avec une terminaison commune (55), dont le courant varie en réponse au nombre de concordances obtenues par ledit premier moyen, en ce que ledit troisième moyen comprend un moyen couplé avec ladite terminaison commune (55) pour convertir sensiblement de façon linéaire lesdites variations de courant en des variations de tension, et en ce que ledit circuit comprend, en outre, un amplificateur différentiel (67) ayant une première entrée couplée avec une sortie des moyens de conversion et une seconde entrée couplée avec une source de tension de référence (60) correspondant à une grandeur donnée de cette tension de conversion produite par ledit troisième moyen lorsqu'un nombre prédéterminé de concordances sont obtenues par ledit premier moyen.

18. Circuit suivant la revendication 1, caractérisé en ce que ledit premier moyen comprend:

un moyen formant registre à décalage série-parallèle (12a-12h), ayant une entrée (10) couplée de manière à recevoir et à stocker des bits consécutifs dudit flot de données série et à décaler les bits ainsi stockés d'une position binaire chaque fois qu'un nouveau bit est reçu par elle, ledit moyen formant registre à décalage ayant une pluralité de sorties en parallèle (30-37), contenant chacune un des bits stockés dans celui-ci;

un moyen de mémoire préréglable (18a-18h) couplé de manière à stocker les bits respectifs dudit mot de corrélation donné, ledit moyen de mémoire ayant une pluralité de sorties en parallèle (22-29) contenant chacune un des bits stockés dans celui-ci;

une pluralité de portes logiques (A-E), ayant chacune une première entrée couplée avec une des sorties en parallèle (30-37) dudit moyen formant registre à décalage (12a-12h), et une seconde entrée couplée avec une sortie correspondante parmi les sorties en parallèle (22-29) dudit moyen de mémoire (18a-18h), chacune des portes logiques (A-E) ayant une sortie (38) couplée de manière à produire un signal de sortie d'un premier niveau logique donné lorsque des bits concordants sont obtenus à ses entrées respectives et un signal de sortie d'un second niveau logique donné lorsque ses bits d'entrée ne concordent pas, respectivement;

lesdits deuxièmes moyens comportant une pluralité de résistances (53), ayant chacune une première borne (54) couplée avec une sortie (38) d'une desdites portes logiques (A-E), les autres bornes respectives desdites résistances (53) étant couplées avec la terminaison commune (55), chacune desdites résistances (53) ayant une valeur ohmique choisie de telle manière qu'une intensité de courant donnée soit appliquée à ladite terminaison commune (55) lorsque l'un desdits premier et second niveaux logiques donnés de signal est produit par ladite porte logique;

ledit troisième moyen comprenant:

un moyen (61) couplé de manière à maintenir ladite terminaison commune (55) à un niveau de tension constant prédéterminé de manière à obtenir sur ladite terminaison une intensité de courant variant de façon sensiblement linéaire avec le nombre de concordances de bits obtenues par lesdites portes logiques (A-E) ;

un moyen convertisseur tension-courant (59) couplé avec ladite terminaison commune (55) pour convertir de façon sensiblement linéaire lesdites variations de courant sur celle-ci en variations de tension correspondantes; et un moyen de détection (60-67) couplé avec une sortie dudit moyen convertisseur (59) pour détecter une grandeur de tension donnée obtenue sur ladite terminaison commune en réponse à un nombre prédéterminé de bits concordants obtenus par ladite pluralité de portes logiques (A-E).

19. Circuit suivant la revendication 18, caractérisé en ce que ledit moyen de détection (60-67) comprend une première source de tension de référence (60) fournissant une tension correspondant à une tension de sortie dudit moyen convertisseur (59) lorsqu'un nombre prédéterminé de bits concordants sont obtenus par ladite pluralité de portes logiques (A-E). et un moyen comparateur (67), ayant une première entrée couplée de manière à recevoir ladite tension de sortie produite par ledit moyen convertisseur (59), et une seconde entrée couplée de manière à recevoir ladite tension fournie par ladite première source de référence (60), ainsi qu'une sortie qui produit un signal de commande en réponse à une comparaison.

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20. Circuit suivant la revendication 1, caractérisé en ce que lesdits deuxièmes moyens comprennent :

une pluralité de résistances (53), ayant chacune une première borne (54), couplée avec une desdites sorties en parallèle (38) dudit premier moyen, respectivement, les secondes bornes respectives desdites résistances (53) étant couplées avec une terminaison commune (55);

ledit troisième moyen comportant:

un transistor (59) comportant un émetteur couplé avec une première source de tension ( — U) par l'intermédiaire de ladite terminaison commune (55) et d'une première résistance série (61), un collecteur couplé avec une seconde source de tension ( + U) par l'intermédiaire d'une seconde résistance série (63), et une base couplée avec une source de tension de référence (60) produisant une tension correspondant à un niveau de tension constant prédéterminé devant être maintenu sur ladite terminaison commune (55); et un moyen de contre-réaction (57) couplé entre l'émetteur et la base dudit transistor (59) pour maintenir ledit niveau de tension constant prédéterminé sur ladite terminaison commune (55).

21. Circuit suivant la revendication 20, caractérisé en ce que ledit moyen de contre-réaction (57) comprend un moyen amplificateur différentiel (67), ayant une entrée d'inversion couplée avec une connexion (81) reliant ledit émetteur à ladite terminaison commune (55), une entrée de non-inversion couplée avec ladite source de tension de référence (60) et une sortie couplée avec la base dudit transistor (59); lesdites résistances appliquant, à ladite terminaison commune, un courant dont la grandeur varie proportionnellement au nombre de concordances obtenues par ledit premier moyen.

22. Procédé permettant de détecter un mot de corrélation numérique donné dans un flot de données série à grande vitesse, caractérisé en ce qu'il comprend les opérations consistant :

à recevoir et à stocker des bits consécutifs du flot de données série et à décaler lesdits bits stockés d'une position binaire chaque fois qu'un nouveau bit est reçu ;

à stocker une information relative aux valeurs des bits respectifs dudit mot de corrélation donné;

à comparer simultanément des bits respectifs appartenant à des

23. Procédé suivant la revendication 22, caractérisé en ce qu'il comprend en outre une opération consistant à convertir linéairement lesdits courants dont l'intensité varie en une tension qui varie.

24. Procédé suivant la revendication 23, caractérisé en ce qu'il comprend en outre une opération consistant à détecter une grandeur donnée de ladite tension qui varie correspondant à un nombre prédéterminé de concordances de bits obtenues.

25. Procédé suivant la revendication 24, caractérisé en ce que ladite opération de détection comprend les étapes consistant:

à produire une tension de référence correspondant à une grandeur de ladite tension variable obtenue en réponse à un nombre prédéterminé de concordances de bits; et

à comparer ladite tension variable avec ladite tension de référence et à produire un signal de commande en réponse à la comparaison.

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26. Procédé suivant la revendication 22, caractérisé en ce qu'il comprend une opération consistant à compenser les variations dudit niveau de tension constant prédéterminé dues à des changements de température.

27. Procédé suivant la revendication 22, caractérisé en ce que ledit flot de données série est reçu à une fréquence de plus de 100 MHz.