CH662226A5

CH662226A5 - Zeitmultiplex-uebertragungsanlage.

Info

Publication number: CH662226A5
Application number: CH1113/83A
Authority: CH
Inventors: James Hoge Bowen
Original assignee: Alcatel Nv
Priority date: 1982-03-01
Filing date: 1983-03-01
Publication date: 1987-09-15
Also published as: US4498167A

Description

Die vorliegende Erfindung betrifft eine Zeitmultiplex-Über-tragungsanlage. In der Vergangenheit wurde für die Bildung eines Multiplexes auf digitalen Signalen unabhängiger Quellen eine einfache Abtastung verwendet. Diese Methode ist sehr einfach, geht jedoch mit der Bandbreite sehr verschwenderisch um. Wenn z.B. M Kanäle mit einer maximalen Bitrate B mit einer maximalen Flankenunsicherheit von z.B. 2% übertragen werden sollen, dann muss die Ausgangsbitrate mindestens MxBx50 sein. Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Zeitmultiplex-Übertragungsanlage anzugeben, welche für die Bildung und Auflösung des Multiplexes eine Technik verwendet, welche die für die Übertragung notwendige Bandbreite stark reduziert.

Gelöst wird diese Aufgabe durch die im Kennzeichen des ersten Anspruchs genannten Merkmale. Vorteilhafte Weiterbildungen können den abhängigen Ansprüchen entnommen werden.

Bei der vorliegenden Technik wird der Zeitpunkt des Übergangs des Datensignals von einem Zustand in einen andern angegeben. Dabei wird für eine Flankenunsicherheit von weniger als 2% ein Zeitangabe-Wort, im folgenden als Zeitwort bezeich-

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net, von 6 Bits benötigt. Wenn man für jedes Wort ein Bit für die Synchronisation und ein Bit für den Datenpegel zugesteht, benötigt die vorliegende MUX/DEMUX-Anordnung 8 Bits pro Kanal und Rahmen. Die Übertragungsbitrate ist dann MxBx8, d.h. gegenüber der oben erwähnten einfachen Abtastung ergibt sich eine mehr 6 mal kleinere Bitrate.

Die vorliegende Technik ist auch viel einfacher als die bekannten Techniken zur Multiplexbildung von nicht unabhängigen digitalen Signalen mit hoher Bandbreitenwirksamkeit, da die bekannten Bandbreitenspartechniken Schaltungen benötigten zur Wiederherstellung des Datenkanaltaktes in jeder Daten-kanaleinheit.

Die vorliegende Übertragungsanlage kann für alle 2pe-geligen digitalen Signale verwendet werden, deren maximale Übergangsrate die Rahmenrate des Multiplexers nicht übersteigt, d.h. die minimale Zeit zwischen Übergängen darf nicht kleiner sein als die Rahmenperiode. Es können zusätzliche Da-tenpegelbits zugefügt werden, um diese Technik auch auf digitale Signale mit mehr als 2 Pegeln auszudehnen. Das maximale Flankenzittern der Ausgangsdaten kann so schmal wie erwünscht gemacht werden, indem man für das Zeitwort ein Wort mit mehr Bits verwendet. Unter Verwendung der vorliegenden Technik können diskrete, synchrone, asynchrone Signale und Signale mit gemischter oder ändernder Bitrate übertragen werden.

Ausführungsbeispiele der Erfindung werden nun anhand der Zeichnung näher erläutert. In der Zeichnung zeigt:

Die Fig. 1 ein Blockschema einer Zeitmultiplex-Datenüber-tragungsanlage gemäss den Prinzipien der vorliegenden Erfindung;

die Fig. 2 ein Blockschema einer Kanaleinheit im Sendeteil der Übertragungsanlage gemäss Fig. 1;

die Fig. 3 ein Blockschema einer Kanaleinheit im Empfangsteil der Übertragungsanlage gemäss Fig. 1.

In Fig. 1 ist ein Blockschema einer Zeitmultiplex-Datenüber-tragungsanlage gemäss den Prinzipien der vorliegenden Erfindung gezeigt. Die Anlage weist einen Multiplexer 1 im Sendeteil auf, der mit einem Datensender 2 gekoppelt ist, um das resultierende Multiplexsignal in einem vorbestimmten Rahmenformat über ein Übertragungsmedium 3 an einen Datenempfänger 4 und einen Démultiplexer 5 im Empfangsteil der Übertragungsanlage zu übertragen.

Das Übertragungsmedium 3 kann von irgendwelcher Art sein, z.B. eine Lichtleitfaser, ein drahtgebundenes Übertragungsmedium, eine Richtstrahlanlage mit Sichtverbindung, eine Richtstrahlanlage mit troposphärischer Streuung oder eine Sate-litenübertragungsanlage.

Wie bereits erwähnt, arbeitet die vorliegende Zeitmulti-plex-Datenübertragungsanlage mit unabhängigen digitalen Signalen, die so in einen Multiplex zusammengefasst werden, indem die Zeit des Überganges des digitalen Datensignals in jedem Kanal codiert wird und indem die codierten Übergangszeiten seriell zusammen mit einem Bit zur Angabe der Richtung des Überganges oder des Zustandes nach dem Übergang plus Bits für die Synchronisation und/oder Überrahmen übertragen werden.

Der Multiplexer 1 weist als gemeinsame Ausrüstung eine Taktgeberschaltung 6 und einen Zähler 7 auf, die mit Kanaleinheiten 8 verbunden sind, welche Kanaleinheiten je mit einer unterschiedlichen Quelle von digitalen Daten verbunden sind, welche in einen Multiplexrahmen gebracht werden sollen. Jede der Kanaleinheiten 8 ist mit jeder andern und dem Datensender 2 in Kaskade verbunden.

Das Ausgangssignal des Zählers 7 ist ein digitales Wort von (n-2) Bits Breite, welches einen Zeitschlitz innerhalb des Multi-plexrahmens darstellt. Wenn z.B. das Zeitwort eine Breite von 6 Bits aufweist, dann ist der Rahmen aufgeteilt in 26 = 64 (2(n"2) = N) diskrete Zeitintervalle, welche je durch ein eigenes Zeitwort vom Zähler 7 dargestellt werden. Das Zeitwort identifiziert die Zeit ab Beginn des Rahmens.

Wie aus Fig. 2 ersichtlich ist, wird ein Zeitwort vom Zähler 7 an eine Halteschaltung 9 in jeder Kanaleinheit angelegt, welche Halteschaltung nur mit einem bestimmten Zeitwort geladen werden kann, das dem Zeitschlitz im Multiplexrahmen entsprechend zugeordnet ist, während welchem ein Übergang in den mit der Kanaleinheit gekoppelten Daten stattgefunden hat. Die Halteschaltung 9 wird mit dem entsprechenden Zeitwort unmittelbar nach der Detektion eines Überganges in den ankommenden Daten geladen. Die Halteschaltung 9 speichert also die Zeit, zu welcher der Datenübergang auftritt. Da falsche Daten (unrichtige Zeitzählerangaben) in die Halteschaltung geladen werden könnten, wenn diese in dem Moment geladen würde, in welchem Übergänge im Zeitwort stattfinden, ist ein Flankendetektor 10 vorgesehen, der das Laden der Halteschaltung 9 nur dann erlaubt, wenn der Stand des Zeitzählers zwischen zwei Übergängen stetig ist. Anderseits könnte der Flankendetektor 10 eliminiert werden, wenn das Zählerausgangssignal einen Code aufweist, bei welchem nur ein Bit zu einer Zeit ändert, also z.B. einen Gray-Code. Der gezeigte Flankendetektor 10 arbeitet mit einem zweiphasigen Takt <t>i und <E>2, welcher mit dem Zählertakt so verknüpft ist, dass nur dann ein Ausgangsimpuls auftritt, wenn der Zählerstand fest ist. Der gezeigte Flankendetektor 10 arbeitet in folgender Weise. Wenn der Zustand der ankommenden Daten ändert, wird der neue Zustand zuerst in den D-Flip-Flop 11 mit dem Takt <E>i eingegeben, dann ein wenig später in den Flip-Flop 12 mit dem Takt <£>2. Während der Zeitperiode, während welcher die Q-Ausgänge der Flip-Flops 11 und 12 verschieden sind, erzeugt das EXKLUSIV-ODER-Tor 13 einen Ausgangsimpuls, welcher die Halteschaltung 9 lädt. Da das Ausgangssignal von Zähler 7 fest ist, wenn ®i auftritt, werden nie falsche Daten in die Halteschaltung 9 geladen.

Damit der Démultiplexer wissen kann, ob die Daten nach «1» oder «0» ändern, ist ein Datenpegelsignal notwendig, welches seinen Zustand übereinstimmend mit dem Ausgangssignal des Flankendetektors 10 ändert. Dies wird durch einen Pegeldetektor 14 erreicht, der einen Inverter 15 aufweist, um das Q-Ausgangssignal vom Flip-Flop 11 zu invertieren und so die Torverzögerung besser auszugleichen. Das Datenpegelsignal ist an einen der parallelen Dateneingänge eines Schieberegisters 16 angelegt, und zwar zusammen mit dem vorher in der Halteschaltung 9 gespeicherten Datenwort. Ein zusätzlicher Dateneingang an das Schieberegister 16 kann ein zusätzliches Synchronisationsbit führen und wird für jede Kanaleinheit auf hohen oder niederen Pegel gesetzt, um irgend ein gewünschtes Ge-samtsynchronisationsmuster zu erzeugen. Jede Kanaleinheit 8 erzeugt also ein Bit des gesamten Synchronisationsmusters.

Am Ende jedes Multiplexrahmens unmittelbar nach dem letzten möglichen Laden einer Halteschaltung wegen eines positiven Überganges während $1 werden die Daten aus der Halteschaltung 9, das Synchronisationsbit und das Pegelbit vom Detektor 14 durch einen Übertragimpuls von Zähler 7 in das Schieberegister 16 geladen. Das Schieberegister 16 führt zusammen mit den Schieberegistern der andern Kanaleinheiten die Parallel/Serie-Wandlung durch, um den Ausgangs-Multiplex-Datenstrom zu erzeugen. Die Schieberegister 16 von jeder der Kanaleinheiten 8 sind in Kaskade geschaltet und deren Daten werden im nachfolgenden Rahmen unter Steuerung der Takt-und Zeitgeberschaltung 6 ausgeschoben.

Im Démultiplexer 5 (Fig. 1) wird der zu jenem im Multiplexer 1 komplementäre Vorgang durchgeführt. Wie beim Multiplexer 1 gibt es auch beim Démultiplexer 5 einen Zähler 18, der sequentiell die gleichen Codewörter wie Zähler 7 liefert, welche sich je auf einen unterschiedlichen der Zeitschlitze im empfangenen Zeitmultiplexsignal beziehen. Der Zähler 18 erhält sein Takteingangssignal von einer Takterkennungs- und Taktgeber-Schaltung 19, welche mit dem Ausgang des Datenempfängers 4

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Fig. 3 zeigt das Blockschema der Kanaleinheiten 17. Das ankommende Zeitmultiplexsignal vom Datenempfänger 4 wird seriell in das in Kaskade geschaltete Schieberegister 21 jeder Kanaleinheit 17 geschoben. Wenn ein vollständiger Rahmen in das Schieberegister 21 eingeschoben ist, bewirkt ein Ladeimpuls vom Übertragausgang des Zählers 18, dass die Daten zu parallelen Ausgängen des Schieberegisters 21 geschoben werden. Während des nächsten Rahmens, wenn neue Daten in die Schieberegister eingeschoben werden, vergleicht eine Vergleichsschaltung 22 die gehaltenen Datenausgangssignale aus dem vorhergehenden Rahmen aus dem Schieberegister 21 mit den vom Zähler 18 angegebenen Zeitwörtern. Wenn das Zeitwort von Zähler 18 und die im Schieberegister 21 gehaltenen Daten übereinstimmen, nimmt das Ausgangssignal der Vergleichsschaltung 22 hohen Pegel an, was bewirkt, dass das D-Flip-Flop 23 zur richtigen Zeit seit dem Start des Multiplexrahmens den neuen Datenpegel an den Ausgang anlegt.

Die Rahmensynchronisation wird erreicht, indem das Syn-5 chronisationsbit-Ausgangssignal von Schieberegister 21 an einen Synchronisationsdetektor 20 in Form einer Vergleichsschaltung angelegt wird, welche Vergleichsschaltung auch Bits von allen andern Kanaleinheiten erhält. Wenn das empfangene Synchronisationsmuster mit dem lokal erzeugten Synchronisations-10 muster übereinstimmt, bewirkt das Ausgangssignal des De-ektors 20, dass die Takterkennungs- und Taktgeber-Schaltung 19 das normale Ausgangssignal beibehält. Wenn das empfangene Synchronisationsmuster mit dem lokal erzeugten Muster nicht übereinstimmt, wird das Ausgangssignal des Detektors 15 20 auf niederen Pegel gehen, was bewirkt, dass die Schaltung 19 einen Impuls überspringt, wodurch der Rahmen um ein Bit verschoben wird. Dieser Vorgang wiederholt sich bei jedem Rahmen, bis das richtige Synchronisationsmuster gefunden wird.

2 Blätter Zeichnungen

Claims

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PATENTANSPRÜCHE

1. Zeitmultiplex-Übertragungsanlage, gekennzeichnet durch einen Multiplexer (1), um aus den Signalen von M digitalen Datenquellen einen Multiplexrahmen zu bilden, der ein serielles Muster von M Datenwörtern aufweist, die je aus n seriellen Bits bestehen, von denen mindestens eines die Richtung des Datenübergangs oder den Datenpegel angibt und mindestens ein weiteres Bit ein Synchronisationsbit ist und die restlichen (n-2) Bits eines von N = 2(n_2) Codewörtern darstellen, welche die Zeit des Übergangs des Signals der digitalen Datenquelle in bezug auf die Anfangszeit des Multiplexrahmens darstellen, wobei M eine ganze Zahl grösser 1 und n eine ganze Zahl grösser 2 ist, ferner dadurch gekennzeichnet, dass der Multiplexer erste Mittel (6, 7) aufweist, um in zeitlicher Abfolge N verschiedene Codewörter zu erzeugen, von denen jedes einen der N Zeitschlitze definiert, und weiter M zweite Mittel (9, 10, 14,16), welche je mit einer der M Datenquellen und mit den ersten Mitteln gekoppelt sind, um einen Datenübergang im Datensignal der entsprechenden der M Quellen zu detektieren, um in Anhängigkeit von der De-tektion des Datenüberganges das zugehörige der N Codewörter abzugeben, um wenigstens ein Bit, welches die Richtung des Überganges angibt, abzugeben und um wenigstens ein weiteres Bit als Synchronisationsbit abzugeben, wobei die M zweiten Mittel in Kaskade untereinander geschaltet sind, um ein serielles Zeitmultiplexausgangssignal für den Multiplexer vorzusehen, welches für jedes der M zweiten Mittel das zugehörige der N Codewörter, das genannte eine Bit und das genannte weitere Bit enthält, und dass ein Démultiplexer (5) mit dem Multiplexer gekoppelt ist, um die M digitalen Datensignale im Multiplexsignal zu demultiplexieren, welcher Démultiplexer dritte Mittel (18, 19) enthält, um in zeitlicher Abfolge die genannten N Codewör-ter in Abhängigkeit vom Multiplexausgangssignal zu erzeugen, weiter M vierte Mittel (17), welche je mit den dritten Mitteln und in Kaskade untereinander gekoppelt sind, um die M digitalen Datensignale aus dem Multiplexsignal zu extrahieren, und endlich fünfte Mittel (20), welche mit jedem der M vierten Mittel und mit den dritten Mitteln gekoppelt sind, um ein Synchronisationsmuster zu detektieren, das durch das genannte weitere Bit erzeugt wird, um die dritten auf die ersten Mittel zu synchronisieren.
2. Anlage nach Anspruch 1, dadurch gekennzeichnet, dass die ersten Mittel eine erste Takt- und Zeitgeberschaltung (6) aufweisen, um erste und zweite in der Zeitlage gegeneinander verschobene Taktsignale zu erzeugen, und weiter einen ersten mit der Takt- und Zeitgeberschaltung gekoppelten Zähler (7), um die N Codewörter zu erzeugen.
3. Anlage nach Anspruch 2, dadurch gekennzeichnet, dass jedes der M zweiten Mittel einen Flankendetektor (10) aufweist, der an die zugehörige der M Datenquellen und an die erste Schaltung gekoppelt ist und auf das erste und das zweite Taktsignal anspricht, um einen Datenübergang zu detektieren, weiter einen mit dem Flankendetektor gekoppelten Pegeldetektor (14), um das genannte eine Bit abzugeben, weiter eine mit dem Flankendetektor und dem ersten Zähler gekoppelten Halteschaltung (9), um in Abhängigkeit von einem Ausgangssignal des Flankendetektors eines der N Codewörter zu laden, und endlich ein mit dem Pegeldetektor, der Halteschaltung und der ersten Schaltung gekoppeltes Schieberegister (16), das mit den ersten Schieberegistern der vorausgehenden und nachfolgenden der M zweiten Mittel in Kaskade geschaltet ist, um in Zusammenarbeit das Multiplexausgangssignal abzugeben.
4. Anlage nach Anspruch 3, dadurch gekennzeichnet, dass das erste Schieberegister (16) einen zusätzlichen Eingang aufweist, der mit einem ausgewählten Ausgang einer Quelle von zwei binären Zuständen gekoppelt ist, um das genannte weitere Bit abzugeben, das zum Synchronisationsmuster passt.
5. Anlage nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass der Flankendetektor (10) ein Paar von D-Flip-Flops

(11, 12) aufweist, die je mit einer der M Datenquellen und mit einem der beiden Taktsignale gekoppelt sind, und dass der Flankendetektor weiter ein EXKLUSIV-ODER-Tor (13) aufweist, das mit dem Q-Ausgang von jedem der beiden Flip-Flops und mit einem Ladeeingang der Halteschaltung (9) gekoppelt ist.
6. Anlage nach Anspruch 5, dadurch gekennzeichnet, dass der Pegeldetektor einen Inverter (15) aufweist, der mit dem Q-Ausgang eines bestimmten des Paares von Flip-Flops gekoppelt ist.
7. Anlage nach Anspruch 6, dadurch gekennzeichnet, dass die dritten Mittel ein Takt- und Zeitgabe-Rückgewinnungsschaltung (19) aufweisen, welche das Multiplexausgangssignal erhält, um ein Taktsignal daraus zu entnehmen und um ein Zeitgabesignal zu erzeugen, und ferner einen zweiten Zähler (18), der mit der zweiten Schaltung gekoppelt ist, um die N Codewörter zu erzeugen.
8. Anlage nach Anspruch 7, dadurch gekennzeichnet, dass jedes der M vierten Mittel ein zweites Schieberegister (21) aufweist, das mit dem zweiten Zähler, mit der zweiten Schaltung und mit dem zweiten Schieberegister der vorausgehenden und der nachfolgenden der M vierten Mittel gekoppelt ist, weiter eine mit dem zweiten Schieberegister und dem zweiten Zähler (18) gekoppelte erste Vergleichsschaltung (22), um die N Codewörter mit den Inhalten der zweiten Schieberegister zu vergleichen, und endlich ein mit der ersten Vergleichsschaltung und dem zweiten Schieberegister gekoppeltes D-Flip-Flop (23), um die zugehörigen der M digitalen Daten aus dem Multiplexausgangssignal zu entnehmen, wenn in der ersten Vergleichsschaltung eine Koinzidenz zwischen den beiden Eingangssignalen de-tektiert wird.
9. Anlage nach Anspruch 8, dadurch gekennzeichnet, dass die fünften Mittel eine zweite Vergleichsschaltung (20) aufweisen, an welche das Synchronisationsmuster angelegt ist und welche mit jedem der zweiten Schieberegister (21) gekoppelt ist und auf jedes der weiteren Bits anspricht, um ein Steuersignal zu erzeugen, um die zweite Schaltung anzukoppeln für die Synchronisation des zweiten Zählers auf den ersten Zähler (7).
10. Anlage nach Anspruch 7, dadurch gekennzeichnet, dass die fünften Mittel eine Vergleichsschaltung (20) aufweisen, an welche das Synchronisationsmuster angelegt ist und die mit jedem der M vierten Mittel gekoppelt ist und je auf das weitere Bit anspricht, um ein Steuersignal zu erzeugen für die Synchronisation des zweiten Zählers (18) auf den ersten Zähler (7).