CH679626A5

CH679626A5 -

Info

Publication number: CH679626A5
Application number: CH63389A
Authority: CH
Inventors: Karl Kloppe
Original assignee: Siemens Ag
Priority date: 1988-02-29
Filing date: 1989-02-22
Publication date: 1992-03-13
Also published as: DE3806428C2; DE3806428A1

Description

1

CH 679 626 A5

2

Beschreibung

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Ermitteln einer m Bits umfassenden vorgegebenen ersten Bitkombination, welche zusammen mit einer (n-m) Bits umfassenden variablen zweiten Bitkombination eine insgesamt n Bits aufweisende dritte Bitkombination bilden, in einem Serienbitstrom, in welchem die einzelnen Bits der betreffenden dritten Bitkombination mit einem gleichbleibenden gegenseitigen Abstand zeitlich nacheinander auftreten und in welchem zumindest die erste Bitkombination zyklisch wiederholt auftritt, und zum Bestimmen der Bitstellen, in denen in dem Serienbitstrom die zu der zweiten Bitkombination gehörenden Bits auftreten.

Es sind bereits im Zusammenhang mit der Rahmen-synchronisierung in Zeitmultiplexsystemen Verfahren bekannt, bei welchen ein der Rahmensynchroni-sierung dienendes fest vorgegebenes Synchronisierwort aus einer Mehrzahl von Bits gebildet ist, die innerhalb eines Multiplexrahmens in einem vorgegebenen Zeitabstand nacheinander auftreten. Für ein Erkennen eines solchen Synchronisierwortes ist in einer die Zeitmultiplexsignale als Serienbitstrom aufnehmenden Empfangseinrichtung eine dem betreffenden fest vorgegebenen Synchronisierwort entsprechende Vergleichs-Bitkombination hinterlegt, welche mit in dem vorgegebenen Zeitabstand auftretenden Bits des empfangenen Serien-bitstromes verglichen wird. Dieser Vergleich kann dabei in der Weise erfolgen, dass in der Empfangseinrichtung eine der Anzahl der zu einem Zeit-multiplex-Rahmen gehörenden Bits entsprechende Anzahl von Bits des Serienbitstromes aufgesammelt wird und in dem vorgegebenen Zeitabstand auftretende Bits parallel mit der Vergleichs-Bitkombination verglichen werden (DE-AS 2 811 851).

Eine weitere Möglichkeit besteht darin (DE-PS 3 015 744), die zu der Vergleichs-Bitkombination gehörenden Bits bitweise seriell mit den Bits des empfangenen Serienbitstromes zu vergleichen. Das für einen solchen Vergleich jeweils zu benutzende Bit der Vergleichs-Bitkombination ist dabei durch die Anzahl der zuvor für die jeweilige Bitstelle erzielten Übereinstimmungen festgelegt.

Unabhängig von der Art des Vergleiches wird bei den zuvor angegebenen bekannten Verfahren zur Rahmensynchronisierung lediglich von einem fest vorgegebenen Synchronisierwort ausgegangen, d.h. es wird immer nur eine vorgegebene Phase des Synchronisierwortes berücksichtigt.

Darüber hinaus ist bereits ein Verfahren zur Rahmensynchronisierung bekannt (DE-AS 2 740 997), bei welchem innerhalb eines Zeitmul-tiplex-Rahmens M, jeweils aus einer Mehrzahl von Datenbits und einem Synchronisierbit bestehende Gruppen übertragen werden. Dabei bilden jeweils S (S<M) aufeinanderfolgende Synchronisierbits variable Synchronisierwörter. Für eine Rahmensynchronisierung werden für die einzelnen in aufeinanderfolgenden Gruppen einander entsprechenden Bitstellen S-1 empfangene Bits individuell aufgesammelt und das als S-te Bit jeweils erwartete Bit für einen bitweisen Vergleich mit den in den jeweiligen Bitstellen empfangenen Bits bereitgestellt. Bei einer Übereinstimmung der miteinander verglichenen Bits wird ein Übereinstimmungsimpuls gewonnen. Aufeinanderfolgende Übereinstimmungsimpulse werden dabei für die einzelnen Bitstellen individuell gezählt. Tritt für eine der Bitstellen eine vorgegebene Anzahl von Übereinstimmungsimpulsen auf, so wird ein Rahmensynchronisiersignal abgegeben, mit dessen Hilfe der Zeitmultiplexrahmen eingestellt wird.

Es ist nun Aufgabe der vorliegenden Erfindung, einen Weg zu zeigen, wie ein Verfahren und eine Schaltungsanordnung der eingangs genannten Art ausgebildet werden können, um innerhalb einer in einer beliebigen Phasenlage auftretenden dritten Bitkombination einerseits eine darin enthaltene erste Bitkombination zu ermitteln und andererseits die Bitstellen innerhalb der dritten Bitkombination zu bestimmen, in denen bei der jeweiligen Phasenlage zu einer zweiten Bitkombination gehörende Bits auftreten.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einem Verfahren der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Verfahrensmerkmale.

Die Erfindung bringt den Vorteil mit sich, dass bei der sequentiellen Auswertung der aus dem Serienbitstrom ausgewählten Bits bereits sämtliche möglichen Phasenlagen berücksichtigt werden, in welchen die zu der ersten Bitkombination bzw. zweiten Bitkombination gehörenden Bits innerhalb des Serienbitstromes auftreten können, so dass unabhängig von der gerade vorliegenden Phasenlage nach einer der Summe der zu den beiden Bitkombinationen gehörenden Bits entsprechenden Anzahl von Auswertevorgängen eine Information vorliegt, ob die betreffende erste Bitkombination in den gerade in die Auswertung einbezogenen Bitstellen des Serienbitstromes ermittelt ist und, falls dies der Fall ist, in welchen dieser Bitstellen die der zweiten Bitkombination zugehörigen Bits auftreten. Damit ist es beispielsweise möglich, bei einer synchronen Übertragung von Digitalsignalen in einen Serienbitstrom sendeseitig bitweise Bitkombinationen vorgegebener Länge einzufügen, von deren Bits ein Teil ein vorgegebenes Synchronisierwort bilden und der verbleibende Teil dieser Bits frei benutzbar für die Übertragung von Steuersignalen und/oder Datensignalen mit einer niedrigen Übertragungsrate benutzt ist. Empfangsseitig können in jeder beliebigen Phasenlage der betreffenden Bitkombination Synchronisierwörter schnell erkannt und die Steuersignale bzw. Datensignale darstellenden Bits entsprechend der gerade vorliegenden Phasenlage dem Serienbitstrom entnommen werden.

Eine Schaltungsanordnung zur Durchführung des Verfahrens gemäss der vorliegenden Erfindung und deren vorteilhafte Ausgestaltungen ergeben sich aus den Patentansprüchen 2 bis 6. Der Vorteil dieser Schaltungsanordnung besteht in dem relativ geringen schaltungstechnischen Aufwand für die Ermittlung der genannten Bitkombinationen.

Im folgenden wird die vorliegende Erfindung anhand von Zeichnungen beispielsweise näher erläutert.

5

10

15

20

25

30

35

40

45

50

55

60

65

2

3

CH 679 626 A5

4

Fig. 1 zeigt eine Schalturigsanordnung gemäss der vorliegenden Erfindung,

Fig. 2 zeigt ein Steuerschema, auf das im Zuge der Beschreibung näher eingegangen wird,

Fig. 3 zeigt einen möglichen Aufbau einer in Fig. 1 lediglich schematisch dargestellten Auswerteeinrichtung und

Fig. 4 zeigt Speicheranordnungen, welche alternativ zu den in Fig. 1 dargestellten Speicheranordnungen verwendbar sind.

In Fig. 1 ist eine in einer Digitalsignal-Empfangseinrichtung einsetzbare Schaltungsanordnung zum Erkennen einer in einem Digitalsignal-Se-rienbitstrom auftretenden, 8 Bit umfassenden Bitkombination dargestellt. Von dieser Bitkombination mögen beispielsweise 5 Bit ein vorgegebenes Synchronisierwort bilden, während die verbleibenden 3 Bits variable Werte (logische Pegel) für die Übertragung von Steuersignalen und/oder Digitalsignalen mit einer geringen Übertragungsrate annehmen können. Der Serienbitstrom möge dabei mit einer Übertragungsgeschwindigkeit von 72 kbit/s übertragen werden, wobei nach jeweils 8 Digitalsignalbits jeweils 1 Bit der zu der gerade genannten Bitkombination gehörenden Bits eingefügt ist und zumindest die ein Synchronisierwort bildenden Bits zyklisch wiederholt auftreten. Unter Digitalsignale sind dabei Datensignale, Sprachsignale in digitaler Form und/oder Textinformationssignale zu verstehen.

Der genannte Serienbitstrom ist einer Schieberegisteranordnung SR zugeführt, die die einzelnen Bits des Serienbitstromes unter der Steuerung von 72-kHz-Taktimpulsen T1 aufnimmt. Diese Taktimpulse werden von einem Taktgenerator T bereitgestellt. Die Schieberegisteranordnung weist insgesamt 9 Registerzellen 1 bis 9 auf, deren Ausgänge an einen Datenselektor DS angeschlossen sind. Dieser Datenselektor schaltet den an einem Ausgang einer ausgewählten Registerzelle der Schieberegisteranordnung auftretenden Serienbitstrom einerseits an einen Dateneingang einer Kippstufe FF und andererseits an eine Verarbeitungseinrichtung VE durch. Die Kippstufe FF wird an einem Takteingang mit 8-kHz-Taktimpulsen T2 beaufschlagt, die ebenfalls von dem bereits genannten Taktgenerator T bereitgestellt werden. Unter der Steuerung dieser Taktimpulse treten am Ausgang dieser Kippstufe lediglich Bits auf, die in einem Abstand auftreten, der dem Abstand der in dem Serienbitstrom übertragenen Bits der zu ermittelnden Bitkombination entspricht. Diese von der Kippstufe FF abgegebenen Bits werden ersten Eingängen von 8 gesonderten Vergleichern V1 bis V8 einer Vergleicheranordnung VGL zugeführt. Zweite Eingänge dieser Vergleicher sind an Ausgänge Z1a bis Z8a einer beispielsweise aus einer Lesespeicheranordnung (ROM, PROM) gebildeten Speichermatrix SP1 angeschlossen. Dritte Eingänge dieser Vergleicher sind schliesslich mit Ausgängen Z1 b bis Z8b einer weiteren, ebenfalls beispielsweise aus einer Lesespeicheranordnung gebildeten zweiten Speichermatrix SP2 verbunden.

Die Speichermatrix SP1 weist 8 den Ausgängen

Z1a bis Z8a zugeordnete Zeilen und 8 Spalten S1b bis S8b auf. In den Zeilen sind Vergleichs-Bitkombi-nationen gespeichert, welche den möglichen 8 Pha-senlagen der zu ermittelnden Bitkombinationen entsprechen. Dabei ist in den Bitstellen, in denen die zuvor genannten variablen Bits auftreten, eine willkürlich festgelegte Bitkombination gespeichert.

Die Speichermatrix SP2 weist ebenfalls 8 Zeilen und 8 Spalten auf. In den Zeilen, die den zuvor genannten Ausgängen Z1b bis Z8b zugeordnet sind, sind Maskier-Bitkombinationen gespeichert, auf die im folgenden noch näher eingegangen wird. Die Spalten dieser Speichermatrix sind in Fig. 1 mit S1b bis S8b bezeichnet.

Die Speichermatrizen SP1 und SP2 sind von einer Modulo-8-Zähleranordnung Z her durch Abgabe von den Zählerständen entsprechenden Adressensignalen jeweils derart ansteuerbar, dass die in den einzelnen Spalten gespeicherten Bits der 8 Ver-gleichs-Bitkombinationen bzw. Maskier-Bitkombina-tionen nacheinander an den Ausgängen Z1 a bis Z8a bzw. Z1b bis Z8b bereitstehen. Die Zähleranordnung Z erhält dafür 8-kHz-Taktimpulse T2 von dem Taktgenerator T her zugeführt.

Sämtliche Vergleicher V1 bis V8, von denen in Fig. 1 lediglich die Vergleicher V1 und V8 dargestellt sind, weisen einen Aufbau auf, wie er als Beispiel für den Vergleicher V1 angegeben ist. Danach stellen die bereits genannten ersten und zweiten Eingänge eines Vergleichers Eingänge eines EXKLU-SIV-ODER-Gliedes G1 dar. Der Ausgang dieses EXKLUSIV-ODER-Gliedes ist mit einem ersten Eingang eines insgesamt 3 Eingänge aufweisenden UND-Gliedes G2 verbunden. Ein zweiter Eingang stellt den bereits genannten dritten Eingang eines Vergleichers dar, der mit einem der Ausgänge Z1b bis Z8b der Speichermatrix SP2 verbunden ist. Dieser Eingang invertiert ein ihm zugeführtes Eingangssignal. Einem dritten Eingang des UND-Gliedes G2 sind schliesslich die bereits genannten 8-kHz-Taktimpulse T2 zugeführt. Mit diesen Taktimpulsen wird der jeweilige Vergleicher für die Abgabe eines Vergleichsergebnisses freigegeben. Das UND-Glied G2 stellt im übrigen den Ausgang des jeweiligen Vergleichers dar.

Die Ausgänge der Vergleicher V1 bis V8 sind jeweils mit einem Rücksetzeingang einer von 8 Registerzellen eines Registers Reg verbunden. Die Rücksetzeingänge sind entsprechend ihrer Zuordnung zu den einzelnen Vergleichern mit E1 bis E8 bezeichnet. Die zugehörigen, mit A1 bis A8 bezeichneten Ausgänge dieser Registerzellen sind mit Eingängen einer Auswerteeinrichtung AE verbunden. Darüber hinaus weist die Auswerteeinrichtung einen weiteren Eingang e, der mit einem Steuerausgang der Zähleranordnung Z verbunden ist, und 5 mit a1, a2 und B1 bis B3 bezeichnete Ausgänge auf. Über den Ausgang a1 steht die Auswerteeinrichtung AE einerseits mit einem Steuereingang ST des Datenselektors DS und andererseits über ein ODER-Glied G3 mit dem Setzeingang des Registers Reg in Verbindung. Über diesen Setzeingang sind die zu dem Register Reg gehörenden Registerzellen gleichzeitig in ihren Setzzustand überführbar, der beispielsweise durch einen logischen Pegel «1 » fest5

10

15

20

25

30

35

40

45

50

55

60

65

3

5

CH 679 626 A5

6

gelegt ist. Der Setzzustand wird im folgenden auch als Markierungszustand bezeichnet. Die übrigen Ausgänge a2 und B1 bis B3 der Auswerteeinrichtung sind mit der bereits genannten Verarbeitungseinrichtung VE verbunden. Der Ausgang a2 steht darüber hinaus auch noch über das ODER-Glied G3 mit dem Setzeingang des Registers Reg in Verbindung.

Nachdem zuvor die in Fig. 1 dargestellte Schaltungsanordnung beschrieben worden ist, wird nunmehr deren Wirkungsweise in Verbindung mit Fig. 2 beschrieben. Hierzu sei angenommen, dass die zu ermittelnde, in dem Serienbitstrom auftretende Bitkombination aus der Bitfolge 01 nnn001 bestehe. Dabei bezeichnen nnn diejenigen Bits, die innerhalb dieser Bitkombination variable Werte annehmen können. Entsprechend dieser Bitkombination sind, wie in Fig. 2 angegeben, in den den Ausgängen Z1 a bis Z8a zugeordneten Zeilen der Speichermatrix SP1 Vergleichs-Bitkombinationen gespeichert, die den möglichen 8 Phasenlagen der zu ermittelnden Bitkombination entsprechen, wobei für die mit n bezeichneten Bits willkürlich jeweils ein logischer Pegel «1 » gespeichert ist.

Den in den Zeilen der Speichermatrix SP1 gespeicherten Vergleichs-Bitkombinationen ist jeweils eine 8 Bit umfassende Maskier-Bitkombination zugeordnet. In einer solchen Maskier-Bitkombination tritt in denjenigen Bitstellen, die den variable Bits enthaltenden Bitstellen der zugeordneten Vergleichs-Bitkombination entsprechen, jeweils ein logischer Pegel «1» auf. In den übrigen Bitstellen tritt dagegen jeweils ein logischer Pegel «0» auf. Die den einzelnen Vergleichs-Bitkombinationen zugeordneten Maskier-Bitkombinationen sind, wie in Fig. 2 angegeben, in den Ausgängen Z1 b bis Z8b zugeordneten Zeilen der Speichermatrix SP2 gespeichert. Die Ziffern geben dabei die Zuordnung zu den in der Speichermatrix SP1 gespeicherten Vergleichs-Bitkombinationen an.

Zu Beginn eines Suchvorganges befinden sich die Registerzellen des Registers Reg jeweils in ihrem Nichtmarkierungszustand, d.h. in ihnen ist jeweils, wie in Fig. 2 angegeben, ein logischer Pegel «1» gespeichert. Der Datenselektor DS sei zu diesem Zeitpunkt so eingestellt, dass der in die Schieberegisteranordnung SR aufgenommene Serienbitstrom über deren Registerzelle 1 (Fig. 1) der Kippstufe FF zugeführt wird. Ausserdem möge die Zähleranordnung Z ihren Endzählerstand, beispielsweise 7, eingenommen haben.

Mit dem Auftreten eines 8-kHz-Taktimpulses T2 wird das von dem Datenselektor DS gerade abgegebene Bit über die Kippstufe FF an die Vergleicher V1 bis V8 weitergeleitet. Dieses Bit möge beispielsweise dem ersten Bit der in Zeile 3 (Z3a in Fig. 2) der Speichermatrix SP1 gespeicherten Vergleichs-Bit-kombination entsprechen, d.h. zu Beginn eines Suchvorganges möge die zu ermittelnde Bitkombination in der in Zeile 3 der Speichermatrix SP1 angegebenen Phasenlage auftreten.

Mit dem Auftreten des 8-kHz-Taktimpulses nimmt gleichzeitig die Zähleranordnung Z ihren Anfangszählerstand «0» ein, der, als Adressensignal benutzt, zur Ansteuerung der Spalte S1a der Speichermatrix SP1 und der Spalte S1 b der Speichermatrix SP2 dient. Bei dieser Ansteuerung gibt die Speichermatrix SP1 über ihre Ausgänge Z1 a bis Z8a jeweils das erste Bit der gespeicherten Vergleichs-Bitkombinationen an die Vergleicher V1 bis V8 ab. Diese Bits werden jeweils mit dem gleichzeitig über die Kippstufe FF zugeführten Bit in den EXKLUSIV-ODER-Gliedern (G1 in Fig. 1) der Vergleicher V1 bis V8 verglichen. Dabei geben diejenigen EXKLUSIV-ODER-Glieder, welche eine Nichtübereinstimmung der miteinander verglichenen Bits feststellen, einen logischen Pegel «1 » ab. Dies trifft bei dem angenommenen Beispiel für die Vergleicher V2, und V5 bis V8 zu. Die EXKLUSIV-ODER- Glieder der Vergleicher V1, V3 und V4 stellen dagegen jeweils eine Übereinstimmung der miteinander verglichenen Bits fest und geben demzufolge jeweils einen logischen Pegel «0» ab.

Die von den EXKLUSIV-ODER-Gliedern der Vergleicher V1 bis V8 abgegebenen logischen Pegel werden über die den Vergleichern zugehörigen UND-Glieder (G2 in Fig. 1), die sich durch das Auftreten des zuvor erwähnten 8-kHz-Taktimpulses jeweils in ihrem Durchschaltezustand befinden, den Rücksetzeingängen der Registerzellen des Registers Reg zugeführt. Dabei werden jedoch die von den Vergleichern V5 bis V7 abgegebenen logischen Pegel durch die den zugehörigen UND-Gliedern von der Speichermatrix SP2 her zugeführten Mas-kier-Bits invertiert. Mit anderen Worten, die Vergleicher V1 bis V8 werden durch die in der Speichermatrix SP2 gespeicherten Maskier-Bits derart gesteuert, dass lediglich diejenigen Vergleicher für eine Abgabe eines logischen Pegels «1» aktiviert sind, denen gerade von der Speichermatrix SP1 ein Bit zugeführt ist, welches einem Synchronisierbit in der zu ermittelnden Bitkombination entspricht. Dies trifft also bei den gerade vorgenommenen Vergleichen für die Vergleicher V2 und V8 zu.

Die von diesen Vergleichern abgegebenen logischen Pegel «1» bewirken, dass die den Eingängen E2 und E8 des Registers Reg zugeordneten Registerzellen jeweils in ihren Rücksetz-Zustand (logischer Pegel «0») überführt werden, der im folgenden als Markierungszustand bezeichnet wird. Dies ist in der mit t1 bezeichneten Spalte der in Fig. 2 dargestellten Tabelle angegeben.

Mit dem nächsten Auftreten eines 8-kHz-Taktim-pulses T2 wird über die Kippstufe FF ein dem zweiten Bit der in Zeile Z3a der Speichermatrix SP1 (Fig. 2) gespeicherten Vergleichs-Bitkombination entsprechendes Bit (d.h. ein logischer Pegel «1»), den Vergleichern V1 bis V8 zugeführt. Dieses Bit wird nunmehr durch eine Ansteuerung der Spalte S2a der Speichermatrix SP1 von der Zähleranordnung Z her mit den zweiten Bits sämtlicher Vergleichs-Bit-kombinationen in der angegebenen Weise verglichen. Die Zähleranordnung Z hat zu diesem Zeitpunkt ihren Zählerstand «1 » eingenommen. Bei den Vergleichsvorgängen stellen die Vergleicher V2, V4 und V5 unter der Steuerung der in Spalte S2b der Speichermatrix SP2 (Fig. 2) gespeicherten Mas-kier-Bits eine Nichtübereinstimmung fest. Dementsprechend erhalten die Eingänge E2, E4 und E5 des Registers Reg jeweils ein Rücksetzsignal in Form ei-

5

10

15

20

25

30

35

40

45

50

55

60

65

4

7

CH 679 626 A5

8

nés logischen Pegels «1» zugeführt. Diese Rücksetzsignale bewirken, wie in Spalte t2 der in Fig. 2 dargestellten Tabelle angegeben ist, dass die den Eingängen E2, E4 und E5 zugeordneten Registerzellen jeweils ihren Markierungszustand einnehmen, falls dieser nicht bereits durch die zuvor erfolgten Vergleichsvorgänge bereits eingenommen ist.

Den gerade erläuterten Vergleichsvorgängen entsprechende Vergleichsvorgänge laufen auch für die weiteren von der Kippstufe FF an die Vergleicher V1 bis V8 abgegebenen Bits ab, bis von der Zähleranordnung Z der vorgegebene Endzählerstand («7») eingenommen ist. Bei Erreichen dieses Endzählerstandes, der das Ende eines Suchzyklus anzeigt, sind von den Vergleichern V1 bis V8 insgesamt 8 aufeinanderfolgende, von der Kippstufe FF her bereitgestellte Bits mit sämtlichen Bits der Ver-gleichs-Bitkombinationen verglichen worden. Je nach den Vergleichsergebnissen sind dabei gemäss der Spalten t3 bis t8 der in Fig. 2 dargestellten Tabelle Registerzellen des Registers Reg in den Markierungszustand überführt worden. Sind im Zuge eines solchen Suchzyklus sämtliche 5 innerhalb der zu ermittelnden Bitkombination zu dem festgelegten Synchronisierwort gehörenden Bits in der in Zeile Z3a der Speichermatrix SP1 (Fig. 2) angegebenen Reihenfolge aufgetreten, so befindet sich am Ende des gerade erläuterten Suchzyklus lediglich noch die dem Eingang E3 des Registers Reg zugeordnete Registerzelle in ihrem Nichtmarkierungszu-stand.

Die Auswerteeinrichtung AE wertet am Ende eines Suchzyklus, welcher von der Zähleranordnung Z her durch ein entsprechendes Steuersignal am Eingang e angezeigt wird, die Zustände der Registerzellen des Registers Reg aus. Bei Vorliegen eines Nichtmarkierungszustandes für eine der Registerzellen, was bei dem gerade erläuterten Beispiel der Fall ist, gibt die Auswerteeinrichtung über die Leitung a2 ein Erkennungssignal an die Verarbeitungseinrichtung VE ab, um dieser anzuzeigen, dass das in dem Serienbitstrom übertragene Synchronisierwort ermittelt worden ist. Ausserdem gibt die Auswerteeinrichtung AE über die Ausgänge B1 bis B3 in binär codierter Form Steuersignale ab, die diejenige Registerzelle bezeichnen, welche am Ende des Suchzyklus sich noch in ihrem Nichtmarkie-rungszustand befindet. Bei dem zuvor betrachteten Beispiel handelt es sich um die dem Eingang E3 des Registers Reg zugeordnete Registerzelle. Durch die Zuordnung dieser Registerzelle zu der in Zeile Z3a der Speichermatrix SP1 (Fig. 2) gespeicherten Vergleichs-Bitkombination ist durch diese Steuersignale gleichzeitig die Phasenlage bezeichnet, in der die zu ermittelnde Bitkombination 01nnn001 in dem Serienbitstrom aufgetreten ist. Bei dem hier betrachteten Beispiel handelt es sich also um die Phasenlage 0101nnn0. Die Verarbeitungseinrichtung VE ist somit aufgrund der ihr zusammen mit dem Erkennungssignal zugeführten Steuersignale in der Lage, die im weiteren Verlauf in dem Serienbitstrom auftretenden, zuvor mit n bezeichneten Bits phasengerecht zu entnehmen.

Das zuvor erwähnte Erkennungssignal wird ausserdem dem Register Reg als Setzsignal zugeführt, um die Registerzellen dieses Registers in ihren Nichtmarkierungszustand für einen dem zuvor erläuterten Suchzyklus entsprechenden nachfolgenden Suchzyklus zu überführen.

Befinden sich dagegen am Ende eines Suchzyklus sämtliche Registerzellen des Registers Reg in ihrem Markierungszustand, d.h. ist die zu ermittelnde Bitkombination in den ausgewerteten Bitstellen des Serienbitstromes nicht aufgetreten, so gibt die Auswerteeinrichtung AE an ihrem Ausgang a1 ein Steuersignal ab. Dieses Steuersignal bewirkt, dass für einen nachfolgenden Suchzyklus einerseits sämtliche Registerzellen des Registers Reg in ihren Nichtmarkierungszustand überführt werden und dass andererseits der Datenselektor DS (Fig. 1) den Serienbitstrom gegenüber dem vorausgegangenen Suchzyklus um eine Bitstelle versetzt aufnimmt. Gemäss dem zuvor beschriebenen Beispiel wird also der Datenselektor den Serienbitstrom nun am Ausgang der Registerzelle 2 der Schieberegisteranordnung SR (Fig. 1) aufnehmen. Der sich daran anschliessende Suchzyklus wird dann in der zuvor beschriebenen Weise durchgeführt. Kann auch im Zuge dieses Suchzyklus die erwartete Bitkombination nicht ermittelt werden, so wird das gerade beschriebene Verfahren bis zum Ermitteln der in dem Serienbitstrom übertragenen Bitkombination fortgesetzt.

In Fig. 3 ist ein möglicher Aufbau der zuvor beschriebenen Auswerteeinrichtung AE dargestellt. Danach ist mit jedem der Ausgänge A1 bis A8 des Registers Reg ein Eingang eines NICHT-ODER-Gliedes G4 verbunden, welches immer dann einen logischen Pegel «1 » abgibt, wenn sich sämtliche Registerzellen des Registers Reg in ihrem Markierungszustand befinden. Dieser logische Pegel wird über ein UND-Glied G5 am Ende eines Suchzyklus als Steuersignal am Ausgang a1 der Auswerteein-richtung AE abgegeben. Das UND-Glied G5 ist zu diesem Zeitpunkt durch ein von der Zähleranordnung Z her abgegebenes, am Eingang e der Auswerteeinrichtung AE auftretendes Steuersignal in den Durchschaltezustand gesteuert.

Die Ausgänge A1 bis A8 des Registers Reg sind ausserdem jeweils mit einem Eingang eines ODER-Gliedes G6 verbunden. Dieses ODER-Glied gibt immer dann einen logischen Pegel «1 » an seinem Ausgang ab, wenn eine der Registerstellen des Registers Reg sich in einem Nichtmarkierungszustand befindet. Der betreffende logische Pegel wird am Ende eines Suchzyklus über ein UND-Glied G7 als Erkennungssignal am Ausgang a2 der Auswerteeinrichtung AE abgegeben. Das UND-Glied G7 wird dabei wie das zuvor genannte UND-Glied G5 in den Durchschaltezustand gesteuert.

An die Ausgänge A1 bis A8 des Registers Reg ist schliesslich noch jeweils ein Eingang eines Codierers COD angeschlossen. Dieser Codierer gibt für den Fall, dass am Ende eines Suchzyklus eine der Registerzellen des Registers Reg sich in ihrem Nichtmarkierungszustand befindet, an die Ausgänge B1 bis B3 der Auswerteeinrichtung AE Steuersignale in binär codierter Form ab, welche die betreffende Registerzelle bezeichnen. Der Codierer ist

5

10

15

20

25

30

35

40

45

50

55

60

65

g

CH 679 626 A5

10

mit einem Freigabeeingang an den Eingang e der Auswerteeinrichtung AE angeschlossen.

In Fig. 4 sind Speicheranordnungen SP1a und SP2a dargestellt, die anstelle der in Fig. 1 angegebenen Speichermatrizen SP1 und SP2 verwendbar sind. Es handelt sich hier jeweils um ein Ring-Schie-beregister mit 8 Registerzellen. In den Registerzellen der Speicheranordnung SP1a, deren Ausgänge mit Z1a bis Z8a bezeichnet sind, ist eine Bitkombination gespeichert, welche der in dem Serienbitstrom zu ermittelnden Bitkombination entspricht, gemäss dem zuvor erläuterten Beispiel also der Bitkombination 01nnn001.

Dabei ist für die mit n bezeichneten Bits jeweils ein logischer Pegel «1 » gewählt. In den Registerzellen der Speicheranordnung SP2a, deren Ausgänge mit Z1b bis Z8b bezeichnet sind, ist dagegen eine Maskier-Bitkombination 00111000 gespeichert.

Die Speicheranordnungen SP1a und SP2a erhalten jeweils an einem Takteingang die bereits erwähnten 8-kHz-Taktimpulse T2 zugeführt, so dass die einzelnen Bits der jeweils gespeicherten Bitkombination zyklisch umlaufen. Dadurch treten an den einzelnen Ausgängen dieser Speicheranordnungen Bitfolgen auf, die den in den Speichermatrizen SP1 und SP2 gemäss Fig. 2 gespeicherten Vergleichs-Bitkombinationen und Maskier-Bitkombinationen entsprechen. Bei Verwendung der Speicheranordnungen SP1a und SP2a wird im übrigen die in Fig. 1 dargestellte Zähleranordnung Z lediglich dazu benutzt, der Auswerteeinrichtung AE das Ende eines Suchzyklus durch ein entsprechendes Steuersignal anzuzeigen.

Vorstehend wurde lediglich als Beispiel eine Schaltungsanordnung zum Ermitteln einer 8 Bit umfassenden Bitkombination beschrieben, welche 5 fest vorgegebene Bits und 3 variable Bits enthält. Eine derartige Schaltungsanordnung kann jedoch durch eine entsprechende Auslegung der in Fig. 1 dargestellten Schaltungsteile an hinsichtlich der Gesamtanzahl der Bits beliebige Bitkombinationen an-gepasst werden, welche eine gegenüber der Anzahl fest vorgegebener Bits geringere Anzahl variabler Bits aufweisen und in welchen sich aus der Gesamtheit der Bits keine periodisch wiederholt auftretende Unterkombination ergibt.

Abschliessend sei noch darauf hingewiesen, dass die zuvor beschriebenen Funktionen der in Fig. 1 dargestellten Schaltungsteile auch mit Hilfe einer Mikroprozessoranordnung realisiert werden können.

Claims

Patentansprüche

1. Verfahren zum Ermitteln einer m Bits umfassenden vorgegebenen ersten Bitkombination, welche zusammen mit einer (n-m) Bits umfassenden variablen zweiten Bitkombination eine insgesamt n Bits aufweisende dritte Bitkombination bilden, in einem Serienbitstrom, in welchem die einzelnen Bits der betreffenden dritten Bitkombination mit einem gleichbleibenden gegenseitigen Abstand zeitlich nacheinander auftreten und in welchem zumindest die erste Bitkombination zyklisch wiederholt auftritt, und zum Bestimmen der Bitstellen, in denen in dem Serienbitstrom die zu der zweiten Bitkombination gehörenden Bits auftreten, dadurch gekennzeichnet, dass das erste Bit einer Folge innerhalb des Serienbitstromes in dem genannten gegenseitigen Abstand aufeinanderfolgender Bits auf Übereinstimmung bzw. Nichtübereinstimmung mit einem ersten Bit von jeweils n Bits umfassenden Vergleichs-Bitkombinationen verglichen wird, in welchen jeweils den Bits der ersten Bitkombination entsprechende Bits und anstelle der Bits der zweiten Bitkombination Maskierbits in einer der insgesamt möglichen Phasenlagen auftreten, dass die dem ersten Bit nachfolgenden Bits der betreffenden Folge mit den dem genannten ersten Bit in sämtlichen Vergleichs-Bitkombinationen nachfolgenden Bits verglichen werden, dass die Maskierbits derart festgelegt sind, dass Übereinstimmungen zwischen den jeweils verglichenen Bits festgestellt werden, dass bei Feststellen einer Nichtübereinstimmung zwischen den jeweils miteinander verglichenen Bits eine Markierungsstufe aus n Markierungsstufen markiert wird, welche jeweils einer der genannten Vergleichs-Bitkombinatio-nen zugeordnet sind, dass nach Durchführung von n Vergleichen in dem Fall, dass sämtliche Markierungsstufen markiert sind, zunächst diese Markierungsstufen wieder in ihren Nichtmarkierungszustand zurückgesetzt und anschliessend den angegebenen Vergleichen entsprechende Vergleiche mit Bitkombinationen durchgeführt werden, die an bezogen auf die Bitstellen der zuvor für die Vergleiche herangezogenen Bits des Serienbitstromes versetzten Bitstellen in diesem Serienbitstrom auftreten, während in dem Fall, dass eine der Markierungsstufen unmarkiert bleibt, deren Nichtmarkierungszustand zur Anzeige dafür herangezogen wird, dass die erste Bitkombination in dem gerade für die Vergleiche herangezogenen Bitstellen des Serienbitstromes ermittelt ist, und dass die Stellung der unmarkiert bleibenden Markierungsstufe innerhalb der insgesamt vorhandenen n Markierungsstufen zur Bezeichnung derjenigen Bitstellen des Serienbitstromes herangezogen wird, in welchen die zu der zweiten Bitkombination gehörenden Bits auftreten.

2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, dass in einer ersten Speicheranordnung (SP1) jeweils n Bits umfassende Vergleichs-Bitkombinationen gespeichert sind, in welchen jeweils den m Bits der ersten Bitkombination entsprechende Bits und (n-m) beliebige Bits als zweite Bitkombination in einer der möglichen Phasenlagen auftreten, dass die erste Speicheranordnung mit einer ersten Eingangsseite einer Vergleicheranordnung (VGL) verbunden ist, welche an einer zweiten Eingangsseite in dem gegenseitigen Abstand aufeinanderfolgende Bits des Serienbitstromes von einer Auswahleinrichtung (DS, FF) her zugeführt erhält und welche die nacheinander zugeführten Bits des Serienbitstromes mit aufeinanderfolgenden Bits sämtlicher Vergleichs-Bitkombinationen vergleicht, dass mit einer Steuereingangsseite der Vergleicheranordnung eine zweite Speicheranordnung (SP2) verbunden ist, in welcher den Vergleichs-Bitkombinationen zugeordnete, jeweils n Bits umfassende Mas5

10

15

20

25

30

35

40

45

50

55

60

65

11

CH 679 626 A5

12

kier-Bitkombinationen gespeichert sind, nach deren Massgabe die Vergleicheranordnung derart gesteuert ist, dass diese in denjenigen Bitstellen der Vergleichs-Bitkombinationen, in denen der zweiten Bitkombination zugehörige Bits auftreten, Übereinstimmungen mit dem jeweils verglichenen Bit des Serienbitstromes feststellt, dass die Vergleicheranordnung (VGL) ausgangsseitig mit Eingängen eines Registers (Reg) verbunden ist, welches den Vergleichs- Bitkombinationen zugeordnete Registerzellen aufweist, dass die Vergleicheranordnung bei Nichtvorliegen von Übereinstimmungen zwischen den jeweils miteinander verglichenen Bits Markiersignale abgibt, auf deren Auftreten hin die jeweils in Frage kommenden Registerzellen des Registers (Reg) einen Markierungszustand einnehmen, dass mit der Ausgangsseite des genannten Registers eine Auswerteeinrichtung (AE) verbunden ist, welche nach Durchführung von n Vergleichsvorgängen in dem Fall, dass sämtliche Registerzellen markiert sind, zunächst diese Registerzellen wieder in ihren Nichtmarkierungszustand versetzt und ein Auswahlsignal bereitstellt, auf dessen Auftreten hin die Auswahleinrichtung (DS, FF) aufeinanderfolgende Bits des Serienbitstromes abgibt, die an bezogen auf die Bitstellen der zuvor für die Vergleiche herangezogenen Bits des Serienbitstromes versetzten Bitstellen in diesem Serienbitstrom auftreten, und dass die Auswerteeinrichtung (AE) in dem Fall, dass eine der Registerzellen des Registers (Reg) unmarkiert bleibt, Erkennungssignale bereitstellt, welche Informationen darüber enthalten, dass die erste Bitkombination in den für die Vergleiche herangezogenen Bitstellen des Serienbitstromes ermittelt ist und an welchen dieser Bitstellen die zu der zweiten Bitkombination gehörenden Bits auftreten.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Vergleicheranordnung (VGL) ausgangsseitig mit den Registerzellen des Registers (Reg) individuell zugeordneten Rücksetzeingängen verbunden ist und dass ein den Registerzellen gemeinsam zugeordneter Setzeingang des Registers an einem das Auswahlsignal führenden Ausgang (a1 ) der Auswerteeinrichtung (AE) angeschlossen ist.

4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die Auswerteeinrichtung (AE) mit weiteren, die Erkennungssignale führenden Ausgängen (a2, B1 bis B3) mit Steuereingängen einer Verarbeitungseinrichtung (VE) verbunden ist, der auch der Serienbitstrom zugeführt ist.

5. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Auswerteeinrich-tung (AE) über den genannten Ausgang (a1) mit einem Stelleingang (ST) der Auswahleinrichtung (DS, FF) verbunden ist, deren Einstellung die innerhalb des Serienbitstromes für die Vergleichsvorgänge berücksichtigten Bits festlegt.

6. Schaltungsanordnung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass die erste Speicheranordnung bzw. die zweite Speicheranordnung aus einem Ring-Schieberegister (SP1a bzw. SP2a) mit einer der zu der dritten Bitkombination gehörenden Anzahl von Bits entsprechenden

Anzahl von Registerzellen gebildet ist, in welchen eine der betreffenden dritten Bitkombination entsprechende Vergleichs-Bitkombination bzw. eine dieser Vergleichs-Bitkombination zugeordnete Maskier-Bitkombination gespeichert ist, deren Bits mit einem der Folge der von der Auswahleinrichtung (DS, FF) bereitgestellten Bits entsprechenden Takt verschiebbar sind, und dass die Ausgänge der genannten Registerzellen mit der ersten Eingangsseite bzw. der Steuereingangsseite der Vergleicheranordnung (VGL) verbunden sind.

5

10

15

20

25

30

35

40

45

50

55

60

65

7