CH679962A5 - - Google Patents
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Description
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Beschreibung
TECHNISCHES GEBIET
Die vorliegende Erfindung bezieht sich auf das Gebiet der Leistungselektronik. Sie betrifft insbesondere ein abschaltbares, MOS-gesteuertes Lei-stungshalbleiter-Bauelement sowie ein Verfahren zu dessen Herstellung.
STAND DER TECHNIK
Seit einigen Jahren ist in der Leistungselektronik zunehmend die Entwicklung von MOS-gesteuerten Bauelementen vorangetrieben worden. Eingeleitet wurde dieser Trend von den unipolaren Leistungs-MOSFETs mit DMOS-Struktur.
Der Vorteil dieser MOS-gesteuerten Bauelemente liegt hauptsächlich in der hohen Eingangsimpedanz an der Steuerelektrode begründet. Sie ermöglicht die Ansteuerung des Bauelements mit einem vergleichsweise sehr geringen Aufwand an Leistung.
Die DMOSFETs haben jedoch einen gewichtigen Nachteil: Hohe Durchbruchspannungen müssen bei diesen Bauelementen wegen des unipolaren Leitungscharakters mit hohen Durchlasswiderständen erkauft werden, welche die maximale Stromstärke begrenzen.
Seit kurzer Zeit ist für dieses Problem mit dem IG-BT Qnsulated Gate Bipolar Transistor) eine Lösung verfügbar (siehe dazu: B.J. Baliga et al., IEEE Trans. Electron Devices, ED-31, S. 821-828 [1984]).
Der IGBT verfügt über eine Kathodenstruktur, die der des DMOSFET weitgehend ähnelt. Er kann vereinfacht als eine Kaskadenschaltung aus einem DMOSFET und einem Bipolar-Transistor aufge-fasst werden. Infolge des bipolaren Stromtransports in der hochohmigen n-Basisschicht ist dieser Bereich leitfähigkeitsmoduliert; damit kann auch bei Bauelementen mit hoher Sperrspannung ein kleiner Wert für den Durchlasswiderstand realisiert werden.
Es ist nun weiterhin vorgeschlagen worden, das beschriebene Konzept der Steuerung von Leistungshalbleiter-Bauelementen über MOS-Gates auch bei Bauelementen der höchsten Leistungsklasse, nämlich bei Thyristoren, zu verwirklichen (siehe dazu den Artikel von V.A.K. Temple, IEEE Trans. Electron Devices, ED-33, S. 1609-1618 [1986]).
Bei einem derartigen MOS-gesteuerten Thyristor oder MCT (MOS Controlied Thyristor), der aus einer Vielzahl von nebeneinanderliegenden, parallelgeschalteten Einheitszellen besteht, wird das Abschalten über einen Kurzschluss des Emitters mit der p-Basis durch schaltbare Emittershorts erreicht. Als Schalter dienen dabei mit dem Emitter integrierte MOSFETs, die naturgemäss wahlweise als n-oder p-Kanal-MOSFETs ausgebildet sein können.
Im Hinblick auf eine einfache Schaltungstechnik ist es natürlich wünschenswert, mit Hilfe der MOS-Gates den Thyristor nicht nur aus- sondern auch einzuschalten. Dies sollte nach Möglichkeit mit einer einzigen Steuerelektrode erreichbar sein.
Eine Struktur, welche diese Anforderungen erfüllt, ist in dem genannten Artikel von V.A K. Temple bereits vorgeschlagen worden (dortige Fig. 5). Es handelt sich dabei um eine kombinierte Ein- und Ausschaltzelle, bei der innerhalb der ursprünglichen MCT-Einheitszelle eine weitere DMOS-Struktur benutzt wird, um über einen Kanal in der zur Substratoberfläche hochgezogenen p-Basisschicht Elektronen in die n-Basisschicht zu injizieren.
Diese bekannte kombinierte Ein- und Ausschaltzelle wirft jedoch zwei Probleme auf:
Der Kanal des zum Einschalten verwendeten DMOSFET wird von der an die Oberfläche gezogenen p-Basisschicht gebildet. Für typische Thyristoren bewegt sich die Tiefe dieser p-Basisschicht im Bereich von wenigstens 20 Mikrometern. Dieses Mass entspricht dann auch in etwa der Kanallänge des DMOSFET. Es ist damit erheblich grösser als die typischen Kanallängen von IGBTs, welche bei ungefähr 1 Mikrometer liegen. Wegen der grossen Kanallänge werden weniger Elektronen in die n-Ba-sisschicht injiziert, wodurch beim Einschalten der effiziente Aufbau eines Plasmas behindert und die Einschaltzeit verlängert wird.
Andererseits hat die Verwendung von kombinierten Ein- und Ausschaltzellen zur Folge, dass höchstens genausoviele Einschalt- wie Ausschaltelemente im Bauelement vorhanden sind. Es fehlt daher die Möglichkeit, Anzahl und Verteilung dieser Elemente unabhängig voneinander im Hinblick auf die an das Bauelement gestellten Anforderungen zu optimieren.
Um diesen Problemen abzuhelfen, ist in der älteren Europäischen Anmeldung Nr. 89 105 333.2 vorgeschlagen worden, bei einem MCT die bekannten kombinierten Ein- und Ausschaltzellen durch zwei getrennte, parallelgeschaltete MCT- und IGBT-Ein-heitszellen zu ersetzen (Fig. 1).
Für die Herstellung eines solchen Bauelements ist allerdings ein Prozess mit wenigstens 13 Maskenebenen erforderlich. Darüberhinaus ist es notwendig, eine Lithographie zu verwenden, die mit einer Genauigkeit von besser 0,2 um arbeitet. Alle diese Bedingungen führen zu einer komplexen Produktion mit hohen Produktionskosten und einer vergleichsweise geringen Ausbeute an Bauelementen.
DARSTELLUNG DER ERFINDUNG
Aufgabe der vorliegenden Erfindung ist es nun, ein Bauelement zu schaffen, welches praktisch die gleichen elektrischen Eigenschaften aufweist, wie das Bauelement der genannten älteren Anmeldung, aber wesentlich einfacher und mit höherer Ausbeute hergestellt werden kann, sowie ein Verfahren zu dessen Herstellung anzugeben.
Die Aufgabe wird bei einem Bauelement der eingangs genannten Art dadurch gelöst, dass
(a) in einem Halbleitersubstrat zwischen einer Anode und einer Kathode eine Mehrzahl von ersten und zweiten Einheitszellen abwechselnd nebeneinander angeordnet und parallelgeschaltet sind;
(b) jede der ersten Einheitszellen eine erste Thyristorstruktur mit einer Folge alternierend dotierter Schichten enthält, welche Folge eine allen Einheits-
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zellen gemeinsame Basisschicht und eine mit einem Anodenkontakt verbundene Emitterschicht, ein auf der Kathodenseite in die Basisschicht eingelassenes erstes Basisgebiet und ein in das erste Basisgebiet eingelassenes, mit einem Kathodenkontakt verbundenes erstes Emittergebiet umfasst;
(c) jede der zweiten Einheitszeilen die Emitterschicht, die Basisschicht und ein auf der Kathodenseite in die Basisschicht eingelassenes, zur Basisschicht entgegengesetzt dotiertes Kontaktgebiet umfasst;
(d) ausserhalb des ersten Emittergebietes das erste Basisgebiet, und daran angrenzend zwischen den Einheitszellen die Basisschicht an die kathoden-seitige Oberfläche des Halbleitersubstrats treten; und
(e) in diesem Bereich über dem Halbleitersubstrat kathodenseitig isolierte erste Gateelektroden angeordnet sind.
Eine bevorzugte Ausführungsform der Erfindung zeichnet sich dadurch aus, dass auf der dem Kontaktgebiet gegenüberliegenden Seite die Emitterschicht durch ein entgegengesetzt dotiertes Gebiet unterbrochen ist, welches mit dem Anodenkontakt verbunden ist und zusammen mit der Basisschicht und dem Kontaktgebiet eine integrierte Inversdiode bildet.
Beim erfindungsgemässen Verfahren werden zum Einbringen der ersten Emittergebiete, der ersten Basisgebiete und der Kontaktgebiete in das Halbleitersubstrat die ersten Gateelektroden als Maskierung in einem selbstjustierenden Dotie-rungsprozess verwendet.
Weitere Ausführungsbeispiele der Erfindung ergeben sich aus den Ansprüchen.
KURZE BESCHREIBUNG DER ZEICHNUNG
Die Erfindung soll nachfolgend anhand von Ausführungsbeispielen im Zusammenhang mit der Zeichnung näher erläutert werden. Es zeigen
Fig. 1 den Aufbau eines MCT mit separater MCT-und IGBT-Einheitszelle gemäss einer älteren Anmeldung;
Fig. 2 ein erstes Ausführungsbeispiel für ein Bauelement nach der Erfindung;
Fig. 3 ein zweites Ausführunesbeispiel für ein Bauelement nach der Erfindung mit integrierter Inversdiode;
Fig. 4 eine zu Fig. 3 alternative Ausführungsform mit integrierter Inversdiode; und
Fig. 5A-E verschiedene Schritte bei der Herstellung eines Bauelements nach dem erfindungsgemässen Verfahren.
WEGE ZUR AUSFÜHRUNG DER ERFINDUNG
Die Struktur des in der älteren Anmeldung vorgeschlagenen Bauelements ist in Fig. 1 wiedergegeben. In einem Halbleitersubstrat 1 (aus Si) sind zwischen einer Anode A und einer Kathode K eine durchgehende Emitterschicht 10 (hier: p+-dotiert)
und eine durchgehende Basisschicht 9 (hier: n~-do-tiert) angeordnet.
Kathodenseitig sind in die Basisschicht 9 abwechselnd verschiedene Schichtenfolgen eingelassen, die separate MCT-Einheitszellen (linker Teil) und IGBT-Einheitszellen (rechter Teil) bilden.
Die Schichtenfolge der MCT-Einheitszelle umfasst eine p-Basisschicht 8, ein n-Emittergebiet 7 (n+-dotiert) sowie n-dotierte erste Kanalgebiete 6 und p+-dotierte erste Sourcegebiete 5, die zusammen mit darüberliegenden Gateelektroden 4 einen MOS-gesteuerten Kurzschluss für das Emittergebiet 7 bilden.
Die Schichtenfolge der IGBT-Einheitszelle umfasst ein p+-dotiertes Kollektorgebiet 13, p-dotierte zweite Kanalgebiete 12 und n+-dotierte zweite Sourcegebiete 11, welche zusammen mit den Gateelektroden 4 eine MOS-Struktur bilden.
Das n-Emittergebiet 7 und das Kollektorgebiet 13 werden von einem Kathodenkontakt 2 kontaktiert. Die Gateelektroden 4 sind vom Halbleitersubstrat 1 und vom Kathodenkontakt 2 durch eine Gateisolierung 3 elektrisch getrennt und mit einem Gate G verbunden. Auf der Anodenseite ist die Emitterschicht 10 ganzflächig mit einem Anodenkontakt 14 verbunden.
Beim Bauelement der Fig. 1 erfolgt das Ein- und Ausschalten über dieselbe Gateelektrode 4 mit positiver bzw. negativer Gatevorspannung, wobei die IGBT-Struktur bzw. der Kurzschluss in der MCT-Struktur leitend geschaltet werden.
Fig. 2 zeigt nun ein bevorzugtes Ausführungsbeispiel für ein vereinfachtes Bauelement nach der Erfindung, bei dem ebenfalls zwei Einheitszellen Z1 und Z2 nebeneinander angeordnet sind und über dieselbe Gateelektrode 4 gesteuert werden.
Die erste Einheitszelle Z1 umfasst neben der Emitterschicht 10 und der darüberliegenden Basisschicht 9 ein auf der Kathodenseite in die Basisschicht 9 eingelassenes erstes, p-dotiertes Basisgebiet 16 und ein seinerseits in das erste Basisgebiet 16 eingelassenes, n+-dotiertes, erstes Emittergebiet 15. Ausserhalb des ersten Emittergebiets 15 tritt das erste Basisgebiet 16 an die katho-denseitige Oberfläche des Halbleitersubstrats 1 und wird dort von den Gateelektroden 4 überdeckt.
Die zweite Einheitszelle Z2 umfasst neben den Schichten 9 und 10 ein kathodenseitig in die Basisschicht 9 eingelassenes, p+-dotiertes Kontaktgebiet 17.
Zwischen den beiden Einheitszellen Z1 und Z2 und angrenzend an das erste Basisgebiet 16 tritt die Basisschicht 9 ebenfalls an die kathodenseitige Oberfläche des Halbleitersubstrats 1 und wird dort auch von den Gateelektroden 4 überdeckt. Erstes Emittergebiet 15 und Kontaktgebiet 17 stehen mit dem Kathodenkontakt 2 in Verbindung.
Die Dotierung des ersten Basisgebietes 16, welches der p-Basis eines normalen Thyristors entspricht, muss so gewählt werden, dass ein sicheres Sperren des Bauelements gewährleistet ist. Dazu darf die Raumladungszone nicht durch das erste Basisgebiet 16 hindurch bis zum ersten Emittergebiet 15 hindurchgreifen (Punch Through).
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Die Dotierung muss desweiteren so gewählt werden, dass an der Oberfläche des Halbleitersubstrats 1 entlang der Peripherie der ersten Einheitszelle Z1 (im ersten Basisgebiet 16) ein n-Kanal durch Anlegen typischer Gatespannungen erzeugt werden kann.
Jede zweite Einheitszelle Z2 ist durch die niedrig dotierte Basisschicht 9 von der jeweils benachbarten ersten Einheitszelle Z2 getrennt. Mit einem entsprechenden negativen Gatepotential können die Oberflächengebiete der Basisschicht 9 zwischen den Einheitszellen invertiert werden (Bildung eines p-Kanals).
Zur Erklärung der Funktion des in Fig. 2 dargestellten Bauelements sei zunächst angenommen, dass sich das Bauelement im Sperrzustand befindet. Bei einer Erhöhung der Gatespannung von 0 auf positive Werte (die über der mit dem n-Kanal im ersten Basisgebiet 16 assoziierten Schwellspannung liegen) fliessen Elektronen aus dem ersten Emittergebiet 15 durch den n-Kanal in die Basisschicht 9.
Bei entsprechender Auslegung des Diffusionsprofils für das erste Basisgebiet 16 ist die Verstärkung des zugehörigen n-p-n-Bipolartransistors hinreichend gross, sodass die Vierschichtstruktur in der ersten Einheitszelle Z1 wie bei einem Thyristor einrasten und infolge Ladungsträger-Überschwem-mung einen sehr kleinen Widerstand einnehmen kann (im Gegensatz zu der Struktur eines typischen IGBT ist hier das Einrasten erwünscht, da so ein niederohmiger Zustand des Bauelementes erzielt werden kann.
Für das Ausschalten des Bauelementes wird an dieselbe Gateelektrode 4 ein negatives Potential (im Bezug auf die Kathode K) angelegt; es sollte be-tragsmässig grösser sein als die Schwellspannung, welche mit den p-Kanälen zwischen den Einheitszellen Z1 und Z2 assoziiert ist. Unter dieser Bedingung existieren die n-Kanäle in den oberflächennahen Bereichen der ersten Basisgebiete 16 nicht mehr.
Natürlich emittieren die ersten Emittergebiete 15 der ersten Einheitszellen Z1, da die Thyristorstruktur ja eingeschaltet ist. Durch das Einschalten der p-Kanäle in der Basisschicht 9 unterhalb der ersten Gateelektroden 4 werden die ersten Basisgebiete 16 und die zweiten Einheitszellen Z2 potentialmässig gekoppelt. Diese Situation kommt der in einem IGBT sehr nahe, bei welchem das erste Basisgebiet 16 der ersten Einheitszelle Z1 und das Kontaktgebiet 17 der zweiten Einheitszelle Z2 eine Einheit bilden.
Durch die Kopplung der ersten und zweiten Einheitszellen Z1 und Z2 über einen niederohmigen p-Kanal wird das erste Basisgebiet 16 über das Kontaktgebiet 17 mit dem ersten Emittergebiet 15 praktisch kurzgeschlossen. Eine Vielzahl von Löchern können nun direkt aus den ersten Basisgebieten 16 über die p-Kanäle und die zweiten Einheitszellen Z2 abgeführt werden, ohne über das erste Emittergebiet 15 zu fliessen.
Durch das Abzapfen dieser Löcher kann die eingeschaltete Thyristorstruktur der ersten Einheitszelle Z1 ihren ON-Zustand nicht weiter aufrechterhalten: Das gesamte Bauelement geht in den Sperrzustand über.
Zwei weitere Ausführungsbeispiele für ein Bauelement nach der Erfindung sind in den Fig. 3 und 4 wiedergegeben. Beide Beispiele zeichnen sich dadurch aus, dass auf der dem Kontaktgebiet 17 gegenüberliegenden Seite die Emitterschicht 10 durch ein entgegengesetzt dotiertes Gebiet unterbrochen ist, welches mit dem Anodenkontakt 14 verbunden ist und zusammen mit der Basisschicht 9 und dem Kontaktgebiet 17 eine integrierte Inversdiode bildet.
Die integrierte Inversdiode erspart, insbesondere beim Schalten induktiver Lasten, die Verwendung einer externen, diskreten Schutzdiode, sodass ein Schaltungsaufbau mit dem neuen Bauelement erheblich vereinfacht werden kann. Die selbstjustierende Technik zur Herstellung der Kontaktgebiete 17, auf die später noch näher eingegangen wird, bietet die besten Voraussetzungen dafür, integrierte Inversdioden hoher Qualität zu erzeugen.
Im Fall der Fig. 3 ist das entgegengesetzt dotierte Gebiet, welches die Emitterschicht 10 unterbricht, ein separates, n+-dotiertes Anodenkurzschlussge-biet 18.
Im Fall der Fig. 4 ist das entgegengesetzt dotierte Gebiet Teil einer durchgehenden (n+-bzw. n-dotierten) Stoppschicht 19, welche zwischen der Emitterschicht 10 und der Basisschicht 9 angeordnet ist.
Bei den bisher beschriebenene Ausführunssbei-spielen waren die Basisschicht 9 n_-dotiert, die Emitterschicht 10 und das Kontaktgebiet 17 p+-do-tiert, das erste Emittergebiet 15 n+-dotiert und das erste Basisgebiet 16 p-dotiert. Es ist jedoch auch genausogut denkbar, Bauelemente mit einer dazu komplementären Dotierung aufzubauen.
Während das Bauelement aus der bereits erwähnten, älteren Europäischen Anmeldung zu seiner Realisierung einen Prozess mit 13 Maskenschritten benötigt, kann das hier beschriebene Bauelement gemäss der Erfindung mit einem wesentlich einfacheren Prozess, welcher nur etwa 7 bis 9 Maskenschritte umfasst, hergestellt werden.
Das erfindungsgemässe Verfahren ist dadurch gekennzeichnet, dass zum Einbringen der ersten Emittergebiete 15, der ersten Basisgebiete 16 und der Kontaktgebiete 17 in das Halbleitersubstrat 1 die ersten Gateelektroden 4 als Maskierung in einem selbstjustierenden Dotierungsprozess verwendet werden.
Das Verfahren zeichnet sich also nicht nur durch eine mit Kosteneinsparungen verbunden Vereinfachung aus, sondern ist zudem vollständig selbstjustierend, wobei unter selbstjustierend in diesem Fall die Ausnutzung strukturierter, d.h. geätzter Polysiliziumkanten als Implantationsmaske verstanden wird.
Für ein bevorzugtes Ausführungsbeispiel des erfindungsgemässen Verfahrens sind die wesentlichen Schritte in den Fig. 5A-E wiedergegeben:
Ausgegangen wird von dem Halbleitersubstrat 1, in dem die Basisschicht 9 und die Emitterschicht 10 bereits vorhanden sind. Das Halbleitersubstrat 1 wird im Zuge einer Gateoxidation zunächst beid-
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seitig mit Oxidschichten 25 und 26 versehen (Fig. 5A).
Auf der späteren Kathodenseite wird über der ersten Oxidschicht 25 ganzflächig eine Elektrodenschicht 27 (aus Polysilizium) abgeschieden (Fig. 5B).
In die Elektrodenschicht 27 werden dann erste und zweite Öffnungen 30 bzw. 31 geätzt, durch welche später die ersten und zweiten Einheitszellen Z1 bzw. Z2 kontaktiert werden. Aus der Elektrodenschicht 27 wird dadurch die erste Gateelektrode 4 (Fig. 5C).
Die für die erste Einheitszelle Z1 notwendigen Diffusionen (erstes Basisgebiet 16 und erstes Emittergebiet 15) können in einem selbstjustierenden Implantationsschritt hergestellt werden. Dazu müssen die für die zweite Einheitszelle Z2 vorgesehenen Öffnungen 31 in einem unkritisch zu justierenden, photolithographischen Schritt mit einer ersten Maske 28 abgedeckt werden (Fig. 5D). Die doppelte Diffusion (z.B. zuerst mit B, dann mit As oder P) erfolgt dann durch die freie erste Öffnung 30.
In gleicher Weise wird bei der p+-Dotierung für die Kontaktgebiete 17 vorgegangen. Diesmal werden die ersten Öffnungen 30 durch eine zweite Maske 29 (aus Photoresist) abgedeckt und die Diffusion durch die freien zweiten Öffnungen 31 hindurch ausgeführt (Fig. 5E).
Aus den Fig. 5D und E ist unmittelbar ersichtlich, dass an die Genauigkeit bei der Justierung der ersten und zweiten Masken 28 bzw. 29 keine grossen Anforderungen gestellt werden, da die freien Kanten der ersten Gateelektrode 4 selbst als Diffusionsmaske dienen. Alle Diffusionen können daher mit maximaler Homogenität und Reproduzierbarkeit realisiert werden.
Für die elektrische Funktion (insbesondere im Hinblick auf das Auftreten von unerwünschten Stromfilamenten beim Abschalten) ist die Qualität der Diffusionen von ausschlaggebender Bedeutung. Auch können Einbussen in der Ausbeute infolge von inakzeptablen Justierfehlern dank dem selbstjustierenden Prozess vollständig vermieden werden. Darüberhinaus werden keine komplizierten Maschinen für hochpräzise Lithographie benötigt, sondern die anstehenden Aufgaben können mit vergleichsweise einfachen Geräten erledigt werden.
Claims (8)
1. Abschaltbares, MOS-gesteuertes Leistungs-haibleiter-Bauelement, dadurch gekennzeichnet, dass
(a) in einem Halbleitersubstrat (1) zwischen einer Anode (A) und einer Kathode (K) eine Mehrzahl von ersten und zweiten Einheitszelien (Z1 bzw. Z2) abwechselnd nebeneinander angeordnet und parallelgeschaltet sind;
(b) jede der ersten Einheitszellen (Z1) eine erste Thyristorstruktur mit einer Folge alternierend dotierter Schichten enthält, welche Folge eine allen Einheitszellen gemeinsame Basisschicht (9) und eine mit einem Anodenkontakt (14) verbundene Emitterschicht (10), ein auf der Kathodenseite in die Basisschicht (9) eingelassenes erstes Basisgebiet (16) und ein in das erste Basisgebiet (16) eingelassenes, mit einem Kathodenkontakt (2) verbundenes erstes Emittergebiet (15) umfasst;
(c) jede der zweiten Einheitszellen (Z2) die Emitterschicht (10), die Basisschicht (9) und ein auf der Kathodenseite in die Basisschicht (9) eingelassenes, zur Basisschicht (9) entgegengesetzt dotiertes Kontaktgebiet (17) umfasst;
(d) ausserhalb des ersten Emittergebietes (15) das erste Basisgebiet (16), und daran angrenzend zwischen den Einheitszellen (Z1, Z2) die Basisschicht (9) an die kathodenseitige Oberfläche des Halbleitersubstrats (1) treten; und
(e) in diesem Bereich über dem Halbleitersubstrat (1) kathodenseitig isolierte erste Gateelektroden (4) angeordnet sind.
2. Bauelement nach Anspruch 1, dadurch gekennzeichnet, dass auf der dem Kontaktgebiet (17) gegenüberliegenden Seite die Emitterschicht (10) durch ein entgegengesetzt dotiertes Gebiet unterbrochen ist, welches mit dem Anodenkontakt (14) verbunden ist und zusammen mit der Basisschicht (9) und dem Kontaktgebiet (17) eine integrierte Inversdiode bildet.
3. Bauelement nach Anspruch 2, dadurch gekennzeichnet, dass das entgegengesetzt dotierte Gebiet, welches die Emitterschicht (10) unterbricht, ein separates Anodenkurzschlussgebiet (18) ist.
4. Bauelement nach Anspruch 2, dadurch gekennzeichnet, dass das entgegengesetzt dotierte Gebiet, welches die Emitterschicht (10) unterbricht, Teil einer durchgehenden Stoppschicht (19) ist, welche zwischen der Emitterschicht (10) und der Basisschicht (9) angeordnet ist.
5. Bauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Basisschicht (9) n_-dotiert, die Emitterschicht (10) und das Kontaktgebiet (17) p+-dotiert, das erste Emittergebiet (15) n+-dotiert und das erste Basisgebiet (16) p-dotiert ist.
6. Verfahren zur Herstellung eines Bauelements nach Anspruch 1, dadurch gekennzeichnet, dass zum Einbringen der ersten Emittergebiete (15), der ersten Basisgebiete (16) und der Kontaktgebiete (17) in das Halbleitersubstrat (1) die ersten Gateelektroden (4) als Maskierung in einem selbstjustierenden Dotierungsprozess verwendet werden.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass
(a) das Halbleitersubstrat (1 ) mit der darin befindlichen Basisschicht (9) und Emitterschicht (10) ka-thoden- und anodenseitig mit einer Oxidschicht (25,26) abgedeckt wird;
(b) auf der kathodenseitigen Oxidschicht (25) eine durchgehende Elektrodenschicht (27) abgeschieden wird;
(c) aus der Elektrodenschicht (27) durch Einbringen erster und zweiter Öffnungen (30, 31) die erste Gateelektrode (4) erzeugt wird;
(d) die zweiten Öffnungen (31) abgedeckt und durch die ersten Öffnungen (30) nacheinander die ersten Basisgebiete (16) und ersten Emittergebiete (15) in die Basisschicht (9) eingebracht werden; und
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(e) die ersten Öffnungen (30) abgedeckt und durch die zweiten Öffnungen (31) die Kontaktgebiete (17) in die Basisschicht (9) eingebracht werden.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass zum Abdecken der ersten bzw. zweiten Öffnungen (30 bzw. 31) jeweils eine Maske (29 bzw. 28) aus Photoresist verwendet wird.
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Families Citing this family (9)
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| JPH0795597B2 (ja) * | 1990-08-18 | 1995-10-11 | 三菱電機株式会社 | サイリスタおよびその製造方法 |
| JPH04284669A (ja) * | 1991-03-14 | 1992-10-09 | Fuji Electric Co Ltd | 絶縁ゲート制御サイリスタ |
| EP0507974B1 (de) * | 1991-04-11 | 1995-12-20 | Asea Brown Boveri Ag | Abschaltbares, MOS-gesteuertes Leistungshalbleiter-Bauelement |
| DE4135412A1 (de) * | 1991-10-26 | 1993-04-29 | Asea Brown Boveri | Mos-gesteuerter thyristor mct |
| DE4135411A1 (de) * | 1991-10-26 | 1993-04-29 | Asea Brown Boveri | Abschaltbares leistungshalbleiter-bauelement |
| GB2263579A (en) * | 1992-01-24 | 1993-07-28 | Texas Instruments Ltd | An integrated circuit with intermingled electrodes |
| DE4427988A1 (de) * | 1994-08-08 | 1996-02-15 | Abb Management Ag | MOS gesteuertes Leistungshalbleiterbauelement für hohe Spannungen |
| DE19538090A1 (de) * | 1995-10-13 | 1997-04-17 | Asea Brown Boveri | Leistungshalbleiterelement |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3542570A1 (de) * | 1985-12-02 | 1987-06-04 | Siemens Ag | Gate-turnoff-thyristor mit integrierter antiparalleler diode |
| EP0225962A2 (de) * | 1985-12-13 | 1987-06-24 | SILICONIX Incorporated | Transistor mit isoliertem Gate, bei dem "latching" verhindert wird |
-
1989
- 1989-08-10 CH CH2945/89A patent/CH679962A5/de not_active IP Right Cessation
-
1990
- 1990-08-02 DE DE4024526A patent/DE4024526A1/de not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3542570A1 (de) * | 1985-12-02 | 1987-06-04 | Siemens Ag | Gate-turnoff-thyristor mit integrierter antiparalleler diode |
| EP0225962A2 (de) * | 1985-12-13 | 1987-06-24 | SILICONIX Incorporated | Transistor mit isoliertem Gate, bei dem "latching" verhindert wird |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4024526A1 (de) | 1991-02-14 |
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