Die vorliegende Erfindung betrifft ATM-Datenübertragungsanlagen (Asynchronous Transmission Mode) und im besondern ein Verfahren, mit welchem die ATM-Empfänger synchronisiert werden können.
Die Übertragung in ATM-Netzwerken verwendet asynchrone Zeitmultiplextechniken. Die Multiplexierung basiert auf Datenpaketen von fester Länge, sogenannten Zellen. Jede Zelle beginnt mit einem Zellenkopf, welcher sowohl Information über den Leitweg als auch für die Synchronisation enthält. Die Sendeseite errechnet einen HEC-Wert (Header Error Control) über den ganzen ATM-Zellenkopf und fügt das Resultat in das entsprechende Kopffeld ein. Die Verwendung des HEC-Feldes für die Synchronisation auf den Zellenanfang wird von CCITT vorgesehen (draft recommendation I.432).
Um die übermittelten Daten richtig zu empfangen, muss ein Empfänger in der Lage sein, den Anfang jeder Zelle zu detektieren. Das HEC-Feld des Zellenkopfes ist eine 8-Bit-Sequenz oder ein sogenanntes Oktett. Das ankommende Signal wird solange Bit um Bit verschoben und der errechnete Wert mit dem richtigen HEC-Feld verglichen, bis das resultierende Syndrom 0 ist.
Die vorliegende Erfindung betrifft ein Verfahren zur Identifikation des Zellenanfangs in einem ATM-Bitstrom, das auf einem nichtausgerichteten parallelen Bitstrom basiert und einen ATM-Zellenanfangs-Identifikator verwendet, der eine Zwischenspeichereinheit, eine Verschiebeeinheit, einen Synchronisationsdetektor und eine Steuerfunktionseinheit enthält.
In EP-A 0 397 144 wird gezeigt, wie man Oktette oder genauer gesagt n-Bit-Wörter aus einem parallelen Bitstrom von n Bits ausrichten kann, welcher mit dem Inhalt des Bitstromes nicht synchronisiert ist. Dies wird dadurch gemacht, dass gleichzeitig immer 2 n Bits zugänglich sind, indem n-Bits während einer Taktperiode gespeichert werden. In diesem Bitstrom von 2 n Bits ist es möglich, eine n-Bit-Kombination herauszuholen, welche mit dem Inhalt des Datenstromes wortausgerichtet ist. Der Steuermechanismus arbeitet auf einem seriellen Bitstrom und ist in der Lage, aus den Daten Synchronisationsinformation zu entnehmen. Diese Information wird verwendet zur Steuerung der Verschiebeeinrichtung, d.h. des Auswahlmechanlsmus zum Herausholen des richtigen Wortes von den 2 n Wörtern.
In EP-A 0 407 903 wird eine Schaltung beschrieben zur Ausführung der Zellengrenzen-Identifikationsfunktion. Dies wird getan, indem man an den seriellen Bitstrom ein Fenster von 40 Bits anlegt. Das auf der Blockcodierung beruhende Syndrom wird jedesmal errechnet, wenn ein Bit das Fenster verlässt und ein neues Bit eintritt. Tatsächlich errechnet der Mechanismus das Syndrom der letzten 40 gehaltenen Bits jedesmal, wenn ein neues Bit eintritt. Der Mechanismus verwendet die Vektoren in einer Paritätsprüfungsmatrix und die 40 Bits, um jedes Syndrombit zu errechnen. Der Vorteil dieses Verfahrens besteht darin, dass eine minimale Zeit aufgewendet wird, um die Zellengrenzen in Bitstrom zu identifizieren.
Der Nachteil besteht jedoch darin, dass die verwendete Taktfrequenz so hoch ist wie jene des seriellen Bitstromes und die Anzahl der EXKLUSIV-ODER-Tore und D-Flip Flops zur Errechnung des Syndroms sehr hoch ist.
Der Zweck der voliegenden Erfindung besteht darin, ein alternatives und weniger aufwendiges Verfahren zur Identifikation der Zellengrenzen in ATM-Datenstrom vorzusehen.
Die beiden erwähnten EP-Beschreibungen zeigen, wie ein Empfänger auf sehr rasche Art synchronisiert werden kann, wenn der empfangene Bitstrom periodische Synchronisations-Informationen enthält. Die vorliegende Erfindung zeigt, wie man die gleiche Art von Empfänger mit minimalem Aufwand auf einem parallellen Bitstrom ohne äussere Ausrichtungsinformation synchronisieren kann.
Der Synchronisationsdetektor und auch die anderen Funktionsblöcke arbeiten mit einer Taktfrequenz, die gleich der Taktfrequenz des seriellen Bitstromes geteilt durch n ist, wobei n in erster Linie gleich 8 ist, aber auch gleich 16 oder eine andere ganze Zahl sein könnte. Die gezeigte Lösung gibt nicht die kürzeste Synchronisationszeit, bietet jedoch eine gute Lösung, wenn die Verarbeitungsgeschwindigkeit und die erforderliche Anzahl von Toren und Flip Flops optimiert wird.
Der Vorteil der vorliegenden Erfindung gegenüber dem ATM-Zellen-Synchronisator von EP-A 0 397 144 besteht darin, dass der Synchronisationsdetekor auf einem parallelen n Bitdatenstrom nach der Verschiebungsschaltung arbeitet. Der Vorteil gegenüber EPA 0 407 903 besteht darin, dass der verwendete Synchronisationsdetektor auf einem rückgekoppelten Schieberegister mit parallelem Eingang beruht und daher auf einer Wort/Byte-Basis arbeitet, statt auf dem ganzen Synchronisationsmuster (ganzer Zellenkopf).
Ein Ausführungsbeispiel der Erfindung wird nun anhand der Zeichnung näher erläutert. In der Zeichnung zeigt
die Fig. 1 ein Blockschema der generellen Auslegung der Erfindung;
die Fig. 2 ein Blockschema der ATM-Zellengrenzen-Identifikationsschaltung 6 von Fig. 1;
die Fig. 3 + 4 Blockschemas der Steuereinheit 14 und des Synchronisationsdetektors 13 von Fig. 2; und
die Fig. 5 + 6 Beispiele, wie der Synchronisationsdetektor 13 arbeitet.
In Fig. 1 treffen optische oder elektrische serielle Signale 1 in einer Empfangseinheit 2 ein, an deren Ausgang ein elektrischer, serieller Bitstrom 3 erscheint. Dieser Bitstrom wird an einen Serie/Parallel-Wandler 4 angelegt, durch welchen parallele Daten 5 mit unbekannter Ausrichtung an eine ATMZellengrenzen-Identifikationsschaltung 6 angelegt werden. Der Block 4 enthält typischerweise einen Wandler von seriellen Daten auf n parallele Leitungen und einen Wandler vom Bittakt auf den Byte- oder Worttakt. Ein Wort- oder Oktett-Taktsignal wird über eine Verbindung 7 von der Schaltung 6 an den Ausgang 8 angelegt. Es gibt n Bits im parallelen Signal 5 am Eingang der Schaltung 6 und n Bits im Ausgangssignal 9 dieser Schaltung. Die Zellengrenzen-Identifikationsschaltung 6 gibt auf Leitung 10 ein Zellenbeginnsignal ab.
Die Fig. 2 zeigt schematisch Einzelheiten des Blocks 6 von Fig. 1 mit Eingangssignalen 5 und 7 und Ausgangssignalen 8, 9 und 10, wie oben erwähnt. Während das Eingangssignal an einen Zwischenspeicher 11 ein paralleles n-Bit-Signal ist, ist das Ausgangssignal dieses Zwischenspeichers ein paralleles (2n-1)-Bit-Signal. Wenn also beispielsweise n=8 ist, dann ist 2n-1 = 15, so dass innerhalb der 15 Bits 8 mögliche verschiedene Oktetts zu finden sind. Das (2n-1)-Bit-Signal wird an eine Verschiebeschaltung 12 angelegt, von welcher ein n-Bit-Ausgangssignal 9 an einen Synchronisationsdetektor 13 gelangt.
Neben der allgemeinen Verbesserung der Übertragung ist Verwürfelung ein gutes Verfahren, um den Inhalt des ATM-Zellen-Informationsfeldes zufällig zu machen, um sicherzustellen, dass kein zufälliges Muster in der Lage ist, das HEC-Gesetz mehrere Male hintereinander zu erfüllen. Daher ist mindestens das Verwürfeln des Informationsfeldes bei ATM empfehlenswert. Wenn nur das Informationsfeld verwürfelt wird, kann die vorliegende Erfindung so wie dargestellt verwendet werden. Wenn jedoch alle oder periodisch einige der ATM-Zellenköpfe verwürfelt werden, wird die vorliegende Erfindung beeinflusst und es kann eine Entwürfelungsschaltung nach der Verschiebeschaltung 12 vorgesehen werden. Die Entwürfelungsschaltung kann von irgendeiner Art sein, welche gestattet, dass sie mit dem oben beschriebenen Synchronisationsverfahren integriert werden kann.
Dies ist z.B. möglich, wenn die Verwürfelungsschaltung auf der Sendeseite periodisch synchron mit dem Zellengrenzen zurückgesetzt wird. In diesem Falle würde die Verwürfelungsschaltung 19 synchron mit der HEC- Rechensequenz zurückgesetzt.
Anderseits kann der Verwürfelungsmechanismus auch so gewählt werden, dass es möglich ist, die Entwürfelungsschaltung nach der Zellengrenzenidentifikation zu synchronisieren. Wenn in diesem Fall angenommen wird, dass periodisch einige Köpfe verwürfelt werden, könnte die Entwürfelungsschaltung in den Bestätigungsvorgang der Zellgrenzen verwickelt sein, wenn diese im synchronen Status ist. Daher können im synchronen Status periodisch einige der Köpfe im Ausgangssignal 18 der Verschiebungsschaltung verwürfelt werden, während alle Köpfe im Ausgangssignal 9 nicht verwürfelt sind und der Synchronisationsdetektor 13 jeden Kopf für die Synchronisationsbestätigung durch Anwenden des HEC-Gesetzes benützen kann.
Durch den Synchronisationsdetektor 13 wird ein Signal 17 an eine Steuereinheit 14 angelegt, welche Signale 16 bzw. 15 an den Synchronisationsdetektor 13 und an die Verschiebungsschaltung 12 abgibt.
Die in Einzelheiten in Fig. 3 gezeigte Steuereinheit 14 enthält mehrere Zähler, nämlich einen 53-Byte-Zähler 23 zur Verfolgung der ATM-Zellen, einen 6-Byte-Zähler 20 zur Verfolgung des HEC-Rechners, einen Zellenzähler 21 zur Steuerung der HEC-Rechensequenz, einen Zähler 22 zur Steuerung der Verschiebeschaltung 12 und einen Zähler 24 zur Zählung der alpha und delta Werte, die durch CITT definiert sind.
Die Steuereinheit weist auch eine kleine Finite-State-Maschine 25 für den Synchronisations-Mechanismus bzw. Zellgrenzenidentifikations-Mechanismus auf. Durch CCITT werden 3 Zustände gefordert, nämlich einen Suchzustand, einen Vorsynchronisationszustand und einen Synchronisationszustand.
Wenn die vorliegende Erfindung implementiert wird für n=8 und ATM, wie durch CCITT I.432 und I.361 definiert, arbeitet sie wie folgt: Wenn der erste mögliche Kopf durch den Synchronisationsdetektor 13 gefunden wird und die Finite-State-Maschine 25 in den Vorsynchronisationszustand geht, wird der 53-Byte-Zähler 23 voreingestellt, um den Bytestrom auszurichten. Der 6-Byte-Zähler 20 ist für die sequenzelle Steuerung des Synchronisationsdetektors 13 ausgelegt. Von der Periode von 6 Bytes werden 5 Bytes für die Syndromrechnung und eines für die Rückstellung verwendet. Im Suchzustand ermöglicht der Steuermechanismus, dass der Zähler 20 kontinuierlich läuft, während in Vorsynchronisations- und Synchronisationszustand der Zähler so gesteuert ist, dass er für jede Zelle einmal zählt.
Der Zellenzähler 21 wird tatsächlich auch für die Steuerung des Verschiebungssteuerzählers 22 verwendet, welcher seinerseits die Verschiebungsschaltung 12 in folgender Weise steuert: Wenn der Zellenzähler 21 einen vorbestimmten Wert erreicht, wird der Verschiebungssteuerzähler 22 weitergeschaltet. Der vorbestimmte Wert des Zellenzählers wird eingestellt, um sicherzustellen, dass jede mögliche Kopfposition im Strom von Oktetten abgefragt wird, ob sie das HEC-Gesetz erfüllt, bevor die nächste Stellung der Verschiebungsschaltung ausgewählt wird usw. Eine Bytestrom-Länge entsprechend 6 ATM-Zellen wird in diesem Falle als vorbestimmter Wert verwendet. Der Zellenzähler 21 wird nur weitergeschaltet, wenn die Maschine 25 im Suchzustand ist. Wenn die Maschine 25 den Vorsynchronisationszustand erreicht, bleibt der Zählwert unverändert.
Wenn wieder in den Suchzustand gegangen wird (aus dem Vorsynchronisations- oder Synchronisations-Zustand), startet der Zähler von diesem Wert aus. Während der Synchronisationsphase kann das vorkommen, weil gelegentlich neben dem ATM-Zellenkopf Muster auftreten werden, welche das HEC-Gesetz erfüllen.
Die Maschine 25 hat tatsächlich vier unterschiedliche Zustände, einen nichterlaubten und drei echte Zustände. Diese drei Zustände sind der Suchzustand, der Vorsynchronisationszustand und der Synchronisationszustand.
Such-Zustand: Der Bitstrom von der Verschiebungsschaltung 12 ist weder oktett- noch zellen-synchronisiert. Der Synchronisationsdetektor 13 sucht nach Mustern, welche das HEC-Codiergesetz in einem der möglichen oktettausgerichteten Ströme zu diesem Zeitpunkt erfüllt, indem er das Syndrom errechnet. Das Syndrom ist das Resultat des untersuchten Musters, welches im Falle von CCITT I.432 der ATM-Zellenkopf ist. Daher ergeben alle Muster, welche das HEC-Codiergesetz erfüllen, ein Nullsyndrom. Wenn bei der ersten Oktett-Ausrichtung kein Muster gefunden wird, wählt die Verschiebungssteuerung 22 die nächste Oktett-Ausrichtung usw. Wenn ein Muster, das das HEC-Codiergesetz erfüllt, gefunden wird, geht die Maschine 25 in den Vorsynchronisations-Zustand.
Vorsynchronisations-Zustand: Es wird angenommen, dass der von der Verschiebungsschaltung 12 kommende Bitstrom oktett/wort- und zellenausgerichtet ist. Es können jedoch zufällige Muster oder auch Nachbarmuster das HEC-Codiergesetz erfüllen. Dieser vorübergehende Zustand wird verwendet zur Bestätigung der Ausrichtung. Wenn der Kopfinhalt der Zellen das HEC-Codiergesetz eine Anzahl von 6 aufeinanderfolgenden Malen erfüllt, geht die Maschine 25 in den Synchronisationszustand. Wenn jedoch einer der Kopfinhalte ein von null abweichendes Syndrom entsprechend dem HEC-Codiergesetz in diesem Zustand ergibt, geht die Maschine 25 in den Suchzustand zurück.
Synchronisations-Zustand: Der Bitstrom von der Verschiebungsschaltung 12 ist oktett- und zellen-ausgerichtet. Die Zellensynchronisation wird jedoch als verloren angenommen, wenn das HEC-Codiergesetz eine Anzahl von alpha mal hintereinander als unrichtig erkannt wird.
Der Synchronisationsdetektor oder HEC-Rechner 13, welcher in Fig. 4 in mehr Einzelheiten gezeigt ist, verwendet eine Anzahl von Taktzyklen zur Errechnung der Prüfsumme. Die Anzahl der erforderlichen Zyklen ist die Anzahl der Zyklen, die den Operanden enthalten plus ein Zyklus für die Rückstellung eines Registers 30 im HEC-Rechner. Der Zyklus, nach welchem das letzte Wort/Byte im errechneten Wert getaktet wurde, bleibt im HEC-Register 30.
Der HEC-Rechner 13 besteht aus dem HEC-Rechnerregister 30, das so tief ist wie das übermittelte HEC-Codewort, aus einer EXKLUSIV-ODER-Gattermatrix 31, die durch das Generator-Polynom und n definiert ist, und einem parallelen n-Bit-Dateneingangsregister 32. Es sind nichtgezeigte Mittel vorhanden, um spezielle Bits im Kopf gemäss CCITT I.432 zu invertieren. Der Rechner 13 arbeitet als ein rückgekoppeltes Schieberegister 30, 31, 32 mit parallelem Eingang und rechnet über n-Bits bei jedem Taktzyklus. Er arbeitet auf einer Wort/Byte-Basis anstelle des gesamten Synchronisationsmusters (ganzer Kopf).
Der Rechner 13 könnte das gleiche Codewort wie der Coder auf der Sendeseite errechnen und einen Vergleich machen mit dem übertragenen Codewort, um festzustellen, ob das HEC-Gesetz erfüllt ist. Eine andere Lösung besteht darin, das Codewort im Operanden einzuschliessen und dann das Syndrom zu rechnen. Die letztere Lösung wird der beste Weg sein, wenn die Schaltung im Synchronisationszustand ist und der HEC-Rechner 13 für die Fehlerkorrektur des Kopfes verwendet werden soll.
In den Fig. 5 und 6 werden Beispiele gezeigt, wie der HEC-Rechner arbeitet. Das gezeigte Beispiel erfüllt die CCITT-Empfehlung I.432. Die drei Kolonnen zeigen, von links nach rechts, die Stellungen des Verschiebungssteuerzählers 22, des Zellenzählers 21 und des ATM-Zellenzählers 23. Die ATM-Zellenlänge beträgt 53 Bytes und n ist gleich 8. Der HEC-Rechner-Zyklus ist 6 Bytes lang inklusive Rückstellung. Die nach unten bzw. oben zeigenden Pfeile bedeuten den Anfang und das Ende der Arbeit des HEC-Rechners. In Fig. 6 ist X eine ganze Zahl zwischen 0 und 7, während Y eine ganze Zahl zwischen 0 und 5 ist. Der HEC-Rechner rechnet das Syndrom, indem er das Polynom auf die möglichen fünf ersten Bytes der Zelle anwendet. Die Steuereinheit 14 taktet den HEC-Rechner in zwei unterschiedlichen Arten.
Wenn die Einheit 14 im Suchzustand arbeitet, ist die HEC-Rechen-Sequenz wie in Fig. 5 gezeigt, während, wenn die Einheit 14 im Vorsynchronisations- und Synchronisations-Zustand arbeitet, der HEC-Rechner nur einmal pro Bit verwendet wird und der Zyklus wie in Fig. 6 gezeigt aussieht. Der HEC-Auswerter 33 von Fig. 4 besteht aus einer einfachen Logik und einem 2-Bit-Register. Mit Hilfe eines Signales 16 vom Steuerblock 14 wird der Inhalt des HEC-Rechen-Registers 30 abgetastet und entschieden, ob das Codegesetz erfüllt ist. Wenn erforderlich, könnte der HEC-Auswerter 33 parallele HEC-Rechner betreuen, um die Synchronisationzeit zu verkürzen. Mit einem einzigen HEC-Rechner, der das Syndrom errechnet, wird die maximale Zeit zum Finden des Kopfes gleich 48 Zellen sein, vorausgesetzt, es sind keine zufälligen Muster vorhanden, die das HEC-Gesetz erfüllen.
Dies kann von Fig. 5 entnommen werden. Wenn z.B. im Suchzustand 6 parallele HEC-Rechnungen gemacht werden, wird die maximale Zeit zum Finden des Kopfes 8 Zellen betragen, wiederum vorausgesetzt, es sind keine zufälligen Muster vorhanden, die das HEC-Gesetz erfüllen.
Die in der Einleitung genannten Systeme beziehen sich auf sogenannte Parallel/Parallel-Detektoren, während die vorliegende Erfindung einen Parallell/Serie-Detektor verwendet. Diese bekannten Systeme führen die Detektionen sehr rasch aus, da sie alle Möglichkeiten gleichzeitig prüfen. Die raschen parallelen Systeme sind jedoch kompliziert und aufwendig. Die vorliegende Erfindung ist wesentlich einfacher, da sie nur eine Möglichkeit zu einer Zeit prüft. Dies braucht mehr Zeit, doch diese Verzögerung ist in der Startphase ohne Bedeutung. Die Realisation kann sehr kostengünstig ausgeführt werden.
The present invention relates to ATM data transmission systems (Asynchronous Transmission Mode) and in particular to a method with which the ATM receivers can be synchronized.
Transmission in ATM networks uses asynchronous time division multiplexing techniques. The multiplexing is based on data packets of fixed length, so-called cells. Each cell begins with a cell header, which contains information about the route as well as for the synchronization. The transmission side calculates a HEC value (Header Error Control) over the entire ATM cell header and inserts the result into the corresponding header field. The use of the HEC field for synchronization to the beginning of the cell is provided by CCITT (draft recommendation I.432).
In order to correctly receive the transmitted data, a receiver must be able to detect the beginning of each cell. The HEC field of the cell header is an 8-bit sequence or a so-called octet. The incoming signal is shifted bit by bit and the calculated value is compared with the correct HEC field until the resulting syndrome is 0.
The present invention relates to a method for identifying the beginning of a cell in an ATM bitstream, which is based on a non-aligned parallel bitstream and uses an ATM beginning of cell identifier which contains a buffer unit, a shift unit, a synchronization detector and a control function unit.
EP-A 0 397 144 shows how octets or more precisely n-bit words can be aligned from a parallel bit stream of n bits which is not synchronized with the content of the bit stream. This is done by always accessing 2 n bits at a time by storing n bits during a clock period. In this bit stream of 2 n bits, it is possible to extract an n-bit combination which is word-aligned with the content of the data stream. The control mechanism works on a serial bit stream and is able to extract synchronization information from the data. This information is used to control the shifter, i.e. the selection mechanism for getting the right word out of the 2 n words.
EP-A 0 407 903 describes a circuit for executing the cell boundary identification function. This is done by creating a window of 40 bits on the serial bit stream. The syndrome based on block coding is calculated every time a bit leaves the window and a new bit occurs. In fact, the mechanism calculates the syndrome of the last 40 bits held every time a new bit occurs. The mechanism uses the vectors in a parity check matrix and the 40 bits to calculate each syndrome bit. The advantage of this method is that a minimal amount of time is used to identify the cell boundaries in bit stream.
The disadvantage, however, is that the clock frequency used is as high as that of the serial bit stream and the number of EXCLUSIVE-OR gates and D-flip-flops for calculating the syndrome is very high.
The purpose of the entire invention is to provide an alternative and less complex method for identifying the cell boundaries in ATM data stream.
The two EP descriptions mentioned show how a receiver can be synchronized very quickly if the received bit stream contains periodic synchronization information. The present invention shows how to synchronize the same type of receiver with minimal effort on a parallel bit stream without external alignment information.
The synchronization detector and also the other function blocks operate with a clock frequency which is equal to the clock frequency of the serial bit stream divided by n, where n is primarily 8, but could also be 16 or another integer. The solution shown does not give the shortest synchronization time, but offers a good solution if the processing speed and the required number of gates and flip-flops are optimized.
The advantage of the present invention over the ATM cell synchronizer of EP-A 0 397 144 is that the synchronization detector operates on a parallel n bit data stream after the shift circuit. The advantage over EPA 0 407 903 is that the synchronization detector used is based on a feedback shift register with a parallel input and therefore works on a word / byte basis, instead of on the whole synchronization pattern (whole cell header).
An embodiment of the invention will now be explained in more detail with reference to the drawing. In the drawing shows
1 shows a block diagram of the general interpretation of the invention;
Figure 2 is a block diagram of the ATM cell boundary identification circuit 6 of Figure 1;
3 + 4 block diagrams of the control unit 14 and the synchronization detector 13 of FIG. 2; and
5 + 6 examples of how the synchronization detector 13 works.
In FIG. 1, optical or electrical serial signals 1 arrive in a receiving unit 2, at the output of which an electrical, serial bit stream 3 appears. This bit stream is applied to a series / parallel converter 4, through which parallel data 5 with unknown alignment are applied to an ATM cell boundary identification circuit 6. Block 4 typically contains a converter of serial data on n parallel lines and a converter from the bit clock to the byte or word clock. A word or octet clock signal is applied via a connection 7 from the circuit 6 to the output 8. There are n bits in the parallel signal 5 at the input of the circuit 6 and n bits in the output signal 9 of this circuit. The cell boundary identification circuit 6 emits a cell start signal on line 10.
FIG. 2 shows schematically details of block 6 of FIG. 1 with input signals 5 and 7 and output signals 8, 9 and 10, as mentioned above. While the input signal to a buffer 11 is a parallel n-bit signal, the output signal of this buffer is a parallel (2n-1) bit signal. If, for example, n = 8, then 2n-1 = 15, so that 8 possible different octets can be found within the 15 bits. The (2n-1) bit signal is applied to a shift circuit 12, from which an n-bit output signal 9 reaches a synchronization detector 13.
In addition to generally improving transmission, scrambling is a good way to randomize the content of the ATM cell information field to ensure that no random pattern is able to meet the HEC law several times in a row. Therefore, at least scrambling the information field at ATM is recommended. If only the information field is scrambled, the present invention can be used as shown. However, if all or some of the ATM cell heads are periodically scrambled, the present invention is affected and a descramble circuit after the shift circuit 12 can be provided. The descrambling circuit can be of any type that allows it to be integrated with the synchronization method described above.
This is e.g. possible if the scrambling circuit on the transmission side is reset periodically in synchronism with the cell boundaries. In this case, the scrambling circuit 19 would be reset in synchronism with the HEC computing sequence.
On the other hand, the scrambling mechanism can also be selected so that it is possible to synchronize the descrambling circuit after the cell boundary identification. In this case, assuming that some heads are periodically scrambled, the descrambling circuit could be involved in the cell boundary confirmation process if it is in synchronous status. Therefore, in the synchronous state, some of the heads in the shift circuit output 18 may be periodically scrambled, while all heads in the output 9 are not scrambled and the synchronization detector 13 may use each head to confirm synchronization by applying the HEC law.
A signal 17 is applied by the synchronization detector 13 to a control unit 14, which outputs signals 16 and 15 to the synchronization detector 13 and to the shift circuit 12.
The control unit 14 shown in detail in FIG. 3 contains a number of counters, namely a 53-byte counter 23 for tracking the ATM cells, a 6-byte counter 20 for tracking the HEC computer, and a cell counter 21 for controlling the HEC Computation sequence, a counter 22 for controlling the shift circuit 12 and a counter 24 for counting the alpha and delta values defined by CITT.
The control unit also has a small finite state machine 25 for the synchronization mechanism or cell boundary identification mechanism. CCITT requires 3 states, namely a search state, a pre-synchronization state and a synchronization state.
When implemented for n = 8 and ATM, as defined by CCITT I.432 and I.361, the present invention operates as follows: when the first possible header is found by the synchronization detector 13 and the finite state machine 25 in goes into the pre-synchronization state, the 53-byte counter 23 is preset to align the byte stream. The 6-byte counter 20 is designed for the sequential control of the synchronization detector 13. Of the period of 6 bytes, 5 bytes are used for the syndrome calculation and one for the deferral. In the seek state, the control mechanism allows the counter 20 to run continuously, while in the pre-synchronization and synchronization state the counter is controlled to count once for each cell.
The cell counter 21 is in fact also used for the control of the shift control counter 22, which in turn controls the shift circuit 12 in the following way: When the cell counter 21 reaches a predetermined value, the shift control counter 22 is incremented. The predetermined value of the cell counter is set to ensure that every possible head position in the stream of octets is queried, whether it meets the HEC law before the next position of the shift circuit is selected, etc. A byte stream length corresponding to 6 ATM cells used as a predetermined value in this case. The cell counter 21 is only switched on when the machine 25 is in the search state. When the machine 25 reaches the pre-synchronization state, the count remains unchanged.
When the search state is returned (from the pre-synchronization or synchronization state), the counter starts from this value. This can occur during the synchronization phase because occasionally there will be patterns in addition to the ATM cell header which comply with the HEC law.
The machine 25 actually has four different states, one prohibited and three real states. These three states are the search state, the pre-synchronization state and the synchronization state.
Search state: The bit stream from the shift circuit 12 is neither octet- nor cell-synchronized. The synchronization detector 13 looks for patterns which the HEC coding law in one of the possible octet-aligned streams fulfills at this time by calculating the syndrome. The syndrome is the result of the pattern examined, which in the case of CCITT I.432 is the ATM cell header. Therefore, all patterns that meet the HEC coding law result in a zero syndrome. If no pattern is found at the first octet alignment, the shift controller 22 selects the next octet alignment, etc. If a pattern that meets the HEC coding law is found, the engine 25 goes into the pre-synchronization state.
Presynchronization State: It is assumed that the bit stream coming from the shift circuit 12 is octet / word and cell aligned. However, random patterns or neighboring patterns can meet the HEC coding law. This temporary state is used to confirm alignment. When the header content of the cells meets the HEC coding law a number of 6 consecutive times, the machine 25 goes into the synchronization state. However, if one of the headers results in a non-zero syndrome according to the HEC coding law in this state, the machine 25 returns to the search state.
Synchronization state: The bit stream from the shift circuit 12 is octet and cell aligned. However, cell synchronization is assumed to be lost if the HEC coding law is recognized as incorrect a number of times in a row.
The synchronization detector or HEC calculator 13, which is shown in more detail in FIG. 4, uses a number of clock cycles to calculate the checksum. The number of cycles required is the number of cycles that contain the operand plus one cycle for resetting a register 30 in the HEC computer. The cycle after which the last word / byte was clocked in the calculated value remains in the HEC register 30.
The HEC calculator 13 consists of the HEC calculator register 30, which is as deep as the transmitted HEC code word, an EXCLUSIVE-OR gate matrix 31, which is defined by the generator polynomial and n, and a parallel n-bit Data input register 32. Means, not shown, are provided for inverting special bits in the head according to CCITT I.432. The computer 13 operates as a feedback shift register 30, 31, 32 with a parallel input and calculates over n bits for each clock cycle. It works on a word / byte basis instead of the entire synchronization pattern (whole head).
The computer 13 could calculate the same code word as the encoder on the transmission side and make a comparison with the transmitted code word in order to determine whether the HEC law is fulfilled. Another solution is to enclose the code word in the operand and then calculate the syndrome. The latter solution will be the best way if the circuit is in the synchronization state and the HEC computer 13 is to be used for the error correction of the head.
5 and 6 show examples of how the HEC calculator works. The example shown fulfills the CCITT recommendation I.432. The three columns show, from left to right, the positions of the shift control counter 22, the cell counter 21 and the ATM cell counter 23. The ATM cell length is 53 bytes and n is 8. The HEC computer cycle is 6 bytes long inclusive Provision. The arrows pointing up and down indicate the beginning and end of the work of the HEC computer. In Fig. 6, X is an integer between 0 and 7, while Y is an integer between 0 and 5. The HEC calculator calculates the syndrome by applying the polynomial to the first five bytes of the cell. The control unit 14 clocks the HEC computer in two different ways.
When unit 14 is operating in the seek state, the HEC computation sequence is as shown in Figure 5, while when unit 14 is operating in the pre-synchronization and synchronization state, the HEC computer is used only once per bit and the cycle as shown in Fig. 6. The HEC evaluator 33 of FIG. 4 consists of simple logic and a 2-bit register. With the help of a signal 16 from the control block 14, the content of the HEC arithmetic register 30 is scanned and a decision is made as to whether the code law is fulfilled. If necessary, the HEC evaluator 33 could maintain parallel HEC computers in order to shorten the synchronization time. With a single HEC calculator that calculates the syndrome, the maximum time to find the head will be 48 cells, provided there are no random patterns that meet the HEC law.
This can be seen in FIG. 5. If e.g. If 6 parallel HEC calculations are made in the search state, the maximum time for finding the head will be 8 cells, again provided that there are no random patterns that meet the HEC law.
The systems mentioned in the introduction relate to so-called parallel / parallel detectors, while the present invention uses a parallel / series detector. These known systems carry out the detections very quickly since they check all possibilities at the same time. However, the rapid parallel systems are complicated and expensive. The present invention is much simpler since it only tests one possibility at a time. This takes more time, but this delay is irrelevant in the start-up phase. The implementation can be carried out very inexpensively.