CH684452A5 - Schaltungsanordnung zur Verarbeitung von Datensignalen. - Google Patents

Description

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Beschreibung

Bei Kommunikationssystemen sind Telekommunikationseinrichtungen, wie z.B. Fernsprechapparate, über eine Vielzahl von Teilnehmeranschlussleitungen an Vermittlungsknoten, wie z.B. private oder öffentliche Vermittlungseinrichtungen, angeschlossen, in den Vermittlungseinrichtungen werden die Teilnehmeranschlussleitungen mit Teilnehmeranschlussbaugruppen verbunden. Mehrere Teilnehmeranschlussleitungen können dabei an einer Teilnehmeranschlussbaugruppe zusammengefasst werden. Für jede Teilnehmeranschlussleitung ist ab der Teilnehmeranschlussbaugruppe ein vermittlungsinterner Übertragungskanal vorgesehen. Der vermittiungsin-terne Übertragungskanal hat dabei folgende Struktur: zwei Sprachkanäle, einen Betriebskanal, einen Signalisierungskanal sowie wenigstens einen Kanal für die Steuerung einer Übertragungsschnittstelle (z.B. C/l; A/E-Bit). Von den Tele- kommunikations-einrichtungen kommende Datenströme werden in Übertragungskanäle geleitet und über Multiplexein-richtungen in vermittlungsinterne Übertragungsrahmen zusammengefasst. Die Übertragungsraten der Datenströme von den Telekommunikationsendeinrichtungen zu den Teilnehmgranschlussbaugruppen betragen beispielsweise in einem ISDN-Kommunika-tionssystem 144 kbit/s (Basisanschluss) und zwischen Teilnehmeranschlussbaugruppe und Multi-plexeinrichtung 2048 kbit/s. Je nachdem, wieviele Teilnehmeranschlussbaugruppen über die Multiplex-einrichtung zusammengefasst werden, ist eine Übertragungsrate von 8, 32 oder mehr Mbit/s zu den nachfolgenden Baugruppen, wie z.B. zu Koppeifeld-baugruppen, notwendig. Um sich dem steigenden Datenaufkommen in der Kommunikationstechnik anzupassen, werden immer schnellere Baugruppensysteme mit höheren Verarbeitungsgeschwindigkeiten bzw. Übertragungsraten in Vermittlungseinrichtungen integriert. Die für eine Datenübertragung durchzuführenden Übertragungs-/Quittierungsprozeduren werden beispielsweise zwischen der Teilnehmeranschlussbaugruppe und einer nachfolgenden Koppelfeldbaugruppe mit einer Ablaufsteuereinheit ausgeführt.

Die Erfindung betrifft eine Schaltungsanordnung zur Verarbeitung von Datensignalen, mit einer Schaltungseinheit, die einen ersten und einen zweiten Eingang sowie einen ersten und einen zweiten Ausgang aufweist, wobei dem ersten Eingang ein Datenstrom zuführbar ist und wobei der zweite Eingang über einen eine Speichereinheit enthaltenden Rückkopplungszweig mit dem zweiten Ausgang verbunden und mit einer an diesem auftretenden Zu-stands-Bitfolge beaufschlagbar ist.

Bei den bisher bekannten, wie z.B. in der US-Patentschrift 4 786 829 oder im Tietze/Schenk, Halbleiter-Schaltungstechnik, Fünfte Auflage, 1980, Seite 491 gezeigten Schaltungsanordnungen, ergeben sich bei der Verarbeitung der Daten bei einem am Eingang anliegenden Zeitmultiplexsignal Probleme. Diese Verarbeitungsprobleme treten speziell dann in Erscheinung, wenn eine system- und zeitgerechte Verarbeitung (Übertragungs-/Quittierungsprozedu-ren) der an dem Vermittlungs- oder Datenverarbeitungssystem anliegenden Datenströme erforderlich ist. Ein wesentlicher Nachteil der bekannten Ablaufsteuereinheiten besteht darin, dass diese jeweils so lange für einen Kanal-Zeitschlitz des Zeitmultiplexsi-gnals reserviert bleiben, bis alle an einer Teilnehmeranschlussbaugruppe anliegenden Datensignaie abgearbeitet und die Übertragungs-/Quittierungspro-zeduren abgeschlossen sind. Das bedeutet jedoch, dass weitere an Teilnehmeranschlussbaugruppen anliegende Datensignale nicht abgearbeitet werden können. Bei einer Belegung der Ablaufsteuerung können so für das Telekommunikationssystem wichtige Datensignale wie Steuerinformationen oder Kurzschlussmeldungen von den Teilnehmeranschlussbaugruppen nicht sofort weitergeleitet und deshalb vom Vermittlungssystem nicht erkannt werden. Ebenso kann ein Überschreiben und damit ein Verlust wichtiger Datensignale eine Folge von zu langen Verzögerungen bei der Weiterleitung der Datensignale von den Teilnehmeranschlussbaugruppen sein.

Um eine sofortige Bearbeitung von an Teilnehmeranschlussbaugruppen anliegenden Datensignalen zu erreichen und einen möglichen Verlust von Datensignalen zu vermeiden, kann eine den Kanal-Zeitschlitzen in einem Übertragungsrahmen entsprechende Anzahl von Ablaufsteuerungen für die Abarbeitung von Datensignalen in das Kommunikationssystem integriert werden. Die grosse Anzahl von Ablaufsteuerungen hat jedoch den Nachteil, dass neben den wirtschaftlichen Aspekten, z.B. hoher Kostenaufwand, ein grosser Platzbedarf für deren Integration innerhalb eines Vermittlungssystems benötigt wird.

Der Erfindung liegt die Aufgabe zugrunde, einen Weg zu zeigen, wie bei einer Schaltungsanordnung der eingangs genannten Art mit einem minimalen Schaltungsaufwand Übertragungs- und/oder Quittie-rungsprozeduren durchgeführt werden können.

Die Aufgabe wird ausgehend vom Oberbegriff des Patentanspruchs 1 durch dessen kennzeichnende Merkmale gelöst.

Die Erfindung bringt den Vorteil mit sich, dass mit nur einer Ablaufsteuerung alle in einem Zeitmultiplexsignal zusammengefassten Datenströme abgearbeitet werden. Darüber hinaus können bei beliebig hohen Übertragungsraten die Übertragungs-/ Quittierungsprozeduren von der Schaltungsanordnung ausgeführt werden. Neben dem wirtschaftlichen Vorteil der Einsparung von Ablaufsteuerungen ergibt sich als weiterer Vorteil, dass die anliegenden Datensignale ohne Verzögerung erkannt und unter Echtzeitbedingung abgearbeitet werden.

Von Vorteil ist es in weiterer Ausgestaltung der Erfindung, dass die Speichereinrichtung im Rückkopplungszweig ein Schieberegister ist, da es ohne eine besondere Ansteuerung eine an seinem Eingang anliegende «Zustands»-Bitfolge zwischenspeichert. Eine der Anzahl der Datenströme entsprechende Anzahl von Speicherplätzen im Schieberegister ermöglicht, dass das Schieberegister bei zyklischem Abtasten eines Kanal-Zeitschlitzes immer die zuletzt gebildete «Zustands»-Bitfolge einer Übertragungs/Quittierungsprozedur zwischen Sender- und Empfängereinheit am zweiten Eingang der

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Schaltungseinheit anlegt und so die Schaltungseinheit eine neue dem jeweiligen Stand der Übertra-gungs-/Quittierungsprozedur entsprechende «Zu-stands»-Bitfolge bildet.

In weiterer Ausgestaltung der Erfindung kann die Speichereinrichtung im Rückkopplungszweig ein Schreib-Lese-Speicher sein, was den Vorteil mit sich bringt, dass bei einer grossen Anzahl von Kanal-Zeitschlitzen der Kostenaufwand sowie der Platzbedarf für einen Schreib-Lese-Speicher (RAM-Speicher) um ein Vielfaches geringer ist, als z.B. ein Schieberegister mit vergleichbar vielen Speicherplätzen.

Eine weiterführende Ausgestaltung der Erfindung besteht darin, dass eine Steuereinheit vorgesehen ist, an deren Eingang ein Taktsignal anliegt, wobei die Steuereinheit entsprechend der Anzahl der Kanal-Zeitschlitze je Kanal-Zeitschlitz ein Abtastsignal erzeugt. Dies hat neben dem Vorteil, dass zu den in den Kanal-Zeitschlitzen angeordneten Steuerdaten jeweils ein zyklisch, synchrones Abtastsignal erzeugt wird, noch den weiteren Vorteil, dass durch die Verwendung von nur einer Steuereinheit eine Vielzahl von Steuereinheiten eingespart und dadurch die Integration in der Schaltungsanordnung unproblematisch ist.

Eine weitere vorteilhafte Ausgestaltung der Erfindung besteht darin, dass eine Ausgabeeinheit vorgesehen ist, die aus einem Ausgaberegister und einen Ausgabespeicher besteht, dessen Speicherabarbeitung nach dem FIFO-Modus durchführbar ist. Dies hat den Vorteil, dass ein für die weitere Bearbeitung notwendiges E-Bit (Quittierungssignal) in den gerade anliegenden Kanal-Zeitschiitz eingetragen werden kann und dieser so für eine weitere Verarbeitung gekennzeichnet ist. Entsprechend der Bearbeitung der Übertragungskanäle werden die im Betriebskanal vermerkten «Monitor»-Daten aus dem vermittlungsinterenen Übertragungskanal ausgelesen und in den Ausgabespeicher abgelegt. Die Speicherabarbeitung nach dem FIFO-Modus hat dabei den Vorteil, dass die «Monitor»-Daten entsprechend der zeitlichen Abfolge der Bearbeitung der Übertragungskanäle wieder ausgelesen werden, so dass eine logische Abfolge bei der Weiterleitung der «Monitor»-Daten beibehalten wird.

Weitere Besonderheiten der Erfindung werden nun aus den nachfolgenden näheren Erläuterungen von Ausführungsbeispielen der Schaltungsanordnung gemäss der Erfindung anhand der Zeichnungen ersichtlich:

Es zeigen:

Fig. 1 ein Prinzipschaltbild einer Telekommunikationsanlage,

Fig. 2 ein Blockschaltbild einer erfindungsgemäs-sen Schaltungsanordnung,

Fig. 3a eine Schaltungsanordnung nach einer Ausführungsform der Erfindung,

Fig. 3b eine weitere Ausführungsform der Erfindung,

Fig. 4 einen schematischen Aufbau eines/mehe-rer Übertragungsrahmen mit einer Mehrzahl von Kanal-Zeitschlitzen,

Fig. 5 Signalverläufe während einer Übertra-gungs-/Quittierungsprozedur,

Fig. 6 eine zyklische Belegung eines Speicherelementes mit Zustandsvariablen.

Fig. 1 zeigt ein Prinzipschaltbild einer Telekommunikationsanlage. Die von/zu den Telekommunikationsteilnehmern T1, ..., Tn verlaufenden Teilnehmeranschlussleitungen TL1 TLn sind bei dieser

Darstellung schematisch an eine Vermittlungseinheit TKS angeschlossen. Eine Vielzahl von Teilnehmeranschlussleitungen TL1 TLn werden mittels eines oder mehrerer Steuermodule, insbesondere einer Teilnehmeranschlusseinheiten B1, ..., Bn aufweisenden Schnittsteilenbaugruppe TSB zusammengefasst. Eine Ablaufsteuerung FSM führt Übertragungs-/Quittierungsprozeduren aus und leitet danach von einer Mehrzahl von Teilnehmeranschlussbaugruppen B1 Bn kommende Datensignale D1, ..., Dn zu den nachfolgenden vermittlungsinternen Baugruppeneinheiten, wie z.B. Koppelfeldbaugruppen KN, weiter. In den jeweiligen Steuereinheiten ST sind die Mikroprozessoren CP für die Steuerung der Datensignale D1, ..., Dn in der Vermittlungseinheit TKS angeordnet.

Fig. 2 zeigt schematisch in einem zum Verständnis der Erfindung erforderlichen Umfang die Ablaufsteuerung FSM, die Teil einer umfassenderen Schaltungsanordnung TKS sein kann. Die Ablaufsteuerung FSM setzt sich im wesentlichen aus einer Schaltungseinheit KL, einer Ausgabeeinheit A sowie einem in einem Rückkopplungszweig RKZ angeordneten Speichereinrichtung SR zusammen. Die Schaltungseinheit KL wird an einem ersten Eingang ED mit einem Datenstrom Dn beaufschlagt. Dieser Datenstrom Dn wird aus einer Vielzahl von am Ausgang der Teilnehmeranschlusseinheiten B1, ..., Bn anliegenden Datensignalen D1, ..., Dn gebildet. Diese Datensignale D1 Dn werden über eine oder mehrere Zeitmultiplexeinrichtungen MUX in einem oder mehreren Übertragungsrahmen UE1, ..., UEm mit jeweils einer Mehrzahl von Kanal-Zeitschlitzen R1, ..., Rn zusammengefasst. An einem gegebenen Kanal-Zeitschlitz können an einem Ausgang AE der Schaltungseinheit KL nach schaltungsinternen Verarbeitungsprozeduren ein Quittierungssignal E sowie ein Übernahmesignal M für Monitordaten eines Kanal-Zeitschlitzes anliegen. An den Schaltungsausgängen der Ausgabeeinheit A der Ablaufsteuerung FSM können zum einen die «Monitordaten» des Betriebskanals und zum anderen das Quittierungssignal E an nachgeordnete Schaltungseinheiten weitergeleitet werden. Ein zweiter Ausgang AD der Schaltungseinheit KL wird über ein in einem Rückkopplungszweig RKZ angeordnetes Speichereinrichtung SR mit dem Eingang ER der Schaltungseinheit KL verbunden. Des weiteren liegt der am ersten Eingang ED anliegende Datenstrom Dn ebenso an der Ausgabeeinheit A an.

Fig. 3a zeigt eine bevorzugte Ausführungsform der Schaltungsanordnung FSM nach einer Ausführungsform der Erfindung. Eingangsseitig wird die Schaltungsanordnung FSM an den Übergabepunkten PDn und PTR mit dem Zeitmultiplexsignal Dn sowie einem in der Vermittlungseinheit TKS verfügbaren Taktsignal TR beaufschlagt. Das Taktsignal TR wird an eine Steuereinheit SE, an die Ausgabe-

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einheit A sowie an das Speichereiement SR weitergeleitet. Die Steuereinheit SE, ein l-aus-n-Zähler, erzeugt entsprechend den am Eingang ED der Schaltungseinheit KL anliegenden Kanal-Zeitschlitzen des Datenstromes Dn ein «Abtastsignal» EN (siehe Fig. 4, Zeile 2). Das Abtastsignai EN liegt sowohl an • einem weiteren Eingang EEC der Schaltungseinheit KL als auch am Speicherelement SR an. Die Ausgabeeinheit A ist in ein Ausgaberegister AR und einen Ausgabespeicher SMS unterteilt. Ein von der Schaltungseinheit KL erzeugtes Übernahmesignal M wird über das Ausgaberegister AR zur Steuerung des Ausgabespeichers SMS, dessen Speicherabarbeitung nach dem FIFO-Prinzip durchgeführt wird, weitergegeben. Durch das Übernahmesignal M werden jeweils die Monitordaten eines Kanal-Zeitschlitzes Rmn in den Ausgabespeicher SMS übernommen. Das Speicherelement SR ist in dem in Fig. 3a dargestellten Ausführungsbeispiel der Erfindung als ein Schieberegister R mit einer Anzahl von m*n Speicherplätzen ausgebildet. Diese Zahl resultiert aus der Anzahl n der Kanal Zeitschlitze Rn je Übertragungsrahmen multipliziert mit der Anzahl m der Übertragungsrahmen UEm (siehe auch Fig. 4).

In dem in Fig. 4 aufgeführten Beispiel ergeben sich aus einer Anzahl von 32 Kanal-Zeitschlitzen und bei 3 Übertragungsrahmen eine Speichertiefe m*n von 32*3 Speicherplätzen. Pro Kanal-Zeitschlitz Rmn wird eine am zweiten Ausgang AD der Schaltungsanordnung KL anliegende «Zustands»-Bitfol-ge ZB, die den Übertragungszustand im jeweiligen Kanal-Zeitschlitz charakterisiert, in einen für den Kanal-Zeitschlitz Rmn vorgesehenen Speicherplatz RSmn im Schieberegister SR eingelesen. Wie in Fig. 3a durch die angedeutete Einrahmung des Speicherelementes SR können anstelle des Schieberegisters R auch andere Speicherelemente, wie z.B. ein Schreib-Lese-Speicher RAM, angeordnet werden (siehe Fig. 3b).

Fig. 3b zeigt eine weitere Ausführungsform der Erfindung. Die Abspeicherung der «Zustands»-Bit-folge ZB erfolgt bei dieser Ausführungsvariante mittels eines adressengesteuerten Schreib-Lese-Spei-chers RAM. Die Adresse der Speicherzelle RSmn entspricht dem am ersten Eingang ED der Schaltungseinheit KL anliegenden Kanal-Zeitschlitz Rmn. Ebenso wie das Schieberegister SR (Fig. 3a) werden der Adressenzähler ADR am Eingang CLK und der Schreib-Lese-Speicher RAM am Eingang WRITE mit dem in der Vermittlungseinheit TKS verfügbaren Taktsignal TR beaufschlagt. Mit der am zweiten Ausgang AD der Schaltungseinheit KL anliegenden «Zustands»-Bitfolge ZB wird ein Dateneingang DIN des Schreib-Lese-Speichers RAM beaufschlagt. Ein Datenausgang DOUT des Schreib-Lese-Speichers RAM ist mit dem zweiten Dateneingang ER der Schaltungseinheit KL verbunden.

Fig. 4 zeigt schematisch einen Aufbau eines/ mehrerer Übertragungsrahmen UE1, UEm mit Kanal-Zeitschlitzen Rm1, ..., Rmn. Ein Kanai-Zeit-schlitz Rmn hat dabei folgende Struktur: zwei Sprachkanäle B1, B2, einen Betriebskanal mit «Monitordaten» für das Vermittlungssystem TKS, einen D-Kanal zur Signalisierung, Kanäle für Daten C/l (Control/Indicate) für die Teilnehmeranschlussbaugruppe sowie Daten A/E (Anforderungs-/Quittie-rungsbit) zur Steuerung der Monitordaten des Betriebskanals. Die in der Beschreibung zu Fig. 3a erwähnte Signalfolge EN ist in Fig. 4 in bezug zu den Kanal-Zeitschlitzen Rm1, ... ,Rm32 der Übertragungsrahmen UE1, ..., UEm dargestellt. Das Abtastsignai EN ist synchron zu dem im Kanal-Zeitschlitz Rmn reservierten Platz für ein Anforderungssignal A-Bit angeordnet. Mit Hilfe des Abtastsignals EN wird ein einen Datenübertragungsvorgang andeutendes Anforderungssignal A abgetastet. Wird durch die Schaltungseinheit KL ein in einem Kanal-Zeitschlitz Rmn gesetztes Anforderungssignal A erkannt, so wird ein Quittierungssignal E sowie ein Monitordaten anforderndes/abspeicherndes Signal M von der Schaltungseinheit KL erzeugt. Ist kein Anforderungssignal A in einem Kanal-Zeitschlitz Rmn gesetzt, so wird weder ein Quittierungssignal E noch ein Monitordaten anforderndes Signal M von der Schaltungseinheit KL erzeugt.

Fig. 5 skizziert schematisch die Signalverläufe eines Anforderungsbits A (Zeile 1, oberste Zeile), eines Quittierungsbits E (Zeile 2), eines Übernahmesignals M (Zeile 3) sowie die am zweiten Ausgang AD der Schaltungsanordnung KL anliegende «Zu-stands»-Bitfolge ZB während der Übertragung eines Datenstromes Dn in einem zyklisch auftretenden Kanal-Zeitschlitz Rmn.

In den Zeitintervallen t0-t1, t1-t2,..,t9-t10,.. ergeben sich, wie nachfolgend beschrieben, folgende Signalisierungszustände bei den zu übertragenden Daten innerhalb eines Kanal-Zeitschlitzes Rmn:

Zeitintervall tO—t1 :

In dem zu betrachtenden Kanal-Zeitschlitz Rmn werden zum Zeitpunkt tO keine Daten übertragen. Deshalb sind kein Anforderungsbit A, Quittierungsbit E sowie kein Übernahmesignal M von Monitordaten gesetzt. Am Ausgang AD der Schaltungseinheit KL liegt eine «Zustands»-Bitfolge ZB 000 an.

Zeitintervalle t1-t2, t2-t3:

Im Kanal-Zeitschlitz Rmn wird zum Zeitpunkt t1 ein Anforderungsbit A gesetzt. Die Signalfolgen E, M und ZB verändern ihren Zustand nicht. Zum Zeitpunkt t2 wird aufgrund des Anforderungsbits A ein Quittierungsbit E gesetzt. Mit dem Setzen des Quittierungsbits E wird das Übernahmesignal M gesetzt, wobei die Monitordaten des Kanal-Zeitschlitzes Rmn in einen Ausgabespeicher SMS, der in der Ausgabeeinheit A angeordnet ist, zwischengespeichert werden. Als «Zustands»-Bitfolge ZB wird in der Schaltungseinheit KL die «Zustands»-Bitfolge ZB 001 erzeugt.

Zeitintervall t3-t4:

Zum Zeitpunkt t3 wird das Anforderungsbit A im Kanal-Zeitschlitz Rmn zurückgenommen. Das Quittierungsbit E bleibt während des Zeitinten/alles gesetzt.

Als «Zustands»-Bitfolge ZB wird von der Schaltungseinheit KL die Bitfolge 010 zur Zwischenspei-cherung an das Speicherelement R abgegeben. Zeitintervall t4-t7:

Zum Zeitpunkt t4 erfolgt ein erneutes Setzen des

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Anforderungsbits A. Bedingt durch die Übertragungsprozeduren wird zum Zeitpunkt t5 das Quittierungsbit E zurückgenommen, gleichzeitig erfolgt ein neues Setzen des Quittierungsbits E zum Zeitpunkt t6. Während des Zeitintervalles t6—17 erfolgt das Setzen des Übernahmesignals M. Die «Zustands»-Bitfolgen sind in den Intervallen t4—tö: 011, t5—t6: 100 und in dem Intervall t5-t6: 001.

Zeitintervall t7—t10:

Nachdem in den Zeitintervallen t7-t8 und t8—19 kein neues Setzen des Anforderungssignals A im Kanal-Zeitschlitz Rmn erfolgt, wird das Ende der Datenübertragung in dem Kanal-Zeitschlitz Rmn erkannt und von der Schaltungseinheit KL durch eine «Zustand »-Bitfolge 101 vermerkt.

Fig. 6 zeigt schematisch eine zyklische Belegung der Speicherelemente RSml, ..., RSm32 mit «Zu-stands»-Bitfolgen ZB. Der Übersichtlichkeit halber ist die Anzahl der Speicherelemente RS auf 32 Speicherplätze begrenzt. Zum Zeitpunkt tm sei beispielsweise die «Zustands»-Bitfolge ZB 000 im Speicherplatz RSm32 zwischengespeichert, der Speicherplatz RSm1 wird mit der «Zustands»-BitfoI-ge 011 belegt. Zum Zeitpunkt tm + 1 wird mit der «Zustands»-Bitfolge 000 aus dem Speicherregister RSm32 der zweite Eingang ER der Schaltungseinheit KL beaufschlagt. Aufgrund des am ersten Eingang ED der Schaltungseinheit KL zyklisch anliegenden Kanal-Zeitschlitzes Rmn (z.B. Kanal-Zeitschlitz 1) und der dazugehörigen «Zustands»-Bitfolge ZB am zweiten Eingang ER der Schaltungseinheit KL bildet die Schaltungseinheit KL eine erneute «Zustands»-Bitfolge ZB 001. Diese «Zu-stands»-Bitfolge ZB, zugehörig zum Kanal-Zeitschlitz 1, wird im Speicherplatz RSm1 abgelegt. Nach einer Periode von 31 Kanal-Zeitschlitzen (dritte Darstellung (tm + 31)) befindet sich die «Zu-stands»-Bitfolge im Speicherelement RSm32 des Schieberegisters R. Zum Zeitpunkt t(m + 32) wird die «Zustands»-Bitfolge ZB wieder in die Schaltungseinheit KL eingelesen und eine neue dem Übertragungszustand der im Kanal-Zeitschlitz 1 übertragenen Daten angepasste «Zustands»-Bitfol-ge ZB erzeugt. Dieser Ubertragungszustand wird dann in einer neuen «Zustands»-Bitfolge in dem Speicherplatz RSm1 zwischengespeichert.

Claims (7)

Patentansprüche

1. Schaltungsanordnung (FSM) zur Verarbeitung von Datensignalen, mit einer Schaltungseinheit (KL), die einen ersten und einen zweiten Eingang (ED bzw. ER) sowie einen ersten und einen zweiten Ausgang (AE bzw. AD) aufweist, wobei dem ersten Eingang (ED) ein Datenstrom (Dn) zuführbar ist und wobei der zweite Eingang (ER) über einen eine Speichereinheit (SR) enthaltenden Rückkopplungszweig (RKZ) mit dem zweiten Ausgang (AD) verbunden und mit einer an diesem auftretenden Zustands-Bitfolge (ZB) beaufschlagbar ist, dadurch gekennzeichnet, dass der erste Eingang (ED) der Schaltungseinheit (KL) mit von einer Mehrzahl von Datenquellen (B1, ..., Bn) abgegebenen und über eine oder mehrere Zeitmultiplexeinrichtung/en (MUX) in einem oder mehreren Übertragungsrahmen (UE1 UEm) mit jeweils einer Mehrzahl von

Kanal-Zeitschlitzen (R1 Rn) zusammengefass-

ten Datensignalen (D1, ..., Dn) beaufschlagbar ist, und dass die im Rückkopplungszweig (RKZ) angeordnete Speichereinrichtung (SR) eine Anzahl von Speicherplätzen (RSmn) besitzt, die wenigstens so gross ist wie das Produkt aus der Anzahl (m) der Ubertragungsrahmen (UE1 UEm) und der Anzahl (n) der Kanal-Zeitschlitze (R1 Rn) eines

Übertragungsrahmens (UEm), so dass die Speichereinrichtung (SR) zur Zwischenspeicherung aller während der Dauer eines Übertragungsrahmen-Zyklus an dem zweiten Ausgang (AD) der Schaltungseinheit (KL) auftretenden Zustands-Bitfolgen (ZB) befähigt ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Speichereinrichtung (SR) im Rückkopplungszweig (RKZ) ein Schieberegister (R) ist.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Speichereinrichtung (SR) im Rückkopplungszweig (RKZ) ein Schreib-Lese-Speicher (RAM) ist.

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass eine Steuereinheit (SE) vorgesehen ist, an deren Eingang ein Taktsignal (TR) anliegt, wobei die Steuereinheit (SE) entsprechend der Anzahl der Kanal-Zeitschlitze (Rm1

Rmn) ein Abtastsignal (EN1, ..., ENn) erzeugt.

5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass eine Ausgabeeinheit (A) vorgesehen ist, die aus einem Ausgaberegister (AR) und einem Ausgabespeicher (SMS) besteht, dessen Speicherabarbeitung nach dem FIFO-Mo-dus durchführbar ist.

6. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Schaltungseinheit (KL) aus kombinatorischen Logikelementen gebildet ist.

7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet dass die Schaltungseinheit (KL) mit dem an einem weiteren Eingang (EEC) anliegenden Abtastsignal

(EN1 ENn) jeweils ein in dem Kanal-Zeitschlitz

(Rm1, ..., Rmn) gesetztes, einen Übertragungsvorgang charakterisierendes Bit (A) abtastet, bei Erkennen des gesetzten charakterisierenden Bits (A) ein Quittierungssignal (E) abgibt und Monitordaten (M) des jeweiligen Kanal-Zeitschlitzes (Rmn) in den Ausgabespeicher (SMS) der Ausgabeeinheit (A) einträgt sowie einen eine Übertragungsprozedur kennzeichnenden Zustand mit einer Bitfolge (ZB) je

Kanal-Zeitschlitz (Rm1 Rmn) an ihren zweiten

Ausgang (AD) anlegt.

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