CN100466103C

CN100466103C - 可寻址内容的存储单元

Info

Publication number: CN100466103C
Application number: CNB038063352A
Authority: CN
Inventors: J·哈特斯奇; W·坎普; T·科内蒙德; H·塞德拉克; H·塞尔德纳
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-03-18
Filing date: 2003-03-17
Publication date: 2009-03-04
Anticipated expiration: 2023-03-17
Also published as: WO2003079369A2; DE10211957A1; DE10211957B4; WO2003079369A3; US20050094477A1; US6977831B2; CN1643617A

Abstract

一种可寻址内容存储单元具有一第一存储单元(1)，其电连接至一比较器单元(2)，该比较器单元(2)由至少八个晶体管(T1至T13)所构成，且各至少四个晶体管(T1至T4；T9；T10)配置于一第一电路部分(ST1)内，且至少四晶体管(T5至T8，T11至T13)配置于一第二电路部分(ST2)内，而各电路部分(ST1，ST2)具有至少二电路分支。

Description

可寻址内容的存储单元

技术领域

本发明涉及一种可寻址内容的存储单元，其具有一用于储存数据的第一存储单元，该第一存储单元电连接至一第一位对，以自该第一存储单元传输数据，以及传输数据至该第一存储单元与一比较器单元。

背景技术

可寻址内容存储单元(CAM，Content Addressable Memory)通常使用于集成电路中。CAM是一种内存，除了读写存取之外，亦能够用以搜寻一入口。在搜寻过程中，一搜寻字符用以与一串已储存数据进行比较；无论该搜寻字符是否与该已储存数据对应，均视为各别储存字符。CAM的一个本质上的特征为各别储存字符基于字符本身的内容而被加以识别，取代了在例如习惯常用的数字内存中，利用其在内存配置中地址的搜寻方式。

一CAM包含了存储单元配置或是数组，其通常配置于一由行与列所组成的矩阵中。各存储单元储存了一单独的数字信息位；所述位储存于一列或是一连串的存储元件内，而形成了一储存字符。在调整或命中(Hit)操作中，所输入数据的各搜寻字符应用于所有列中，且对于各列而言，一个关于该字符搜寻是否对应至已储存的字符的指示于该处产生。

可寻址内容的存储单元可设计为二元或三元的CAM。一个二元CAM能够储存两种信息状态，即一逻辑第一状态“1”与一逻辑第二状态“0”；二元CAM典型上具有一RAM(随机存取存储)单元与一比较器单元。该比较器单元对比较数据与储存于RAM单元数组中的数据进行比较，并在调整操作中，针对一预定状态而控制一调整线。二元CAM的所述行能够逐渐被储存在一或复数罩幕缓存器内的外部罩幕数据遮蔽。

三元CAM为能够于比较操作中储存三种状态的存储芯片，意即第一逻辑状态、第二逻辑状态，以及所谓的“无关”(don’t care)状态。三元CAM通常在第一RAM单元数组之外，亦具有一第二RAM单元数组，或是一用以储存各CAM单元中的局部罩幕数据的第二RAM单元数组。举例而言，一以太网络(Ethernet)路由器储存了表示网际协议(IP，Internet Protocol)地址且被分配至连接埠并发送的连接数据，在此情形中，所述IP地址储存在一CAM单元数组内。当一IP数据封包被传输时，在该CAM单元数组中便产生了一IP地址搜寻；当该IP地址被找到与调整线被激活时，该调整线便续而驱动一RAM单元数组而储存该连接端口号码于其中。然而，在一般使用中，并非为完全的IP地址，通常仅为部分且依序地描述网络中一特定的区域；为了这个目的，则定义了所谓的网络屏蔽，其为了使所述IP地址与一网络联系，而指定IP位指中哪些位必须对应。此处所存在的问题是，并非所有网络区域的屏蔽都相同，且需要储存，这表示对于CAM单元数组而言，所储存的所述IP地址的各单独位必须被各别遮蔽且直接以IP地址的各位储存屏蔽信息。特别是新颖的芯片构造为了复数协议而建构，这表示屏蔽功能必须在各单独应用间改变，该屏蔽功能必须能够从而可编程化。

本质上一个二元CAM的示例由处理器中的高速缓存(Cache Memory)而提供，这使一CPU(中央处理单元，Central Processing Unit)的数据存取比一外部RAM为快。高速缓存储存已存在数据或是最后所处理的数据，由于后者能够被进一步处理的可能性相当高。此处所储存的地址区域总是在改变，因此所联系的地址字符总是根据各数据字符而储存；一地址字符搜寻便通过CAM而由此产生，并输出所联系得数据字符。

第1图描述了一个习惯上使用的CAM单元，该CAM单元具有一公知的调整或命中逻辑单元102；各CAM单元在一所储存字符中储存一数据位。在CAM单元中，一存储单元101包含了两个以触发器(flip-flop)形式而连接的反向器101a与101b。第2图描述了具有两n型晶体管201b、201d与两p型晶体管201a、201c的触发器的习用实施方式；该触发器具有两种状态，信号“a”在其中一种状态中较高，而在另一状态中较低，且信号“b”总是为“a”的补偿。位线BL与BLQ通过存取栅极而连接至该存储单元101，如此处所描述的晶体管103与104。一字符线WL连接至各存取晶体管的栅极终端，并向外延伸至同一字符列中的其它单元；该调整逻辑单元102连接至该存储单元与位线。所述的调整逻辑单元102包含了一由MV指定的输出，并指示一对应的存在。

第1图中的传统CAM的操作方式叙述如下。该位线BL与BLQ具有两种功能:第一为读/写功能，以及其次的调整或命中功能；为了执行一读/写功能，则使用字符线WL来激活存取晶体管103与104，位线BL与BLQ以及该存储单元101的两终端间的电连接因此而产生，当连接产生时，该位线能够读取存储单元101的状态或写入一状态至该单元。

当该存取晶体管103与104解除激活，该存储单元101与该两位线BL与BLQ隔离；在这样的情形中，BL与BLQ被以调整功能而使用，且设定一状态至其中一位线。若BLQ的状态对应至信号“a”的状态，则该MV信号为浮动；若未对应，MV则被拉低。假设为了检查“a”是否是高状态，一高信号被输至位线BLQ而一低信号被输至BL。若“a”为高状态，则晶体管102b为开启、晶体管102a为关闭(由于BL是低的)、晶体管102d为关闭(因为“b”是低的)，且晶体管102c由于高信号存在于BLQ而为开启；MV因此而为浮动的并从而指示一对应。若“a”是低状态，晶体管102b与102a则为关闭，而晶体管102d与102c为开启(因为高BLQ且“b”是高状态)，MV因此而被拉至一低状态，并从而指示一对应。

因此明显的是，当存取晶体管103与104为关闭且该存储单元1与位线BL、BLQ隔离时，能够使用该调整逻辑单元102来检查位线与单元中所储存数据之间的对应。

在CAM对应搜寻中，公知技术已经在规格中以一或多个位具体指定了搜寻字符“无关(don’t care)”。该规格中“无关”表示CAM指示了一个独立于其所储存位的对应。一种用以指明搜寻字符中“无关”的技术通过将位线BL与BLQ均拉至低状态而提供。

指明搜寻字符中“无关”的技术仅仅在搜寻字符范围中有用处；例如，为了搜寻所有在1011000与1011111范围中的字符时，可能指明该搜寻字符为1011XXX(其中X表示“无关”)，此搜寻字符会对应至落在这个范围内的所有字符。因此，该项技术通常仅使用于连续字符的范围；相较之下，不连续的范围则需要复数个搜寻字符。

特别是当CAMs被使用于智能卡的应用时，由于未授权的存取仅能够避免于不适当的范围，因而具有浮动节点的CAM是不利的。同样的，对于未授权的存取，二元CAM因无法完全由静态闸组成及/或以降低的层级操作，而仅能够提供相对较差的保护。

美国专利说明US 6,101,116中揭露了一种由六个晶体管建构而成的CAM单元；该CAM单元具有一个由一对反馈反向器与两存取晶体管所组成的SRAM(静态随机存取存储)单元；该SRAM单元于两反向器之一所具有的一输出节点上储存一数据数值，并在另一反向器的输出节点上储存一反向数据数值。该两存取晶体管各连接于一输出节点与一调整线之间；该调整线通过所述存取内存而连接，使得该调整线能够在存取晶体管开启时电连接至SRAM单元的输出节点；数据线则电连接至所述存取晶体管的栅极终端。

另一种特别为三元CAM的CAM组件则揭露于美国专利说明US6,154,384中；该CAM单元具有一第一存储单元，其具体化为一个具有两个存取晶体管与两个反向器的RAM单元，并能够储存数据。该第一RAM单元电连接至一字符线、一位线对、与一比较器单元。该比较器单元具有三个存取晶体管，其中两个晶体管电连接至一比较信号线对，并通过其栅极终端而连接至第一存储单元。第三个晶体管则产生一电连接而连接至一由晶体管所形成的屏蔽电路；该晶体管更具有一与调整线间的连接。该屏蔽存储单元建构为一具有两存取晶体管与两反向器的第二RAM单元，该存取晶体管通过其栅极终端而连接至一罩幕位线，并各通过另一终端而连接至该位线对的一位线。

在二元CAM的例子中并无法调整各别应用间的外部屏蔽功能性，也就是说，由于通过比较一搜寻字符与所储存比较字符的比较法则被定义于半导体组件中，而不再能够被接着调整，因此该屏蔽功能为一次性编程；而在三元CAM的例子中，通过写入操作的方式，则能够重新配置该屏蔽功能。

发明内容

因此，本发明的目的之一在于提供一可寻址内容的存储单元，其一方面能够达到一改善的功能，另一方面亦能够对未授权存取具有更佳的保护，以储存数据。

上述目的可通过发明的可寻址内容的存储单元而达成。

一可寻址内容的存储单元具有一RAM单元为第一存储单元，所述的RAM单元以两个存取晶体管与两个反向器而形成；该存取晶体管电连接至一第一字符线；此外，该第一存储单元具有一电连接至一第一位线对与一比较器单元，该比较器单元部分连接至一调整线。

本发明的基本概念为该比较器单元具有至少八个晶体管，这些晶体管配置于该比较器单元的两个电路部分中，这两个电路部分各具有至少两电路分支，其中各至少有两个晶体管彼此连接。

本发明的架构实现了一种可寻址内容的存储单元，其具有高度功能性，特别是考虑到不同应用的智能卡的使用方式，其更考虑到在该可寻址内容存储单元中对于未授权存取数据，提供了一本质上改良的保护。

在一优选实施例中，至少各有两个串联的晶体管存在于电路部分的各电路分支中，更具优势的是，在第一电路部分的电路分支中的四个晶体管皆属于第一类型，而在第二电路部分的电路分支中的四个晶体管则皆属于第二类型。

可能提供的是，该第一电路部分的两电路分支一方面通过一第一节点而电连接至调整线，较具优势的方式是，该第二电路部分的电路分支同样通过所述的第一节点而电连接至调整线。

一个具有优势的方式是，该第一存储单元与该比较器单元之间的电连接是通过至少该第一电路分支的一第一晶体管通过其栅极终端而连接至该第一存储单元的一第一输出节点而产生，而该第一电路分支的第二电路分支的一晶体管同样通过其栅极终端而电连接至该第一存储单元的一第二输出节点。较佳的是，该第一存储单元与该比较器单元之间的电连接所具有的特征更在于，第二电路部分中第一电路分支的一晶体管通过其栅极终端而电连接至该第一存储单元的第二输出节点，而第二电路部分中第二电路分支的一晶体管通过其栅极终端而电连接至该第一存储单元的第一输出节点。

在一较佳的实施例中，特别是一个二元CAM单元，在比较器单元所具有的第一与第二电路部分中，第一电路分支的第二晶体管具有一电连接至第一位线对的第一位线，或一电连接至第二位线对的第一位线；第一与第二电路部分中，第二电路分支的第二晶体管通过其栅极终端而电连接至该第一位线对的第二位线，或是根据上述替代选择而电连接至第二位线对的第二位线。

在一具有优势的方式中，该可寻址内容的存储单元被具体化，以使得一第二存储单元，特别是用于储存一罩幕位，电连接至该比较器单元并具有两个存取晶体管与两个反向器。

较佳的是，该可寻址内容的存储单元设计为一三元存储单元，且其比较器单元可具有至少十三个晶体管，因此，至少有五个晶体管是在上述所提到的八个晶体管之外而更进一步配置；其优势在于提供了一供应电压电位至该第一电路部分中第一电路分支的第二端，以及至该第一电路部分中第二电路分支的第二端。其更具有的优势为，二至五个额外的晶体管(例如第九与第十晶体管)，特别是属于第一类型的晶体管被配置于第一电路部分中。较佳的是，一属于第二类型的第十一晶体管，以串联方式而与第二电流部分连接。当同样属于第二类型的第十二与第十三晶体管以串联方式连接，其更具有的优势为通过该电路分支的一端而连接至调整线时，其可从而产生并以另一端连接至一接地电位。

较佳的是，该第九与第十晶体管连接于第一电路部分内，使得该两个晶体管的栅极终端电连接至彼此，且两个晶体管皆各通过一第一终端而连接至供应电压电位。该第九晶体管通过一第二终端而电连接至第一电路分支，而该第十晶体管通过一第二终端而电连接至第二电路分支。

在一具有优势的方式中，该第十一晶体管通过其栅极终端而电连接至该第九与第十(甚至更多)晶体管的栅极终端；在一优选实施例中，其通过其栅极终端而电连接至该第二存储单元的一反向器的一输出。

附图说明

本发明其它可区别的优势于本发明所公開的内容中加以指明。

根据本发明的多个实施例通过下述图式而详细说明，其中:

第1图，描述了根据公知技术的可寻址内容存储单元的一电路配置方式；

第2图，描述了根据公知技术的触发型存储单元的一电路配置方式；

第3图，描述了根据本发明的可寻址内容存储单元的第一实施例；

第4图，描述了根据本发明的可寻址内容存储单元的第二实施例；

第5图，描述了根据本发明的可寻址内容存储单元的第三实施例；

第6图，描述了根据本发明的可寻址内容存储单元的第四实施例；

第7图，描述了根据本发明的可寻址内容存储单元的第五实施例；

在附图中，同样的、或是在功能上同样的组件以同一个代表符号表示。

具体实施方式

一可寻址内容的存储单元具有一第一存储单元1(第3图)；该第一存储单元1具体化为一SRAM单元并具有一第一存取晶体管Z1与一第二存取晶体管Z2。在一优选实施例中，该两存取晶体管Z1与Z2设计为n-沟道晶体管，并各通过其栅极终端而电连接至第一字符线WL1；该第一存取晶体管Z1通过其漏极终端而电连接至反向器电路IS1的一第一输出节点，该反向器电路IS1由两反向器I1与I2而构成，且该第一存取晶体管Z1通过其源极终端而电连接至一第一位线对的一第一位线BLP1；高(“high”)层级或是低(“low”)层级皆可于节点B上产生，且信息以数据位的形式储存于该存储单元1中。

该第二存取晶体管Z2通过其漏极终端而电连接至反向器电路IS1的一第二输出节点，并通过其源极终端而电连接至一第一位线对的一第二位线BLQP1。根据节点B的状态，一与节点B反向的信号出现于节电BQ，并以一数据位的形式而被储存为一反向信息。补偿数据信号通过该两条位线BLP1与BLQP1而被传输。

在该第一存储单元1中，数据与比较数据一同被储存，并通过比较数据线(此处即为位线BLP1与BLQP1)而被传输。通过位线BLP1与BLQP1，数据被写入至该第一存储单元1或是该第一存储单元通过具有一预定逻辑状态的字符线WL1被选择而读取数据。

该可寻址的存储单元更具有一比较器单元2；该比较器单元2具有一第一电路部分(ST1)与一第二电路部分(ST2)；该第一电路部分(ST1)具有两个电路分支，第一电路分支由两p-沟道晶体管T1与T4串联而成，且第二电路分支亦同样由两p-沟道晶体管T2与T3串联而成。晶体管T1与T2通过其源极终端而连接至一供应电压电位Vdd，晶体管T1通过其漏极终端而连接至晶体管T4的源极终端。晶体管T1通过其栅极终端而连接至该第一存储单元1的第一输出节点，而晶体管T2则通过其漏极终端而连接至晶体管T3的源极终端；晶体管T2通过其栅极终端而电连接至反向器电路IS1的第二输出节点。两个晶体管T3与T4则各通过其漏极终端并经由一节点而电连接至调整线AL；晶体管T3通过其栅极终端而连接至位线BLQP1，而晶体管T4则通过其栅极终端而连接至位线BLP1。

比较器单元2的第二电路部分ST2则具有四个晶体管T5至T8，其在此实施例中设计为n-沟道晶体管。在该第二电路部分ST2的第一电路分支中，两晶体管T5与T8串联连接，晶体管T8的漏极终端与晶体管T5的源极终端连接；晶体管T8的源极终端连接至接地电位Vss，而晶体管T5的漏极终端连接至调整线AL；晶体管T5的栅极终端连接至位线BLP1，而晶体管T8的栅极终端则与反向器电路AS1的第二输出节点连接。在该第二电路部分ST2的第二电路分支中，两晶体管T6与T7串联连接，晶体管T7的漏极终端与晶体管T6的源极终端连接；晶体管T7的源极终端连接至接地电位Vss；而晶体管T7的栅极终端则与反向器电路IS的第一输出节点连接。晶体管T6的漏极终端连接至调整线AL并通过其栅极终端连接至位线BLQP1。

在比较操作期间，也就是说在此一实施例中，该存取晶体管T1与T2为解除激活，储存于该第一存储单元1中的数据通过该比较器单元2而与通过位线BLP1与BLQP1所传输的比较数据进行比较。

根据第3图的可寻址内容存储单元设计为一个二元存储单元；通过本发明的配置方式所带来的功效是，第一电路部分ST1中的四个晶体管T1至T4为内部连接，得以侦测一个储存于该第一存储单元1的比较数据的数据对应或是误差。在比较器单元2的第二电路部分ST2中的四个晶体管T5至T8能够将调整线AL保持在一绝对低电位，而与比较上述数据时的误差一致。该调整线AL的所谓绝对低电位的设定更得以于位线BLP1与BLQP1预充电时而被确定。在比较操作之前，通过第二电路部分ST2，该调整线AL能够被预充电至一对应电位；在本实施例中，若位线BLP1与BLQP1具有高状态，则调整线被预充电至一个低状态。

该第一存储单元1以能够连接于该第一位线对BLP1与BLQP1，以自存储单元1读取数据与写入数据至存储单元1，且晶体管T4与T5电连接至一第二位线对的第一位线，而晶体管T3与T6则电连接至一第二位线对的第二位线，以搜寻或比较数据。

先决条件为该可寻址内容的存储单元的比较器单元中，没有出现浮动节点，且更进一步地，所有节点皆具有完全的层级，其特别是在智能卡应用中，基于对未授权存取与处理数据的安全要求的考量，本质上所必须具备的先决条件能够通过本发明中比较器单元的设计而被实现。本发明中比较器单元的设计实现了没有福董节点的电路中完全静态的解决方案。

在调整操作期间、或是对储存于第一存储单元1内的数据与第3图所示的二元CAM比较数据进行比较操作期间的运行方式解释如下。字符线WL1具有一逻辑低状态，因此该晶体管Z1与Z2被解除激活，且该第一存储单元1自两位线BLP1与BLQP1隔离。例如，若储存一逻辑状态“1”于该第一存储单元1中，那么逻辑高状态便被储存于节点B而逻辑低状态则被储存于节点BQ。当进一步假设，例如比较数据具有逻辑状态“1”，那么位线BLP1则具有一高状态，而位线BLQP1则具有一低状态。基于上述的先决条件，晶体管T2、T3、T5与T7切换为开启，而晶体管T1、T4、T6与T8切换为关闭。只有当经由第一电路部分ST1的第二电路分支的信号路径通过晶体管T2、T3与经预充电至低状态的调整线AL切换为一致时，才得以反向充电。因此，在所储存数据与比较数据间的一对应可被辨识。

所储存数据与比较数据间的对应亦于一逻辑状态“0”被储存于该第一存储单元1且该位线BLP1具有低状态的情形中发生；因此，节点B具有低状态而节点BQ则具有一高状态。晶体管T1、T4、T6与T8切换为开启，而晶体管T2、T3、T5与T7则切换为关闭。在此情形中具有低状态的调整线AL通过第一电路部分ST1的第一电路分支而连接至供应电压电位Vdd，其通过晶体管T1与T4以及调整线AL而形成以进行充电反转。

当逻辑状态“1”储存于第一存储单元1中且位线具有低状态时，也就是说，比较数据具有逻辑状态“0”、该节点B具有高状态，而节点BQ具有低状态；晶体管T2、T4、T6与T7切换为开启，而晶体管T1、T3、T5与T8切换为关闭；因此，位于低状态的调整线AL更通过第二电路部分ST2的第二电路分支而被保持为低状态，其通过两晶体管T6与T7而形成，且可辨识所储存数据与比较数据间的误差。

所储存数据与比较数据间的误差亦可于节点B具有低状态而位线BLP1具有高状态时而被辨识；在这样的情形中，调整线AL充电至低状态且更通过第二电路部分ST2的第一电路分支而被保持为低状态，其通过晶体管T5与T8而形成。

第4图描述了根据本发明的一优选实施例的可寻址内容存储单元设计为一个三元单元；该第一存储单元1以对应于第3图中的第一存储单元1的方式而设计。该比较器单元2具有八个晶体管T1至T8，其以对应于第3图的方式而配置于该比较器单元2中。晶体管T1与T2通过其源极终端而连接至一供应电压电位Vdd。此外，该比较器单元2具有五个晶体管T9至T13。在此一实施例中，晶体管T9与T10被设计为p-沟道晶体管，并配置于第一电路部分ST1中。晶体管T9通过其源极终端而连接至供应电压电位Vdd并通过其漏极终端而电连接至该第一电路分支。晶体管T9的栅极终端连接至晶体管T10的栅极终端，其栅极终端皆额外具有一电连接至一第二存储单元3。该晶体管T10的源极终端同样连接至该供应电压电位，且其漏极终端电连接至该第一电路部分ST1的该第二电路分支。

更进一步的一晶体管T11与该第二电路部分ST2连接，且通过其源极终端连接至接地电位Vss。该晶体管T11的栅极终端一方面电连接至晶体管T9与T10的栅极终端，另一方面连接至配置于一第二存储单元3内的反向器电路IS2。晶体管T12与T13彼此串联连接，该晶体管T12通过其漏极终端而电连接至调整线AL且通过其栅极终端而电连接至第一位线对的第二位线BLQP1。晶体管T13通过其栅极终端而电连接至该第一位线BLQP1。

除了由反向器I3与I4所形成的反向器电路IS2之外，该第二存储单元3具有两存取晶体管Z3与Z4，其通过其栅极终端而连接至一第二字符线WL2。

存取晶体管Z3与Z4通过其漏极终端而连接到该反向器电路IS2。该晶体管Z3通过其源极终端连接到位线BLP1而且该晶体管Z4通过其源极终端到位线BLQP1。该第二存储单元用作为该屏蔽信息项目的局部储存。在节点M，高层级或低层级的任一个被产生而且the信息被储存成一罩幕位。根据该节点M的状态，节点MQ具有一充电状态，其对照于节点M具有一反向信息而被储存成反向信息像是一罩幕位。在本说明的实施例中，一屏蔽信息项目的写入或读取到或由第二存储单元3是经由位线对BLP1与BLQP1以及经由该第二字符线WL2。

在第二存储单元3，一SRAM单元较有利被用来储存罩幕位。该SRAM单元相较于一任意设计的存储单元，如DRAM单元，具有其优势:第一，其并非一挥发性存储单元而且不需要一重置周期来确保所需要的位能，第二，其对外部的干扰的影响是较不敏感的，因此该可寻址内容存储单元可以被改善。

在一调整操作或是在比较储存在该第一存储单元中的数据与在第4图中所示的三元CAM单元的数据的比较操作期间的功能说明如下。该字符线WL1具有一逻辑上的「低」状态，因此该存取晶体管Z1与Z2是被解除激活而且该第一存储单元1被孤立于该二位线BLP1与BLQP1。举例来说，假如一逻辑状态「1」是被储存于该第一存储单元，那么该逻辑「高」状态便被储存于节点B而且该逻辑「低」状态被储存于节点BQ。假如更进一部假设，例如该比较数据具有逻辑状态「1」，然后该位线BLP1具有一「高」状态而且该位线BLQP1具有一「低」状态。

因此，该晶体管T1到T8是根据如第3图的对应例所描述的情形下被切换成开或关。假使该第二字符线WL2是接着处在一「低」状态，该存取晶体管Z3与Z4将被解除激活而且该第二存储单元3将被由该位线BLQ1与BLQP1所孤立。假如举例来说，一逻辑状态「1」随后在该第二存储单元3中被储存成一罩幕位，连接到节点MQ的晶体管T9到T11接收到一对应的信号而且该晶体管T9与T10被切换成开而且该内存T11被切换成关闭。晶体管T9与T10屏蔽晶体管T1与T2而且因为晶体管T3也是被开启的，该第一电路分支也是被激活。该在第一存储单元1中被储存的数据位因此被屏蔽而且一对应被输出。

更进一步的情况下，假如节点B是在「高」状态而且该位线BLP1是在一「低」状态，该晶体管T2、T4、T6与T7是被切换成开而晶体管T1，T3，T5与T8是被切换成关。该第一电路部分ST1的两个电路分支的任一个都没有被激活；该调整线AL更进一步被维持在「低」状态而且在比较期间，没有任何偏差会被定义。然而，该晶体管T9与T10被来自节点MQ的讯号所激活，而且晶体管T11是被切换成关。因此，一激活电路分支包括该晶体管T9与T4随着被产生，因此该调整线AL跟着遭遇到充电反转到「高」状态。因此，在这样的情况下，通过屏蔽一对应使得储存数据与比较数据独立的比较结果(在本情况下没有对应)被产生而且被辨识。

本例将给予意图为了说明本功能，如同已经依照在第3图所示CAM单元的功能的说明，甚至更进一步的节点B与BQ以及位线BLP1与BLQP1的状态的组合也是可能的，而且可以被按第4图的实施例说明以及也可以按第五到七图的实施例说明来以一简单的方式来理解。

因此，通过一屏蔽，该由储存数据与比较数据相比较所产生的独立结果(对应或误差)，一对应被输出，因为总是存在一情况，其中该第一电路部分ST1的第一或第二电路分支的其中一个被激活(T9与T4或是T10与T3的任一组)而且该调整线AL被遭遇充电反转到「高」状态。这也可以应用到下面的第5图到第7图的实施例。

在比较单元2的晶体管T12与T13控制该调整线AL的预充电，例如，AL被预充电到「低」状态。该调整线AL的预充电是通过晶体管T12与T13来实行，其中假如位线BLP1与BLQP1都具有一「高」状态，T12与T13都会被切换到开。

通过在比较单元2的五个额外的晶体管T9到T13，该屏蔽功能被直接整合到可寻址内容存储单元的基本单元，因此，该屏蔽可以在任何时间通过一屏蔽写入操作而被充电。如同前面所述，这五个晶体管T9到T13过度驱动或屏蔽被提供于一比较操作的晶体管T1到T8，当它被提供时，假使前述的晶体管T1到T8比较一储存位与一搜寻位，这一个位在搜寻期间被第二存储单元3的内容所屏蔽。更进一步说，晶体管T9到T13使得该比较单元2能够在预充电状态下，维持在一个被定义而且稳定的状态。这将尤其是有利于比较可寻址内容存储单元与浮动节点，而在一般的情况下，这基本上是不可能的。

它也将提供，在节点M的「低」层级与在节点MQ的「高」层级是出现的而且被储存以用于屏蔽的目的。晶体管T9、T10与T11然后必须以他们的栅极终端电连接于节点M。

一更进一步的实施例被说明于第5图。在本实施例中，第一存储单元1的两个存取晶体管Z1与Z2与第二存储单元3的两个存取晶体管Z3与Z4都连接到字符线WL1。然而，在本实施例中，存取存储晶体管Z3是连接到一第二位线对的第一位线BLP2上，而且该存取存储晶体管Z4是连接到该第二位线对的第二位线BLQP2上。这使得一数据位与一罩幕位在一写入周期中能够被写到相对应的存储单元中。

第6图展示一可寻址内容存储单元的更进一步的实施例。其基本电路相对应于在第4图与第5图基本电路。一个差别在于该第一存储单元1的存取晶体管Z1与Z2是电连接于该第一字符线WL1而该存取晶体管Z3与Z4则是电连接于该第二字符线WL2。更进一步来说，根据第5图的实施例，该存取晶体管Z3与Z4的源极终端是分别连接到位线BLP2与BLQP2。这一个实施例使得一数据位与一罩幕位在一写入周期能够都被写入所对应的存储单元或是在一复数个写入周期中能够被分别的被写入。因此，该可寻址内容存储单元的复数个操作模式是可能的。

第7图描述了一三元CAM单元的第四实施例；存取晶体管Z1至Z4间至字符线WL1、WL2之间，以及至位线BLP1、BLQP1、BLP2与BLQP2之间的相互连接对应至根据第6图的实施例。然而，在此一实施例中，该比较器单元2的晶体管T4与T5连接至一第三位线对的第一位线BLP3，而晶体管T3与T6连接至该第三位线对的第二位线BLQP3；相较于其它实施例，此实施例的优点为再进行读取、写入与检查等充电反转时，具有较小的电容值。此外，该相互连接亦得以在读/写操作中，抑制调整的评估，可具有较低的功率损失。

一更进一步的发展能够于根据第7图的该第一存储单元1内以及该比较器单元2至对应字符与位线间的相互连接而实现，且该存取晶体管Z3与Z4同样通过其栅极终端而连接至第一字符线WL1，并通过其源极终端而连接至第一与第二位线对中所对应的位线。根据第7图，同样能够产生该存取晶体管Z3与Z4宅极终端连接的改变；然而，各别连接至位线BLP1与BLQP1。

对本发明而言，关于罩幕位被写入该存储单元与自存储单元读出的方法并不重要，然而，本发明的本质是，屏蔽信息并不会一次就固定地被预先决定，而是通过在逐次的搜寻中所对应的屏蔽信息的设定而使得个别的位或整体部分字符被遮蔽在外；因此，即使是在执行过程中，仍能针对各别的应用而改变其搜寻演算规则。

本发明实现了一可寻址内容的存储单元，其具有能够成为一个二元CAM与一个三元CAM的基本架构。在RAM存储单元与该比较器单元之间的相互连接保证了一针对未授权数据存取的或数据处理的高安全性，特别是针对智能卡的应用.此外，CAM单元的高功能性，基于在不同应用中的可变性要求的考量，特别是三元CAM的屏蔽功能亦被确定。为了这个目的，该比较器单元具有至少八个晶体管以实现一个二元CAM单元，而具有至少十三个晶体管以实现三元CAM单元；所述晶体管连接于一比较器单元中并至整个CAM单元组件的停止，使得该CAM单元不具有浮动节点，而是该相互连接建构了一完全静态的问题解决方案。

Claims

1.一可寻址内容存储单元，具有:

一用于储存数据的第一存储单元(1)，该存储单元由两存取晶体管(Z1，Z2)与两反向器(I1，I2)所构成，

所述存取晶体管(Z1，Z2)连接至一第一字符线(WL1)，

一第一位线对(BLP1，BLQP1)，用于自该存储单元(1)传输数据以及传输数据至该存储单元(1)，该第一位线对(BLP1，BLQP1)电连接至该第一存储单元(1)，

一比较器单元(2)，其电连接至该第一存储单元(1)，以及

一调整线(AL)，其电连接至该比较器单元(2)，

该比较器单元(2)具有一第一电路部分(ST1)与一第二电路部分(ST2)，其各具有二电路分支，至少二晶体管(T1至T4；T5至T8)配置于各所述电路分支中，

在该比较器单元(2)的该第一电路部分(ST1)与该第二电路部分(ST2)所分别具有的所述电路分支，该至少二晶体管为串联连接，

该第一电路部分(ST1)的至少四晶体管(T1至T4)为第一导电类型，而该第二电路部分(ST2)的至少四晶体管(T5至T8)为第二导电类型，

该第一电路部分(ST1)的该二电路分支各通过一第一端经一第一节点而电连接至该调整线(AL)，

该第一电路分支的至少一晶体管(T1)通过其栅极端而电连接至该第一存储单元(1)的一第一输出端，而该第二电路分支的至少一晶体管(T2)通过其栅极端而电连接至该第一存储单元(1)的一第二输出端，

该第二电路部分(ST2)的所述电路分支通过一第一端经该第一节点而电连接至该调整线(AL)，

该第二电路部分(ST2)的第一电路分支的一晶体管(T8)通过其栅极端而电连接至该第一存储单元(1)的第二输出端，而该第二电路部分(ST2)的第二电路分支的一晶体管(T7)通过其栅极端而电连接至该第一存储单元(1)的一第一输出端，

该第一电路部分(ST1)的该一电路分支通过一第二端而电连接至一供应电压电位(Vdd)，而该第一电路部分(ST1)的该二电路分支通过其第二端而电连接至一接地电位(Vss)，

其特征在于:

一第九与一第十晶体管(T9，T10)配置于该比较器单元(2)内的该第一电路部分(ST1)，该第九晶体管与该第十晶体管(T9，T10)为第一导电类型，

一第十一晶体管(T11)与该比较器单元(2)内的该第二电路部分(ST2)的一电路分支串联连接，该第十一晶体管(T11)为第二导电类型，以及

一第十二与一第十三晶体管(T12，T13)与该比较器单元(2)内第二电路部分(ST2)的另一电路分支串联连接，且其一端与该调整线(AL)电连接，而其另一端与该接地电位连接，该第十二晶体管与该第十三晶体管(T12，T13)为第二导电类型。

2.如权利要求1所述的可寻址内容存储单元，其特征在于:

该第一电路部分(ST1)的该第一电路分支中的第二晶体管(T4)与该第二电路部分(ST2)的该第一电路分支中的第二晶体管(T5)各通过其栅极终端而电连接至该第一位线对的第一位线(BLP1)或是电连接至一第二位线对的第一位线(BLP2)，而该第一电路部分(ST1)的该第二电路分支中的第二晶体管(T3)与该第二电路部分(ST2)的该第二电路分支中的第二晶体管(T6)各通过其栅极终端而电连接至该第一位线对的第二位线(BLQP1)或是电连接至该第二位线对的第二位线(BLQP2)。

3.如权利要求1或2所述的可寻址内容存储单元，其特征在于:

该第一电路部分(ST1)的该二电路分支各通过一第二端经一第二节点而电连接至一供应电压电位(Vdd)。

4.如权利要求1所述的可寻址内容存储单元其特征在于:

该第二电路部分(ST2)的该二电路分支各通过一第二端而电连接至一接地电位(Vss)。

5.如权利要求中1所述的可寻址内容存储单元，其特征在于:

该第九晶体管(T9)通过一第一终端而连接至一供应电压电位(Vdd)，且通过一第二终端而电连接至该比较器单元(2)内的该第一电路部分(ST1)的第一电路分支，并通过其栅极终端至少连接至该第十晶体管(T10)的栅极终端，该第十晶体管(T10)通过一第一终端连接至一供应电压电位，亦通过一第二终端电连接至该第一电路部分(ST1)的第二电路分支。

6.如权利要求1所述的可寻址内容存储单元，其特征在于:

该第十一晶体管(T11)通过一第一终端连接至接地电位，并通过其栅极终端而至少电连接至该第九与第十晶体管(T9，T10)的栅极终端。

7.如权利要求1所述的可寻址内容存储单元，其特征在于:

一第二存储单元(3)，存储其具有两存取晶体管(Z3，Z4)与两反向器(I3，I4)，并电连接至该比较器单元(2)，特别是连接至该第九、第十、与第十一晶体管(T9，T10，T11)的栅极终端。

8.如权利要求7所述的可寻址内容存储单元，其特征在于:

该第十一晶体管(T11)的栅极终端电连接至一反向器(I4)的一输入端。

9.如权利要求7所述的可寻址内容存储单元，其特征在于:

该第二存储单元(3)的第一存取晶体管(Z3)通过一第一终端而电连接至该第一位线对中的第一位线(BLP1)，并通过其栅极终端而电连接至一第二字符线(WL2)；而该第二存储单元(3)的第二存取晶体管(Z4)通过一第一终端而电连接至该第一位线对中的第二位线(BLQP1)，并通过其栅极终端而电连接至一第二字符线(WL2)。

10.如权利要求7所述的可寻址内容存储单元，其特征在于:

该第二存储单元(3)的第一存取晶体管(Z3)通过一第一终端而电连接至该第二位线对中的第一位线(BLP2)，并通过其栅极终端而电连接至一第一字符线(WL1)；而该第二存储单元(3)的第二存取晶体管(Z4)通过一第一终端而电连接至该第二位线对中的第二位线(BLQP2)，并通过其栅极终端而电连接至一第一字符线(WL1)。

11.如权利要求7所述的可寻址内容存储单元，其特征在于:

该第二存储单元(3)的第一存取晶体管(Z3)通过一第一终端而电连接至该第二位线对中的第一位线(BLP2)，并通过其栅极终端而电连接至一第二字符线(WL2)；而该第二存储单元(3)的第二存取晶体管(Z4)通过一第一终端而电连接至该第二位线对中的第二位线(BLQP2)，并通过其栅极终端而电连接至一第二字符线(WL2)。

12.如权利要求7所述的可寻址内容存储单元，其特征在于:

所述第二存储单元(3)是用于储存罩幕位的存储单元。

13.如权利要求1所述的可寻址内容存储单元，其特征在于:

该第十二晶体管(T12)通过其栅极而电连接至该第一位线对的第一位线(BLP1)，而该第十三晶体管(T13)通过其栅极终端而电连接至该第一位线对的第二位线(BLQP1)。

14.如权利要求1所述的可寻址内容存储单元，其特征在于:

该第十二晶体管(T12)通过其栅极而电连接至一第三位线对的第一位线(BLP3)，而该第十三晶体管(T13)通过其栅极而电连接至该第三位线对的第一位线(BLQP3)。

15.如权利要求1所述的可寻址内容存储单元，其特征在于:

该第一电路部分(ST1)的该第一电路分支中的第二晶体管(T4)与该第二电路部分(ST2)的该第一电路分支中的第二晶体管(T5)各通过其栅极终端而电连接至该第一位线对的第一位线(BLP1)，而该第一电路部分(ST1)的该第二电路分支中的第二晶体管(T3)与该第二电路部分(ST2)的该第二电路分支中的第二晶体管(T6)各通过其栅极终端而电连接至该第一位线对的第二位线(BLQP1)。

16.如权利要求1所述的可寻址内容存储单元，其特征在于:

该第一电路部分(ST1)的该第一电路分支中的第二晶体管(T4)与该第二电路部分(ST2)的该第一电路分支中的第二晶体管(T5)各通过其栅极终端而电连接至一第三位线对的第一位线(BLP3)，而该第一电路部分(ST1)的该第二电路分支中的第二晶体管(T3)与该第二电路部分(ST2)的该第二电路分支中的第二晶体管(T6)各通过其栅极终端而电连接至该第三位线对的第二位线(BLQP3)。

17.如权利要求1所述的可寻址内容存储单元，其特征在于:

第一导电类型的所述晶体管设计为p沟道晶体管或n沟道晶体管，且第二导电类型的所述晶体管各为与该第一类型相反的类型。