CN101241908A - 一种静电放电保护方法与电路 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 15
- 230000005669 field effect Effects 0.000 claims abstract description 49
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 230000003068 static effect Effects 0.000 claims abstract description 11
- 229910044991 metal oxide Inorganic materials 0.000 claims description 24
- 150000004706 metal oxides Chemical class 0.000 claims description 24
- 230000002457 bidirectional effect Effects 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 230000000694 effects Effects 0.000 claims description 9
- 230000005611 electricity Effects 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 2
- 239000010931 gold Substances 0.000 claims description 2
- 229910052737 gold Inorganic materials 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- KZNMRPQBBZBTSW-UHFFFAOYSA-N [Au]=O Chemical compound [Au]=O KZNMRPQBBZBTSW-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910001922 gold oxide Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及一种静电放电(electrostatic discharge，ESD)保护方法与电路，利用场区(field)n－通道金氧半场效晶体管(n－channel metal－oxide－semiconductor field effecttransistor，NMOS)的闸极受到高静电压会打开电子信道导通大量静电流的原理，有效防护任何在工作电压(operation voltage)范围外的静电放电事件(ESD event)，改良传统的p－信道金氧半场效晶体管(PMOS)仅能保护比电源电压VDD小的输入输出端(I/O)工作电压的限制。且，因其工作电压涵盖范围极广，故可直接用于开汲极(open drain)输出端与电源电压VDD之间，不必经由对VSS作两阶段静电放电保护，节省许多空间亦更为安全；同时，亦不同于采穿透崩溃电流(punch through current)为静电放电保护的浮动闸极场区n－通道金氧半场效晶体管(floating－gate field NMOS)，本发明可明确设定静电放电保护的启动(trigger)电压值(亦即该电子信道产生的临界电压)使静电保护更加安全。
Description
技术领域
本发明涉及一种与半导体产业中静电放电(electrostatic discharge，ESD)保护相关的技术，特别适用于开汲极输出(open drain output)与电源电压VDD间的静电放电保护电路。
背景技术
半导体产业中，从集成电路(IC)的制造、封装乃至于系统的组装甚至在产品完成后，集成电路都难以避免地暴露在静电放电威胁的环境中，这当中包括人为使用(human body model，HBM)、机器放电(machine model，MM)、组件放电(charge-devicemodel，CDM)与电磁波感应(field-induced model，FIM)，都会产生比集成电路本身工作电压(operation voltage)要高几百几千倍的静电压。如此高静电压会在放电的瞬间产生极大的静电流烧毁内部电路，为此，如图1A所示，在主要的内部电路110对外连接端之间必需要作静电放电保护(ESD protection)，以确保当静电放电事件(ESDevent)发生时，该静电放电电流不会经过该主要内部电路而造成损毁。举例来说，若一内部电路110其对外有三个连接端：一为主要提供电源的电源电压端VDD；二为低电压端VSS(VSS比之VDD为相对低压，通常为接地电压)；以及第三个为输入输出端I/O。当静电放电事件发生时若无静电放电保护，该静电放电电流便会流经该内部电路至较低电位端因而造成该内部电路烧毁。所谓的静电放电保护，便是在每个该内部电路对外端与其低电压端VSS(通常为接地端)之间作一短路(short)电路120，130，使该短路电路在正常工作电压(normal operation voltage)下不导通以维持正常运作，而在静电放电发生时发生短路以迅速导通该静电放电电流。
传统上，为了维持正常工作电压下不导通而高静电压时需导通的特性，通常是利用二极管或是PNP接面的逆向偏压(reverse bias)特性，只有在逆向偏压大于其穿透崩溃电压(punch through voltage)时才会穿透崩溃(punch through)分流静电放电电流；或是利用该输入输出端I/O的工作电压永远小于电源电压VDD的特性，使用p通道金氧半场效晶体管(p-channel metal-oxide-semiconductor field effect transistor，PMOS)241在负闸极电压下打开的电洞通道，来分流该输入输出端I/O的工作电压与电源电压VDD间的静电放电电流(参图1B)。
然而，使用穿透崩溃的方式例如：二极管串(diode string)或浮动闸极场区金氧半场效晶体管(floating-gate field n-channel metal-oxide-semiconductor field effecttransistor，floating-gate field NMOS)242来做静电放电保护140(参图1C)，并不能确切掌握其穿透崩溃时的电压值，因为半导体生产中杂质比率与PN接面平整率等等皆会影响穿透崩溃发生的电压值，如此，便不能保障在已知的工作电压范围内该静电放电保护能正常运作。而采用负闸极电压启动的PMOS静电放电保护241虽可掌握其保护的工作电压范围，不过却只能保护比电源电压VDD小的输入输出端工作电压外的静电放电事件。
发明内容
本发明的一目的是提供一种静电放电保护方法与电路，以解决传统静电放电保护电路中，只能保护比电源电压VDD小的输入输出端工作电压外的静电放电事件以及不能掌握穿透崩塌发生的电压值的限制。
本发明的另一目的是提供一种静电放电保护方法与电路，特别适用于半导体组件中常需的开汲极输出(open drain output)接脚(pin)的静电放电保护，使其接脚可接不同的提升电阻(pull-up resister)以改变不同的输出电压，而使该开关极的工作电压不像其它输入输出端I/O比该内部电路的电源电压VDD小。
为达到上述目的，本发明的静电放电保护方法，是利用发生静电放电事件时的电压差，使一个场区n通道金氧半场效晶体管(field n-channel metal-oxide-semiconductorfield effect transistor，field NMOS)的闸极(gate)场区氧化层(field oxide layer)下方空乏区(depletion)发生反转(inversion)，透过反转生成的电子信道(n channel)分流静电放电电流(ESD current)以避开内部电路的路径，达到静电放电保护的目的。
本发明的一实施方式是提供一种单向(one-directional)静电放电保护电路，供以在静电放电发生时导通一个场区n通道金氧半场效晶体管，使单向静电放电电流得以分流避开内部电路的路径，达到静电放电保护的目的(参图3A)。
本发明的另一实施方式是提供一种双向(two-directional)静电放电保护电路，供以在静电放电发生时导通其中一个场区n通道金氧半场效晶体管，使双向静电放电电流皆得以分流避开内部电路的路径，达到静电放电保护的目的(参图3B)。
为了能使本发明上述的内容、目的、优点与其它特征能更明显易懂，以下配合图式与较佳实施例详细说明本发明。
附图说明
图1A为习用静电放电保护电路与内部电路相互关系的示意图。
图1B为习用p通道金氧半场效晶体管(PMOS)静电放电保护电路与内部电路相互关系的示意图。
图1C为习用浮动闸极场区n通道金氧半场效晶体管(floating-gate field NMOS)静电放电保护电路与内部电路相互关系的示意图。
图2A为本发明中场区n通道金氧半场效晶体管(field NMOS)场区氧化层下方形成电子信道的示意图。
图2B为本发明中复晶硅闸极场区n通道金氧半场效晶体管(poly-gate fieldNMOS)静电放电保护电路与内部电路相互关系的示意图。
图3A为本发明中单向(one-directional)静电放电保护电路与内部电路相互关系的示意图。
图3B为本发明中双向(two-directional)静电放电保护电路与内部电路相互关系的示意图。
图4A为本发明中单向(one-directional)静电放电保护电路的布局(layout)实施例一俯视图。
图4B为图4A中沿a-a联机的断面示意图。
图4C为图4A中沿b-b联机的断面示意图。
图5A为本发明中双向(two-directional)静电放电保护电路的布局(layout)实施例一俯视图。
图5B为图5A中沿c-c联机的断面示意图。
主要组件符号说明：110-内部电路；120-VDD到VSS静电放电保护电路；130-I/O到VSS静电放电保护电路；140-I/O到VDD静电放电保护电路；VDD-电源电压；I/O-输入输出端；VSS-低电压端(VSS比的VDD为相对低压，通常为接地电压)；ESD分流-静电放电保护电路上的静电放电电流；150-场区n通道金氧半场效晶体管(fieldNMOS)的源极(source)；151-场区n通道金氧半场效晶体管(field NMOS)的闸极(gate)；152-场区n通道金氧半场效晶体管(field NMOS)的汲极(drain)；153-场区n通道金氧半场效晶体管(field NMOS)的电子信道；P1-第一静电放电端；P2-第二静电放电端；241-p通道金氧半场效晶体管(PMOS)静电放电保护电路；242-浮动闸极场区n通道金氧半场效晶体管(floating-gate field NMOS)静电放电保护电路；243-复晶硅闸极场区n通道金氧半场效晶体管(poly-gate field NMOS)静电放电保护电路；310-第一场区n通道金氧半场效晶体管(field NMOS)；320-第二场区n通道金氧半场效晶体管(field NMOS)；410-复晶硅闸极(poly-gate)；420-场区氧化层(field oxidelayer)；440-开汲极输出端(open drain output)；a-a-布局断面图沿a-a切面在俯视图中的位置；b-b-布局断面图沿b-b切面在俯视图中的位置；c-c-布局断面图沿c-c切面在俯视图中的位置。
具体实施方式
本发明的静电放电保护方法的实施例如图2A，供以保护一内部电路110不受静电放电时的影响与侵害，包括以下步骤：(a)透过一个第一静电放电端P1，将该内部电路发生静电放电事件时的静电放电电流导入；再(b)透过一个第二静电放电端P2，将该内部电路发生静电放电事件时的静电放电电流流出；同时，(c)利用该内部电路发生静电放电事件时，该第一静电放电端P1与该第二静电放电端P2间的电压差，使一个第一n通道金氧半场效晶体管1stNMOS的闸极(gate)151氧化层(oxide layer)下方空乏区(depletion)发生反转(inversion)以产生电子信道(n channel)153，供以该第一静电放电端P1导入的静电放电电流得以迅速由该第二静电放电端P2流出，达到静电放电保护的目的。
本发明的单向(one-directional)静电放电保护电路的实施例如图3A，供以保护一内部电路110不受单向静电放电电流的影响与侵害，包括：(a)一个第一静电放电端P1，供以导入该内部电路发生静电放电事件时的静电放电电流且其电压为V1；(b)一个第二静电放电端P2，供以流出该内部电路发生静电放电事件时的静电放电电流且其电压为V2；以及(c)一个第一n通道金氧半场效晶体管1st NMOS 310，其闸极连接该第一静电放电端P1，且其汲极(drain)与源极(source)分别连接该第一静电放电端P1与该第二静电放电端P2，供以在该内部电路发生静电放电事件时该第一静电放电端P1到该第二静电放电端P2的静电放电电位差大于等于其闸极临界电压时(V1-V2≥Vth，Vth为其闸极临界电压)，在其汲源极间形成短路(short)，使静电放电电流避开该内部电路的路径分流(shunt)至其汲源极间的短路以形成静电放电保护。然而，在正常工作(normal operation)电压下，该第一静电放电端P1与该第二静电放电端P2间的电压差(V1-V2)是小于闸极临界电压Vth，使可避免该第一n通道金氧半场效晶体管1st NMOS的汲源极间发生短路。其中，该第一n通道金氧半场效晶体管1stNMOS可为场区(field)n通道金氧半场效晶体管，其闸极下方的场区氧化层(fieldoxide layer)420是可使闸极临界电压Vth变大，透过选择不同制程的场区n通道金氧半场效晶体管便可调整此一临界电压值，以符合不同的正常工作电压需求(V1-V2＜Vth)。例如：利用其较大的临界电压Vth的特性，使其可直接用于该内部电路对外的开汲极(open drain)的输入输出端(I/O)440与电源电压端VDD间的静电放电保护。再配合复晶硅闸极(poly-gate)410的设计，便可得到较佳的静电放电保护效果。
图4A为该单向静电放电保护电路的布局(layout)实施例图，图4B与图4C分别为图4A沿a-a联机与沿b-b联机的断面(cross-section)示意图。如图4A的布局，加大/缩小成长于场区氧化层上复晶硅薄膜宽度W(width)，使流通该复晶硅闸极下方电子信道的静电放电电流增大/变小，以符合不同的静电放电保护的需求。
本发明的双向(two-directional)静电放电保护电路的实施例如图3B，供以保护一内部电路不受双向静电放电电流的影响与侵害，包括：(a)一个第一静电放电端P1，供以导入/流出该内部电路发生静电放电事件时的静电放电电流且其电压为V1；(b)一个第二静电放电端P2，供以流出/导入该内部电路发生静电放电事件(ESD event)时的静电放电电流且其电压为V2；(c)一个第一n通道金氧半场效晶体管1st NMOS310，其闸极连接该第一静电放电端P1，且其汲极与源极分别连接该第一静电放电端P1与该第二静电放电端P2，供以在该内部电路发生静电放电事件时该第一静电放电端P1到该第二静电放电端P2的静电放电电位差大于等于其闸极临界电压时(V1-V2≥Vth，Vth为其闸极临界电压)，在其汲源极间形成短路，使静电放电电流避开该内部电路的路径分流至其汲源极间的短路以形成静电放电保护；以及(d)一个第二n通道金氧半场效晶体管2nd NMOS 320，其闸极连接该第二静电放电端P2，且其汲极与源极分别连接该第二静电放电端P2与该第一静电放电端P1，供以在该内部电路发生静电放电事件时该第二静电放电端P2到该第一静电放电端P1的静电放电电位差大于等于其闸极临界电压时(V2-V1≥Vth，Vth为其闸极临界电压)，在其汲源极间形成短路，使静电放电电流避开该内部电路的路径分流至其汲源极间的短路以形成静电放电保护。然而，在正常工作(normal operation)电压下，该第一静电放电端P1与该第二静电放电端P2间的电压差值(|V1-V2|)小于闸极临界电压Vth，使可避免该第一n通道金氧半场效晶体管的汲源极间发生短路，亦不会使该第二n通道金氧半场效晶体管的汲源极间发生短路。其中，该第一n通道金氧半场效晶体管可为场区n通道金氧半场效晶体管，其闸极下方的场区氧化层可使闸极临界电压Vth变大，透过选择不同制程的场区n通道金氧半场效晶体管便可调整此一临界电压值，以符合不同的正常工作电压需求(V1-V2＜Vth)。例如：利用其较大的临界电压Vth的特性，使其可直接用于该内部电路对外的开汲极(open drain)的输入输出端(I/O)与电源电压端VDD间的静电放电保护，再配合复晶硅闸极(poly-gate)，便可得到较佳的静电放电保护效果。又，该第二n通道金氧半场效晶体管亦可为场区n通道金氧半场效晶体管，透过选择不同制程的场区n通道金氧半场效晶体管便可调整此一临界电压值，以符合不同的正常工作电压需求(V2-V1＜Vth)。例如：利用其具有较大的临界电压Vth，可使其用于保护来自电源电压端VDD的静电放电事件。一样再配合复晶硅闸极(poly-gate)，便可得到较佳的静电放电保护效果。
图5A为该双向静电放电保护电路的布局实施例图，图5B是图5A沿c-c联机的断面(cross-section)示意图。如图5A的布局，加大/缩小成长于场区氧化层上复晶硅薄膜宽度W(width)，使流通该复晶硅闸极下方电子信道的静电放电电流增大/变小，以符合不同的静电放电保护的需求。
举例来说，若该开汲极输出端的工作电压范围为电源电压VDD上下15V之内，而本发明的双向静电放电保护电路即使在工作电压接近电源电压VDD(+-)15V时，仍保持该内部电路正常运作；当该开汲极输出端大于等于电源电压正常工作电压VDD+15V或该电源电压端小于等于电源电压正常工作电压VDD-15V，即会立即启动静电放电保护分流静电放电电流，有效地防止任何在工作电压范围外的异常电压放电。
综上，依上述所揭示的附图与说明，本发明可以达到预期的目的，提供一种静电放电保护方法与电路，可供产业上的利用。
Claims (17)
1. 一种静电放电保护方法，供以保护一内部电路不受静电放电时的影响与侵害，其特征在于，包括以下步骤：
(a)透过一个第一静电放电端，将该内部电路发生静电放电事件时的静电放电电流导入；再
(b)透过一个第二静电放电端，将该内部电路发生静电放电事件时的静电放电电流流出；同时，
(c)利用该内部电路发生静电放电事件时，该第一静电放电端与该第二静电放电端间的电压差，使一个第一n通道金氧半场效晶体管的闸极氧化层下方空乏区发生反转以产生电子信道，供以该第一静电放电端导入的静电放电电流得以迅速由该第二静电放电端流出，达到静电放电保护的作用。
2. 一种单向静电放电保护电路，供以保护一内部电路不受单向静电放电电流的影响与侵害，其特征在于，包括：
(a)一个第一静电放电端，供以导入该内部电路发生静电放电事件时的静电放电电流且其电压为；
(b)一个第二静电放电端，供以流出该内部电路发生静电放电事件时的静电放电电流且其电压为；以及
一个第一n通道金氧半场效晶体管，其闸极连接该第一静电放电端，且其汲极与源极分别连接该第一静电放电端与该第二静电放电端，供以在该内部电路发生静电放电事件时该第一静电放电端到该第二静电放电端的静电放电电位差大于等于其闸极临界电压时，在其汲源极间形成短路，使静电放电电流避开该内部电路的路径分流至其汲源极间的短路以形成静电放电保护。
3. 如权利要求2所述的单向静电放电保护电路，其特征在于，在正常工作电压下，该第一静电放电端与该第二静电放电端P2间的电压差系小于闸极临界电压，使避免该第一n通道金氧半场效晶体管的汲源极间发生短路。
4. 如权利要求2所述的单向静电放电保护电路，其特征在于，该第一n通道金氧半场效晶体管为场区n通道金氧半场效晶体管，其闸极下方的场区氧化层系使闸极临界电压变大。
5. 如权利要求4所述的单向静电放电保护电路，其特征在于，该临界电压值系藉由选择不同制程的场区n通道金氧半场效晶体管加以调整，以符合不同的正常工作电压需求。
6. 如权利要求4所述的单向静电放电保护电路，是具有较大的临界电压，使直接用于该内部电路对外的开汲极的输入输出端与电源电压端间的静电放电保护。
7. 如权利要求2所述的单向静电放电保护电路，其特征在于，该第一n通道金氧半场效晶体管的闸极为复晶硅闸极，以得到较佳的静电放电保护作用。
8. 一种双向静电放电保护电路，供以保护一内部电路不受双向静电放电电流的影响与侵害，其特征在于，包括：
(a)一个第一静电放电端，供以导入/流出该内部电路发生静电放电事件时的静电放电电流且其电压为；
(b)一个第二静电放电端，供以流出/导入该内部电路发生静电放电事件时的静电放电电流且其电压为；
(c)一个第一n通道金氧半场效晶体管，其闸极连接该第一静电放电端，且其汲极与源极分别连接该第一静电放电端与该第二静电放电端，供以在该内部电路发生静电放电事件时该第一静电放电端到该第二静电放电端的静电放电电位差大于等于其闸极临界电压时，在其汲源极间形成短路，使静电放电电流避开该内部电路的路径分流至其汲源极间的短路以形成静电放电保护；以及
(d)一个第二n通道金氧半场效晶体管，其闸极连接该第二静电放电端，且其汲极与源极分别连接该第二静电放电端与该第一静电放电端，供以在该内部电路发生静电放电事件时该第二静电放电端到该第一静电放电端P1的静电放电电位差大于等于其闸极临界电压时，在其汲源极间形成短路，使静电放电电流避开该内部电路的路径分流至其汲源极间的短路以形成静电放电保护。
9. 如权利要求8所述的双向静电放电保护电路，其特征在于，在正常工作电压下，该第一静电放电端与该第二静电放电端间的电压差值是小于闸极临界电压，使避免该第一n通道金氧半场效晶体管的汲源极间发生短路，亦不会使该第二n通道金氧半场效晶体管的汲源极间发生短路。
10. 如权利要求8所述的双向静电放电保护电路，其特征在于，该第一n通道金氧半场效晶体管为场区n通道金氧半场效晶体管，其闸极下方的场区氧化层是使闸极临界电压变大。
11. 如申请专利范围第10项所述的双向静电放电保护电路，其特征在于，该第一n通道金氧半场效晶体管的临界电压值是可藉由选择不同制程的场区n通道金氧半场效晶体管加以调整，以符合不同的正常工作电压需求。
12. 如权利要求8所述的双向静电放电保护电路，其特征在于，该第二n通道金氧半场效晶体管为场区n通道金氧半场效晶体管，其闸极下方的场区氧化层是使闸极临界电压变大。
13. 如权利要求12所述的双向静电放电保护电路，其特征在于，该第二n通道金氧半场效晶体管的临界电压值是可藉由选择不同制程的场区n通道金氧半场效晶体管加以调整，以符合不同的正常工作电压需求。
14. 如权利要求10所述的双向静电放电保护电路，其特征在于，该第一n通道金氧半场效晶体管是具有较大的临界电压，使直接用于该内部电路对外的开汲极的输入输出端与电源电压端间的静电放电保护。
15. 如权利要求12所述的双向静电放电保护电路，其特征在于，该第二n通道金氧半场效晶体管是具有较大的临界电压，使用于保护来自电源电压端的静电放电事件。
16. 如权利要求8所述的双向静电放电保护电路，其特征在于，该第一n通道金氧半场效晶体管的闸极为复晶硅闸极，以得到较佳的静电放电保护作用。
17. 如权利要求8所述的双向静电放电保护电路，其特征在于，该第二n通道金氧半场效晶体管的闸极为复晶硅闸极，以得到较佳的静电放电保护作用。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2007100075525A CN101241908A (zh) | 2007-02-06 | 2007-02-06 | 一种静电放电保护方法与电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2007100075525A CN101241908A (zh) | 2007-02-06 | 2007-02-06 | 一种静电放电保护方法与电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101241908A true CN101241908A (zh) | 2008-08-13 |
Family
ID=39933271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2007100075525A Pending CN101241908A (zh) | 2007-02-06 | 2007-02-06 | 一种静电放电保护方法与电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101241908A (zh) |
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| CN102967973A (zh) * | 2012-11-08 | 2013-03-13 | 京东方科技集团股份有限公司 | 一种静电放电保护电路及驱动方法和显示面板 |
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2007
- 2007-02-06 CN CNA2007100075525A patent/CN101241908A/zh active Pending
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
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Open date: 20080813 |