CN101606162A - 电子电路的临时锁定 - Google Patents

电子电路的临时锁定 Download PDF

Info

Publication number
CN101606162A
CN101606162A CNA200880001701XA CN200880001701A CN101606162A CN 101606162 A CN101606162 A CN 101606162A CN A200880001701X A CNA200880001701X A CN A200880001701XA CN 200880001701 A CN200880001701 A CN 200880001701A CN 101606162 A CN101606162 A CN 101606162A
Authority
CN
China
Prior art keywords
circuit
capacitive element
authentication
transistor
block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA200880001701XA
Other languages
English (en)
Inventor
吉恩-路易斯·莫达沃
蒂埃里·胡奎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Proton World International NV
Original Assignee
Proton World International NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Proton World International NV filed Critical Proton World International NV
Publication of CN101606162A publication Critical patent/CN101606162A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G07—CHECKING-DEVICES
    • G07F—COIN-FREED OR LIKE APPARATUS
    • G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
    • G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
    • G07F7/0806—Details of the card
    • G07F7/0833—Card having specific functional components
    • G07F7/084—Additional components relating to data transfer and storing, e.g. error detection, self-diagnosis
    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/10—Apparatus for measuring unknown time intervals by electric means by measuring electric or magnetic quantities changing in proportion to time
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/75—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation
    • G06F21/755—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation with measures against power attack
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/77—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in smart cards
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q20/00—Payment architectures, schemes or protocols
    • G06Q20/30—Payment architectures, schemes or protocols characterised by the use of specific devices or networks
    • G06Q20/34—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using cards, e.g. integrated circuit [IC] cards or magnetic cards
    • G06Q20/341—Active cards, i.e. cards including their own processing means, e.g. including an IC or chip
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q20/00—Payment architectures, schemes or protocols
    • G06Q20/30—Payment architectures, schemes or protocols characterised by the use of specific devices or networks
    • G06Q20/34—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using cards, e.g. integrated circuit [IC] cards or magnetic cards
    • G06Q20/357—Cards having a plurality of specified features
    • G06Q20/3576—Multiple memory zones on card
    • G—PHYSICS
    • G07—CHECKING-DEVICES
    • G07F—COIN-FREED OR LIKE APPARATUS
    • G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
    • G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
    • G07F7/0806—Details of the card
    • G07F7/0813—Specific details related to card security
    • G07F7/082—Features insuring the integrity of the data on or in the card
    • G—PHYSICS
    • G07—CHECKING-DEVICES
    • G07F—COIN-FREED OR LIKE APPARATUS
    • G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
    • G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
    • G07F7/10—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means together with a coded signal, e.g. in the form of personal identification information, like personal identification number [PIN] or biometric data
    • G07F7/1008—Active credit-cards provided with means to personalise their use, e.g. with PIN-introduction/comparison system
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Business, Economics & Management (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Accounting & Taxation (AREA)
  • Strategic Management (AREA)
  • General Business, Economics & Management (AREA)
  • Storage Device Security (AREA)

Abstract

本发明涉及一种用于保护电子电路中的至少一部分信息的方法和电路，通过多次检测到异常操作条件并且所述次数超过门限时使电路的至少一个功能失效来实现，其中，功能临时失效一段时间，与电路是否供电无关。

Description

电子电路的临时锁定
技术领域
本发明一般来说涉及一种电子线路，以及更具体地，涉及保护电子线路中的信息。信息可以是应保密的数值(即在电子线路中)，例如，地址码或密码或算法的详细步骤，以及一般地，任何以不受控制的形式进行通信的数字数据。
更具体地，本发明应用于电子电路、由电子电路执行的应用或其它用户的认证机制，利用这些电路解析密码或密钥。应用的一个实施例涉及包含被电路接收的用户密码的验证的用户认证的机制的电路。应用的另一个实施例涉及保护认证、加密或签字密钥免受可能的攻击企图。
以下将以智能卡应用的实施例描述本发明，然而本发明可更加广泛的应用于包含信息的具有控制循环的电子线路，以及智能卡的电路、分离或组装在更多复杂装置的电路板上的电路。
背景技术
智能卡的一种用途例如银行或移动电话类型，用户通过在设备的键盘(例如，银行终端或便携电话的键盘)上键入密码(PIN码)进行认证，该设备能够将密码传送至智能卡的电子电路用于对比参考码。利用卡进行用户认证的目的之一是避免密码存储于别处而不是实际的卡中。
认证机制一般不能区分键入过多次密码是由于欺诈尝试或者用户忘记密码。在被认证用户偶然阻断电子线路时，第一种方案是更换卡。将卡遗弃的这种方案是昂贵的。另一方案是对卡的提供者发送特定的控制信号以解锁。然而这种方案需要合适的构架用来将卡解锁。
更一般地，上述保护认证机制表示检测异常的电路操作(考虑到缺少认证是异常的)以及在给定检测次数之后阻断电路或它的一些功能以保护包含于电路中的信息。
发明内容
本发明的至少一种实施方式的目的在于克服针对缺乏认证的已知的保护机制的全部或部分缺点。
一种实施方式旨在避免需要更换涉及到的电子电路的认证机制。
一种实施方式旨在避免由电路提供者实施解锁进程的解决方案。
一种实施方式旨在与对比密码直接认证相兼容以及与签名验证机制相兼容的解决方案。
一种实施方式旨在与保护二次应用的口令相兼容的解决方案。
更一般地，一种实施方式旨在克服用于保护包含于电子电路的受约束的通信信息的机制的缺点，其包括检测电路操作，当检测的故障次数超过门限时。认为异常并阻断该电路的全部或部分功能。
为实现上述全部或部分以及其它目标，本发明的至少一种实施方式提供了用于保护包含于电子电路的至少一部分信息的方法，当检测到异常操作次数超过门限时，使至少一个电路功能失效，其中所述功能的失效是临时性的，持续时间与电路是否供电无关。
根据一种实施方式，所述实效持续时间由至少一个电荷保持电路设置，该电荷保持电路具有通过电介质空间实现漏电的至少一个第一电容元件。
根据一种实施方式，功能失效由植入电荷至所述第一电容元件或从所述第一电容元件抽取电荷引起。
根据一种实施方式，异常操作是利用要保护的一部分信息进行认证尝试的失败。
根据一种实施方式，通过提供认证码，该方法被用于电路的用户认证。
根据一种实施方式，通过签名验证，该方法被用于被电路接收的数据的认证。
根据一种实施方式，电路操作失效的持续时间范围是一小时至一星期。
一种实施方式提供了能够实施该方法的电子电路，其中该电荷保持电路或每个电荷保持电路包括：
至少一个第一电容元件，其具有连接至所述浮动节点的第一电极；
至少一个第二电容元件，其具有连接至浮动节点的第一电极，第二电容元件具有相比于第一电容元件更高的电容量；以及
至少一个第一晶体管，其具有连接至所述浮动节点的绝缘控制端。
根据一种实施方式，至少一个第三电容元件具有连接至所述浮点的第一电极以及连接至电压源的所述第二电极。
根据一种实施方式，植入于EEPROM型存储器单元的网络，每一个所述EEPROM型存储器单元包括选择晶体管，与浮动栅极晶体管串联，其中在存储器单元的同一行，所述单元晶体管的各个浮动栅极相互连接：
第一电容元件包括至少一个第一单元的第一子集，其中浮动栅极晶体管的隧道窗的电介质厚度小于其它单元；
第二电容元件包括至少第二单元的第二子集，其中浮动栅极晶体管的漏极和源极相互连接；
第三电容元件包括至少一个第三单元的第三子集；以及
第一晶体管包括至少一个第四单元的第四子集，第四单元具有其消除的隧道窗。
以下将关联附图，在以下具体的实施方式的非限制性描述中详细讨论本发明的上述及其他目的、特点和优点。
附图说明
图1简要的示出了一种类型的智能卡，作为本发明应用于智能卡的所述类型的一种实施例。
图2示出了一种类型的电子电路，作为本发明应用于电子电路的所述类型的一种实施例。
图3是示出了PIN码验证机制的功能图；
图4是示出了签名验证机制的功能图；
图5以模块形式非常简化的示出了电子电路的一种实施方式；
图6是应用于PIN码验证的一种实施方式的功能图；
图7是应用于签名验证的一种实施方式的功能图；
图8示出了电荷保持电路的一种实施方式。
图9是示出了图8中的电路工作的电流随电压变化的曲线。
图10是示出了图8中的电路工作的计时图。
图11示出了在环境的一种实施例中电荷保持电路的另一种实施方式。
图12是示出了图11的电路工作的电流随电压变化的曲线。
图13A、13B和13C分别是基于EEPROM单元的电荷保持电路的一种实施方式的正视图、沿第一方向的截面图和等效电子图；
图14A、14B和14C分别是图13A-13C的电路的第一元件的正视图、沿第二方向的截面图和等效电子图；
图15A、15B和15C分别是图13A-13C的电路的第二元件的正视图、沿第二方向的截面图和等效电子图；
图16A、16B和16C分别是图13A-13C的电路的第三元件的正视图、沿第二方向的截面图和等效电子图；
图17A、17B和17C分别是图13A-13C的电路的第四元件的正视图、沿第二方向的截面图和等效电子图。
具体实施方式
在不同的图示中，相同的元件用相同的参考数字表示。
为清晰起见，在图示中只示出并在以下详细描述对本发明的理解有用的那些元件和步骤。具体地，实际密码传输和签名计算机制未被示出，本发明与常规机制相兼容。类似地，在认证出现错误后，被电子设备采用的活动未详细说明，在此本发明与常规活动相兼容。
图1简要的示出了一种类型的智能卡1，作为本发明应用于智能卡的所述类型的一种实施例。该卡由通常由塑性物质制成的载体构成，该载体上或载体内被嵌入一个或多个电子电路10。通过触点2和/或通过无触点(无线电传输或由终端的电磁场调制的传输)，电路10可与终端进行通信。
图2以模块形式非常简要的示出了一种类型的电子电路10(例如：图1所示的智能卡中的电子电路)，作为本发明应用于电子电路的所述类型的一种实施例。电路10其中包括：数字处理单元11(例如，中央处理单元-CPU)；一个或多个存储器12(MEM)，其中至少有一个非易失性存储器(例如，EEPROM类型的存储器)；以及输入/输出电路(I/O)13，用于与电路外部进行通信(通过连接触点2或连接天线实现)。电路内部的各种元件可通过经由接口13的一个或多个数据、地址以及经由控制总线14的一些元件之间可能的直接连接进行相互通信。电路10也可集成其他软件或硬件功能。这些功能已由图2中的模块15(FCT)表示。
以下将通过键入PIN码的用户验证提出参考。而本发明应用于由进程的一步或另一步提供的其它识别方式(例如，生物方式)，在电子电路中，认证使用当前认证数据与一个或多个参考数据的对比。
图3是计时图，非常简要的示出了智能卡通过键入PIN码实现认证的当前机制。该密码被键入在读卡器上(未示出)并一般通过安全连接传输至待验证的卡的电路10。
该机制从接收电路10的PIN码开始(模块21，开始)。
在执行比较存储于卡中的密码前，需验证(模块22，PTC＞0？)密码键入尝试(通过接收密码的卡的更具体的验证)的次数不超过门限。该门限由PIN尝试计数器(PTC)初始化设定为一极限次数(PTL-pin尝试限定)，例如，3次。该初始化在卡的最初交付使用时被执行，然后每次激活认证。
在还有可能的尝试次数的情况下(模块22，PTC＞0？)，pin尝试计数器每次递减1(模块23，PTC＝PTC-1)。然后，电路10验证(模块24，SP＝RP？)从终端接收的当前PIN码(SP-提交的PIN)是否与以非易失形式存储于电路10的参考PIN码(RP)一致。若一致(模块24输出是)，电路10设置表示PIN标志卡状态(设置卡状态)的一个命令或一个字位SCS，设置于表示PIN码有效的状态(模块25，SCS(PV)-设置卡状态(验证PIN))。然后(模块26，PTC＝PTL)，尝试计数器PTC复位到其极限次数PTL。最后(模块27，RTN可以)，电路提供了具有肯定认证响应的读数器。
若提供给电路的密码不正确(模块24输出否)，电路直接返回给读数器一个非认证消息(模块28，RTN不可以)。没有认证使用户可以再次尝试直到用户用完存储于计数器PTC的次数。在未成功尝试的次数结束时，由计数器PTC存储的值变为零。在这种情况下，下一次尝试(模块22输出否)时，卡返回一错误给读数器(模块29，RTN错误)。
假定尝试次数超过极限次数，错误处理不同于没有认证的情况，以避免试图欺诈的人键入大量密码进行攻击的危险。例如，这种错误处理通过存储标志使操作失效从而将卡永久阻断，在电路10的每个电源开启上测试。
尝试计数器一般存储于电子电路的可编程非易失性存储器(典型的是EEPROM)。因此，无论两次尝试之间的时间间隔是多少，计数器仅在有效尝试后复位。
图4是简化的流程图，示出了用于通过发送消息签名进程的认证传输的密钥保护的常规机制。这种保护机制一般被称作密钥批准机制。在接收器终端，这种机制验证导致故障(用户使用错误的密钥)签名验证的次数，因为过高的次数表示旨在找出接收器使用的密钥的欺诈尝试。
在符号传输中，消息认证密码一般被称作消息符号，由发射器利用其包含的密钥计算(在非对称算法中的专用密钥或在对称算法中的共享密钥)。消息(加密或非加密)与签名(加密或非加密)一起被传输至地址。利用发射器在非对称算法中的公共密钥或对称算法中的共享密钥，地址通过确认符号确认消息的来源。通过提交带有错误密钥的符号消息或假定是密钥，包括检验电路活动(功率消耗、热辐射、电磁分析等)的一些攻击，能够找出应该保留的密钥。
为保护电路10使用的密钥，验证签名计算不被执行过多次，导致缺少发射器的认证(错误的签名)。
图4的方法开始(模块31，开始)于接收来自另一设备的签名SMAC(提交的消息认证密码)。
由电路验证的错误签名的次数的计数器(WMC-错误的MAC计数器)与极限次数(WML-错误MAC极限值)相比较(模块32，WMC＜WML？)。根据应用和系统所需的安全性设置极限次数。
若未达到签名的极限次数(模块32输出是)，计数器WMC递增(模块33，WMC＝WMC+1)。然后(模块34，SMAC/KEY可以？)，电路10验证当前签名SMAC与包含的密钥KEY。这种验证可具有各种形式，例如，来自消息的签名和来自密钥的签名重新计算。
若签名SMAC正确(模块34输出是)，电子设备更新(模块35，CS(MAC可以))状态指示器CS(卡状态)，指示符合要求的验证(MAC可以)。然后在存在认证机制之前，错误的签名计数器通过继续具有所述认证的应用(模块37，CONT)被复位(模块36，WMC＝0)。
在不正确的签名的情况下(模块34输出否)，电路10设置(模块35’，CS(MAC不可以))状态指示器CS在状态(MAC不可以)使具有要求的认证的应用能够处理缺少正确签名的情况。
若错误的签名计数器WMC达到极限WML(模块32输出否)，认证机制返回错误消息(模块38，RTN ERR)。在该应用的实施例中，错误消息导致阻断后续进程的执行(模块39，STOP)。这种阻断可包括密钥、一些电路功能或整个电路的使用。在更换新卡或实施需要特定的构架的解锁程序电路之前，电路保持这种状态。
进一步地，在某些情况下，这种计数器保护难以设定。例如，当签名验证关注用于由用户键入的PIN码的传输的读数器时，若单个密钥存在于卡上，并且所述卡被验证机制阻断，由于需要验证签名的密钥被阻断，该卡不能再利用符号控制信号被解锁。
在图3所示的情况下，需要密钥的认证由实际的电子电路10执行，以避免密钥越出。错误签名计数器的状态一般存储于可编程非易失性存储器(EEPROM)。错误签名WML和密钥KEY的极限次数一般存储于可编程或非可编程非易失性存储器。
应用的另一实施例涉及实施二次应用(例如，被称为PKI(公钥构架)的应用)的电子电路或设备，二次应用需要利用主应用的用户认证的不同于主密码(例如，PIN码)的口令。然后在PIN码已经被卡的主要应用成功验证后，用于PKI应用的口令被使用。签名密钥进一步一般用于符号数据、文件或交易。这种密钥仅能够在已经提供给电路正确的口令时使用。口令生成一般由实际的持卡人控制而不是由提供者控制。二次应用的口令也应被保护免于利用过多无效的尝试的检测进行的欺诈攻击。
问题之一是为了避免卡最后被阻断，其提供者需要能够解锁PIN码以及用于其他应用的口令。结果是，提供者能够了解(找出)由用户生成的口令，这是所不希望的。这个问题通常被称为“否认”。
事实上卡不会永久性的供电，这就产生了附加的困难，使开发非易失性存储器的保护机制变得无效。
参照图2，图5以模块形式非常简要的示出了电子电路10’的一种实施方式。
如上所述，电路10’包括：硬件和/或软件形式的中央处理单元11(CPU)，能够控制电路10’运行；一个或多个存储器12(MEM)，其中有至少一个可编程非易失性存储器；输入/输出电路13(I/O)；以及由模块15(FCT)表示的面向应用的多个硬件或软件功能。
根据所述实施方式，电路10’也包括至少一个电荷保持电路100(TK)，即使当电路10’没有供电时，该电荷保持电路仍具有随时间变化的电荷值。
以下将参照图8之后的图示描述电路100的具体的实施例。目前，仅应说明的是通过由电介质空间实现漏电的电容元件充电或放电，电路100可被程序化或被激活(被置于由1表示的状态)，以使其在给定时间之后活动状态消失(元件切换回状态0)，从而独立于电路可能的供电。
根据一种实施方式，当检测到不正确的认证的过多次数尝试时，电路100被用于使与认证机制相关联的功能临时失效。然后电路100被用于存储指示对应硬件或软件资源失效的一个字位(标志位)。
更一般地，电路100的类型的电荷保持电路被用于存储决定电子电路的资源的全部或一部分访问的一个字位(标志位)，电路100被激活以免故障计数器超过门限，该计数器的状态存储于存储器中，优选地，存储于电路的非易失性存储器中。
图6是示出了第一种实施方式的功能框图，应用于键入密码以访问资源。图6应与作为实施例的上述图3对比在智能卡中键入PIN码。
如前所述的，一旦PIN码由卡所接收，认证机制开始(模块21，开始)。
由电路100存储的次数标志的状态第一次被验证(模块61，TK＝1？)。若处于不活动状态(模块61输出否)，这表示键入PIN码的认证进程可执行。然后测试(模块62，PTC＝0？)尝试计数器PTC是否为零。若不是零(模块62输出否)，计数器PTC减一(模块23，PTC＝PTC-1)。若计数器PTC为零(模块62输出是)，在步骤23之前复位(模块26’，PTC＝PTL)以限制次数PTL。
然后，提交的密码SP与存储于卡中的参考密码RP对比(模块24，SP＝RP？)。
相同的情况下(模块24输出是)，卡能够使其状态指示器(模块25，SCS(PV))在返回正测试结果之前复位尝试计数器(模块26，PTC＝PTL)至其余的应用(模块27，RTN可以)。
若提交的密码SP与参考密码RP不同(模块24输出否)，尝试计数器的值与零对比(模块62’，PTC＝0？)。若计数器不为零(模块62’输出否)，这表示仍存在至少一次有效尝试并且机制返回缺少认证(模块28，RTN不可以)。然而，若计数器PTC为零(模块62’输出是)，在提供(模块28)无认证结果之前，电荷保持电路100被激活(模块65，TK＝1)。确实表示最后一次尝试已经被用户执行。然后，由于测试61，只要(模块61输出是)电荷保持电路100未返回至非活动状态，不会产生新的认证。卡返回一个错误消息(模块29，RTN ERR)，不执行密码对比。进程28和29可以是一个也可以相同。然后卡不需要从错误认证中辨别缺少认证来。
图6的实施方式对应于临时阻断智能卡PIN码，由于当由电荷保持电路100设定的时间周期结束时，标志TK被复位。
图7是用以对比图4的功能图，示出了应用于签名认证的一种实施方式。
如上，机制的开始(模块31，START)紧跟着当前签名SMAC(提交的SMAC)的接收。
如图6的实施方式，确认的是(模块61，TK＝1？)，在执行签名确认之前，由电路100存储的标志是不活动的(模块61输出否)。若电荷保持电路100提供非零测量(模块61输出是)，要求签名批准的应用的错误处理(模块38，RTN ERR)和暂停(模块39，STOP)被执行。与常规进程相比，误差处理不会最终将卡阻断。
只要计数器未被激活(模块61输出否)，对照极限次数WML测试(模块62，WMC＝WML？)错误MAC计数器(WMC)。
若未达到极限值(模块62输出否)，未成功的尝试的计数器递增(模块33，WMC＝WMC+1)。若达到极限值(模块62输出是)，尝试计数器在步骤33之前被复位(模块36’，WMC＝0)。
然后，提交的签名SMAC被验证(模块34，SMAC可以？)。在正确的验证情况下(模块34输出是)，状态指示器CS在复位计数器WMC(模块36，WMC＝0)以及执行(模块37，CONT)由需要签名确认的应用提供的进程之前，被置于对应于签名(模块35，CS(MAC可以))的正确确认的状态。
若当前签名SMAC不正确(模块34输出否)，指示器CS被置于相应的状态(模块35’，CS(MAC不可以))。然后，根据这种实施方式，尝试的次数的状态被再次与极限数值对比测试(模块62’，WMC＝WML？)。若达到尝试的最大次数(模块62’输出是)，在继续进程之前，电荷保持电路100被激活(模块65，TK＝1)。否则(模块62’输出否)，进程直接跳至步骤37。
因此，若在给定时间周期内签名验证密钥使用过于频繁，机制被阻断。然而，这种阻断在预设的时间周期后停止。作为变量，进程38设置状态位CS作为无效CS(MAC不可以)，然后发送回应用的持续(模块37)。
无论是密码或签名，在给定时间后，如果有攻击企图，电子设备的再激活不受干扰。然后，采用对企图欺诈的人有效的功能失效时间周期(一天或几天就足够)，由于这将消耗其过长的时间，将使其失去实施攻击的任何兴趣。作为一个具体的实施例，相同的密钥在一个月之内使用数百次可被认为是正常的，而当相同的密钥在一小时之内使用数百次一定会解释为潜在的攻击。
然而，自动再激活能够为卡的提供者节省很多。
根据另一实施方式，应用于二次应用(例如PKI)的口令的使用于访问主应用的密码(PIN码)不同，尝试键入二次应用的口令以与PIN码相同的方式被一个或多个电荷保持电路监控，如果发生攻击，无需提供卡的介入，口令被解锁。因此，所述提供者不必了解由用户提交的口令。
根据另一实施方式，一个或多个电路100被一个或多个机制激活用于检测电路的异常工作。检测可以以检测程序运行时间、是否由程序引入变量，以及更一般地，若发生了给定次数，认为是硬件或软件异常活动的检测。根据作为从检测的事件门限中阻断执行的常规保护机制的应用，选择极限次数(大于或等于1)。
这种实施方式能够从参照图6和图7所讨论的实施例产生，将认证尝试的当前和极限次数替代为检测的故障的当前和极限次数。
如果检测到异常操作，无论是实体的或遥远的，不再需要求助于电子设备的提供者解锁电路。
无论是认证失败或被认为异常的其它操作以及证明活动，检测异常操作的机制的常规开发不需修正。
图8示出了电荷保持电路100的优选的实施例。
电路100包括第一电容元件C1，其具有连接至浮动节点F的第一电极121以及所述第一电容元件的电介质空间123用于实现随时间不可忽略的漏电(由其介电常数和/或其厚度决定)。“浮动节点F”被用于指定非直接连接至半导体衬底的扩散区域的节点，优选地，电路100(和电路10’)被构成在半导体衬底上，以及更具体地，由电介质空间与电压应用终端隔离。电容元件C1的第二电极122可被连接至终端112(图2中的虚线表示)旨在连接至参考电压(例如，接地)，或处于浮动状态。
第二电容元件C2具有连接至节点F的第一电极131和连接至终端112的第二电极132。电容元件C2实现的电荷保持电容量大于电容元件C1。
优选地，第三电容元件C3具有连接至节点F的第一电极141和连接至电路100的终端113的第二电极142，旨在连接至电源以初始化电荷保持阶段(存储位激活为状态1)。
第二电容元件C2的功能是存储电荷。第二电容元件C1的功能是通过电介质空间实现的漏电进行相对于存储元件C2缓慢的放电(与将电容元件C2的电极131直接接地相比)电容元件C2的存在使得存在于电路100中的电荷值能够与放电元件(电容C1)分离。元件C2的电容量较大，优选地，至少是元件C2的电容量的10倍。
电容元件C3的功能是通过Fowler-Nordheim效应或通过热电子植入现象使电荷植入到电容元件C2中。由于电容元件C2和C1并联，电容元件C3能够避免电容元件C1上的压力。电容元件C3的电介质空间的厚度大于电容元件C1用于避免产生寄生漏电途径。
节点F被连接至具有绝缘控制端(例如，MOS晶体管150)的晶体管的栅极G，该绝缘控制端具有连接至输出端114和115的导电端(漏极D和源极S)以测量保留在电容元件C2中的残余电荷(忽略并联的电容元件C1的电容量)。例如，端点115接地，端点114被连接至电流源(未示出)，使在晶体管150中的漏电流I114能够进行电流-电压转换。
晶体管150的栅极电介质的厚度大于电容元件C1的电介质厚度以避免在节点F上产生额外漏电。优选地，晶体管150的栅极厚度甚至大于电容元件C3的电介质厚度以避免产生寄生程序路径(从节点F充电或放电)。
可以通过比较器简单的实现存储值的判读，只要节点F的电荷保持充足则可实现切换。而用于切换比较器的值定义了由元件100存储的字位的状态切换值。可设想其它读取方案，例如，在一种实施方式中的多值判读，其中电路100直接存储多个字位。
图9示出了晶体管150的漏电流I114相对于节点F参照端点115的电压VF的图像的实施例。电压VF表示晶体管150的栅极-源极电压。电压VF取决于并联电容元件C1和C2剩余电荷，并且基本上取决于电容元件C1的剩余电荷。漏电流I114的评测可通过保持端点112和端点115电压相同(例如，接地)并在端点114施加已知电压来实现。
图10示出了节点F上的电荷QF随时间的变化。当供电(程序)电压停止被用于端点113的时间t0时，电荷QF从初始值QINIT开始，随电容电荷改变，直到时间t1结束。时间t0和t1的时间间隔不仅取决于电容元件C1的电介质的漏电电容量，也取决于决定QINIT值的电容元件C2的值(因此取决于存储电容的值)。
假定端点112和端点115以及电容元件C1的第二电极122处于参考电压，端点114偏置为确定值，使电流I114的变化仅来自节点F上的电压变化，而这种变化仅取决于从时间t0的时间推移。结果是在所述的实施方式中，由于时间漏电元件(C1)和表示剩余电荷的元件(C2)之间的分离而获取。
通过电容元件C3电路100的程序或激活(切换存储位为状态1)保护具有相对薄的氧化物(电介质)厚度的电容元件C1，将面临程序被破坏的危险。这样使得检测可靠并随时间可再生。
多个电容元件C3被并联连接至端点113和节点F以加快程序时间。
类似地，合适的保持时间可以通过设置电容元件C1和C2的电介质的厚度和/或介电常数实现，也可以通过提供多个并联电容元件C1和/或C2实现。
图11示出了电荷保持电路100’的另一种实施方式的电路图。
与图8的实施方式相比，晶体管150由具有连接至节点F的浮动栅极FG的晶体管160替代。晶体管160的控制栅极CG被连接至端点116用于控制电路100′中的剩余电荷读取(以及存储位的状态读取)。晶体管160的浮动栅极FG与沟道(活动区)之间的电介质厚度大于电容元件C1的电介质厚度，以及优选地，其大于电容元件C3的电介质厚度。
电荷植入或抽取元件C3的另一不同是浮动栅极MOS晶体管170。晶体管170的浮动栅极141被连接至节点F。
在图11的实施例中，电路已部分示出其环境。晶体管170的漏极142被连接至接收电源电压Valim的电流源118并且晶体管170的源极173接地。晶体管170的控制栅极174接收控制信号CTRL，旨在当需要植入电荷时启动晶体管170。晶体管160的漏极(端点114)接收供电电压Valim并且晶体管160的源极通过电流源119接地(与参照图8所述的实施例相反)。电流源119的电压V119表示节点F处的电压并用于切换比较器(未示出)的输出。
图12以图表形式示出了图11的电路工作时，电流I114随控制栅极的外加电压V116的变化。需要说明的是，假定晶体管160漏极端114的电压源极端115之间的电压由外部读取电路保持恒定。而浮动栅极和端点115之间的电压降取决于节点F处存在的电荷、节点F和112之间的全部电容量(基本上是电容C1和C2的电容量)以及晶体管160的控制栅极116的外加电压。图12示出了三条曲线a，b和c。曲线a示出了当节点F完全放电的情况。曲线b示出了节点F存在的正电荷的情况(电子抽取)。然后晶体管160的门限被降低。曲线c示出了节点F存在的负电荷的情况(电子植入)，生成MOS晶体管160的更高的门限。
根据应用背景，电荷可以被植入节点F或从节点F抽取以将晶体管160的特性从曲线a调整到曲线b和c中的一个。一旦从编程电压中隔离，电容元件C1的漏电返回随时间的变化如曲线a。当电流I114变为零时，对零电压V116的电流I114的测量(以及电压V119)能够检测到时间的有效期(位复位为零)。
然后，假定通过Fowler-Nordheim效应抽取电子(用于激活或程序端点113，相对于端点112的电压为正)。将描述简单转换至在节点F植入电子的操作，例如，通过利用外加端点142、端点173和端点174之间合适的电压的所谓热载现象来实现。
不同电压可被用于程序和读取模块，可提供在剩余电荷和存储位的状态解析之间可用的参考。
根据实施方式的一种具体的实施例，电荷保持电路可根据以下值构成：
电容C1：2fF，电介质厚度：40
Figure G200880001701XD00151
电容C2：20fF，电介质厚度：160
Figure G200880001701XD00152
电容C3：1fF，电介质厚度：80
Figure G200880001701XD00153
这种电路可通过外加大约12伏特电压被复位，大约一周之后被放电。当然这仅是一个实施例，电介质厚度以及决定电荷保持时间的多个电容元件C1或C2的可能的并联关系。
图13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B、16C、17A、17B和17C示出了根据图11所述的实施方式的电路100’的集成结构实施例，源于EEPROM存储器体系结构。
图13A、14A、15A、16A和17A分别是电荷保持电路及其元件C2、170、C1和160简化的顶视图。图13B是沿图13A的线AA’的截面图。图14B、15B、16B和17B分别是沿图14A、15A、16A和17A的线BB’的截面图。图13C、14C、15C、16C和17C示出了电荷保持电路及其元件C2、170、C1和160的各个等效电路图。
假定具有在P型硅衬底180上的N沟道晶体管的实施方式(图13B)。相反的情况同样可以。
每个元件或者单要C2、170、C1或160是这样得到的：浮动栅极晶体管与单栅选择晶体管T T2、T3、T1或T4串联连接，以选择(例如从EEPROM单元阵列网络)电子电荷保持电路。
构成元件C2、170、C1和160的不同晶体管的浮动栅极相互连接(导线184)以构成浮动节点F。控制栅极与导线185连接在一起用于外加读取控制信号CG。各自的源极SC2、S7、SC1和S6与端点112(地)相连并且各自的漏极DC2、D7、DC1和D6被连接至选择晶体管T2、T3、T1和T4的各自的源极。
晶体管T1-T4的栅极与电路的外加选择信号SEL的导线186连接在一起。各自的漏极D1-D4被连接至分别控制的位线BL1-BL4。图13C中的位线顺序已作为BL2、BL3、BL1和BL4被随机示出，而行中的水平方向(根据图示的指向)的不同元件C2、170、C1和160的顺序不重要。
在实施方式的所述实施例中，假定N型源极和漏极区沿直线方向被绝缘区181各自分离(图13B)。浮动栅极构成于第一导电层M1，该第一导电层被绝缘层182与活动区隔离；控制栅极构成于第二导电层M2，该第二导电层被绝缘层183与第一导电层分离。选择晶体管的栅极构成于例如层M2。
与常规的EEPROM单元网络的不同是浮动栅极通过四个晶体管群相互连接以构成浮动节点F。另一个不同是构成不同电路元件的浮动栅极晶体管通过其隧道窗和/或其漏极和源极的连接而各不相同。
图14A-14C示出了电容元件C2的构成。对应于浮动栅极晶体管的漏极DC2和源极SC2被短路(如图14B所示，通过在全部活动区植入N+型)以构成电容的电极132。进一步地，分离关于标准EEPROM单元的隧道窗。
图15A-15C示出了由电容元件C3构成的晶体管170的构成。这是一个标准的EEPROM单元，其中隧道窗202下的N型杂质半导体区的扩展201(图15B)在电荷植入区提供了一个平台。类似于标准EEPROM单元，漏极区D7被连接至选择晶体管T3的源极。源极区S7被连接至端点112。
图16A-16C示出了构成电荷保持电路的漏电元件的电容元件C1的构成。与标准EEPROM单元的不同是用于隧道效应以增加漏电的电介质窗的稀释(图16B的212区)。例如，选择212电介质厚度大约为未改变单元的隧道窗(图15B的202)的电介质厚度(例如，30至40埃()之间)的一半(例如，30至40埃之间)。
图17A-17C示出了读取晶体管160的构成，其中隧道窗已被取消，以及优选地，EEPROM单元的常规植入区(图15B的201)也被取消。从而由源极S6和漏极D6限制的活动区类似于常规MOS晶体管的活动区。
图13A-17C的表示被简化并可适应于所用的技术。具体地，虽然已经示出栅极与漏极和源极区的限定排成直线，但仍存在轻微的重叠。
利用EEPROM单元技术的实施方式的优点是：通过外加与擦除或写入EEPROM单元的相同的电压电平和相同的时间窗，电荷保持电路可被程序化和复位。
另一优点是：通过避免漏电元件(C1)的薄氧化物降解，上述实施方式可在连续的写操作中随时间保持稳定。
位线BL1-BL4的各个连接取决于电路操作阶段以及尤其取决于编程(设置)或读取阶段。
以下表1示出了设置(SET)及如图13A-17C所述的电荷保持电路的读取(READ)的实施方式。
表I
  SEL   CG   BL2   BL3   BL1   BL4   112
  设置   VPP1   0   HZ   VPP2   HZ   HZ   HZ
  读取   VSEL   VREAD   HZ   HZ   HZ   V114   0
在设置阶段SET(切换存储位至状态1)，当应用于浮动栅极晶体管的控制栅极的信号CG保持为低电平0以避免开启晶体管160时，选择信号SEL产生对地的第一高电压VPP1以开启不同晶体管T1-T4。当位线BL3外加正电压VPP2产生浮动节点F的电荷时，位线BL1、BL2和BL4保持浮动(高阻状态HZ)。优选地，浮动栅极晶体管的源极的共线112保持浮动HZ。
对于读取READ，不同的选择晶体管由信号SEL设置为电平VSEL，并且读取电平VREAD应用于不同浮动栅极晶体管的控制栅极。位线BL1、BL2和BL3处于高阻抗状态HZ，而位线BL4接收能够提供读取电流源的电压V114。这里的位线112接地。
优选地，不同的电平VPP1、VPP2、VSEL、VREAD和V114之间的关系如下：
VPP1高于VPP2；
VSEL高于VREAD；
VREAD与V114具有相同的次数级；
根据实施方式的具体的实施例：
VPP1＝14伏特；
VPP2＝12伏特；
VSEL＝4伏特；
VREAD＝2伏特；以及
V114＝1伏特。
当然，以上所述的与一个EEPROM单元的电荷保持电路的每个元件可以由某种结构替代，其中并联的多个相同单元的子集被用于各个不同的元件。具体地：
可使用并联的多个元件C2以增加节点F的电容量从而延长电子电路放电时间；
可使用并联的多个元件170以提高程序中节点F的电子植入或抽取速度；
可使用并联的多个漏电元件C1以降低系统放电时间；和/或
可引入并联的多个读取元件160以为电路赋予的更大电流。
电荷保持电路可被引入于EEPROM单元的标准网络的位置，使可能的恶意用户定位更加困难。
通过提供合适的地址和切换方式，构成电荷保持电路的单元选择晶体管可与常规的EEPROM单元合用相同的位线。
当然，对于所属领域的技术人员，本发明可容易地进行各种变更、修订和改进。具体地，电荷保持电路可由可能存在的可再生形式并随时间改变的电荷损耗独立于电路供电的任意电路构成。例如，可使用如国际专利申请WO-A-03/083769所述的电路。
进一步地，基于以上给出的功能指示和应用需求，电路的具体构成在所属领域的技术人员的能力范畴之内。计数器可具有任意特性并且计数功能可进行递增或递减。例如(尤其在例如图8及之后图示所示的实施方式中，其中计数单元除被时间复位之外不能被其它复位)，可使用有限尺寸的两个递增计数器，需考虑提供的值的差别。
此外，本发明尤其不需要持续供电，可被应用于遥控设备(电磁转发器类型的遥控设备)，从所存在的电磁场(由终端生成)中提取其供电。

Claims (10)

1.一种用于保护电子线路(10’)中的信息的至少一部分的方法，如果检测到异常操作的次数大于门限时，使至少一个电路功能失效，其中所述功能的实效是临时的，并持续一定时间，与所述电路是否供电无关，所述失效持续时间由至少一个电荷保持电路(100)设定，所述电荷保持电路具有通过电介质空间实现漏电的至少一个第一电容元件(C1)。
2.根据权利要求1所述的方法，其中所述功能失效是由电荷植入到所述第一电容元件(C1)或从所述第一电容元件(C1)抽取电荷引起的。
3.根据权利要求1所述的方法，其中异常操作是利用一部分要保护的信息的认证尝试的故障。
4.根据权利要求3所述的方法，应用于利用提供认证密码的所述电路(10’)的用户的所述认证。
5.根据权利要求3所述的方法，应用于利用签名验证从所述电路(10’)接收到的数据的所述认证。
6.根据权利要求1所述的方法，其中所述电路(10’)的所述操作无效持续时间范围是一小时至一星期。
7.包括方法的电子电路(10’)用于实施根据权利要求1所述的方法。
8.根据权利要求7所述的方法，其中所述每个电荷保持电路包括：
至少一个第一电容元件(C1)，其具有连接至浮动节点(F)的第一电极(121)；
至少一个第二电容元件(C2)，其具有连接至所述浮动节点(F)的第一电极(131)，所述第二电容元件具有相比于所述第一电容元件更高的电容量；以及
至少一个第一晶体管(150，160)，其具有连接至所述浮动节点的绝缘控制栅极。
9.根据权利要求8所述的电路，其中至少一个第三电容元件(C3、170)具有连接至所述浮点(F)的第一电极(141)以及连接至电压源的所述第二电极(142)。
10.根据权利要求9所述的电路，植入于EEPROM型存储器单元的网络，每一个所述EEPROM型存储器单元包括与浮动栅极晶体管串联的选择晶体管，其中在存储器单元的同一行，所述单元晶体管的各个浮动栅极相互连接：
所述第一电容元件包括至少一个第一单元(C1)的第一子集，其中所述浮动栅极晶体管的隧道窗的电介质(212)厚度小于其它单元的电介质厚度；
所述第二电容元件包括至少第二单元(C2)的第二子集，其中所述浮动栅极晶体管的漏极和源极相互连接；
所述第三电容元件包括至少一个第三单元(170)的第三子集；以及
所述第一晶体管包括至少一个第四单元(160)的第四子集，所述第四单元不具有隧道窗。
CNA200880001701XA 2007-01-05 2008-01-04 电子电路的临时锁定 Pending CN101606162A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0752553 2007-01-05
FR0752553 2007-01-05

Publications (1)

Publication Number Publication Date
CN101606162A true CN101606162A (zh) 2009-12-16

Family

ID=38298399

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA200880001701XA Pending CN101606162A (zh) 2007-01-05 2008-01-04 电子电路的临时锁定

Country Status (5)

Country Link
US (1) US9036414B2 (zh)
EP (1) EP2108165A1 (zh)
JP (1) JP4882007B2 (zh)
CN (1) CN101606162A (zh)
WO (1) WO2008084018A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8411504B2 (en) * 2007-01-05 2013-04-02 Proton World International N.V. Limitation of the access to a resource of an electronic circuit
CN101611414B (zh) * 2007-01-05 2012-12-05 质子世界国际公司 电子电路中的信息的保护
WO2010056438A2 (en) * 2008-11-13 2010-05-20 Proteus Biomedical, Inc. Shielded stimulation and sensing system and method
KR101725505B1 (ko) * 2010-12-07 2017-04-11 삼성전자주식회사 해킹 검출 장치, 집적 회로 및 해킹 검출 방법
CN103870766A (zh) * 2012-12-18 2014-06-18 神讯电脑(昆山)有限公司 电子储存装置及其数据保护方法
EP3179432A1 (en) * 2015-12-11 2017-06-14 Mastercard International Incorporated Delegation of transactions
ITUA20164741A1 (it) * 2016-06-29 2017-12-29 St Microelectronics Srl Circuito di lettura di uno stadio circuitale a lunga costante di tempo e relativo metodo di lettura
ITUA20164739A1 (it) * 2016-06-29 2017-12-29 St Microelectronics Srl Circuito di test di uno stadio circuitale a lunga costante di tempo e relativo metodo di test
EP4485237A1 (en) * 2023-06-29 2025-01-01 Thales Dis France Sas Method for securely verifying a password dedicated to a client application on a client device

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3906460A (en) 1973-01-11 1975-09-16 Halpern John Wolfgang Proximity data transfer system with tamper proof portable data token
US4028733A (en) * 1975-07-07 1977-06-07 Telebeam Corporation Pictorial information retrieval system
FR2401459A1 (fr) 1977-08-26 1979-03-23 Cii Honeywell Bull Support d'information portatif muni d'un microprocesseur et d'une memoire morte programmable
DE3041109A1 (de) * 1980-10-31 1982-06-09 GAO Gesellschaft für Automation und Organisation mbH, 8000 München Identifikationselement
JPH0818473B2 (ja) 1985-07-31 1996-02-28 トッパン・ムーア株式会社 機密水準を設定できるｉｃカード
US4983816A (en) 1988-02-24 1991-01-08 Kabushiki Kaisha Toshiba Portable electronic device
FR2668274B1 (fr) 1990-10-19 1992-12-31 Gemplus Card Int Circuit integre a securite d'acces amelioree.
TW301750B (zh) 1995-02-08 1997-04-01 Matsushita Electric Industrial Co Ltd
FR2757972B1 (fr) 1996-12-31 1999-02-19 Bull Cp8 Procede de securisation d'un module de securite, et module de securite associe
US20010010331A1 (en) 1996-12-31 2001-08-02 Michel Hazard Process for protecting a security module, and associated security module
US6188309B1 (en) * 1998-01-07 2001-02-13 At&T Corp Method and apparatus for minimizing credit card fraud
DE19818830A1 (de) 1998-04-27 1999-10-28 Deutsche Telekom Mobil Verfahren und Anordnung zur Verhinderung der mißbräuchlichen Verwendung der auf einem Chipkarten-Interface vorhandenen Authentifizierungsprozeduren
FR2795838B1 (fr) 1999-06-30 2001-08-31 Bull Cp8 Procede de securisation du traitement d'une information sensible dans un module de securite monolithique, et module de securite associe
WO2001054057A1 (de) * 2000-01-19 2001-07-26 Infineon Technologies Ag Integrierte sicherheitsschaltung
US6356126B1 (en) 2000-07-10 2002-03-12 Agere Systems Guardian Corp. Methods and devices for testing the operation of counters used in phase-locked loops
FR2818766A1 (fr) 2000-12-21 2002-06-28 Bull Cp8 Procede de securisation de l'execution d'un programme implante dans un module electronique a microprocesseur, ainsi que le module electronique et la carte a microcircuit associes
DE10105987A1 (de) 2001-02-09 2002-08-29 Infineon Technologies Ag Datenverarbeitungsvorrichtung
FR2837960B1 (fr) * 2002-03-28 2004-07-09 Oberthur Card Syst Sa Entite electronique transactionnelle securisee par mesure du temps
FR2844897B1 (fr) * 2002-09-25 2005-01-28 Oberthur Card Syst Sa Entite electronique securisee avec gestion du temps
US8041933B2 (en) 2002-12-20 2011-10-18 The Invention Science Fund I Method and apparatus for selectively enabling a microprocessor-based system
FR2867591A1 (fr) 2004-03-10 2005-09-16 Proton World Internatinal Nv Mise a jour d'un compteur de valeur d'une carte a puce
DE602005011529D1 (de) 2004-06-07 2009-01-22 Proton World Int Nv Programmausführungssteuerung
FR2874440B1 (fr) 2004-08-17 2008-04-25 Oberthur Card Syst Sa Procede et dispositif de traitement de donnees
US7516902B2 (en) 2004-11-19 2009-04-14 Proton World International N.V. Protection of a microcontroller
FR2891654A1 (fr) 2005-10-05 2007-04-06 Proton World Int Nv Compteur d'evenements
DE102005056940B4 (de) 2005-11-29 2016-06-30 Infineon Technologies Ag Vorrichtung und Verfahren zum nicht-flüchtigen Speichern eines Statuswertes
FR2904464A1 (fr) 2006-07-27 2008-02-01 St Microelectronics Sa Circuit eeprom de retention de charges pour mesure temporelle
FR2904463A1 (fr) 2006-07-27 2008-02-01 St Microelectronics Sa Programmation d'un circuit de retention de charges pour mesure temporelle
CN101595530B (zh) * 2006-07-27 2012-12-05 意法半导体有限公司 读取用于进行时间测量的电荷保持元件的电路
WO2008012459A2 (fr) 2006-07-27 2008-01-31 Stmicroelectronics Sa Circuit de retention de charges pour mesure temporelle
CN101611414B (zh) 2007-01-05 2012-12-05 质子世界国际公司 电子电路中的信息的保护
US8411504B2 (en) 2007-01-05 2013-04-02 Proton World International N.V. Limitation of the access to a resource of an electronic circuit
JP5570455B2 (ja) 2011-02-16 2014-08-13 オムロンオートモーティブエレクトロニクス株式会社 漏電検知装置
JP5710307B2 (ja) 2011-02-16 2015-04-30 オムロンオートモーティブエレクトロニクス株式会社 漏電検知装置

Also Published As

Publication number Publication date
WO2008084018A1 (fr) 2008-07-17
US20110007567A1 (en) 2011-01-13
US9036414B2 (en) 2015-05-19
EP2108165A1 (fr) 2009-10-14
JP4882007B2 (ja) 2012-02-22
JP2010515188A (ja) 2010-05-06

Similar Documents

Publication Publication Date Title
CN101611413B (zh) 一种对访问电子电路资源的限制
CN101606162A (zh) 电子电路的临时锁定
JP5070297B2 (ja) 電子回路に含まれる情報の保護
EP3407335B1 (en) Non-volatile memory based physically unclonable function with random number generator
US10769309B2 (en) Apparatus and method for generating identification key
US8855314B2 (en) Hierarchization of crytographic keys in an electronic circuit
US10855477B2 (en) Non-volatile memory with physical unclonable function and random number generator
US10715340B2 (en) Non-volatile memory with security key storage
US8370644B2 (en) Instant hardware erase for content reset and pseudo-random number generation
KR101663341B1 (ko) 식별키 생성 장치 및 방법
US20170295027A1 (en) Apparatus and Method for Processing Authentication Information
US9047727B2 (en) Portable electronic device and method for securing such device
Jia et al. Extracting robust keys from NAND flash physical unclonable functions
EP3407336B1 (en) Unchangeable phyisical unclonable function in non-volatile memory
Kamal et al. Capacitive physically unclonable function
US12530136B2 (en) Protection of an authentication method
Watanabe Device level security implementation to SSD

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20091216