CN102403996A - 半导体器件的移位电路 - Google Patents

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Abstract

本发明公开了一种降低半导体器件的功耗的半导体器件的移位电路。移位电路包括多个移位器和多个时钟控制器。所述多个移位器响应于时钟而顺序地将输入信号移位。所述多个时钟控制器被包括在所述多个移位器中的至少一个中。所述多个时钟控制器在相应的移位器的输入被激活之前开始向相应的移位器提供时钟。所述多个时钟控制器在当相应的移位器的输出被激活时停止向相应的移位器提供时钟。

Description

半导体器件的移位电路
相关申请的交叉引用
本申请要求2010年8月30日提交的韩国专利申请No.10-2010-0083869的优先权，其全部内容通过引用合并在本文中。
技术领域
本发明的示例性实施例涉及半导体存储存储器件，更具体而言涉及半导体存储器件的移位电路。
背景技术
近来，半导体存储器领域中的主要问题已经从集成度转变为操作速度。因此，诸如同步动态随机存取存储器(DRAM)、双数据速率(DDR)同步DRAM(SDRAM)、RAMBUS DRAM等高速同步存储器构成了半导体存储器制造市场中的主流。
同步存储器指的是一种与外部系统时钟同步且响应于系统时钟而操作的存储器。例如，SDRAM与时钟的上升沿同步以允许响应于每个时钟来输入/输出一个数据。DDRSDRAM与时钟的上升沿以及下降沿同步以允许响应于每个时钟来输入/输出两个数据。
一般地，在包含DDR SDRAM的半导体存储器件中，为了平稳的数据传输，设置了各种操作时序。作为一个例子，写入潜伏时间(WL)表示在写入命令输入之后输入数据的定时。写入潜伏时间基于外部时钟信号的周期。在写入潜伏时间是4的情况下，数据在施加写入命令且然后经过外部时钟信号的4个时钟之后输入。
作为第二个例子，存在额外潜伏时间(AL)。在没有指示AL的情况下，在施加有效信号且然后经过tRCD之后施加读取/写入命令。tRCD表示随机地址选通(RAS)到列地址选择(CAS)延迟。在指示了AL的情况下，可以在tRCD流逝完以前施加读取/写入命令。如果AL是2，则可以在施加读取/写入命令的定时的2个时钟周期之前施加读取/写入命令。采用AL将会提高数据总线的使用率。
在存储器采用AL的情况下，读取潜伏时间(RL)为AL与列地址选选通(CAS)潜伏时间(CL)之和，所述读取潜伏时间(RL)是从读取命令的输入开始到有效数据的输出所需的时间。也就是说，CL是表示在输入命令之后数据的输出定时的所谓的延迟系统。
如上所述，为了在施加读取/写入命令的输入且然后输入了数个时钟之后输入/输出数据，要求将施加的读取/写入命令移位一定数量的时钟。也就是说，需要在施加读取/写入命令的时间点将读取/写入命令移位并响应于施加的读取/写入命令来输入/输出数据。模式寄存器设置(MRS)储存指示要将施加的读取/写入命令移位多少的信息。移位电路响应于储存在MRS中的所述信息来将施加的读取/写入命令移位。
移位电路响应于储存在MRS中的所述信息来将地址和命令移位并输出。下面将描述现有的移位电路的结构和操作。
图1示出了半导体器件的现有的移位电路的框图。
从图1可以看出，移位电路包括串联的多个移位器101、102和110。每个移位器接收其输入信号且响应于时钟CLK移位。移位器彼此串联连接。
下面将假设移位电路中的多个移位器101、102和110的数量是10。此外，将假设输入信号IN是写入命令且MRS所设置的写入潜伏时间是7。也就是说，将描述移位电路将写入命令移位7个时钟并输出的情况。一般地，命令是1个时钟或0.5个时钟的脉冲信号。这里，将假设写入命令是1个时钟的脉冲信号。所述多个移位器101、102和110可以分别由D型触发器来实现。D型触发器将其输入延迟一个周期并输出。复位信号RST指示的是将所述多个移位器101、102和110复位的信号。
当接收到写入命令时，第一移位器101响应于时钟CLK将作为输入信号IN的写入命令移位一个时钟并产生移位了的写入命令作为第一正输出QR1。第一移位器101响应于时钟CLK将第一正输出QR1移位一个时钟并产生移位了的第一正输出QR1作为第二正输出QR2。以同样的方式，第十移位器110响应于时钟CLK将第九正输出QR9移位一个时钟并产生移位了的第九正输出QR9作为第十正输出QR10。因此，第一至第十移位电路101、102和110分别将写入命令移位1个时钟到10个时钟并产生相应的移位了的写入命令。由于写入潜伏时间为7，因此数据响应于第七移位器107(未示出)的正输出QR7而输出。
替代地，可以使用第七移位器107的负输出QF7。负输出QF1、QF2和QF10的延迟值比1个时钟小且具有输入信号IN的反相相位。
优选的是，每个移位器仅仅在其输入信号输入、移位和输出的时间段内操作。然而，现有的移位电路为全部的移位器101、102和110提供时钟CLK。因此，这导致增加了移位电路中流过的电流量且增加了功耗。
发明内容
本发明的示例性实施例涉及一种降低功耗的半导体器件的移位电路。
根据本发明的一个示例性实施例，移位电路包括多个移位器和多个时钟控制器。所述多个移位器响应于时钟而顺序地将输入信号移位。所述多个时钟控制器被包括在所述多个移位器中的至少一个中。所述多个时钟控制器在相应的移位器的输入被激活之前开始将时钟提供给相应的移位器。所述多个时钟控制器在当相应的移位器的输出被激活时停止向相应的移位器提供时钟。
附图说明
图1示出了半导体器件中的现有的移位电路的框图。
图2示出了图1所示的移位器的详细电路图。
图3示出了根据本发明的一个实施例的半导体器件中的移位电路的框图。
图4示出了图3所示的时钟控制器的详细框图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以以不同的方式实施，而不应解释为限定为本文所记载的实施例。确切地说，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的不同附图和实施例中表示相同的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。
图2图示了图1所示的移位器101、102和110的详细电路图。
可以用一般的D型触发器来实现移位器101、102和110。D型触发器包括第一传输门201、第二传输门202、第一锁存电路203和第二锁存电路204。第一传输门201响应于时钟CLK而传输输入信号IN。第二传输门202响应于时钟CLK而传输负输出QF。第一锁存电路203锁存或储存经由第一传输门201传送来的输入信号IN。第二锁存电路204锁存或储存经由第二传输门202传送来的负输出QF。VDD表示电源电压。
图3示出了根据本发明的一个实施例的半导体器件中的移位电路的框图。
如图3所示，移位电路包括多个移位器301、302、310和多个时钟控制器311、312和319。所述多个移位器301、302、310响应于时钟CLK而顺序地将输入信号移位。所述多个时钟控制器311、312和319被包括在所述多个移位器301、302、310中的至少一个中。所述多个时钟控制器311、312和319在相应的移位器301、302和310的输入被激活之前开始向相应的移位器301、302和310提供时钟CLK，而在当相应的移位器301、302和310的输出QR2、QR3和QR10被激活时停止向相应的移位器301、302和310提供时钟CLK。
所述多个时钟控制器311、312和319被包括在除移位器301外的多个移位器302、303、310中。所述多个时钟控制器311、312和319在当在相应的移位器之前的、相应的移位器302、303和310的输入IN、QR1和QR9被激活时，开始向相应的移位器302、303和310提供时钟CLK，而当相应的移位器302、303和310的输出QR2、QR3和QR10被激活时，停止向相应的移位器302、303和310提供时钟CLK。
替代地，所述多个时钟控制器311、312和319可以被包括在所述多个移位器302、303和310中的一部分中。所述多个时钟控制器311、312和319可以在相应的移位器的输入被激活之前的一定时间向相应的移位器提供时钟CLK。例如，所述多个时钟控制器311、312和319接收负输出QF2、QF3和QF10且将接收到的负输出QF2、QF3和QF10作为时钟CLK提供给相应的移位器。
所述多个时钟控制器311、312和319在当相应的移位器302、303和310之前的移位器被激活时，开始向相应的移位器302、303和310提供时钟CLK，而当相应的移位器302、303和310的输出QR2、QR3和QR10被激活时，停止向相应的移位器302、303和310提供时钟CLK。输入信号IN可以是具有一定脉冲宽度的脉冲信号。
这里，将在输入信号IN是写入命令而MRS所设置的写入潜伏时间为5的情况下描述移位电路的操作。一般地，命令是具有1个时钟或0.5个时钟的脉冲信号。复位信号表示的是将所述多个移位器301、302、303和310复位的信号。
首先，写入命令被同时地输入第一移位器301和第一时钟控制器311。当写入命令输入时，第一移位器301将输入信号IN移位1个时钟且产生移位了的输入信号作为第一正输出QR1。第一时钟控制器311在当写入命令输入时被激活。然后，第一时钟控制器311开始向相应的第二移位器302提供时钟CLK。第二移位器302接收第一正输出QR1，并响应于时钟CLK将第一正输出QR1移位1个时钟且产生移位了的正输出QR1作为第二正输出QR2。当第二正输出QR2被激活时，第一时钟控制器311停止向相应的第二移位器302提供时钟CLK。
当第一移位器301的第一正输出QR1输入时，第二时钟控制器312开始向相应的第三移位器303提供时钟CLK。第三移位器303接收第二正输出QR2，并响应于时钟CLK将第二正输出QR2移位1个时钟且产生移位了的正输出QR2作为第三正输出QR3。当第三正输出QR3被激活时，第二时钟控制器312停止向相应的第三移位器303提供时钟CLK。
后续的移位器和时钟控制器以相同的方式操作。也就是说，对不执行移位操作的移位器不提供时钟CLK。因此，将会减少移位电路中流过的电流和移位电路的功耗。
在用移位器的负输出来替代正输出的情况下，将执行相同的操作。
所述多个移位器301、302、303和310可以由D型触发器来实现。尽管可以由D型触发器来实现所述多个移位器301、302、303和310，但是所述多个移位器301、302、303和310的构造并非仅仅限于这种构造。要注意的是，所述多个移位器301、302、303和310可以具有接收输入信号、将输入信号移位和输出移位了的输入信号的类似的构造。
图4示出了图3所示的时钟控制器311、312和319的详细框图。
如图4所示，所述多个时钟控制器311、312和319包括使能信号发生单元401和时钟使能单元402。使能信号发生单元401在当相应的移位器之前的移位器的输入被激活时将使能信号EN激活，而当相应的移位器的输出被激活时将使能信号EN去激活。时钟使能单元402在当使能信号EN被激活时传输时钟CLK，而当使能信号EN被去激活时不传输时钟CLK。
使能信号发生单元401包括第一输入端A和第二输入端B。第一输入端A接收相应的移位器之前的移位器输入以将使能信号EN激活。第二输入端B接收相应的移位器的输入以将使能信号EN去激活。
当相应的移位器之前的移位器的输入被激活时，使能信号EN被使能信号发生单元401激活。当使能信号EN被激活时，时钟使能单元402传输时钟CLK。当相应的移位器的输出被激活时，使能信号EN被使能信号发生单元401去激活。当使能信号EN被去激活时，时钟使能单元402不传输时钟CLK。
使能信号发生单元401可以由RS锁存器来实现。尽管使能信号发生单元401可以由RS锁存器来实现，但是使能信号发生单元401的构造并非仅仅限于这种构造。要注意的是，使能信号发生单元401可以具有如上所述的类似的构造。在使能信号发生单元401是RS锁存器的情况下，第一输入端A是设置输入端，第二输入端B是复位输入端，且RS锁存器的输出信号是使能信号EN。
虽然已经以具体实施例的方式描述了本发明，但是对于本领域技术人员来说明显的是，在不脱离所附权利要求书限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (10)

1.一种半导体器件的移位电路，包括：
多个移位器，所述多个移位器被配置为响应于时钟而顺序地将输入信号移位；以及
多个时钟控制器，所述多个时钟控制器被配置为每个都在相应的移位器的输入被激活之前向相应的移位器提供时钟，而在当相应的移位器的输出被激活时停止向相应的移位器提供所述时钟。
2.如权利要求1所述的移位电路，其中，所述多个时钟控制器每个被配置为在当相应的移位器之前的指定的移位器的输入被激活时向相应的移位器提供时钟，而在当相应的移位器的输出被激活时停止向相应的移位器提供时钟。
3.如权利要求1所述的移位电路，其中，所述输入信号是脉冲信号。
4.如权利要求1所述的移位电路，其中，所述多个移位器每个包括D型触发器。
5.如权利要求1所述的移位电路，其中，所述多个时钟控制器每个包括：
使能信号发生单元，所述使能信号发生单元被配置为在当相应的移位器之前的指定的移位器的输入被激活时将使能信号激活，而当相应的移位器的输出被激活时将所述使能信号去激活；以及
时钟使能单元，所述时钟使能单元被配置为当所述使能信号被激活时传输所述时钟，而当所述使能信号被去激活时不传输所述时钟。
6.如权利要求5所述的移位电路，其中，所述使能信号发生单元包括RS锁存器。
7.一种半导体器件的移位电路，包括：
多个移位器，所述多个移位器被配置为将输入信号按顺序地移位经过所述移位器；以及
多个时钟控制器，所述多个时钟控制器被配置为每个都接收所述移位器中的第一移位器和第二移位器的输出信号并响应于所述第一移位器和所述第二移位器中的一个的输出信号来向所述移位器中的相应的一个提供时钟，并响应于所述第一移位器和所述第二移位器中的另外一个的输出信号来停止提供所述时钟。
8.如权利要求7所述的移位电路，其中，所述多个时钟控制器每个被配置为在输入信号被移位并输入相应的移位器之前向相应的移位器提供所述时钟，并在当输入信号从相应的移位器输出时停止提供所述时钟。
9.如权利要求7所述的移位电路，其中，所述多个时钟控制器每个都包括RS锁存器和时钟使能单元，所述RS锁存器接收所述第一移位器和所述第二移位器的输出信号作为输入，所述时钟使能单元接收所述RS锁存器的输出作为输入以对所述时钟信号的提供进行控制。
10.如权利要求7所述的移位电路，其中，所述多个移位器每个都具有用于将输入信号输出的正输出节点和用于将输入信号的反相信号输出的负输出节点，所述多个时钟控制器每个都被耦接为接收所述第一移位器和所述第二移位器中的移位器的负输出节点的输出。
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