CN102714221A - 电路基板、显示装置和电路基板的制造方法 - Google Patents

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Abstract

本发明提供TFT的半导体层包括氧化物半导体且使用低电阻的铝配线的、可靠性优异的电路基板。本发明的电路基板是具有氧化物半导体层、源极配线和漏极配线的电路基板，上述源极配线和该漏极配线分别具有与该半导体层接触的部分，该源极配线的与该半导体层接触的部分和该漏极配线的与该半导体层接触的部分隔开间隔相对，并且该源极配线和该漏极配线通过将含有铝以外的金属的层和含有铝的层层叠而形成。

Description

电路基板、显示装置和电路基板的制造方法
技术领域
本发明涉及电路基板、显示装置和电路基板的制造方法。更详细而言，涉及作为显示装置等电子装置的构成部件而使用的电路基板、显示装置和电路基板的制造方法。
背景技术
电路基板是具有电子电路作为构成要素的基板，例如，包含薄膜晶体管(TFT)等元件的电路基板，作为液晶显示装置、有机电致发光(Electroluminescence)显示装置和太阳电池等电子装置的构成部件被广泛利用。
以下，举例说明构成TFT驱动的液晶显示面板的TFT阵列基板的电路结构。TFT阵列基板具有像素电路，该像素电路包括在由m行的扫描线与n列的信号线组成的m×n矩阵配线的交点设置有作为开关元件的TFT的构造。此外，TFT的漏极配线与子像素电极连接。而且，扫描驱动IC、数据驱动IC这样的周边电路分别与TFT的栅极配线和源极配线连接。在此，作为配线大多使用低电阻的铝配线。
电路受到制成于TFT基板上的TFT的性能的影响。即，由于制成于TFT基板上的TFT的性能根据材质的不同而不同，因此电路能否通过制成于电路基板上的TFT而工作、电路规模是否不会扩大、成品率是否不会降低等受到制成于TFT基板上的电路的影响。在现有的电路基板中，从以低成本并且容易地形成TFT的观点出发大多采用a-Si(非晶硅)，但是a-Si的电子迁移率低，所以希望使用电特性更加优异的材料。
作为TFT的沟道层使用的其它半导体化合物，公开了例如将含有选自In、Ga、Zn中的一种元素的氧化物半导体用于沟道层的薄膜晶体管(例如，参照专利文献1)。
现有技术文献
专利文献
专利文献1：特开2008-277326号公报
发明内容
发明要解决的课题
但是，从提高电子迁移率的观点等出发而采用氧化物半导体作为半导体层的情况下，与对于湿式蚀刻具有耐性的a-Si不同，氧化物半导体对于该湿式蚀刻不具有耐性。因此，在制作包含低电阻的铝配线的电路基板时，如果进行掩模处理(例如，具有沟道蚀刻处理的5个掩模处理)，则氧化物半导体的至少一部分会由于铝用的蚀刻液而消失，从充分提高可靠性的观点看还有待改善。此外，所谓的5个掩模处理，例如包括：(1)使用第一掩模蚀刻栅极配线的工序；(2)使用第二掩模蚀刻半导体层的工序；(3)使用第三掩模蚀刻半导体层而将源极电极与漏极电极分离的工序(在本说明书中，也称为沟道蚀刻工序或者沟道分离工序)；(4)使用第四掩模蚀刻绝缘膜层和有机绝缘膜而形成接触孔的工序；和(5)使用第五掩模蚀刻形成子像素电极的工序。
图12是表示在现有的电路基板的制造方法中形成有栅极配线的基板的截面示意图。从图面的左侧起分别表示电路基板的TFT部、存储电容(Cs)部、连接部和端子部。在它们各自中形成有栅极配线113。
图13是表示在现有的电路基板的制造方法中形成有半导体层的基板的截面示意图。在图12所示基板的基础上，还在基板上形成有绝缘膜115，并且在TFT部和端子部形成有氧化物半导体层117。
图14是表示在现有的电路基板的制造方法中将含有铝的层湿式蚀刻之后的基板的截面示意图。在图13所示基板的基础上，还形成有含有铝的层119，通过掩模处理对该含有铝的层119进行湿式蚀刻。在通过湿式蚀刻除去含有铝的层119之后的部位，氧化物半导体层117的一部分消失，其膜厚变薄消失。
图15是表示在现有的电路基板的制造方法中形成有有机绝缘膜的基板的截面示意图。在图14所示基板的基础上，还形成绝缘膜121，并形成有机绝缘膜123后，通过干式蚀刻在存储电容(Cs)部、连接部和端子部形成接触孔。
图16是表示在现有的电路基板的制造方法中形成有子像素电极的基板的截面示意图。在图15所示基板的基础上，还形成有子像素电极131。如上所述，在现有的电路基板中，由于在对含有铝的层119进行湿式蚀刻时，氧化物半导体层117的至少一部分或者全部消失，因此在充分提高可靠性方面还有提高的余地。
本发明鉴于上述间题而完成，其目的在于提供TFT的半导体层含有氧化物半导体并使用低电阻的铝配线的、可靠性优异的电路基板。
用于解决课题的手段
本发明的发明者们对可靠性优异的电路基板进行了各种研讨，对于在半导体层含有氧化物半导体的电路基板中，在对铝配线进行湿式蚀刻时，电路基板的TFT部和端子部等中的氧化物半导体由于蚀刻液体而消失这一状况进行了关注。并且，发现由于氧化物半导体的消失而不能充分提高电路基板的可靠性，而且发现在电路基板的TFT部中，通过将含有铝以外的金属的层和含有铝的层层叠而形成配线，该配线具有与该半导体接触的部分，将该源极配线与半导体层的接触部分和该漏极配线与半导体层的接触部分隔开间隔相对，由此能够在电路基板的制造时防止氧化物半导体由于蚀刻液体而消失，能够充分提高可靠性，由此想到能够顺利解决上述课题的方法，从而完成本发明。
即，本发明是具有氧化物半导体层、源极配线和漏极配线的电路基板，该电路基板中，上述源极配线和该漏极配线分别具有与该半导体层接触的部分，且该源极配线的与该半导体层接触的部分和该漏极配线的与该半导体层接触的部分隔开间隔相对，并且该源极配线和该漏极配线通过将含有铝以外的金属的层和含有铝的层层叠而形成。
本发明的电路基板，通过构成为上述结构，在沟道蚀刻处理中，首先蚀刻含有铝的层，接着，蚀刻含有铝以外的金属的层。在蚀刻的后半能够代替铝用的湿式蚀刻而进行干式蚀刻，能够使氧化物半导体的消失为干式蚀刻带来的最小限度。因此，TFT的半导体层包含氧化物半导体，并且使用低电阻的铝配线的电路基板中，能够充分提高可靠性。
上述含有铝的层优选例如由铝、铝合金、Mo/Al、或者Mo/Al合金组成。另外，Al合金是以Al-Ni、Al-Nd、Al-Co、Al-Si等为主要成分的合金。作为膜厚例如为50nm～400nm。
作为上述含有铝以外的金属的层，优选相对于含有铝的层的蚀刻剂具有耐性，并且是能够被实施干式蚀刻的层。例如，优选Ti、Ta、W等的金属。另外，作为膜厚，为了使干式蚀刻时间较短，减少基底的损伤，例如优选膜厚为10nm～100nm。
作为上述氧化物半导体层，能够举例ZnO等的结晶性的氧化物半导体层、IGZO(铟镓锌复合氧化物)等非晶质的氧化物半导体层。尤其优选非晶质的氧化物半导体层。此外，非晶质的氧化物半导体层通过磷酸+硝酸+醋酸的混合溶液(Al的一般性蚀刻)而消失。
作为本发明的电路基板的结构，只要必须形成这样的构成要素，则其他的构成要素并不作特别限定。
在下文中对本发明的电路基板的优选实施方式进行详细说明。
作为本发明的电路基板的优选方式之一，能够举例上述含有铝以外的金属的层含有选自钛、钽和钨中的至少一种金属这样的方式。依据该方式，能够容易地进行干式蚀刻，能够充分发挥本发明的效果。更优选的方式为，上述含有铝以外的金属的层含有选自钛、钽和钨中的至少一种。
作为本发明的电路基板的优选实施方式之一，能够举例上述电路基板为薄膜晶体管阵列基板。上述薄膜晶体管阵列基板，在电路基板上设置有薄膜晶体管(TFT)。
本发明也公开了具备本发明的电路基板的显示装置。作为上述显示装置，能够举例液晶显示装置、有机EL显示装置或无机EL显示装置等的EL显示装置等。
本发明也公开了具有氧化物半导体层、源极配线和漏极配线的电路基板的制造方法，上述制造方法包括：形成氧化物半导体层的氧化物半导体形成工序；通过将含有铝以外的金属的层和含有铝的层层叠而形成导电体层的导电体层形成工序；和通过湿式蚀刻对含有铝的层进行处理，接着通过干式蚀刻对含有铝以外的金属的层进行处理的处理工序，上述处理工序使该导电体层分离为源极配线和漏极配线，使得该源极配线与半导体层接触的部分和该漏极配线与半导体层接触的部分隔开间隔相对。
本发明的电路基板的制造方法，在上述沟道蚀刻处理中，在蚀刻的后半代替湿式蚀刻而进行干式蚀刻，由于能够使露出的氧化物半导体的消失为干式蚀刻带来的最小限度，因此在TFT的半导体层包含氧化物半导体，并且使用低电阻的铝配线的电路基板中，能够充分地提高可靠性。
此外，上述导电体层形成工序作为分离源极配线和漏极配线的处理工序的前阶段，只要为形成被蚀刻的导电体层的工序即可。
本发明的电路基板的制造方法的优选方式与上述本发明的电路基板的优选方式相同。
上述各方式在不脱离本发明的主要内容的范围内可以适当组合。
发明效果
依据本发明，在TFT的半导体层包含氧化物半导体，并且使用低电阻的铝配线的电路基板中，能够充分地提高可靠性。
附图说明
图1是表示实施方式1的电路基板的平面示意图。
图2是表示实施方式1的电路基板的TFT部的截面示意图。
图3是表示实施方式1的电路基板的制造方法中形成有栅极配线的基板的截面示意图。
图4是表示实施方式1的电路基板的制造方法中形成有半导体层的基板的截面示意图。
图5是表示实施方式1的电路基板的制造方法中对含有铝的层进行湿式蚀刻之后的基板的截面示意图。
图6是表示实施方式1的电路基板的制造方法中对含有铝以外的金属的层进行干式蚀刻之后的基板的截面示意图。
图7是表示实施方式1的电路基板的制造方法中除去抗蚀剂之后的基板的截面示意图。
图8是表示实施方式1的电路基板的制造方法中形成有有机绝缘膜的基板的截面示意图。
图9是表示实施方式1的电路基板的制造方法中形成有子像素电极的基板的截面示意图。
图10是表示具备实施方式1的电路基板的液晶面板的结构的分解立体示意图。
图11是表示具备图10所示的液晶面板的液晶显示装置的结构的分解立体示意图。
图12是表示现有的电路基板的制造方法中形成有栅极配线的基板的截面示意图。
图13是表示现有的电路基板的制造方法中形成有半导体层的基板的截面示意图。
图14是表示现有的电路基板的制造方法中对含有铝的层进行湿式蚀刻之后的基板的截面示意图。
图15是表示现有的电路基板的制造方法中形成有有机绝缘膜的基板的截面示意图。
图16是表示现有的电路基板的制造方法中形成有子像素电极的基板的截面示意图。
具体实施方式
在本说明书中，所谓的“源极配线的与半导体层接触的部分和漏极配线的与半导体层接触的部分隔开间隔相对”是指，如图2所示，源极配线的与半导体层接触的部分的源极配线的一面和该漏极配线的与半导体层接触的部分的漏极配线的一面并未直接接触，而成为相互平行地彼此相对的关系即可。
因电路基板在本实施方式中为设置有TFT的基板，因此也称为TFT侧基板。与上述电路基板相对的基板在本实施方式中为被配置有彩色滤光片(CF)的基板，因此也被称为CF侧基板。
以下，公开实施方式，参照附图对本发明进行更加详细的说明，但是本发明并不仅局限于这些实施方式。
实施方式1
图1是表示实施方式1的电路基板的平面示意图。电路基板100是设置有薄膜晶体管(TFT)41的TFT侧基板，包括子像素电极区域(显示区域)和子像素电极区域的外侧的区域(非显示区域)。
在非显示区域中配置有连接部51和端子部61，能够通过连接部51将源极驱动器例如以玻璃基芯片(COG：Chip on Glass)的方式安装在电路基板100上。另外，能够通过端子部61将挠性印制基板(FPC)安装在电路基板100上。例如，能够从FPC通过端子部61和连接部51输入用于驱动源极驱动器的信号。
此外，在电路基板100的显示区域中，在玻璃基板(图1中未表示)上栅极配线13和源极配线19s以大致正交的方式设置，并且在由栅极配线13和源极配线19s包围的每个区域中设置有子像素电极31和TFT41。另外，以与子像素电极31重叠的方式，存储电容(Cs)配线25大致平行于栅极配线13地通过。
图2是表示实施方式1的电路基板的TFT部的截面示意图。
实施方式1的电路基板，在TFT部中具有栅极配线13和IGZO(铟镓锌复合氧化物)等的氧化物半导体层17，并且具有将含有铝以外的金属的层和含有铝的层层叠而形成的源极配线19s和漏极配线19d。源极配线19s和漏极配线19d具有与氧化物半导体层17接触的部分，源极配线19s的与氧化物半导体层17接触的部分和漏极配线19d的与氧化物半导体层17接触的部分隔开间隔相对。在本实施方式中，通过构成上述结构，在沟道蚀刻工序中，首先蚀刻含有铝的层，接下来蚀刻含有铝以外的金属的层。在蚀刻的后半，代替湿式蚀刻能够进行干式蚀刻，能够使氧化物半导体的消失为干式蚀刻带来的最小限度，因此在TFT的半导体层含有氧化物半导体，并且使用低电阻的铝配线的电路基板中，能够充分提高可靠性。
作为湿式蚀刻的液体种类，只要是能够蚀刻铝的液体即可。由于只要是能够蚀刻铝的液体，通常使氧化物半导体消失，所以通过对使用这样的液体种类所得到的电路基板应用本发明，能够发挥本发明的有益的效果。作为该液体种类能够例举强酸、弱酸、强碱等。另外，在氧化物半导体层17为IGZO以外的ZnO等的情况下，由于氧化物半导体层17也被弱碱蚀刻，所以在这种情况下对使用弱碱而得到的电路基板也能够应用本发明。作为上述液体种类，其中优选磷酸+硝酸+醋酸的混合溶液(Al的一般性的蚀刻)。
作为氧化物半导体层17，除了IGZO以外，例如也能够适当地使用ISZO(In-Si-Zn-O)、IAZO(In-Al-Zn-O)、INiZO(In-Ni-Zn-O)、ICuZO(In-Cu-Zn-O)、IHfZO(In-Hf-Zn-O)、IZO(In-Zn-O)等。
以下，参照图3～图9说明实施方式1的电路基板的制造工序。图3是表示在实施方式1的电路基板的制造方法中形成有栅极配线的基板的截面示意图。从图的左侧起，分别表示电路基板的TFT部、存储电容(Cs)部、连接部51和端子部61。图4～图9和图12～图16中也是同样。在TFT部、连接部和端子部分别形成有栅极配线13。
图4是表示在实施方式1的电路基板的制造方法中形成有半导体层的基板的截面示意图。在图3所示基板的基础上，还形成绝缘膜15，并且，在TFT部和端子部形成有氧化物半导体层17。
图5是表示在实施方式1的电路基板的制造方法中对含有铝的层进行湿式蚀刻之后的基板的截面示意图。即，在图4所示基板的基础上，还层叠含有铝以外的金属的层19a和含有铝的层19b，形成导电体层。接着，通过掩模处理形成抗蚀剂20，对含有铝的层19b进行湿式蚀刻。
图6是表示实施方式1的电路基板的制造方法中对含有铝以外的金属的层进行干式蚀刻后的基板的截面示意图。在通过湿式蚀刻将含有铝的层19b除去后的部位(换言之，没有形成抗蚀剂20的部位)，进一步通过干式蚀刻对含有铝以外的金属的层19a进行处理。氧化物半导体层17只是受到干式蚀刻带来的最小限度的损害，实质上并不消失。
在本实施方式中所示的导电体层(源极配线和漏极配线)可以是2层，也可以是3层以上，但是优选2层或3层。例如，构成为Al(铝)/Ti(钛)、Mo(钼)/Al(铝)/Ti(钛)、Al合金/Mo(钼)/Ti、Al合金/Ti、Al合金/Ta(钽)、或者Al合金/W(钨)的多层结构是合适的。含有铝的层的膜厚能够形成为50nm～400nm。另外，含有铝以外的金属的层的膜厚能够形成为10nm～100nm。如上所述，通过湿式蚀刻处理对上层的铝进行处理，最后通过干式处理对Ti、Ta、W等进行处理。
图7是表示在实施方式1的电路基板的制造方法中除去抗蚀剂之后的基板的截面示意图。在图6的基础上，进一步将基板上的抗蚀剂除去。
图8是表示在实施方式1的电路基板的制造方法中形成有有机绝缘膜的基板的截面示意图。在图7的基础上，进一步在基板上形成绝缘膜21，形成有有机绝缘膜23后，在存储电容(Cs)部、连接部和端子部通过干式蚀刻形成接触孔。
图9是表示在实施方式1的电路基板的制造方法中形成有子像素电极的基板的截面示意图。在图8的基础上，进一步形成子像素电极31。由此，能够通过5个掩模处理适当地制作含有作为低电阻的铝(合金)层的配线。即，在电路基板的TFT部中，将该配线形成为含有铝以外的金属的层和含有铝的层层叠而成的结构，该配线具有与半导体层接触的部分，通过将该源极配线与半导体层的接触部分和该漏极配线与半导体层的接触部分隔开间隔相对，由此在电路基板的制造时能够防止氧化物半导体由于蚀刻液而消失，从而能够提高可靠性。
图10是表示具备实施方式1的电路基板的液晶面板的结构的分解立体示意图。
如图10所示，液晶面板200的CF侧的基板72和电路基板100将液晶73夹持。另外，液晶面板200，在电路基板100的背面具备背光源75。背光源75的光依次通过偏光板74、电路基板100、液晶73、CF侧的基板72和偏光板71，通过液晶的取向控制来控制光的透过/非透过。
图11是表示具备图10所示的液晶面板的液晶显示装置的结构的分解立体示意图。
如图11所示，液晶面板200被固定在固定面板400上，由前部机壳(cabinet)300和后部机壳500密封。并且，后部机壳500与上部台座700(stand)通过金属部件600被固定。此外，上部台座700与下部台座800嵌合。
上述实施方式的各方式在不脱离本发明的主旨的范围内可以适当相互组合。
此外，本发明以2010年1月21日申请的日本专利申请2010-011368号为基础，基于巴黎条约和进入国的法规主张优先权。该申请的内容的全部在本发明中被参照引用。
符号说明
11：玻璃基板
13、113：栅极配线
15、21、115、121：绝缘膜
17、117：氧化物半导体层
19s：源极配线
19d：漏极配线
19a：含有铝以外的金属的层
19b、119：含有铝的层
20：抗蚀剂
23、123：有机绝缘膜
25：Cs(存储电容)配线
31、131：子像素电极
41：TFT
51：连接部
61：端子部
71、74：偏光板
72：CF侧的基板
73：液晶
75：背光源
100：电路基板
200：液晶面板
300：前部机壳
400：固定面板
500：后部机壳
600：金属部件
700：上部台座
800：下部台座
900：液晶显示装置

Claims (5)

1.一种电路基板，其特征在于：
所述电路基板具有氧化物半导体层、源极配线和漏极配线，
该源极配线和该漏极配线分别具有与该半导体层接触的部分，且该源极配线的与该半导体层接触的部分和该漏极配线的与该半导体层接触的部分隔开间隔相对，并且，该源极配线和该漏极配线通过将含有铝以外的金属的层和含有铝的层层叠而形成。
2.如权利要求1所述的电路基板，其特征在于：
所述含有铝以外的金属的层含有选自钛、钽和钨中的至少一种。
3.如权利要求1或2所述的电路基板，其特征在于：
所述电路基板为薄膜晶体管阵列基板。
4.一种显示装置，其特征在于：
包括权利要求1～3中任一项所述的电路基板。
5.一种电路基板的制造方法，其特征在于：
所述电路基板具有氧化物半导体层、源极配线和漏极配线，
该制造方法包括：形成氧化物半导体层的氧化物半导体形成工序；通过将含有铝以外的金属的层和含有铝的层层叠而形成导电体层的导电体层形成工序；和通过湿式蚀刻对含有铝的层进行处理，接着通过干式蚀刻对含有铝以外的金属的层进行处理的处理工序，
该处理工序使该导电体层分离为源极配线与漏极配线，使得该源极配线与半导体层接触的部分和该漏极配线与半导体层接触的部分隔开间隔相对。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105339999A (zh) * 2013-06-27 2016-02-17 夏普株式会社 液晶显示装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102929405B1 (ko) 2009-12-04 2026-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8664097B2 (en) * 2010-09-13 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP6076038B2 (ja) * 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
KR102459007B1 (ko) 2012-12-25 2022-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9905585B2 (en) 2012-12-25 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising capacitor
KR102241249B1 (ko) 2012-12-25 2021-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 저항 소자, 표시 장치, 및 전자기기
US9915848B2 (en) 2013-04-19 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9704894B2 (en) 2013-05-10 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Display device including pixel electrode including oxide
TWI649606B (zh) 2013-06-05 2019-02-01 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
US9293480B2 (en) 2013-07-10 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
WO2016063169A1 (en) 2014-10-23 2016-04-28 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element
US10680017B2 (en) 2014-11-07 2020-06-09 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element including EL layer, electrode which has high reflectance and a high work function, display device, electronic device, and lighting device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6096438A (en) * 1997-04-14 2000-08-01 Kabushiki Kaisha Kobe Seiko Sho A1-N1-Y alloy films for electrodes of semiconductor devices and sputtering targets for depositing the A1-N1-Y alloy films
CN1941299A (zh) * 2005-09-29 2007-04-04 株式会社半导体能源研究所 半导体器件及其制造方法
US20070241327A1 (en) * 2006-04-18 2007-10-18 Samsung Electronics Co. Ltd. Fabrication methods of a ZnO thin film structure and a ZnO thin film transistor, and a ZnO thin film structure and a ZnO thin film transistor
WO2008152830A1 (ja) * 2007-06-14 2008-12-18 Sharp Kabushiki Kaisha 表示パネルおよび表示装置ならびに表示パネルの製造方法
CN101548389A (zh) * 2006-12-05 2009-09-30 佳能株式会社 底栅型薄膜晶体管、其制造方法及显示装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP2008277326A (ja) 2007-04-25 2008-11-13 Canon Inc アモルファス酸化物半導体、半導体デバイス及び薄膜トランジスタ
US20110227087A1 (en) * 2008-11-28 2011-09-22 Sharp Kabushiki Kaisha Substrate for display device, and display device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6096438A (en) * 1997-04-14 2000-08-01 Kabushiki Kaisha Kobe Seiko Sho A1-N1-Y alloy films for electrodes of semiconductor devices and sputtering targets for depositing the A1-N1-Y alloy films
CN1941299A (zh) * 2005-09-29 2007-04-04 株式会社半导体能源研究所 半导体器件及其制造方法
US20070241327A1 (en) * 2006-04-18 2007-10-18 Samsung Electronics Co. Ltd. Fabrication methods of a ZnO thin film structure and a ZnO thin film transistor, and a ZnO thin film structure and a ZnO thin film transistor
CN101548389A (zh) * 2006-12-05 2009-09-30 佳能株式会社 底栅型薄膜晶体管、其制造方法及显示装置
WO2008152830A1 (ja) * 2007-06-14 2008-12-18 Sharp Kabushiki Kaisha 表示パネルおよび表示装置ならびに表示パネルの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105339999A (zh) * 2013-06-27 2016-02-17 夏普株式会社 液晶显示装置
US9959826B2 (en) 2013-06-27 2018-05-01 Sharp Kabushiki Kaisha Liquid crystal display device

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