CN103165183A - 非易失性半导体存储装置 - Google Patents

Abstract

实施方式所涉及的非易失性半导体存储装置具备：单元阵列，其具有：相互交叉的位线及源线；使多个存储单元串联连接而成的单元串，所述存储单元包括配置于位线及源线间且具有控制栅及电荷蓄积层的晶体管；连接于单元串的各存储单元的控制栅的字线；以及数据写入部，其在数据写入时，反复执行写入循环，写入循环包括对选择的字线施加编程电压并且对其他的非选择的字线施加通过电压的编程工作；在将第n次写入循环中使用的通过电压与第n+1次写入循环中使用的通过电压的差表示为ΔVn的情况下，在L<M成立的情况下，数据写入部使用成为ΔV（L-1）<ΔVL、ΔVL≤ΔV（M-1）且ΔV（M-1）<ΔVM的通过电压执行写入循环，其中L及M为整数。

Description

非易失性半导体存储装置

关联申请

本申请享有以日本专利申请2011-270210号（申请日：2011年12月9日）、日本专利申请2012-19885号（申请日：2012年2月1日）以及日本专利申请2012-100721号（申请日：2012年4月26日）为基础申请的优先权。本申请通过参照这些基础申请来包含基础申请的全部内容。

技术领域

实施方式涉及非易失性半导体存储装置。

背景技术

对作为非易失性半导体存储装置之一的闪存的数据写入通常通过反复包括编程工作和校验工作的写入循环实现。

其中在编程工作中，在NAND型闪存的情况下，对连接于选择存储单元的字线施加按每个写入循环升高的编程电压，并且对其他的至少一条字线施加使非选择存储单元接通的程度的通过电压。

但是，在这种情况下，非选择存储单元的控制栅与沟道的电位差会变大，其结果，有可能对连接于非选择位线的非选择存储单元进行误写入。

进而，近年来，非易失性半导体存储装置中，伴随其精细化，单元间干涉效应增大，存储单元的阈值分布扩展。另外，由于通过非易失性半导体存储装置的精细化使得存储单元的耐压有所下降，所以编程电压的上限下降，难以得到高电压的阈值分布。特别是在希望使1个存储单元存储多位的情况下，在变窄的阈值范围中，必须作成多个要扩展的倾向的阈值分布，所以写入的困难度增大。因而，阈值分布变窄成为问题。

发明内容

本发明的实施方式提供抑制了存储单元的阈值分布的扩大的非易失性半导体存储装置。

实施方式所涉及的非易失性半导体存储装置具备：单元阵列，其具有：相互交叉的位线及源线；使多个存储单元串联连接而成的单元串，所述存储单元包括配置于前述位线及源线间且具有控制栅及电荷蓄积层的晶体管；以及连接于前述单元串的各存储单元的控制栅的字线；以及数据写入部，其在数据写入时，反复执行写入循环，所述写入循环包括对选择的前述字线施加编程电压并且对其他的非选择的前述字线施加通过电压的编程工作；其中，在将第n次写入循环中使用的前述通过电压与第n+1次写入循环中使用的前述通过电压的差表示为ΔVn的情况下，在L<M成立的情况下，前述数据写入部使用成为ΔV（L-1）<ΔVL、ΔVL≤ΔV（M-1）且ΔV（M-1）<ΔVM的前述通过电压执行前述写入循环，其中L及M为整数。

实施方式所涉及的另一非易失性半导体存储装置具备：存储单元阵列，其具有：使多个具有控制栅及电荷蓄积层的存储单元串联连接而成的单元串；以及在第1方向将前述单元串的各存储单元的控制栅共同连接的多条字线；以及数据写入部，其在数据写入时，反复执行编程工作；其中，在将前述多条字线之中的选择的字线设为选择字线，将与前述选择字线相邻的字线分别设为第1相邻字线、第2相邻字线，将前述选择字线、前述第1相邻字线、前述第2相邻字线以外的任一字线设为第1非选择字线的情况下，前述数据写入部，在编程工作时，对前述选择字线施加编程电压，对前述第1相邻字线及第2相邻字线的至少一方施加第1通过电压，对第1非选择字线施加第2通过电压，在将第n次前述写入循环中使用的前述第1通过电压与第n+1次前述写入循环中使用的前述第1通过电压的差表示为ΔVn的情况下，在L<M成立的情况下，前述第1通过电压使ΔV（L-1）<ΔVL、ΔVL≤ΔV（M-1）且ΔV（M-1）<ΔVM成立，其中L及M为整数，前述第2通过电压是比前述第1通过电压的最低值高的电压。

实施方式所涉及的另一非易失性半导体存储装置具备：存储单元阵列，其具有多个存储单元以及用于控制前述存储单元的多条字线及多条位线；以及数据写入部，其对前述多条字线之中的第1字线施加1次以上的编程电压，在连接于前述第1字线的前述存储单元内写入数据，在连接于前述第1字线的存储单元内写入了前述数据后，对前述第1字线施加1次以上的追加电压；其中，前述数据写入部，在对连接于前述第1字线的存储单元的写入后进行对前述多条字线之中与前述第1字线不同的第2字线的写入的情况下，在连接于前述第2字线的前述存储单元内写入了数据后，将前述多条位线设定为非选择位线或选择位线，对前述第2字线施加前述追加电压。

根据本发明的实施方式，能够提供抑制了存储单元的阈值分布的扩大的非易失性半导体存储装置。

附图说明

图1是第1实施方式涉及的非易失性半导体存储装置的框图的一例。

图2是相同实施方式涉及的非易失性半导体存储装置的存储单元阵列的电路图的一例。

图3是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的存储单元组的阈值分布的转变的状况的图的一例。

图4是表示相同实施方式涉及的非易失性半导体存储装置的编程工作时的存储单元阵列的偏压状态的图的一例。

图5是表示相对于相同实施方式的比较例涉及的非易失性半导体存储装置的写入循环数与编程电压及通过电压的关系的曲线图的一例。

图6是表示相同比较例涉及的非易失性半导体存储装置的写入序列后的存储单元组的阈值分布的图的一例。

图7是表示相对于相同实施方式的其他比较例涉及的非易失性半导体存储装置的写入循环数与编程电压及通过电压的关系的曲线图的一例。

图8是说明相同实施方式涉及的非易失性半导体存储装置的写入序列的原理的图的一例。

图9是相同实施方式涉及的非易失性半导体存储装置的写入序列的流程图的一例。

图10是相同实施方式涉及的非易失性半导体存储装置的写入序列的流程图的一例。

图11是相同实施方式涉及的非易失性半导体存储装置的写入序列的流程图的一例。

图12是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图的一例。

图13是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的通过电压的曲线图的一例。

图14是表示相同实施方式涉及的非易失性半导体存储装置的写入序列的流程图的一例。

图15是对相同实施方式涉及的非易失性半导体存储装置的编程工作说明效果的图的一例。

图16是对相同实施方式涉及的非易失性半导体存储装置的编程工作说明效果的图的一例。

图17是对相同实施方式涉及的非易失性半导体存储装置的编程工作说明效果的图的一例。

图18是表示第2实施方式涉及的非易失性半导体存储装置的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图的一例。

图19是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的通过电压的曲线图的一例。

图20是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的通过电压的曲线图的一例。

图21是表示第3实施方式涉及的非易失性半导体存储装置的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图的一例。

图22是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的通过电压的曲线图的一例。

图23是表示第4实施方式涉及的非易失性半导体存储装置的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图的一例。

图24是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的通过电压的曲线图的一例。

图25是相同实施方式涉及的非易失性半导体存储装置的写入序列的流程图的一例。

图26是表示第5实施方式涉及的非易失性半导体存储装置的写入序列的流程图的图的一例。

图27是表示相同实施方式涉及的非易失性半导体存储装置的写入序列的流程图的图的一例。

图28是表示相同实施方式涉及的非易失性半导体存储装置的写入序列的流程图的图的一例。

图29是表示相同实施方式涉及的非易失性半导体存储装置的写入序列的判定条件的图的一例。

图30是表示第6实施方式涉及的非易失性半导体存储装置的编程工作时的存储单元阵列的偏压状态的图的一例。

图31是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图的一例。

图32是相同实施方式涉及的非易失性半导体存储装置的写入序列的流程图的一例。

图33是相同实施方式涉及的非易失性半导体存储装置的写入序列的流程图的一例。

图34是相同实施方式涉及的非易失性半导体存储装置的写入序列的流程图的一例。

图35是相同实施方式涉及的非易失性半导体存储装置的写入序列的流程图的一例。

图36是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图的一例。

图37是表示第7实施方式涉及的非易失性半导体存储装置的编程工作时的存储单元阵列的偏压状态的图的一例。

图38是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图的一例。

图39是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时对字线施加的电压的状况的图的一例。

图40是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图的一例。

图41是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图的一例。

图42是表示相同实施方式涉及的非易失性半导体存储装置的编程工作时的存储单元阵列的偏压状态的图的一例。

图43是表示第8实施方式涉及的非易失性半导体存储装置的编程工作时的存储单元阵列的偏压状态的图的一例。

图44是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图的一例。

图45是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图的一例。

图46是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图的一例。

图47表示相同实施方式涉及的非易失性半导体存储装置的编程工作时的存储单元阵列的偏压状态的图的一例。

图48是表示第9实施方式涉及的非易失性半导体存储装置的编程工作时的存储单元阵列的偏压状态的图的一例。

图49是表示相同实施方式涉及的非易失性半导体存储装置的编程工作时的存储单元阵列的偏压状态的图的一例。

图50是表示第10实施方式涉及的非易失性半导体存储装置的编程工作时的存储单元阵列的偏压状态的图的一例。

图51是表示相同实施方式涉及的非易失性半导体存储装置的编程工作时的存储单元阵列的偏压状态的图的一例。

图52是第11实施方式的非易失性半导体存储装置的写入序列的流程图的一例。

图53是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的写入循环数/追加电压的施加次数与编程电压/追加电压的关系的曲线图的一例。

图54～图57是表示相同实施方式涉及的非易失性半导体存储装置的存储单元的阈值分布的曲线图的一例。

图58是表示相同实施方式涉及的非易失性半导体存储装置的追加电压施加次数与阈值分布宽度的关系的曲线图的一例。

图59是表示第12实施方式涉及的非易失性半导体存储装置的写入序列的流程图的一例。

图60是表示相同实施方式涉及的非易失性半导体存储装置的写入序列时的写入循环数/追加电压的施加次数与编程电压/追加电压的关系的曲线图的一例。

图61及图62是表示相同实施方式涉及的非易失性半导体存储装置的存储单元的阈值分布的曲线图的一例。

图63是表示相同实施方式涉及的非易失性半导体存储装置的追加电压施加次数与阈值分布宽度的关系的曲线图的一例。

图64是表示第13实施方式涉及的非易失性半导体存储装置的写入序列时的写入循环数/追加电压的施加次数与编程电压/追加电压的关系的曲线图的一例。

图65是表示第11实施方式的变形例涉及的非易失性半导体存储装置的写入序列时的写入循环数/追加电压的施加次数与编程电压/追加电压的关系的曲线图的一例。

图66是表示第12实施方式的变形例涉及的非易失性半导体存储装置的写入序列时的写入循环数/追加电压的施加次数与编程电压/追加电压的关系的曲线图的一例。

具体实施方式

以下，参照附图关于实施方式涉及的非易失性半导体存储装置进行说明。

［第1实施方式］

<整体结构>

首先，关于第1实施方式涉及的非易失性半导体存储装置的整体结构进行说明。

图1是本实施方式涉及的非易失性半导体存储装置的框图的一例。

该NAND型闪存具备NAND芯片10、控制该NAND芯片10的控制器11及ROM熔断器12。

构成NAND芯片10的存储单元阵列1，如后所述，通过将多个电荷蓄积层型的存储单元矩配置为矩阵状而构成。

在存储单元阵列1的周边，配置有行解码器/字线驱动器2a、列解码器2b、页缓冲器3以及包括编程电压发生电路8a以及通过电压发生电路8b的电压发生电路8。这些行解码器/字线驱动器2a、列解码器2b、页缓冲器3及电压发生电路8构成数据写入部，对存储单元阵列1以页单位进行数据的写入或者读出。

行解码器/字线驱动器2a驱动存储单元阵列1的字线及选择栅线。页缓冲器3具备1页量的读出放大电路和数据保持电路。页缓冲器3的一页量的读出数据，通过列解码器2b被按列依次选择，经由I/O缓冲器9输出到外部I/O端子。从I/O端子供给的写入数据，通过列解码器2b选择并加载到页缓冲器3。在页缓冲器3中，加载1页量的写入数据。行地址信号以及列地址信号经由I/O缓冲器9输入，分别传送到行解码器2a和列解码器2b。行地址寄存器5a，在擦除工作中保存擦除块地址，在写入工作和/或读出工作中保存页地址。在列地址寄存器5b中，输入用于写入工作开始前的写入数据加载的开头列地址和/或用于读出工作的开头列地址。列地址寄存器5b保存输入的列地址，直到输入写入使能/WE和/或读出使能/RE等。

逻辑控制电路6基于芯片使能信号/CE、命令使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读出使能信号/RE等控制信号，控制命令和/或地址的输入、数据的输入输出。读出工作和/或写入工作用命令执行。接收命令，序列控制电路7进行读出工作和/或写入或擦除的序列控制。电压发生电路8由控制电路7控制，产生各种工作所需要的电压。

控制器11使用ROM熔断器12中存储的控制所需要的各种信息，以适合NAND芯片10当前的写入状态的条件执行数据的写入及读出的控制。另外，后述的写入工作的一部分，也可以在NAND芯片10侧进行。

＜存储单元阵列＞

接下来，关于本实施方式涉及的非易失性半导体存储装置的存储单元阵列1进行说明。

图2是存储单元阵列1的电路图的一例。在图2的情况下，通过n个（n为自然数）串联连接的存储单元MC0～MCn-1和连接于其两端的选择栅晶体管SG1、SG2，构成NAND串4。选择栅晶体管SG1的源连接于源线CELSRC，选择栅晶体管SG2的漏连接于位线BL（BL0～BLm-1）。存储单元MC0～MCn-1的控制栅分别连接于字线WL（WL0～WLn-1），选择栅晶体管SG1、SG2的栅连接于选择栅线SL1、SL2。存储单元MC0～MCn-1以及选择栅晶体管SG1及SG2分别具有在阱上形成的栅绝缘膜、浮置栅（浮置栅是电荷蓄积层的一例）、栅间绝缘膜以及控制栅。但是，关于选择栅晶体管SG1及SG2，栅间绝缘膜的中央部分有开口，由此浮置栅与控制栅电连接。

沿1条字线WL的多个存储单元MC的范围，为作为一并的数据读出及写入的单位的页。另外，在字线WL方向排列的多个NAND串4的范围构成作为数据的一并擦除的单位的块BLK。图2中，在位线BL方向排列共用位线BL的多个块BLK0～BLKl-1而构成单元阵列1。字线WL及选择栅线SL0、SL1通过行解码器2a驱动。各位线BL连接于页缓冲器3的读出放大电路S/A。

在此，关于这样的NAND型闪存的存取单位即“页”进行说明。在以下的说明中，所谓“页”，由于具有不同的2种含义，所以需要注意。

第1，是作为沿1条字线的一并的数据存取单位的“页”。并且，第2，是表示在1个存储单元中存储多个位的情况下的存储数据的层级的“页”，在此情况下，称为“L（Lower，下级）页”、“U（Upper，上级）页”等。

＜数据写入＞

首先，在关于本实施方式的数据写入进行说明之前，关于以下使用的用语预先进行说明。

首先，将数据写入时执行的一系列的处理称为“写入序列”。该写入序列实际上通过包括使存储单元的阈值电压转变的“编程工作”和确认存储单元的阈值电压的“校验工作”的“写入循环”来执行。在各编程工作中，对选择字线WL施加存储单元MC的阈值电压的转变所需要的编程电压Vpgm，对非选择字线WL施加存储单元MC导通的程度的通过电压Vpass。

接下来，关于本实施方式的写入序列进行说明。

图3是表示使用2位/单元的存储单元的情况下的写入序列时的存储单元组的阈值分布转变的状况的图的一例。

首先，执行数据擦除（步骤S101）。这对于块整体一并地执行。结果，块内的全部存储单元的阈值电压Vth成为最低的ER级别。

接下来，执行L页写入（步骤S102）。这基于写入数据的低位位来执行。在低位位为“1”的情况下，存储单元的阈值电压Vth维持为ER级别。在低位位为“0”的情况下，存储单元的阈值电压Vth从ER级别转变为A级别与B级别的中间级别且比电压Vlm高的LM级别。

最后，执行U页写入（步骤S103）。这基于写入数据的高位位来执行。如果存储单元的阈值电压Vth为ER级别，则在高位数据为“1”的情况下，存储单元的阈值电压Vth维持ER级别不变。相反，在高位位为“0”的情况下，存储单元的阈值电压Vth转变为比电压Va（Va＜Vlm）高的A级别。另一方面，如果存储单元的阈值电压Vth为LM级别，则在高位位为“0”的情况下，存储单元的阈值电压Vth转变为比电压Vb（Va＜Vb）高的B级别。相反，在高位位为“1”的情况下，存储单元的阈值电压Vth转变到比电压Vc（Vb＜Vc）高的C级别。

以上，对存储单元的2位数据的写入，通过L页写入和U页写入这2个阶段实现。

各页的写入，例如通过以下的写入循环的反复来实现。

写入循环包括使存储单元MC的阈值电压Vth转变的编程工作和确认存储单元MC的阈值电压Vth大于等于校验电压的校验工作。

写入序列的编程工作，通过将存储单元阵列1设为图4所示的偏压状态来实现。另外，图4所示的例子，表示对连接于字线WL1的存储单元MC1写入数据的情况。

也就是说，在编程工作中，对选择存储单元MC1的控制栅(字线WL1）施加存储单元MC的阈值电压Vth的转变所需要的编程电压Vpgm（例如20V左右），对其以外的存储单元MC0、MC2、···、MCn1的控制栅分别施加通过电压Vpass（例如10V左右）。该通过电压Vpass无论存储单元MC的阈值电压Vth如何都为存储单元MC0、MC2、···、MCn-1导通的程度的电压且不被进行编程的程度的电压。另外，对源线CELSRC侧的选择栅线SL1施加接地电压Vss（例如0V），对位线BL侧的选择栅线SL2施加电源电压Vcc。对位线BL施加0V。对源线CELSRC施加电源电压Vcc。另外，对单元阱施加阱电压Vwell（例如0V）。

由此，对存储单元MC1的栅绝缘膜施加高电压，电子从单元阱向电荷蓄积层开掘隧道，在电荷蓄积层蓄积电荷。结果，存储单元MC的阈值电压Vth向正电压侧移位。

在此，在以往的非易失性半导体存储装置的写入序列中，关于编程电压Vpgm，按每个写入循环使其升高，关于通过电压Vpass，使其维持为一定来反复写入循环。

但是，在这种情况下，随着写入序列推进，编程电压Vpgm与通过电压Vpass的差扩大。在此情况下，在连接于选择字线WL和非选择位线BL的非选择存储单元MC中，控制栅与沟道的电位差增大，有可能发生误写入。

因此，作为解决上述问题的方案，考虑以下的写入序列。

图5是表示相对于第1实施方式的比较例所涉及的非易失性半导体存储装置的写入循环数与编程电压Vpgm及通过电压Vpass的关系的一例的曲线图。

在该写入序列的情况下，按每个写入循环不仅使编程电压Vpgm以一定幅度升高，而且也使通过电压Vpass以一定幅度升高。由此，编程电压Vpgm与通过电压Vpass的差不扩大，因此能够解决连接于选择字线WL和非选择位线BL的非选择存储单元MC被误写入的问题。但是，在这种情况下，对连接于非选择字线WL及选择位线BL的非选择存储单元MC的控制栅会施加大电压（通过电压Vpass），因此该非选择存储单元MC的阈值电压Vth有可能会变动。

特别是，容易变动的低级别的阈值分布、例如A级别的阈值分布如图6的箭头a1所示会扩大这一点成为问题。

因此，作为解决该问题的方案，考虑图7所示的写入序列。在该写入序列的情况下，如图7的箭头a1所示，在将写入序列的初始的通过电压Vpass设定得较低的基础上，按每个写入循环，使通过电压Vpass以一定幅度升高。由此，能够解决低级别的阈值分布变动的问题。

但是，在此情况下，通过电压Vpass的初始值越低，会需要越多的写入循环，写入序列的处理时间长期化的可能性大。

因此，在第1实施方式所涉及的非易失性半导体存储装置中，采用以下的写入序列。

图8是说明本实施方式所涉及的非易失性半导体存储装置的写入序列的原理的图的一例。

在本实施方式中，如图8所示，在写入序列之中的初始阶段的写入循环、即低级别的阈值电压Vth的编程期间P1中，将每个写入循环的通过电压Vpass的升高幅度设得较小，在高级别的阈值电压的编程期间P2中，使每个写入循环的通过电压Vpass的升高幅度比编程期间P1大。在图8的情况下，在期间P2的结束处，通过电压Vpass达到最大的通过电压Vpsmax。在此，最大的通过电压Vpsmax是这样的通过电压Vpass，即：若通过电压Vpass变大到其以上，则非选择字线WL与沟道的电位差变大，对非选择存储单元MC发生误写入的概率变高。因此，若假设使通过电压Vpass升高到其以上，则连接于非选择字线WL及选择位线BL的非选择存储单元MC的阈值电压Vth会变动。因此，设定为在比期间P2靠后的写入循环中，通过电压Vpass不升高。

由此，与图5所示的比较例相比较，在期间P1，能够抑制有效的编程电压Vpgm的增加。另外，能够防止低级别的阈值电压Vth的变动，能够抑制低级别的阈值电压Vth扩大。另外，与图7所示的比较例相比较，在期间P2中，有效的编程电压Vpgm变得更高，因此选择存储单元MC的阈值电压Vth容易转变为所期望的阈值电压Vth，能够缩短写入序列的处理时间。

接下来，关于图8所示的写入序列的控制方法进行说明。

图9是通过写入循环次数控制通过电压Vpass的升高幅度ΔVpass的情况下的写入序列的流程图的一例。流程图的工作，例如由序列控制电路7控制。

首先，在步骤S201，将写入循环数nl初始化为1。另外，将通过电压Vpass初始化为初始通过电压Vpass0（初始通过电压Vpass0例如为5V）。

接下来，在步骤S202，判断写入循环数是否为nl＜Rnl1（Rnl1例如为10）。如果为nl＜Rnl1（S202的“是”），则在步骤S203，以编程电压Vpgm、通过电压Vpass执行编程工作。另一方面，如果为nl≥Rnl1（S202的“否”），则使处理转移到步骤S207。在此，写入循环数能够存储于在NAND芯片10内配置的锁存器中。

接下来，在步骤S204，执行校验工作。假设在该步骤S204中全部的存储单元都通过了的情况下（S204的“通过”），结束工作。另一方面，在一部分存储单元没有通过的情况下（S204的“失败”），在步骤S205，使写入循环数nl递增。

接下来，在步骤S206，将通过电压Vpass与ΔVpass相加。在此，ΔVpass是电压Vc1。此时，使编程电压Vpgm也升高ΔVpgm。此后，将处理返回到步骤S202。

在步骤S207，以编程电压Vpgm、通过电压Vpass执行编程工作。

接下来，在步骤S208，执行校验工作。假设在该步骤S208中全部存储单元都通过了的情况下（S208的“通过”），结束工作。另一方面，在一部分存储单元没有通过的情况下（S208的“失败”），在步骤S209，使写入循环数nl递增。

接下来，在步骤S210，将通过电压Vpass与ΔVpass相加。在此，ΔVpass为电压Vc2（＞电压Vc1）。此时，使编程电压Vpgm也升高ΔVpgm。

接下来，在步骤S211，判断写入循环数nl是否例如为nl＜Rnl2（Rnl2例如为15）。如果为nl＜Rnl2（S211的“是”），则再次在步骤S207，以编程电压Vpgm、通过电压Vpass执行编程工作。另一方面，如果为n≥Rnl2（S211的“否”），则将处理转移到步骤S212。另外，Rnl1<Rnl2。

在步骤S212，以编程电压Vpgm、通过电压Vpass执行编程工作。此处的通过电压Vpass为最大的通过电压Vpsmax。也就是说，在以后的编程工作中不再使通过电压Vpass升高。

接下来，在步骤S213，执行校验工作。在该校验工作中判断编程是否完成（全部的存储单元都通过），在完成了的情况下（S213的“通过”），结束写入序列，在未完成的情况下（S213的“失败”），在步骤S214判断写入循环数nl是否达到了最大循环次数（图中的“最大循环”）。在该步骤S214，在写入循环数nl达到最大循环次数的情况下，设为写入失败并结束写入序列。另一方面，在未达到写入循环次数的情况下，将处理返回到步骤S212。此时，编程电压Vpgm升高ΔVpgm，但通过电压Vpass不升高。

图10是通过编程电压Vpgm控制通过电压Vpass的升高幅度ΔVpass的情况下的写入序列的流程图的一例。流程图的工作，例如由序列控制电路7控制。

首先，在步骤S301，将编程电压Vpgm初始化为预定的电压Vpgm0（Vpgm0例如为13V）。另外，将通过电压Vpass初始化为初始通过电压Vpass0（初始通过电压Vpass0例如为5V）。

接下来，在步骤S302，判断编程电压Vpgm是否为Vpgm＜Rvpg1（Rvpg1例如为15V）。如果为Vpgm＜Rvpg1（S302的“是”），则将处理转移到步骤S303，如果为Vpgm≥Rvpg1（S302的“否”），则将处理转移到步骤S307。

接着的步骤S303及S304，与图9的步骤S203及S204相同，因此省略说明。

接下来，在步骤S305，使编程电压Vpgm升高预定的电压ΔVpgm。此后，处理与图9的步骤S206相同的步骤S306，并将处理返回到步骤S302。

步骤S307及S308与图9的步骤S207及S208相同，因此省略说明。

接下来，在步骤S309，使编程电压Vpgm升高电压ΔVpgm。此后，处理与图9的步骤S210相同的步骤S310。

接下来，在步骤S311，判断编程电压Vpgm是否为Vpgm＜Rvpg2（Rvpg2例如为17V）。如果为Vpgm＜Rvpg2（S311的“是”），则再次在步骤S307，以编程电压Vpgm、通过电压Vpass执行编程工作。另一方面，如果为Vpgm≥Rvpg2（步骤S311的“否”），则将处理转移到步骤S312。另外，Rvpg1<Rvpg2。

步骤S312～S314与图9的步骤S212～S214相同，因此省略说明。

图11是以通过电压Vpass控制通过电压Vpass的升高幅度ΔVpass的情况下的写入序列的流程图。流程图的工作，例如由序列控制电路7控制。

首先，在步骤S401，将通过电压Vpass初始化为初始通过电压Vpasss0（初始通过电压Vpass0例如为5V）。

接下来，在步骤S402，判断通过电压Vpass是否为Vpass＜Rvpa1（Rvpa1例如为7V）。如果为Vpass＜Rvpa1（S402的“是”），则将处理转移到步骤S403，如果为Vpass≥Rvpa1（S402的“否”），则将处理转移到步骤S406。

接着的步骤S403、S404及S405与图9的步骤S203、S204及S206相同，因此省略说明。

步骤S406、S407及S408与图9的步骤S207、S208及S210相同，因此省略说明。

接下来，在步骤S409，判断通过电压Vpass是否为Vpass＜Rvpa2（Rvpa2例如为9V）。如果为Vpass＜Rvpa2（S409的“是”），则再次在步骤S406，以编程电压Vpgm、通过电压Vpass执行编程。另一方面，如果为Vpass≥Rvpa2（S409的“否”），则将处理转移到步骤S410。另外，Rvpa1<Rvpa2。

步骤S410～S412与图9的步骤S212～S214相同，因此省略说明。

接下来，关于将本实施方式所涉及的写入序列应用于使用2位/单元的存储单元的非易失性半导体存储装置的情况进行说明。例如，假定图3的U页写入的情况。

图12是表示对于2位/单元的存储单元MC的写入序列时的写入循环数与编程电压Vpgm及通过电压Vpass的关系的曲线图的一例。另外，图13是表示图12的情况下的通过电压Vpass的曲线图。

开始的第1次～第L次（L例如为5）的写入循环为A级别的编程期间。在此，将通过电压Vpass的升高幅度ΔVpass设为0V。

接着的第L+1次～第M次（M例如为10）的写入循环为B级别的编程期间。在此，将通过电压Vpass的升高幅度ΔVpass设为固定的电压Vc1。

接着的第M+1次及以后的写入循环为C级别的编程期间。在此，将通过电压Vpass的升高幅度ΔVpass设为比电压Vc1大的固定的电压Vc2。另外，在图12及图13的情况下，在第N次（N例如为15）的写入循环中，通过电压Vpass将达到最大的通过电压Vpsmax。因此，若假如在第N+1次及以后的写入循环中也使通过电压Vpass每次升高电压Vc2，则被施加通过电压Vpass的非选择存储单元MC的阈值电压Vth也与施加了编程电压Vpgm时同样，会变动。因此，在第N+1次及以后的写入循环中，不使通过电压Vpass升高。

如以上所述，在本实施方式的写入序列中，转换升高幅度ΔVpass，使得升高幅度ΔVpass以在A级别的编程将结束的第L次的写入循环后、B级别的编程将结束的第M次的写入循环后这2次来变大。

也就是说，能够换言之，若将在第n次写入循环中使用的通过电压Vpass与在第n+1次写入循环中使用的通过电压Vpass的差（升高幅度）表现为ΔVn，则数据写入部以成为ΔV（L-1）＜ΔVL、ΔVL≤ΔV（M-1）且ΔV（M-1）＜ΔVM的方式使用通过电压Vpass执行写入循环。

这样，在图12及图13所示的实施方式的情况下，在A级别的编程期间，通过使用低通过电压Vpass，能够抑制A级别的阈值分布扩大，并且在B级别和/或C级别等阈值电压Vth难以转变的编程期间，能够根据其级别使通过电压Vpass升高，使存储单元MC的阈值电压Vth容易转变。

接下来，关于图12及图13所示的写入序列的控制方法的一例进行说明。流程图的工作，例如由序列控制电路7控制。

图14是通过写入循环次数nl控制通过电压Vpass的升高幅度ΔVpass的情况下的写入序列的流程图的一例。在此，写入循环数能够存储于在NAND芯片10内配置的锁存器等中。

首先，在步骤S501，将写入循环数nl初始化为1。另外，将通过电压Vpass初始化为初始通过电压Vpass0（初始通过电压Vpass0例如为5V）。

接下来，在步骤S502，判断写入循环数nl是否为例如nl＜L（例如L为5）。如果为nl＜L（S502的“是”），则在步骤S503，以编程电压Vpgm、通过电压Vpass执行编程工作。另一方面，如果为nl≥L（S502的“否”），则将处理转移到步骤S507。

接下来，在步骤S504，执行校验工作。假设在该步骤S504中全部的存储单元都通过了的情况下（S504的“通过”），则结束工作。另一方面，在一部分存储单元没有通过的情况下（S504的“失败”），在步骤S505，使写入循环数nl递增。

接下来，在步骤S506，将通过电压Vpass与ΔVpass相加。但是，在此，ΔVpass为0V，实际上不进行任何处理。也就是说，在写入循环数为nl＜L的期间，通过电压Vpass不升高。此后，将处理返回到步骤S502。

在步骤S507，以编程电压Vpgm、通过电压Vpass执行编程工作。

接下来，在步骤S508，执行校验工作。假设在该步骤S508中全部的存储单元都通过了的情况下（S508的“通过”），结束工作。另一方面，在一部分存储单元没有通过的情况下（S508的“失败”），在步骤S509使写入循环数nl递增。

接下来，在步骤S510，将通过电压Vpass与ΔVpass相加。在此，ΔVpass为电压Vc1。此时，使编程电压Vpgm也升高ΔVpgm。

接下来，在步骤S511，判断写入循环数nl是否为例如nl＜M（例如M为10）。如果为nl＜M（S511的“是”），则再次在步骤S507，以编程电压Vpgm、通过电压Vpass执行编程工作。另一方面，如果为nl≥M（S511的“否”），则将处理转移到步骤S512。

在步骤S512，以编程电压Vpgm、通过电压Vpass执行编程工作。

接下来，在步骤S513，执行校验工作。假设在该步骤S513中全部的存储单元都通过了的情况下（S513的“通过”），结束工作。另一方面，在一部分存储单元没有通过的情况下（S513的“失败”），在步骤514，使写入循环数nl递增。

接下来，在步骤S515，将通过电压Vpass与ΔVpass相加。在此，ΔVpass为电压Vc2（＞电压Vc1）。此时，使编程电压Vpgm也升高ΔVpgm。

接下来，在步骤S516，判断写入循环数nl是否为例如nl＜N（例如N为15）。如果为nl＜N（S516的“是”），则再次在步骤S512，以编程电压Vpgm、通过电压Vpass执行编程工作。另一方面，如果为nl≥N（S516的“否”），则将处理转移到步骤S517。

在步骤S517，使用最大的通过电压Vpsmax执行编程工作。

接下来，在步骤S518，执行校验工作。在该校验工作中判断编程是否完成（全部的存储单元都通过）。在完成的情况下（S518的“通过”），结束写入序列，在未完成的情况下（S518的“失败”），在S519判断写入循环数nl是否达到了最大循环次数（图中的“最大循环”）。在该步骤S519，在写入循环数nl达到最大循环次数的情况下，设为写入失败并结束写入序列。另一方面，在未达到写入循环次数的情况下，将处理返回到步骤S517。此时，编程电压Vpgm升高ΔVpgm，但通过电压Vpass不升高。

图14所示的写入序列是通过写入循环次数控制通过电压Vpass的升高幅度ΔVpass的情况，但与图10及图11同样，也能够通过编程电压Vpagm或通过电压Vpass进行控制。

另外，在使用本实施方式的写入序列的情况下，如前所述能够抑制低级别的阈值分布的扩大，但此外也能够获得以下的效果。

图15及图16是对于图12的曲线图使A级别~C级别的编程期间重叠的图的一例。图15是写入/擦除周期数少的存储单元MC（以下称为“新（fresh）单元”）的情况，图16是写入/擦除周期数多的存储单元MC（以下称为“循回（cycled）单元”）的情况。

在对于新单元的写入序列的情况下，如图15所示，A级别的编程在第L次（L例如为5）的写入循环中完成，B级别的编程在第M次（L例如为10）的写入循环中完成，C级别的编程在第X次（X例如为15）的写入循环中完成。

相对于此，在循回单元的情况下，如图16所示，A级别的编程在比第L次的写入循环早的第L′次的写入循环中完成，B级别的编程在比第M次的写入循环早的第M′次的写入循环中完成，C级别的编程在比第X次的写入循环早的第X′次的写入循环中完成。这是因为，一般地，循回单元这一方阈值电压比新单元容易上升（以下有时称为“容易编程”）。

也就是说，在图15及图16所示的情况下，对新单元而言的A级别的编程期间（第1次～第L次的写入循环），成为对循回单元而言的A级别及B级别的编程期间。需要注意的是，此处所谓的B级别的编程，即使在循回单元中，也以容易编程的存储单元MC为对象。同样地，对于新单元而言的B级别的编程期间（第L+1次～第M次的写入循环）成为对于循回单元而言的B级别及C级别的编程期间。需要注意的是，此处所谓的C级别的编程，即使在循回单元中，也以容易编程的存储单元MC为对象。另外，对于新单元而言的C级别的编程期间（M以后的写入循环）是对于循回单元而言的C级别的编程期间。需要注意的是，此处所谓的C级别的编程，即使在循回单元中，也以难以编程的存储单元MC为对象。

如以上所述，在图12～图14所示的写入序列的情况下，关于循回单元，容易进行B级别的编程的存储单元MC在将通过电压Vpass抑制得较低的、不升高的第L次为止的写入循环中被编程，另外，容易进行C级别的编程的存储单元MC在通过电压Vpass的升高幅度ΔVpass为电压Vc1而较低的第M次为止的写入循环中被编程。结果，能够防止对循回单元的B级别及C级别的过编程。即，在本实施方式的写入序列中，能够抑制由图17的虚线所示的、B级别及C级别的阈值分布的上底缘扩大，能够得到实线的阈值分布。

以上，根据本实施方式，通过使用前述的写入序列，能够不使写入序列的处理时间增加地抑制低级别的阈值分布的扩大。另外，关于对循回单元的数据写入，也能够抑制高级别的阈值分布的扩大。

[第2实施方式］

以下说明的第2～第4实施方式，为第1实施方式的变形例。

在第2实施方式中，关于按每个写入循环使通过电压Vpass指数函数地升高的写入序列进行说明。

图18表示本实施方式所涉及的写入序列时的写入循环数与编程电压Vpgm及通过电压Vpass的关系的曲线图的一例。另外，图19及图20是表示使用了本实施方式所涉及的写入序列且设定为N=6的情况下的通过电压Vpass的状况的曲线图。

在本实施方式的情况下，如图18所示，直到通过电压Vpass达到最大的通过电压Vpsmax的第N次的写入循环为止以等间隔使升高幅度ΔVpass本身升高并反复执行写入循环。该最大通过电压Vpsmax是这样的电压，即：若使通过电压Vpass1升高到其以上，则连接于非选择字线WL及选择位线BL的非选择存储单元MC的阈值电压Vth会变动的可能性高。另外，大多情况下编程电压Vpgm的最初的电压（写入循环数为第1次的电压）比最大通过电压Vpsmax高。但是，编程电压Vpgm既能够设为与最大通过电压Vpsmax相同，也能够设为比最大通过电压Vpsmax低。

具体地，在图19所示的情况下，直到通过电压Vpass达到最大的通过电压Vpsmax的第6次的写入循环为止，使通过电压Vpass的升高幅度ΔVpass本身每次增加0.1V并反复执行写入循环。

也就是说，能够换言之，若将在第n+1次的写入循环中使用的通过电压Vpass相对于在第n次的写入循环中使用的通过电压Vpass的差（升高幅度）表现为ΔVn，则数据写入部使用成为ΔV1=0.1V、ΔV2=0.2V、···、ΔV5=0.5V的通过电压Vpass执行写入循环。若通过一般的形式表示之，则成为ΔVn=ΔV（n-1）+0.1。

另外，图20是本实施方式涉及的写入序列的其他例子。

在图20所示的情况下，从第1次的写入循环到第2次的写入循环的通过电压Vpass的升高幅度ΔVpass为0.1V，但此以后，直至通过电压Vpass达到编程电压Vpgm的下限的第6次的写入循环为止，使通过电压Vpass的升高幅度ΔVpass本身每次增加0.2V，并反复执行写入循环。

图19及图20的升高幅度ΔVpass控制，能够通过由逻辑电路实现的运算来进行。另外，也能够通过在NAND芯片10内的ROM熔断器等中存储升高幅度ΔVpass的变动值来进行。

存储单元MC的编程的容易性按每个存储单元而不均一，有时也无法将各级别的编程期间明确地划分开。

在这一点，根据本实施方式，与编程的阈值电压无关，对于容易编程的存储单元MC执行使用了低通过电压Vpass的编程工作，对难以编程的存储单元MC执行使用了高通过电压Vpass的编程工作，所以与第1实施方式相比较，能够根据存储单元的编程特性执行最适合的编程工作。

［第3实施方式］

在第3实施方式中，关于在早期阶段的写入循环中使通过电压Vpass以固定的幅度升高，在此后的写入循环中使通过电压Vpass指数函数地升高的写入序列进行说明。

图21是表示本实施方式所涉及的写入序列时的写入循环数与编程电压Vpgm及通过电压Vpass的关系的曲线图的一例。另外，图22是表示使用了本实施方式涉及的写入序列且设定为L=2、N=6的情况下的通过电压Vpass的关系的曲线图。

在本实施方式的情况下，如图21所示，从第1次到第L次的写入循环为止，以固定幅度Vc1使通过电压Vpass升高，从第L+1次的写入循环到第N次的写入循环为止使通过电压Vpass的升高幅度ΔVpass本身升高，并反复执行写入循环。

具体地，在图22所示的情况下，例如在第1及第2次的写入循环中，使通过电压Vpass每次升高0.1V，从第3次的写入循环到第6次的写入循环中，使通过电压Vpass的升高幅度ΔVpass本身每次增加0.1V，并反复执行写入循环。

也就是说，换言之，若将在第n+1次的写入循环中使用的通过电压Vpass相对于在第n次的写入循环中使用的通过电压Vpass的差（升高幅度）表现为ΔVn，则数据写入部使用成为ΔV1=0.1V、ΔV2=0.1V、ΔV3=0.2V、ΔV4=0.3V、ΔV5=0.5V的通过电压Vpass执行写入循环。

在本实施方式的情况下，在低级别的阈值电压的编程期间，由于抑制通过电压Vpass的升高并执行编程工作，所以与第1实施方式同样，能够抑制低级别的阈值分布的扩大，并且在此后的写入循环中，与第2实施方式同样，能够执行使用了与存储单元的编程特性对应的适合的通过电压Vpass的编程工作。

［第4实施方式］

第4实施方式与图3的写入不同，在写入序列中，对写入为A~C级别的存储单元同时进行写入，从达到了各级别的存储单元开始按顺序成为禁止写入状态（锁定工作）。该禁止写入状态，能够通过变更位线的电压（例如从0V变更为2.5V）来进行。

图23是表示本实施方式涉及的写入序列时的写入循环数与编程电压Vpgm及通过电压Vpass的关系的曲线图的一例。另外，图24是表示使用了本实施方式涉及的写入序列的情况下的通过电压Vpass的曲线图。在此，A级别的编程期间是直到写入为A级别的存储单元的校验通过为止的期间，B级别的编程期间是直到写入为B级别的存储单元的校验通过为止的期间，C级别的编程期间是直到写入为C级别的存储单元的校验通过为止的期间。

在本实施方式的情况下，如图23所示，在作为A级别的编程期间的第1次～第L次的写入循环中，不使通过电压Vpass升高地执行编程工作，在作为B级别的编程期间的第L+1次～第M次的写入循环中，使通过电压Vpass以预定的电压Vc1升高并执行编程工作。此后，在作为C级别的编程期间的第M+1次～第N次的写入循环中，使通过电压Vpass指数函数地升高并执行编程工作。

具体地，在图24所示的情况下，在作为A级别的编程期间的第1次～第4次的写入循环中，不使通过电压Vpass升高地执行编程工作，在作为B级别的编程期间的第5及第6次的写入循环中，使通过电压Vpass升高0.1V并执行编程工作。此后，在作为C级别的编程期间的第7次～第9次的写入循环中，使通过电压Vpass的升高幅度ΔVpass本身每次升高0.1V并执行编程工作。

也就是说，若将在第n+1次的写入循环中使用的通过电压Vpass相对于在第n次的写入循环中使用的通过电压Vpass的差（升高幅度）表现为ΔVn，则数据写入部使用成为ΔV1～ΔV3=0V，ΔV4、ΔV5=0.1V，ΔV6=0.2V，ΔV7=0.3V，ΔV8=0.4V的通过电压Vpass执行写入循环。

在本实施方式的情况下，在A级别及B级别的编程期间，与第1实施方式同样，能够执行适合于要编程的阈值电压的编程工作，在C级别的编程期间，与第2实施方式同样，能够执行适合于存储单元的编程特性的编程工作。

图25是通过校验工作时作为编程对象的存储单元MC之中校验通过了的存储单元数的比例（以下称为“校验通过率”）控制通过电压Vpass的升高幅度ΔVpass的情况下的写入序列的流程图。另外，图25的流程图表示对2位/单元的存储单元MC的写入序列。在此，校验通过率可以将能够由ECC纠正的位视为通过了的位而计算校验通过率。

首先，在步骤S601，判断A级别的校验通过率ra是否为ra＜Rra（Rra例如为100%）。如果为ra<Rra，则将处理转移到步骤S602，如果为ra≥Rra，则将处理转移到步骤S605。另外，校验通过率不限于100%，也能够将写入为A级别的存储单元的70%通过了的时刻定义为A级别的编程期间。以下，关于B级别、C级别的校验通过率也是同样的。

接着的步骤S602及S603与图9的步骤S203及S204相同，因此省略说明。另外，在步骤S603，通过了A级别的校验的存储单元在以后的编程工作中成为禁止写入状态。

接下来，在步骤S604，基于步骤S603中的校验结果更新A级别的校验通过率ra。此后，将处理返回至步骤S601。

在步骤S605，判断B级别的校验通过率rb是否为rb＜Rrb（Rrb例如为100%）。如果为rb＜Rrb，则将处理转移到步骤S606。另一方面，如果为rb≥Rrb，则将处理转移到步骤S609。

接着的步骤S606及S607与图9的步骤S207及S208相同，因此省略说明。

接下来，在步骤S608，基于步骤S607的校验结果更新B级别的校验通过率rb。此后，将处理返回至步骤S605。

在步骤S609，判断通过电压Vpass是否达到最大的通过电压Vpsmax。在通过电压Vpass达到最大的通过电压Vpsmax的情况下，将处理转移到步骤S611，在通过电压Vpass未达到最大的通过电压Vpsmax的情况下，将处理转移到步骤S610。

接着的步骤S610、S611、S612及S613与图9的步骤S207、S210、S211及S214相同，因此省略说明。

最后，在步骤S614，判断C级别的校验通过率rc是否为rc＜Rrc（Rrc例如为100%）。如果为rc＜Rrc，则完成写入序列。另一方面，如果为rc≥Rrc，则在步骤S615判断写入循环数nl是否达到了最大循环次数（图中的“最大循环”），在此基础上将处理返回至步骤S609。

这样，对于A~C级别，都能够以一并写入的方式进行应对。结果，能够使编程工作高速化。

［第5实施方式］

第5实施方式是第1实施方式的变形例。

在第1实施方式中，与写入/擦除周期数无关地，通过写入循环数、编程电压Vpgm、通过电压Vpass或校验通过率来转换通过电压Vpass的升高幅度ΔVpass。但是，在第1实施方式中如上所述，一般地，存储单元有随着写入/擦除周期数增加而变得容易编程的倾向。

因此，在本实施方式中，关于根据写入/擦除周期数，改变对通过电压Vpass的升高幅度ΔVpass进行转换的判断条件的写入序列进行说明。

图26是根据写入循环转换通过电压Vpass的升高幅度ΔVpass的写入序列的流程图的一部分，是在图9所示的流程图的开始及步骤S201之间增加的处理。

在图26的情况下，首先在步骤S251，判断写入/擦除周期数是否大于预定的周期数Rnc，在写入/擦除次数小于等于周期数Rnc的情况下，将处理转移到步骤S252，将在图9的步骤S202中使用的基准写入循环数Rnl1初始化为预定的循环数Cnl1，将在图9的步骤S206中使用的基准写入循环数Rnl2初始化为预定的循环数Cnl2。另一方面，在写入/擦除周期数大于预定的周期数Rnc的情况下，将处理转移到步骤S253，将基准写入循环数Rnl1初始化为比循环数Cnl1大的循环数Cnl1′，将基准写入循环数Rnl2初始化为比循环数Cnl2大的循环数Cnl2′。

另外，该写入/擦除周期数也可以存储于NAND芯片10内的ROM熔断器中。在此情况下，序列控制电路7读出ROM熔断器中存储的写入/擦除周期数，进行步骤S252的处理。另外，该写入/擦除周期数也可以存储于ROM熔断器12中。在此情况下，控制器11也可以在将写入命令发送到NAND芯片10的前后，将写入/擦除周期数的信息发送到NAND芯片10。

这样，伴随着写入/擦除周期数的增加，使通过电压Vpass的升高延迟，由此减弱对于编程速度快的存储单元的辅助。由此，能够抑制写入序列后的阈值分布的扩大。

图27是根据编程电压Vpgm转换通过电压Vpass的升高幅度ΔVpass的写入序列的流程图的一部分，是在图10所示的流程图的开始及步骤S301之间增加的处理。

在图27的情况下，首先在步骤S351，判断写入/擦除周期数是否大于预定的周期数Rnc，在写入/擦除次数小于等于周期数Rnc的情况下，将处理转移到步骤S352，将在图10的步骤S302中使用的基准编程电压Rvpg1初始化为预定的电压Cvpg1，将在图10的步骤S306中使用的基准编程电压Rvpg2初始化为预定的电压Cvpg2。另一方面，在写入/擦除周期数大于预定的周期数Rnc的情况下，将处理转移到步骤S353，将基准编程电压Vpgm1初始化为比电压Cvpg1大的预定电压Cvpg1′，将基准编程电压Rvpg2初始化为比电压Cvpg2大的预定电压Cvpg2′。

图28是根据通过电压Vpass转换通过电压Vpass的升高幅度ΔVpass的写入序列的流程图的一部分，是在图11所示的流程图的开始及步骤S401之间增加的处理。

在图28的情况下，首先在步骤S451，判断写入/擦除周期数是否大于预定的周期数Rnc，在写入/擦除周期数小于等于周期数Rnc的情况下，将处理转移到步骤S452，将在图11的步骤S402中使用的基准通过电压Rvpa1初始化为预定电压Cvpa1，将在图11的步骤S406中使用的基准通过电压Rvpa2初始化为预定电压Cvpa2。另一方面，在写入/擦除周期数大于预定的周期数Rnc的情况下，将处理转移到步骤S453，将基准通过电压Vpga1初始化为比电压Cvpa1大的预定电压Cvpa1′，将基准通过电压Rvpa2初始化为比电压Cvpa2大的预定电压Cvpa2′。

图29是表示在根据校验通过率转换通过电压Vpass的升高幅度ΔVpass的写入序列中，写入/擦除周期与图25所示的流程图的步骤S601、S605及S614的判断条件的关系的一例的具体例子。

例如，在写入/擦除周期数Rnc小于1000次的情况下，根据A级别的校验通过率是否为100%而设定步骤S601的判断条件，根据B级别的校验通过率是否为100%而设定步骤S605的判断条件，根据C级别的校验通过率是否为100%而设定步骤S614的判断条件。

在写入/擦除周期数Rnc小于1万次的情况下，根据B级别的校验通过率是否为50%而设定步骤S601的判断条件，根据B级别的校验通过率是否为50%而设定步骤S605的判断条件，根据C级别的校验通过率是否为50%而设定步骤S614的判断条件。

另外，在写入/擦除周期数Rnc大于等于1万次的情况下，根据B级别的校验通过率是否为75%而设定步骤S601的判断条件，根据B级别的校验通过率是否为75%而设定步骤S605的判断条件，根据C级别的校验通过率是否为100%而设定步骤S614的判断条件。

以上，在图26～图28中，都与图25同样，随着写入/擦除周期数的增加，使通过电压Vpass的升高延迟，由此能够减弱对于编程速度快的存储单元的辅助。由此，能够抑制写入序列后的阈值分布的扩大。

以上，根据本实施方式，不仅可得到与第1实施方式相同的效果，而且即使在编程特性因写入/擦除周期数的增加而变化了的情况下，也能够实现适合的通过电压Vpass的升高，抑制阈值分布的扩大。

［第6实施方式］

关于非易失性半导体存储装置的数据写入，在第1实施方式中使用图3及图4进行了说明。另外，在使用图5～图7列举了数据写入时的问题点的基础上，通过第1～第5实施方式对之进行了解决。

但是，在数据写入时，除了上述问题之外，也有可能产生以下的问题。也就是说，在对于选择存储单元MCi（i=0～n-1）不写入数据的情况下，在编程工作中，对位线BL施加例如电源电压Vdd，通过所谓自举（self-boost）来提高选择存储单元MCi的沟道电压从而防止对于电荷蓄积层的电荷注入。此时，若选择存储单元MCi的沟道电压低，则容易产生对选择存储单元MCi的误写入。

在此，对自举方式（以下称为“SB方式”）的编程工作进行说明。

在SB方式的编程工作中，首先将NAND串的沟道电压设为浮置状态，对非选择字线WL施加通过电压Vpass。若不久非选择字线WL达到通过电压Vpass，则NAND串的沟道电压上升。在此基础上，对选择字线WL施加编程电压Vpgm。此时，NAND串的沟道电压，例如因结漏和/或选择栅晶体管SG1及SG2的截止泄漏等泄漏而下降。从施加编程电压Vpgm起一定时间之后，转移到写入序列的结束工作。选择字线WL以及非选择字线WL的电压下降。另外，也可以在使选择字线WL的电压暂时下降到通过电压Vpass后，与非选择字线WL一起下降。由此，NAND串的沟道电压因与字线WL的耦合而下降。这样，在SB方式的编程工作中，通过非选择字线WL的通过电压Vpass使NAND串的沟道电压自举（boost），由此能够使对禁止写入的选择存储单元MC的误写入的发生可能性降低。

根据以上，在本实施方式涉及的非易失性半导体存储装置中，采用以下的写入序列。

图30是表示本实施方式的编程工作时的存储单元阵列的偏压状态的图。

在本实施方式中，在编程工作时，对选择字线WLi施加编程电压Vpgm，对与选择字线WLi相邻的非选择字线WLi-1以及WLi+1施加通过电压Vpass1（第1通过电压），对其他的非选择字线WL0～WLi-2以及WLi+2～WLn-1施加通过电压Vpass2（第2通过电压）。在此，通过电压Vpass1是按每个写入循环升高的电压。另外，以下也将与选择字线相邻的非选择字线称为“相邻字线”。

图31是表示本实施方式的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图的一例。

在本实施方式的写入序列的情况下，在进行低级别的阈值电压Vth的编程的写入循环中，将通过电压Vpass1的升高幅度ΔVpass抑制得较小，在进行高级别的阈值电压Vth的编程的写入循环中，使通过电压Vpass1的升高幅度ΔVpass1增大。另一方面，通过电压Vpass2无论写入循环如何，都设为比通过电压Vpass1的最低值高的固定的电压。

在图31所示的实施例的情况下，通过电压Vpass1的升高幅度ΔVpass1，在进行A级别的编程的第1次～第L次的写入循环中为0V，在进行B级别的编程的第L+1次～第M次的写入循环中为Vc1（Vc1>0），在进行C级别的编程的第M+1次～第N次的写入循环中为Vc2（Vc2>Vc1），如此变大。另外，在此情况下，阈值电压Vpass1还控制为不会大于等于最大通过电压Vpsmax。通过电压Vpass2，大体在进行A级别、B级别的编程的写入序列的初始阶段的写入循环中成为比通过电压Vpass1高的电压。

接下来，关于图31所示的写入序列的几种控制方法进行说明。

图32是通过写入循环次数控制通过电压Vpass1的升高幅度ΔVpass1情况下的写入序列的流程图的一例。流程图的工作，例如由序列控制电路7控制。

首先在步骤S701，将写入循环数nl设为1（进行初始化）。将编程电压Vpgm设为初始编程电压Vpgm0（Vpgm0例如为13V）（进行初始化）。另外，将通过电压Vpass1设为初始通过电压Vpass0（Vpass0例如为5V）（进行初始化）。

接下来，在步骤S702，判断写入循环数是否为nl＜Rnl1（Rnl1例如为10）。如果为nl＜Rnl1（步骤S702的“是”），则在步骤S703使写入循环数nl递增，之后在步骤S704，以编程电压Vpgm、通过电压Vpass1以及Vpass2执行编程工作。另一方面，如果为nl≥Rnl1（步骤S702的“否”），则将处理转移到步骤S707。在此，写入循环数nl能够存储于在NAND芯片10内配置的锁存器中。另外，写入循环数nl也能够存储于控制器11。另外，写入循环数nl也能够存储于不存储通常数据的ROM区域。

接下来，在步骤S705，执行校验工作。假设在该步骤S705中全部的存储单元都通过了的情况（步骤S705的“通过”），结束工作。另一方面，在一部分存储单元没有通过的情况下（步骤S705的“失败”），在步骤S706，将通过电压Vpass1与ΔVpass1相加。在此，ΔVpass1为电压Vc1。此时，使编程电压Vpgm也升高ΔVpgm。此后，将处理返回至步骤S702。

接下来，在步骤S707，判断写入循环数nl例如是否为nl＜Rnl2（Rnl2例如为15）。如果为nl＜Rnl2（步骤S707的“是”），则在步骤S708使写入循环数nl递增，之后在步骤S709，以编程电压Vpgm、通过电压Vpass1以及Vpass2执行编程工作。另一方面，如果为n≥Rnl2（步骤S707的“否”），则将处理转移到步骤S712。另外，Rnl1<Rnl2。

接下来，在步骤S710，执行校验工作。假设在该步骤S710中全部的存储单元都通过了的情况下（步骤S710的“通过”），结束工作。另一方面，在一部分存储单元没有通过的情况下（步骤S710的“失败”），在步骤S711，将通过电压Vpass1与ΔVpass1相加。在此，ΔVpass1为电压Vc2（＞电压Vc1）。此时，使编程电压Vpgm也升高ΔVpgm。

接下来，在步骤S712，判断写入循环数nl是否达到最大循环次数（图中的“最大循环”）。在该步骤S712，在写入循环数nl达到最大循环次数的情况下，设为写入失败并结束写入序列。另一方面，在写入循环数nl未达到最大循环次数的情况下，在步骤S713使写入循环数nl递增，之后在步骤S714，以编程电压Vpgm、通过电压Vpass1以及Vpass2执行编程工作。此处的通过电压Vpass1为最大通过电压Vpsmax。也就是说，在以后的编程工作中不再使通过电压Vpass1升高。

接下来，在步骤S715，执行校验工作。在该校验工作中判断编程是否完成（全部的存储单元都通过），在完成的情况下（S715的“通过”）结束写入序列，在未完成的情况下（S715的“失败”），在步骤S716使编程电压Vpgm升高ΔVpgm，之后将处理返回到步骤S712。另外，在步骤S716，不使通过电压Vpass1升高。

图33是通过编程电压Vpgm控制通过电压Vpass1的升高幅度ΔVpass1的情况下的写入序列的流程图的一例。流程图的工作，例如由序列控制电路7控制。

开始的步骤S801与图32的步骤S701相同，因此省略说明。

接下来，在步骤S802，判断编程电压Vpgm是否为Vpgm＜Rvpg1（Rvpg1例如为15V）。如果为Vpgm＜Rvpg1（步骤S802的“是”），则在步骤S803使写入循环数nl递增，之后将处理转移到步骤S804。另一方面，如果为Vpgm≥Rvpg1（步骤S802的“否”），则将处理转移到步骤S808。

接着的步骤S804～S806分别与图32的步骤S704～S706相同，因此省略说明。

接下来，在步骤S807，判断写入循环数nl是否达到了最大循环次数（图中的“最大循环”）。在该步骤S807，在写入循环数nl达到最大循环次数的情况下，设为写入失败并结束写入序列。另一方面，在写入循环数nl未达到最大循环次数的情况下，将处理返回至步骤S802。

接下来，在步骤S808，判断编程电压Vpgm是否为Vpgm＜Rvpg2（Rvpg2例如为17V）。如果为Vpgm＜Rvpg2（步骤S808的“是”），则在步骤S809使写入循环数nl递增，之后将处理转移到步骤S810。另一方面，如果为Vpgm≥Rvpg2（步骤S808的“否”），则将处理转移到步骤S814。另外，Rvpg1<Rvpg2。

接着的步骤S810～S812与图32的步骤S709～S711相同，因此省略说明。

接着的步骤S814～S817与图32的步骤S713~S716相同，因此省略说明。

这样，通过编程电压Vpgm控制通过电压Vpass1的升高幅度ΔVpass1，由此能够在编程电压Vpgm高时提高选择存储单元的沟道电压。其结果，能够高精度地防止存储单元的误写入。

另外，在如图33所示的写入序列那样通过编程电压Vpgm控制通过电压Vpass1的升高幅度ΔVpass1的情况下，是否设置步骤S807、S813及S818是任意的。在如图33的例子那样设置了步骤S807、S813及S818的情况下，以步骤S806、S812及S817的写入循环的结束时刻的写入循环数nl达到一定的写入循环数为条件，能够立即设为写入失败而结束写入序列。

另一方面，在省略了步骤S807、S813及S818的情况下，由于不需要写入循环数nl的管理，所以能够使电路结构简略化。

图34是以通过电压Vpass1控制通过电压Vpass1的升高幅度ΔVpass1的情况下的写入序列的流程图的一例。流程图的工作，例如由序列控制电路7控制。

开始的步骤S901与图32的步骤S701相同，因此省略说明。

接下来，在步骤S902，判断通过电压Vpass1是否为Vpass1<Rvpa1（Rvpa1例如为7V）。如果为Vpass1<Rvpa1（步骤S902的“是”），则在步骤S903使写入循环数nl递增，之后将处理转移到步骤S903。另一方面，如果为Vpass1≥Rvpa1（步骤S902的“否”），则将处理转移到步骤S908。

接着的步骤S904～S907分别与图33的步骤S804～S807相同，因此省略说明。

接下来，在步骤S908，判断通过电压Vpass1是否为Vpass1<Rvpa2（Rvpa2例如为9V）。如果为Vpass1<Rvpa2（S908的“是”），则在步骤S909使写入循环数nl递增，之后将处理转移到步骤S910。另一方面，如果为Vpass1≥Rvpa2（S908的“否”），则将处理转移到步骤S914。另外，Rvpa1<Rvpa2。

接着的步骤S910～S918与图33的步骤S810～S818相同，因此省略说明。

另外，在如图34所示的写入序列那样以通过电压Vpass1控制通过电压Vpass1的升高幅度ΔVpass1的情况下，是否设置步骤S907、S913及S918是任意的。在如图34的例子那样设置了步骤S907、S913及S918的情况下，以步骤S906、S912及S917的写入循环的结束时刻的写入循环数达到一定的写入循环为条件，能够立即设为写入失败而结束写入序列。

另一方面，在省略了步骤S907、S913及S918的情况下，由于不需要写入循环数nl的管理，所以能够使电路结构简略化。

另外，通过以通过电压Vpass1进行控制，无论编程电压Vpgm如何，都能够控制升高幅度ΔVpass1。例如，在根据存储单元的劣化而降低了编程电压Vpgm的初始电压的情况下，通过电压Vpass1的升高开始会延迟。其结果，有时误写入会增加。另一方面，通过电压Vpass1根据存储单元的劣化而变更的情况少。其结果，能够将通过电压Vpass1的升高开始设定得合适，能够防止误写入。

图35是通过校验工作时作为编程对象的存储单元MC之中校验通过的存储单元数的比例（以下称为“校验通过率”）控制通过电压Vpass1的升高幅度ΔVpass1的情况下的写入序列的流程图。流程图的工作例如由序列控制电路7控制。另外，关于能够由ECC纠正的位，也可以视为通过了的位而计算校验通过率。

开始的步骤SA01与图32的步骤S701相同，因此省略说明。

接下来，在步骤SA02，判断A级别的校验通过率ra是否为ra≥Rra（Rra例如为100%）。如果为ra<Rra（步骤SA02的“否”），则在步骤SA03使写入循环数nl递增，之后在步骤SA04，以编程电压Vpgm、通过电压Vpass1以及Vpass2执行编程工作。在此，ΔVpass1例如为0V。另一方面，如果为ra≥Rra（步骤SA02的“是”），则将处理转移到步骤SA09。另外，校验通过率不限于100%，也能够将写入为A级别的存储单元的70%通过了的时刻定义为A级别的编程期间。以下，关于B级别、C级别的校验通过率也是同样的。

接下来，在步骤SA05，执行校验工作。另外，在步骤SA05，通过了A级别的校验的存储单元在以后的编程工作中成为禁止写入状态。

接下来，在步骤SA06，基于步骤SA05的校验结果更新A级别的校验通过率ra。

接着的步骤SA07及SA08，除了通过电压Vpass1的升高幅度为ΔVpass1=0之外，与图33的步骤S807及S808相同，因此省略说明。

接下来，在步骤SA09，判断B级别的校验通过率rb是否为rb≥Rrb（Rrb例如为100%）。如果为rb＜Rrb（步骤SA09的“否”），则在步骤SA10使写入循环数nl递增，之后在步骤SA11，以编程电压Vpgm、通过电压Vpass1及Vpass2执行编程工作。在此，ΔVpass1为电压Vc1。另一方面，如果为rb≥Rrb（步骤SA09的“是”），则将处理转移到步骤SA16。

接下来，在步骤SA12，执行校验工作。另外，在步骤SA12，通过了B级别的校验的存储单元在以后的编程工作中成为禁止写入状态。

接下来，在步骤SA13，基于步骤SA12中的校验结果更新B级别的校验通过率rb。

接着的步骤SA14及SA15，除了通过电压Vpass1的升高幅度ΔVpass1=Vc1之外，与图33的步骤S806及S807相同，因此省略说明。

接下来，在步骤SA16，判断C级别的校验通过率rc是否为rc≥Rrc（Rrc例如为100%）。如果为rc≥Rrc（步骤SA16的“是”），则结束写入序列。另一方面，如果为rc＜Rrc（步骤SA16的“否”），则在步骤SA17使写入循环数nl递增，之后将处理转移到步骤SA18。

接下来，在步骤SA18，判断通过电压Vpass1是否达到最大通过电压Vpsmax。在通过电压Vpass1达到最大通过电压Vpsmax的情况下（步骤SA18的“是”），在步骤SA19，将通过电压Vpass1的升高幅度设为Vpass1=Vc2并执行编程工作。另一方面，在通过电压Vpass1未达到最大通过电压Vpsmax的情况下（步骤SA18的“否”），在步骤SA20，将通过电压设为Vpass1=Vpsmax并执行编程工作。

接下来，在步骤SA21，执行校验工作。另外，在步骤SA21，通过了C级别的校验的存储单元在以后的编程工作中成为禁止写入状态。

接下来，在步骤SA22，基于步骤SA21中的校验结果更新C级别的校验通过率rc。

接着的步骤SA23及SA24，除了通过电压Vpass1的升高幅度为ΔVpass1=Vc2之外，与图33的步骤S806及S807相同，因此省略说明。

这样，通过校验通过率ra、rb或rc控制通过电压Vpass1的升高幅度ΔVpass1，由此能够根据各个级别调整通过电压Vpass1。其结果，能够细化各级别的阈值分布的幅度。

另外，在如图35所示的写入序列那样通过校验通过率ra、rb或rc控制通过电压Vpass1的升高幅度ΔVpass1的情况下，是否设置步骤SA08、SA15及SA24是任意的。在如图35的例子那样设置了步骤SA08、SA15及SA24的情况下，以步骤SA07、SA14及SA23的写入循环结束时刻的写入循环数nl达到一定的写入循环为条件，能够立即设为写入失败而结束写入序列。

另一方面，在省略了步骤S807、S813及S818的情况下，由于不需要写入循环数nl的管理，所以能够使电路结构简略化。

如以上所述，根据本实施方式的写入序列，在写入序列的初始阶段，通过电压Vpass2在某种程度上较大，因此与以往的使用SB方式的编程工作的情况同样，能够使沟道电压充分地自举。由此，能够使对禁止写入的选择存储单元的误写入的发生可能性较低。另一方面，通过电压Vpass2固定，因此即使在写入序列的后期阶段通过电压Vpass2也不会过高。由此，也能够降低对连接于选择位线的非选择存储单元的误写入的发生可能性。

进而，与以往的使用SB方式的编程工作的情况相比，在写入序列的初始阶段，将与选择字线相邻的非选择字线的通过电压Vpass1抑制得较低。其结果，能够降低由相邻字线引起的自举效应所导致的电压上升。也就是说，能够抑制选择字线的有效编程电压Vpgm的增加。由此，能够防止选择存储单元的低级别的阈值电压（例如A级别、B级别）的变动，能够抑制存储单元组的低级别的阈值分布的扩大。另外，在写入序列的后期阶段（例如将存储单元的阈值电压写入为C级别的情况），通过电压Vpass1的升高幅度变大，因此能够进一步提高由自举效应引起的选择字线的有效编程电压Vpgm。由此，能够增大使阈值电压上升的选择存储单元的阈值电压的上升率，能够缩短写入序列的处理时间。

另外，通过将电压Vc1设为0，能够抑制选择存储单元的低级别的阈值电压（特别是A级别）的阈值分布的扩大。

接下来，关于本实施方式的写入序列的变形例进行说明。

图36是表示本实施方式的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图的一例。在该变形例中，按每个写入循环使通过电压Vpass1指数函数地升高。

在此，所谓指数函数的升高，指将在第n+1次的写入循环中使用的通过电压Vpass1相对于在第n次的写入循环中使用的通过电压Vpass1的差（升高幅度）设为ΔVn的情况下，升高幅度通过ΔVn=ΔV（n-1）+0.1表示的情况。

存储单元MC的阈值电压的上升的容易性按每个存储单元MC而存在不均一，有时也无法将各级别的编程期间明确地划分开。但是，在该变形例的情况下，与编程的阈值电压无关，对于阈值电压容易上升的存储单元MC执行使用了低通过电压Vpass的编程工作，对阈值电压难以上升的存储单元MC执行使用了高通过电压Vpass的编程工作。因此，与本实施方式的图31所示的实施例相比较，能够执行进一步符合于存储单元MC的编程特性的最适合的编程工作。

以上，根据本实施方式，与以往的使用了SB方式的编程工作的情况同样，能够提供不仅能够降低对禁止写入的选择存储单元的误写入的发生可能性、也抑制了存储单元组的阈值分布的扩大的非易失性半导体存储装置。

［第7实施方式］

在第6实施方式中，关于使用了SB方式的编程工作的非易失性半导体存储装置进行了说明，但在第7实施方式中，关于使用了所谓擦除区域自举方式（以下称为“EASB方式”）的编程工作的非易失性半导体存储装置进行说明。另外，关于未说明的方面，与第1实施方式相同。

图37是表示本实施方式的编程工作时的存储单元阵列的偏压状态的图的一例，图38是表示本实施方式的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图的一例。另外，图37及图38假定从源线CELSRC侧的存储单元MC写入数据的情况。

存储单元的阈值电压，通过数据写入而提高。因此，数据写入后的存储单元的沟道电压通过自举而难以上升，自举效率下降。

因此，在EASB方式的编程工作中，通过将数据写入后的存储单元的沟道与包含选择存储单元的数据写入前的存储单元的沟道电分离，来使选择存储单元的沟道电压容易自举。

具体地，如图37所示，对选择字线WLi施加编程电压Vpgm，对与选择字线WLi的源线CELSRC侧相邻的非选择字线WL施加分离电压Viso，对选择字线WLi的位线BL侧的相邻字线WLi+1施加通过电压Vpass1（第1通过电压），对非选择字线WL0～WLi-2施加通过电压Vpass3（第3通过电压），对非选择字线WLi+2～WLn-1施加通过电压Vpass2（第2通过电压）。

在此，通过电压Vpass2如图38所示，无论写入循环如何都为固定的电压，是比编程电压Vpgm的最低值高的电压。另外，通过电压Vpass3如图38所示，无论写入循环如何都为固定的电压。并且，分离电压Viso如图38所示，是无论写入循环如何都为固定的电压，是例如比接地电压Vss稍高的电压。

另一方面，通过电压Vpass1，与第6实施方式同样，是以最大通过电压Vpsmax为上限且随着写入循环增加而升高的电压。也就是说，通过电压Vpass1如图38所示，是下述电压：将初始值设为比通过电压Vpass3低的电压，升高幅度ΔVpass1在进行A级别的编程的第1次～第L次的写入循环中为0V，在进行B级别的编程的第L+1次～第M次的写入循环中变大为Vc1（Vc2>Vc1），在进行C级别的编程的第M+1次～第N次的写入循环中变大为Vc2（Vc2>Vc1）。

如以上所述，通过对字线WLi–1施加分离电压Viso，存储单元MCi–1的沟道截止，由此能够使数据写入后的存储单元MC0～MCi-2的沟道与数据写入前的存储单元MCi～MCn–1的沟道电分离。另外，以下，有时也将被施加分离电压Viso的非选择字线称为“分离用字线”。

在此基础上，通过对字线WL0～WLi-2施加比较低的通过电压Vpass3，关于数据写入后的存储单元MC0～MCi-2能够降低因过度的通过电压的施加引起的误写入的发生可能性。

另一方面，对字线WLi+1～WLn-1施加比较高的通过电压Vpass2，因此不受存储单元MC0～MCi-2的影响，能够高效地使数据写入前的存储单元MCi～MCn-1的沟道电压自举。其结果，能够降低对禁止写入的选择存储单元MCi的误写入的发生可能性。

也就是说，根据本实施方式的图37及图38所示的实施例，不仅具有与第6实施方式的图30及图31所示的实施例相同的效果，而且进而能够进一步降低对禁止写入的选择存储单元的误写入的发生可能性。

另外，如图39所示，通过对与选择字线WLi+1的两侧相邻的非选择字线WLi、WLi+2施加通过电压Vpass1，能够有效地抑制存储单元组的阈值分布的扩大。

接下来，关于本实施方式的写入序列的变形例的几种进行说明。

第1个变形例，是如图40所示控制图37所示的各电压的例子。图40是表示本实施方式的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图。

在该变形例中，与本实施方式的使图37及图38组合的实施例不同，使通过电压Vpass2以最大通过电压Vpsmax为上限，随着写入循环增加而升高。这样，在本实施方式中，不仅使通过电压Vpass1升高，而且也可以使通过电压Vpass2升高。这样通过使通过电压Vpass2升高，能够进一步使沟道电压上升。

另外，如图40所示，通过使通过电压Vpass2的升高幅度ΔVpass2变化的定时与使通过电压Vpass1的升高幅度ΔVpass1变化的定时一致，能够使通过电压Vpass2的控制所需要的参数与通过电压Vpass1相同，也能够使由数据写入部进行的通过电压Vpass2的控制变得容易。

第2个变形例是如图41那样控制图37所示的各电压的例子。图41是表示本实施方式的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图。

在该变形例中，与本实施方式的使图37及图38组合的实施例不同，使通过电压Vpass1以最大通过电压Vpsmax为上限，随着写入循环增加而指数函数地升高。也就是说，在该变形例的情况下，与编程的阈值电压无关，对容易编程的存储单元MC执行使用了低通过电压Vpass1的编程工作，对难以编程的存储单元MC执行使用了高通过电压Vpass1的编程工作。

因此，根据该变形例，与本实施方式的使图37及图38组合的实施例相比较，能够执行符合于存储单元的编程特性的最适合的编程工作。

第3个变形例是如图42那样控制图38所示的各电压的例子。图42是表示本实施方式的编程工作时的存储单元阵列的偏压状态的图。

在该变形例中，与本实施方式的使图37及图38组合的实施例不同，不仅将与选择字线WLi的源线CELSRC侧相邻的非选择字线WLi-1用作分离用字线，而且进而将其相邻的非选择字线WLi-2也用作分离用字线。

在如本实施方式的使图37及图38组合的实施例那样分离用字线WL为1条的情况下，有时不能够充分地将数据写入后的存储单元MC的沟道与数据写入前的存储单元MC的沟道电分离。在这一点，根据该变形例，由于分离用字线WL为多条，所以与本实施方式的使图37及图38组合的实施例相比较，能够更切实地将数据写入后的存储单元MC的沟道与数据写入前的存储单元MC的沟道电分离。

［第8实施方式］

在第7实施方式中，关于使用了EASB方式的编程工作的非易失性半导体存储装置进行了说明，但是在第8实施方式中，关于使用了修订的擦除区域自举方式（以下称为“REASB方式”）的编程工作的非易失性半导体存储装置进行说明。另外，关于未说明的方面，与第7实施方式相同。

图43是表示本实施方式的编程工作中的存储单元阵列的偏压状态的图，图44是表示本实施方式的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图。另外，图43及图44，以从源线CELSRC侧的存储单元MC顺序地写入数据为前提。

在使用了EASB方式的编程工作的情况下，就图37的例子而言，在连接于分离用字线WLi-1的存储单元MCi-1的沟道和与该存储单元MCi-1相邻的存储单元MCi-2或存储单元MCi的沟道之间会产生大电位差。该情况下，从存储单元MCi-1的沟道朝向存储单元MCi-2或存储单元MCi释放加速了的电子。并且，在该电子进入了存储单元MCi-2或MCi的浮置栅的情况下，会产生对存储单元MCi-2或MCi的误写入。

在此，在REASB方式的编程工作中，对与分离用字线相邻的一方或双方的非选择字线施加分离电压与编程电压或通过电压的中间电压即缓和电压。

具体地，如图43所示，对选择字线WLi施加编程电压Vpgm，对相邻字线WLi-1以及WLi+1施加通过电压Vpass1（第1通过电压），对选择字线WLi的源线CELSRC侧的非选择字线WLi-3施加分离电压Viso，对与分离用字线WLi-3相邻的非选择字线WLi-4及WLi-2施加缓和电压Vgp，对非选择字线WLi+2～WLn–1施加通过电压Vpass2（第2通过电压），对非选择字线WL0～WLi–5施加通过电压Vpass3（第3通过电压）。

例如，缓和电压Vgp如图44所示，是无论写入循环如何都为固定的电压，是比编程电压Vpgm的最低值、通过电压Vpass1的最低值、通过电压Vpass2或通过电压Vpass3低且比分离电压Viso高的电压。另外，编程电压Vpgm、通过电压Vpass1、Vpass2及Vpass3以及分离电压Viso与图38所示的实施例相同。另外，有时也将施加了缓和电压Vgp的非选择字线称为“缓和用字线”。另外，通过对与选择字线WLi的双方相邻的字线WLi-1、WLi+1施加通过电压Vpass1，能够有效地抑制存储单元组的阈值分布的扩大。

如以上所述，通过对与分离用字线WLi-3相邻的非选择字线WLi-2及WLi–4施加缓和电压Vgp，可降低从存储单元MCi-3的沟道朝向存储单元MCi-4及MCi-2的电子的加速。因此，该电子进入存储单元MCi-4及MCi-2的电荷蓄积层的可能性变低。

也就是说，根据本实施方式的使图43及图44组合的实施例，不仅具有与第7实施方式的使图37及图38组合的实施例相同的效果，而且还能够进一步降低对与连接于分离用字线的存储单元相邻的存储单元误写入的发生可能性。

接下来，关于本实施方式的写入序列的变形例的几种进行说明。

第1个变形例是如图45那样控制图43所示的各电压的例子。图45是表示本实施方式的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图的一例。

在该变形例中，与本实施方式的使图43及图44组合的实施例不同，使通过电压Vpass2以最大通过电压Vpsmax为上限，随着写入循环增加而升高。这样，在本实施方式中，不仅使通过电压Vpass1升高，而且也可以使通过电压Vpass2升高。

第2个变形例，是如图46那样控制图43所示的各电压的例子。图46是表示本实施方式的写入序列时的写入循环数与编程电压及通过电压的关系的曲线图。

在该变形例中，与本实施方式的使图43及图44组合的实施例不同，使通过电压Vpass1以最大通过电压Vpsmax为上限，随着写入循环增加而指数函数地升高。

因此，根据该变形例，与本实施方式的使图43及图44组合的实施例相比较，能够执行符合于存储单元的编程特性的最适合的编程工作。

第3个变形例，是如图47那样控制图43所示的各电压的例子。图47是表示本实施方式的编程工作时的存储单元阵列的偏压状态的图。

在该变形例中，与本实施方式的使图43及图44组合的实施例不同，不仅将与选择字线WLi的源线CELSRC侧相邻的非选择字线WLi-3用作分离用字线，而且进而将其相邻的非选择字线WLi-4也用作分离用字线。

因此，根据该变形例，与本实施方式的使图43及图44组合的实施例相比较，能够更切实地将数据写入后的存储单元MC的沟道与数据写入前的存储单元MC的沟道电分离。

［第9实施方式］

在第7实施方式中，关于使用了EASB方式的编程工作的非易失性半导体存储装置进行了说明，但在第9实施方式中，关于使用了所谓局部自举方式（以下称为“LSB方式”）的编程工作的非易失性半导体存储装置进行说明。另外，关于未说明的方面，与第7实施方式相同。

图48是表示本实施方式的编程工作时的存储单元阵列的偏压状态的图的一例。另外，图48假定从源线CELSRC侧的存储单元MC写入数据的情况。

在使用了EASB方式的编程工作的情况下，通过将数据写入后的存储单元的沟道与数据写入前的存储单元的沟道电分离，与使用了SB方式的编程工作的情况相比较，能够更高效地使选择存储单元的沟道电压增压。

相对于此，在LSB方式的编程工作中，将选择存储单元的沟道不仅与选择存储单元的源线CELSRC侧、而且也与位线BL侧的存储单元的沟道电分离。由此，与使用了EASB方式的编程工作的情况相比，能够更高效地使选择存储单元的沟道电压增压。

具体地，如图48所示，对选择字线WLi施加编程电压Vpgm，对相邻字线WLi-1以及WLi+1施加通过电压Vpass1（第1通过电压），对与相邻字线WLi–1的源线CELSRC侧相邻的非选择字线WLi-2及与相邻字线WLi+1的位线BL侧相邻的非选择字线WLi+2施加通过电压Vpass2（第2通过电压），对与非选择字线WLi-2的源线CELSRC侧相邻的非选择字线WLi-3及与非选择字线WLi+2的位线BL侧相邻的非选择字线WLi+3施加分离电压Viso，对其他非选择字线WL0～WLi-4及WLi+4～WLn-1施加通过电压Vpass3（第3通过电压）。

在此，相对于写入循环的编程电压Vpgm、通过电压Vpass1～Vpass3以及分离电压Viso的控制，与图38所示的实施例相同。

如以上所述，在本实施方式的使图38及图48组合的实施例的情况下，通过使非选择存储单元MCi-3及MCi+3截止，能够将选择存储单元MCi周边的沟道与其他非选择存储单元MC的沟道电分离。

由此，根据本实施方式的使图38及图48组合的实施例，不仅具有与第7实施方式的使图37及图38组合的实施例同样的效果，而且进一步地，能够更减少对禁止写入的选择存储单元的误写入。

接下来，关于本实施方式的写入序列的变形例的几种进行说明。

第1个变形例，是如图40那样控制图48所示的各电压的例子。

在该变形例中，与本实施方式的使图38及图48组合的实施例不同，使通过电压Vpass2以最大通过电压Vpsmax为上限，随着写入循环增加而升高。这样，在本实施方式中，不仅使通过电压Vpass1升高，而且也可以使通过电压Vpass2升高。

第2个变形例，是如图41那样控制图48所示的各电压的例子。

在该变形例中，与本实施方式的使图38及图48组合的实施例不同，使通过电压Vpass1以最大通过电压Vpsmax为上限，随着写入循环增加而指数函数地升高。

因此，根据该变形例，与本实施方式的使图38及图48组合的实施例相比，能够执行符合于存储单元的编程特性的最适合的编程工作。

第3个变形例，是如图49那样控制图48所示的各电压的例子。图49是表示本实施方式的编程工作时的存储单元阵列的偏压状态的图。

在该变形例中，与本实施方式的使图38及图48组合的实施例不同，不仅将与选择字线WLi的源线CELSRC侧相邻的非选择字线WLi-3用作分离用字线，而且进而也将其相邻的非选择字线WLi-4也用作分离用字线。

因此，根据该变形例，与本实施方式的使图38及图48组合的实施例相比，能够更切实地将选择存储单元MC周边的沟道与其他非选择存储单元的沟道电分离。

［第10实施方式］

在第8实施方式中，关于使用了REASB方式的编程工作的非易失性半导体存储装置进行了说明，但在第10实施方式中，关于使用了所谓修订局部自举方式（以下称为“RLSB方式”）的编程工作的非易失性半导体存储装置进行说明。另外，关于未说明的点，与第8实施方式相同。

图50是表示本实施方式的编程工作时的存储单元阵列的偏压状态的图。另外，图50以从源线CELSRC侧的存储单元MC顺序地写入数据为前提。

在使用了REASB方式的编程工作的情况下，通过将数据写入后的存储单元的沟道与数据写入前的存储单元的沟道电分离，与使用了SB方式的编程工作的情况相比，能够更高效地使选择存储单元的沟道电压升高。

相对于此，在RLSB方式的编程工作中，将选择存储单元的沟道不仅与选择存储单元的源线CELSRC侧、而且也与位线BL侧的存储单元的沟道电分离。由此，与使用了EASB方式的编程工作的情况相比，能够更高效地使选择存储单元的沟道增压。

具体地，如图50所示，对选择字线WLi施加编程电压Vpgm，对相邻字线WLi-1以及WLi+1施加通过电压Vpass1（第1通过电压），对与相邻字线WLi-1的源线CELSRC侧相邻的非选择字线WLi-2及与相邻字线WLi+1的位线BL侧相邻的非选择字线WLi+2施加通过电压Vpass2（第2通过电压），对与非选择字线WLi-2的源线CELSRC侧相邻的非选择字线WLi-3及与非选择字线WLi+2的位线BL侧相邻的非选择字线WLi+3施加分离电压Viso，对与分离用字线WLi-4及WLi+4相邻的非选择字线WLi-5、WLi-3、WLi+3及WLi+5施加缓和电压Vgp，对其他非选择字线WL0～WLi-6及WLi+6～WLn–1施加通过电压Vpass3（第3通过电压）。

在此，相对于写入循环的编程电压Vpgm、通过电压Vpass1～Vpass3、分离电压Viso以及缓和电压Vgp的控制，与图44所示的实施例相同。

如以上所示，在本实施方式的使图44及图50组合的实施例的情况下，通过使非选择存储单元MCi-4及MCi+4截止，能够将选择存储单元MCi周边的沟道与其他非选择存储单元MC的沟道电分离。

由此，根据本实施方式的使图44及图50组合的实施例，不仅具有与第8实施方式的使图43及图44组合的实施例同样的效果，而且进一步地，能够更减少对禁止写入的选择存储单元的误写入。

接下来，关于本实施方式的写入序列的变形例的几种进行说明。

第1个变形例，是如图45那样控制图50所示的各电压的例子。

在该变形例中，与使本实施方式的图44及图50组合的实施例不同，将最大通过电压Vpsmax作为上限，随着写入循环增加使通过电压Vpass2升高。这样，本实施方式中，不仅通过电压Vpass1，也可以使通过电压Vpass2升高。

第2个变形例，是如图46那样控制图50所示的各电压的例子。

在该变形例中，与本实施方式的使图44及图50组合的实施例不同，使通过电压Vpass1以最大通过电压Vpsmax为上限，随着写入循环增加而指数函数地升高。

因此，根据该变形例，与本实施方式的使图44及图50组合的实施例相比，能够执行符合于存储单元的编程特性的最适合的编程工作。

第3个变形例，是如图51那样控制图44所示的各电压的例子。图51是表示本实施方式的编程工作时的存储单元阵列的偏压状态的图的一例。

在该变形例中，与本实施方式的使图44及图50组合的实施例不同，不仅将与选择字线WLi的源线CELSRC侧相邻的非选择字线WLi-4用作分离用字线，而且进而也将其相邻的非选择字线WLi-5也用作分离用字线。同样地，不仅将与选择字线WLi的位线BL侧相邻的非选择字线WLi+4用作分离用字线，而且进而也将其相邻的非选择字线WLi+5也用作分离用字线。

因此，根据该变形例，与本实施方式的使图44及图50组合的实施例相比，能够更切实地将选择存储单元MC周边的沟道与其他非选择存储单元的沟道电分离。

［第11实施方式］

在第11实施方式中，关于通过事后修正因单元间干涉效应的影响引起的存储单元的阈值分布的扩大来实现狭窄的阈值分布的数据写入进行说明。

首先，参照图52、图53，关于第11实施方式涉及的非易失性半导体存储装置的数据写入进行说明。

图52是表示本实施方式的写入序列的流程图的一例。

图52表示对连接于字线WLi（i=0～n-1）的各存储单元MC写入数据的情况。该写入序列的控制，例如通过包括行解码器/字线驱动器2a、列解码器2b、页缓冲器3及电压发生电路8的数据写入部来进行。

另外，字线WLi是第2字线的例子，在字线WLi之前进行写入的字线是第1字线的例子。例如，能够按字线WL0、WL1、···、WLn-2、WLn-1的顺序进行写入，在此情况下，在字线WLi之前进行写入的字线WLi-1是第1字线的例子。

图53是表示第11实施方式的写入循环数/追加电压的施加次数与编程电压/追加电压的关系的曲线图。

在写入时，对字线WLi施加编程电压Vpgm和/或追加电压Vadd。编程电压Vpgm的值，如图53所示，根据写入循环数而增加。同样地，追加电压Vadd的值，根据追加电压Vpgm的施加次数而增加。有时将使该编程电压、追加电压增加的工作称为“升高工作”。

以下，关于图52的流程图进行说明。在图52的说明中，也适宜参照图53的曲线图。

首先，将存储单元阵列1内的全部位线BL之中的写入对象的全部位线BL设定为选择位线，将其他的位线BL设定为非选择位线（步骤SB01）。接下来，对字线WLi施加编程电压Vpgm（步骤SB02）。在第1次的编程工作中，编程电压的值设定为Vpgm1（参照图53）。

接下来，进行确认是否在连接于字线WLi的存储单元MC内写入了数据的校验工作（步骤SB03）。接下来，判断未完成写入的存储单元MC是否小于等于n1个（n1为大于等于0的整数）（步骤SB04）。另外，等价地，也能够判断连接于未完成写入的存储单元MC的位线BL的条数是否小于等于作为条件值的n1条。

如果未完成存储单元个数小于等于n1个，则判断为写入结束，并前进至步骤SB11。另一方面，在未完成存储单元个数比n1个多的情况下，使编程电压Vpgm增加ΔVpgm（步骤SB05），之后反复步骤SB01～SB04的处理。图53表示通过5次的写入循环结束了写入的例子。在第2次～第5次的写入循环中，编程电压的值分别设定为Vpgm2～Vpgm5（Vpgm1<Vpgm2<Vpgm3<Vpgm4＜Vpgm5）（参照图53）。另外，个数n1既可以设为预定写入的存储单元MC的个数，也可以设定为在预定写入的存储单元MC的个数上考虑了能够通过ECC（Error-Correcting Code）纠正的个数的个数。

接下来，若向字线WLi的写入结束，则将追加电压Vadd的初始值设定为编程电压Vpgm的最终值加上ΔVadd而得到的值（步骤SB11）。也就是说，将Vadd1的值设定为Vpgm5+ΔVadd。

接下来，将存储单元阵列1内的全部位线BL设定为非选择位线（步骤SB12）。接下来，对字线WLn施加追加电压Vadd（步骤SB13）。在第1次的追加电压的施加中，追加电压的值设定为Vadd1（参照图53）。

接下来，确认是否施加了指定次的追加电压（步骤SB14）。在追加电压Vadd的施加次数小于指定次的情况下，使追加电压Vadd增加ΔVadd（步骤SB15），之后反复步骤SB12～SB14的处理。图53表示指定次为3次的例子。在第2次、第3次的处理中，追加电压的值分别设定为Vadd2、Vadd3（参照图53）。

另一方面，在追加电压Vadd的施加次数达到了指定次的情况下，向字线WLi的追加电压Vadd的施加结束。此后，能够对下一字线WLi+1，进行步骤SB01～SB15的处理。在该处理中，字线WLi+1是第2字线的例子，已进行了写入的字线WLi是第1字线的例子。

另外，ΔVadd的值既可以是与ΔVpgm相同的值，也可以为不同的值。在本实施方式中，将ΔVpgm、ΔVadd的值和/或上述的指定次设定在例如ROM熔断器12内，也可以在由控制器11生成之后，从控制器11发送。

另外，追加电压的初始值Vadd1的值也可以设定为Vpgm5+ΔVadd以外的值。例如，追加电压的初始值Vadd1的值，既可以设定为比编程电压的最终值Vpgm5高的值，也可以设定为比编程电压的最终值Vpgm 5低的值（或者，也可以设定为与编程电压的最终值Vpgm5相等的值）。但是，从减少追加电压Vadd的施加次数的观点来看，追加电压的初始值Vadd1的值，优选设定为比编程电压的最终值Vpgm5高的值。在本实施方式中，通过设定为Vadd1>Vpgm5，追加电压Vadd1～Vadd3的值都设定为比最终值Vpgm5高的值。

接下来，参照图54～图58，关于图52的写入序列的作用效果进行说明。

图54～图57是表示本实施方式的存储单元MC的阈值分布的曲线图的一例。图54～图57表示对于NAND型闪存的、利用公司内制造的模拟器进行的模拟的一例。图54～图57的横轴表示存储单元MC的阈值电压，纵轴以对数标度表示存储单元MC的个数。另外，在图54～图57中，以使用了3位/单元的存储单元的情况为例进行模拟。

图54表示连接于刚写入后（即SB04的“是”刚刚后）的字线WLi的存储单元MC的阈值分布。另外，图55表示连接于追加电压的刚施加后（即SB14的“是”刚刚后）的字线WLi的存储单元MC的阈值分布。

图54、图55的箭头A、B，表示擦除级别（相当于图3所示的ER级别）的阈值分布。根据图54、图55能够看出，通过追加电压的施加，擦除级别的阈值分布向高电压侧移动。这样，若将全部位线BL设为非选择位线并对字线WLi施加追加电压，则连接于字线WLi的擦除级别的存储单元MC选择性地被追加写入，连接于字线WLi的擦除级别的存储单元MC的阈值分布向高电压侧移动。

接下来，关于字线WLi对字线WLi-1产生的影响（单元间干涉效应）进行说明。

图56是表示对字线WLi刚写入之后的、连接于字线WLi-1的存储单元MC的阈值分布。另外，图57表示对字线WLi的追加电压的刚施加之后的、连接于字线WLi-1的存储单元MC的阈值分布。

对字线WLi的写入，对连接于相邻的写入完毕的字线WLi-1的存储单元MC的阈值分布造成影响。此时，连接于字线WLi-1的存储单元MC受到的影响，依连接于字线WLi的相邻存储单元MC的阈值电压Vth而不同。其结果，通过对字线WLi的写入，如图56所示，字线WLi-1上的阈值分布扩大了。图56的范围C表示比这样扩大了的擦除级别高的写入级别的存储单元MC的写入级别的阈值分布。

一般地，在扩大了的阈值分布内的高电压侧，存在很多受到单元间干涉效应的存储单元MC、即相邻单元的阈值电压Vth高的存储单元MC。另一方面，在扩大了的阈值分布内的低电压侧，存在很多不怎么受到单元间干涉效应的存储单元MC、即相邻单元的阈值电压Vth低的存储单元MC（例如，相邻单元的阈值电压Vth为擦除级别的存储单元MC）。

图57的范围D与范围C同样，表示比擦除级别高的写入级别的存储单元MC的阈值分布。根据图57可以看出，字线WLi-1上的写入级别的阈值分布的下底缘（下裾）向高电压侧移动，字线WLi-1上的阈值分布变窄。这相当于对连接于字线WLi的擦除级别的存储单元MC进行了追加写入。追加写入的结果，认为下底缘内的存储单元MC的阈值电压通过单元间干涉效应而上升了。

另一方面，对于比擦除级别高的写入级别的存储单元MC，几乎没有追加写入的效果。这是因为，由于写入级别高，所以即使对非选择字线WLi施加追加电压，存储单元MC的阈值电压Vth也几乎不移动。其结果，认为阈值分布的上底缘（上裾）内的存储单元MC的阈值电压Vth几乎不受到单元间干涉效应，不上升。也就是说，本实施方式的追加电压的施加，可认为相当于对连接于字线WLi的擦除级别的存储单元MC选择性地进行追加写入。

这样，根据本实施方式，通过将全部位线BL设为非选择位线并对字线WLi施加追加电压，能够使字线WLi-1上的存储单元MC的阈值分布变窄。另外，本实施方式的写入序列，在使用了1位/单元的存储单元的情况等使用了3位/单元的存储单元的情况以外，也可以应用。

图58是表示本实施方式的追加电压施加次数与阈值分布幅度的关系的曲线图。

图58的横轴表示对字线WLi的追加电压的施加次数。施加次数为0次的状态，相当于刚写入之后的状态。另外，图58的纵轴表示以刚写入之后的幅度成为1的方式规格化后的、字线WLi-1上的写入级别的阈值分布幅度。图58与图54～图57同样，表示关于使用了3位/单元的存储单元的NAND型闪存的模拟例子。

根据图58可以理解，若追加电压的施加次数从0次起增加，则阈值分布幅度变窄，通过某施加次数，阈值分布幅度成为最小。在图58的例子中，该施加次数是8次。并且，可以理解，若施加次数进一步增加，则阈值分布幅度相反会扩大。这认为是因为，字线WLi上的存储单元MC追加地受到的单元间干涉效应过大。

这样，在追加电压的施加次数上，存在最佳值。因此，在本实施方式中，通过实验和/或模拟确定该最佳值或近似于最佳值的值，将所确定的值作为上述的指定次数而预先设定在ROM熔断器12内。因而，根据本实施方式，可以实现最佳化的阈值分布幅度。另外，该指定次数也可以通过非易失性半导体存储装置的测试时的调整来确定。

最后，关于本实施方式的效果进行说明。

如以上所述，在本实施方式中，若对字线WLi的写入结束，则将全部位线BL设定为非选择位线并对字线WLi施加追加电压。另外，对字线WLi的追加电压的施加，能够在对字线WLi+1的写入开始前进行。因而，根据本实施方式，可以使相邻的写入完毕的字线WLi-1上的存储单元MC的阈值分布变窄。

另外，在本实施方式中，施加编程电压和追加电压的处理，以指对字线WLi的编程电压的施加、对字线WLi的追加电压的施加、对字线WLi+1的编程电压的施加、对字线WLi+1的追加电压的施加的方式，连续地进行对相同的字线的编程电压和追加电压的施加。因而，根据本实施方式，可以高速地进行这些电压的施加。

另外，根据本实施方式，由于能够通过上限低的编程电压使多值方式的非易失性半导体存储装置工作，所以耐压条件得到缓解，可以实现存储单元MC的进一步精细化。

［第12实施方式］

在第12实施方式中，在施加追加电压时，将存储单元阵列1内的全部位线BL设定为选择位线。另外，在第12实施方式中，将追加电压Vadd1～Vadd3的值都设定为比编程电压的初始值Vpgm1低的值。

以下，参照图59、图60，关于第12实施方式涉及的非易失性半导体存储装置的数据写入进行说明。

图59是表示本实施方式的写入序列的流程图的一例。图60是表示本实施方式的写入循环数/追加电压的施加次数与编程电压/追加电压的关系的曲线图。以下，适宜参照图60说明图59的流程图。

首先，将存储单元阵列1内的全部位线BL之中的写入对象的全部位线BL设定为选择位线，将其他的位线BL设定为非选择位线（步骤SC01）。接下来，对字线WLi施加编程电压Vpgm（步骤SB02）。

接下来，进行确认是否在字线WLi上的存储单元MC内写入了数据的校验工作（步骤SC03）。接下来，判断未完成写入的存储单元MC是否小于等于n1个（n1为大于等于0的整数）（步骤SC04）。

如果未完成存储单元个数小于等于n1个，则判断为写入结束，并前进至步骤SC11。另一方面，在未完成存储单元个数比n1个多的情况下，使编程电压Vpgm增加ΔVpgm（步骤SC05），之后反复步骤SC01～SC04的处理。图60表示通过5次的写入循环结束了写入的例子。

接下来，若向字线WLi的写入结束，则将追加电压Vadd的初始值设定为比编程电压Vpgm的初始值低的值（步骤SC11）。也就是说，设定为Vadd1的值成为Vpgm1-Δ（Δ＞0），且Vadd1＞0。

接下来，将存储单元阵列1内的全部位线BL设定为选择位线（步骤SC12）。接下来，对字线WLn施加追加电压Vadd（步骤SC13）。在第1次的追加电压的施加中，追加电压的值设定为Vadd1（参照图60）。

接下来，确认是否施加了指定次的追加电压Vadd（步骤SC14）。在追加电压Vadd的施加次数小于指定次的情况下，使追加电压Vadd增加ΔVadd（步骤SC15），之后反复步骤SC12～SC14的处理。图60表示指定次为3次的例子。在第2次、第3次的处理中，追加电压的值分别设定为Vadd2、Vadd3（参照图60）。

另一方面，在追加电压Vadd的施加次数达到了指定次数的情况下，对字线到WLi的追加电压的施加结束。此后，在本实施方式中，对下一字线WLi+1进行步骤SC01～SC15的处理。

接下来，参照图61～图63，关于图59的写入序列的作用效果进行说明。

图61及图62是表示本实施方式的存储单元MC的阈值分布的曲线图。图61及图62表示关于使用了3位/单元的存储单元的情况下的NAND型闪存的模拟例子。

本实施方式中的追加电压的施加，与第11实施方式的情况相同，具有使擦除级别（相当于图3所示的ER级别）的阈值分布向高电压侧移动的效果。也就是说，通过将全部位线BL设为选择位线并对字线WLi施加追加电压，可得到与对字线WLi上的擦除级别的存储单元MC进行追加写入的情况同等的效果，字线WLi上的擦除级别的阈值分布向高电压侧移动。其状况，与图54、图55同样。

接下来，关于字线WLi对字线WLi-1造成的影响（单元间干涉效应）进行说明。

图61表示对字线WLi刚写入之后的、连接于字线WLi-1的存储单元MC的阈值分布。另外，图62表示对字线WLi的追加电压的刚施加之后的、连接于字线WLi-1的存储单元MC的阈值分布。

在本实施方式中，因与第11实施方式的情况同样的理由，通过对字线WLi的写入，连接于字线WLi-1的存储单元MC的阈值分布扩大了（图61）。图61的范围E表示比这样扩大了的擦除级别高的写入级别的存储单元MC的写入级别的阈值分布。

图62的范围F与范围E同样，表示比擦除级别高的写入级别的存储单元MC的阈值分布。根据图62可以看出，连接于字线WLi-1的存储单元MC的写入级别的阈值分布的下底缘向高电压侧移动，连接于字线WLi-1的存储单元MC的阈值分布变窄。这是因为，与第11实施方式的情况同样，通过对连接于字线WLi的擦除级别的存储单元MC选择性地进行了追加写入，下底缘内的存储单元MC的阈值电压Vth通过单元间干涉效应而上升了。

另一方面，对于比擦除级别高的写入级别的存储单元MC，几乎没有追加写入的效果。这是因为，由于写入级别高，所以即使对选择字线WLi施加追加电压，存储单元MC的阈值电压Vth也几乎不移动。其结果，认为阈值分布的上底缘内的存储单元MC的阈值电压Vth几乎不受到单元间干涉效应，不上升。也就是说，本实施方式的追加电压的施加，可认为相当于对连接于字线WLi的擦除级别的存储单元MC选择性地进行追加写入。

这样，根据本实施方式，通过将全部位线BL设为选择位线并对字线WLi施加追加电压，能够使连接于字线WLi-1的存储单元MC的阈值分布变窄。另外，在本实施方式中，由于将位线设定为选择位线，所以为了防止过剩的追加写入，将全部的追加电压Vadd1～Vadd3的值设定为比编程电压的初始值Vpgm1低的值。

图63是表示本实施方式中的追加电压施加次数与阈值分布幅度的关系的曲线图。图63与图61及图62同样，表示关于使用了3位/单元的存储单元的NAND型闪存的、通过公司内制的模拟器进行的模拟例子。

如图63所示，对于追加电压的施加次数，存在最佳值。在图63的例子中，最佳值为15次左右。因此，在本实施方式中，通过实验和/或模拟确定该最佳值或接近于最佳值的值，将所确定的值作为上述的指定次数而预先设定在ROM熔断器12内。因而，根据本实施方式，可以实现最佳化的阈值分布幅度。

最后，关于本实施方式的效果进行说明。

如以上所述，在本实施方式中，若对字线WLi的写入结束，则将全部位线BL设定为选择位线并对字线WLi施加追加电压。另外，对字线WLi的追加电压的施加，能够在对字线WLi+1的写入开始前进行。因而，根据本实施方式，与第11实施方式同样，可以使相邻的写入完毕的字线WLi-1上的存储单元MC的阈值分布变窄。

［第13实施方式］

图64是表示第13实施方式的写入循环数/追加电压的施加次数与编程电压/追加电压的关系的曲线图的一例。

在第11实施方式中，在施加追加电压时，将存储单元阵列1内的全部位线BL设定为非选择位线。另外，在第12实施方式中，在施加追加电压时，将存储单元阵列1内的全部位线BL设定为选择位线。相对于此，在第13实施方式中，在施加追加电压时，根据追加电压的值，将存储单元阵列1内的全部位线BL设定为选择位线或非选择位线。

具体地，在将追加电压Vadd的值设定为比编程电压的初始值Vpgm1低的值的情况下，将全部位线BL设定为选择位线。在图64中，Vadd1、Vadd2相当于该例子。

另一方面，在将追加电压Vadd的值设定为比编程电压的初始值Vpgm1高的值的情况下，将全部位线BL设定为非选择位线。在图64中，Vadd3～Vadd5相当于该例子。

根据本实施方式，与在追加电压的值上存在限制的第11、第12实施方式不同，可以将追加电压的值设定为任意值。

另外，将全部位线BL设为选择位线并施加追加电压，比将全部位线BL设为非选择位线并施加追加电压，从位线BL的电位的稳定性的观点来看优选。另一方面，若将全部位线BL设定为选择位线，则如上所述，可发生过剩的追加写入。但是，在本实施方式中，由于能够对将全部位线BL设为选择位线还是设为非选择位线进行切换，所以可以具有作为选择位线的情况下的优点，并防止过剩的追加写入。

虽然说明了本发明的几种实施方式，但这些实施方式是作为例子而提示的，并非要限定发明的范围。这些新的实施方式可以通过其他各种形式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式和/或其变形，包含于发明的范围和/或主旨，并且也包含于权利要求记载的发明及其均等的范围。

例如，在第11～第13实施方式的情况下，也能够将追加电压Vadd的施加方法从多个独立的脉冲的施加，变更为单个电压连续地变化的脉冲的施加（参考图65、图66）。图65、图66分别是表示第11、第12实施方式的变形例中的写入循环数/追加电压的施加次数与编程电压/追加电压的关系的曲线图。这样，通过使单个电压连续地变化，能够使对存储单元MC的栅绝缘膜施加的应力减小。另外，与施加独立的脉冲的情况相比，没有使电压下降的时间，因此能够减少写入时间。另外，在“单个电压的连续的变化”中，不仅包括如图65、图66那样电压直线地变化的情况，也包括电压曲线地、阶梯状地变化的情况。这是因为，这样的电压变化，也可获得减小对存储单元MC的栅绝缘膜施加的应力的效果和/或减少写入时间的效果。

Claims (20)

1.一种非易失性半导体存储装置，其特征在于，具备：

单元阵列，其具有：相互交叉的位线及源线；使多个存储单元串联连接而成的单元串，所述存储单元包括配置于前述位线及源线间且具有控制栅及电荷蓄积层的晶体管；以及连接于前述单元串的各存储单元的控制栅的字线；以及

数据写入部，其在数据写入时，反复执行写入循环，所述写入循环包括对选择的前述字线施加编程电压并且对其他的非选择的前述字线的任一条施加通过电压的编程工作；

其中，在将第n次写入循环中使用的前述通过电压与第n+1次写入循环中使用的前述通过电压的差表示为ΔVn的情况下，在L<M成立的情况下，前述数据写入部使用成为ΔV（L-1）<ΔVL、ΔVL≤ΔV（M-1）且ΔV（M-1）<ΔVM的前述通过电压执行前述写入循环，其中L及M为整数。

2.根据权利要求1所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，使用从ΔV1到ΔV（L-1）为0、从ΔVL到ΔV（M-1）为比0大的固定的第1电压值且从ΔVM到ΔV（N-1）为比前述第1电压大的固定的第2电压值的前述通过电压执行前述写入循环，其中N为比M大的整数。

3.根据权利要求1所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，使用从ΔV1到ΔVN指数函数地上升的前述通过电压执行前述写入循环，其中N为比M大的整数。

4.根据权利要求1所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，使用从ΔV1到ΔV（L-1）为大于等于0的固定的值且从ΔVL到ΔV（N-1）指数函数地上升的前述通过电压执行前述写入循环，其中N为比M大的整数。

5.根据权利要求1所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，基于前述写入循环的数量确定L、M、N，其中N为比M大的整数。

6.根据权利要求1所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，基于前述编程电压确定L、M、N，其中N为比M大的整数。

7.根据权利要求1所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，基于前述通过电压确定L、M、N，其中N为比M大的整数。

8.根据权利要求1所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，根据对前述存储单元的写入/擦除周期数改变L、M、N，其中N为比M大的整数。

9.一种非易失性半导体存储装置，其特征在于，具备：

存储单元阵列，其具有：使多个具有控制栅及电荷蓄积层的存储单元串联连接而成的单元串；以及在第1方向将前述单元串的各存储单元的控制栅共同连接的多条字线；以及

数据写入部，其在数据写入时，反复执行编程工作；

其中，在将前述多条字线之中的选择的字线设为选择字线，将与前述选择字线相邻的字线分别设为第1相邻字线、第2相邻字线，将前述选择字线、前述第1相邻字线、前述第2相邻字线以外的任一字线设为第1非选择字线的情况下，前述数据写入部，在编程工作时，对前述选择字线施加编程电压，对前述第1相邻字线及第2相邻字线的至少一方施加第1通过电压，对第1非选择字线施加第2通过电压，

在将第n次前述写入循环中使用的前述第1通过电压与第n+1次前述写入循环中使用的前述第1通过电压的差表示为ΔVn的情况下，在L<M成立的情况下，前述第1通过电压使ΔV（L-1）<ΔVL、ΔVL≤ΔV（M-1）且ΔV（M-1）<ΔVM成立，其中L及M为整数，

前述第2通过电压是比前述第1通过电压的最低值高的电压。

10.根据权利要求9所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，在编程工作时，通过编程电压的值转换前述第1通过电压的差。

11.根据权利要求9所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，无论前述写入循环如何，使前述第2通过电压为固定值。

12.根据权利要求10所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，无论前述写入循环如何，使前述第2通过电压为固定值。

13.根据权利要求9所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，通过校验通过率转换前述第1通过电压的差。

14.根据权利要求9所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，按每个前述写入循环使前述第1通过电压指数函数地上升。

15.一种非易失性半导体存储装置，其特征在于，具备：

存储单元阵列，其具有多个存储单元以及用于控制前述存储单元的多条字线及多条位线；以及

数据写入部，其对前述多条字线之中的第1字线施加1次以上的编程电压，在连接于前述第1字线的前述存储单元内写入数据，在连接于前述第1字线的存储单元内写入了前述数据后，对前述第1字线施加1次以上的追加电压；

其中，前述数据写入部，在对连接于前述第1字线的存储单元的写入后进行对前述多条字线之中与前述第1字线不同的第2字线的写入的情况下，在连接于前述第2字线的前述存储单元内写入了数据后，将前述多条位线设定为非选择位线或选择位线，对前述第2字线施加前述追加电压。

16.根据权利要求15所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，将前述追加电压的值设定为比前述编程电压的最终值高的值。

17.根据权利要求15所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，将前述追加电压的初期值设定为比前述编程电压的最终值低的值。

18.根据权利要求15所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，将前述追加电压的值设定为比前述编程电压的初期值低的值。

19.根据权利要求15所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，根据前述追加电压的值，将前述多条位线设定为选择位线或非选择位线。

20.根据权利要求15所述的非易失性半导体存储装置，其特征在于：

前述数据写入部，在将前述追加电压的值设定为比前述编程电压的初始值低的值的情况下，将前述多条位线设定为选择位线，

在将前述追加电压的值设定为比前述编程电压的初期值高的值的情况下，将前述多条位线设定为非选择位线。

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