CN103199060B - 一种薄膜晶体管阵列基板及其制作方法及显示装置 - Google Patents

一种薄膜晶体管阵列基板及其制作方法及显示装置 Download PDF

Info

Publication number
CN103199060B
CN103199060B CN201310051912.7A CN201310051912A CN103199060B CN 103199060 B CN103199060 B CN 103199060B CN 201310051912 A CN201310051912 A CN 201310051912A CN 103199060 B CN103199060 B CN 103199060B
Authority
CN
China
Prior art keywords
pattern
thin film
photoresist
active layer
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201310051912.7A
Other languages
English (en)
Other versions
CN103199060A (zh
Inventor
高山
黄炜赟
高永益
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chengdu BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201310051912.7A priority Critical patent/CN103199060B/zh
Priority to PCT/CN2013/073514 priority patent/WO2014124568A1/zh
Publication of CN103199060A publication Critical patent/CN103199060A/zh
Application granted granted Critical
Publication of CN103199060B publication Critical patent/CN103199060B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks

Landscapes

  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明提供一种薄膜晶体管阵列基板及其制作方法及显示装置，方法包括：在衬底基板上形成薄膜晶体管、栅线图形和数据线图形；其中，在形成所述薄膜晶体管的过程中，将薄膜晶体管的漏极的图形和有源层的图形靠近像素单元的显示区域的边缘形成为阶梯结构；在完成上述步骤衬底基板上形成像素电极用的透明导电薄膜，通过构图工艺形成所述像素电极的图形，所述像素电极的图形覆盖所述阶梯结构和所述像素单元中的显示区域；在完成上述步骤的衬底基板上依次形成钝化层的图形及公共电极的图形。本发明可以减小像素电极爬坡的段差，解决段差过大问题造成像素电极断裂的问题。

Description

一种薄膜晶体管阵列基板及其制作方法及显示装置
技术领域
本发明涉及液晶显示技术领域，特别涉及一种薄膜晶体管阵列基板及其制作方法及显示装置。
背景技术
ADS是目前TFT-LCD的一种主流的宽视角技术，ADS型TFT-LCD具有制程相对简单、超宽视角、高开口率、低响应时间等优点。目前主流的制程是6mask（掩膜）工序，mask（掩膜）数目多，工序相对较多，导致制作成本高。
为降低成本，现有技术中，在沟道处用HTM（半色调）或者是灰色调之类的mask技术应用于SD（源漏极和数据线）,Active（有源层）mask的5mask的工序，但面临像素电极经过Active（有源层）和SD（漏极所在层）爬坡发生断裂，导致显示异常的风险。
发明内容
本发明要解决的技术问题是提供一种薄膜晶体管阵列基板的制作方法及显示装置，在像素电极与漏极相连接的地方也采用坡度控制的掩膜版，减小像素电极爬坡的段差，解决段差过大问题造成像素电极断裂的问题。
为解决上述技术问题，本发明的实施例提供一种薄膜晶体管阵列基板的制作方法，包括以下步骤：
S11，在衬底基板上形成薄膜晶体管、栅线图形和数据线图形；其中，在形成所述薄膜晶体管的过程中，将薄膜晶体管的漏极的图形和有源层的图形靠近像素单元的显示区域的边缘形成阶梯结构；
S12，在完成步骤S11的衬底基板上形成像素电极的图形，所述像素电极的图形覆盖所述阶梯结构和所述像素单元中的显示区域；
S13，在完成步骤S12的衬底基板上依次形成钝化层的图形及公共电极的图形。
其中，所述薄膜晶体管包括栅极、栅绝缘层、有源层、源极和漏极；所述步骤S11包括：
S111，提供一衬底基板；
S112，在所述衬底基板上形成栅极金属薄膜，由构图工艺形成包括栅极和栅线的图形；
S113，在完成步骤S112的衬底基板上形成栅绝缘层；
S114，在所述栅绝缘层上形成有源层薄膜以及数据金属层薄膜，由构图工艺形成包括位于栅绝缘层上的有源层以及位于所述有源层上的源极、漏极的图形以及数据线的图形。
其中，所述步骤S112包括：
S1121，在所述衬底基板上形成栅极金属层薄膜；
S1122，采用掩膜版通过构图工艺对所述金属薄膜进行处理，形成包括栅极和栅线的图形。
其中，所述步骤S114包括：
S1141，在所述栅绝缘层上形成有源层薄膜和数据金属层薄膜；
S1142，通过构图工艺对所述有源层薄膜和数据金属层薄膜进行处理，形成位于栅绝缘层上的有源层的图形，以及位于所述有源层上的源极、漏极的图形和数据线的图形。
其中，所述步骤S1142包括：
S11421，在所述数据金属层薄膜上涂敷一层光刻胶；
S11422，采用多色调或者灰色调掩膜版对光刻胶进行曝光，形成光刻胶的全曝光区域、部分曝光区域和未曝光区域；其中，所述全曝光区域对应所述像素单元内的显示区域，所述部分曝光区域对应所述薄膜晶体管的沟道区域和有源层靠近漏极一侧的边缘区域，所述未曝光区域对应所述薄膜晶体管的源极和漏极以及数据线；
S11423，对曝光后的光刻胶进行显影，全曝光区域的光刻胶完全去除，部分曝光区域的光刻胶保留部分厚度，未曝光区域的光刻胶全厚度保留；
S11424，对光刻胶完全去除区域的数据金属层薄膜和有源层薄膜进行第一次刻蚀，所述数据金属层薄膜和有源层薄膜经第一次刻蚀后的图形的边缘齐平；
S11425，通过灰化工艺，将部分曝光区域的光刻胶完全去除，露出数据金属层薄膜，将未曝光区域的光刻胶保留部分厚度；
S11426，对所述部分曝光区域上露出的数据金属层薄膜进行第二次刻蚀，露出该区域上的有源层薄膜；
S11427，去除剩余的光刻胶，从而形成有源层的图案、源极的图案和漏极的图案以及数据线的图案，且所述有源层的图案和所述漏极的图案的边缘构成所述阶梯结构。
其中，所述步骤S12包括：
S121，在完成步骤S11的衬底基板上形成像素电极用的透明导电薄膜；
S122，在所述像素电极用的透明导电薄膜上涂敷一层光刻胶；
S123，采用掩膜版对所述光刻胶进行曝光并显影，使得覆盖所述阶梯结构和所述显示区域的光刻胶被保留，覆盖有源层、源极以及数据线的光刻胶被去除；
S124，刻蚀掉光刻胶被去除的区域的透明导电薄膜；
S125，剥离剩余的光刻胶，得到覆盖所述阶梯结构和所述显示区域的像素电极的图形，且所述像素电极的图形在覆盖所述阶梯结构的部分也是阶梯状。
本发明的实施例还提供一种阵列基板，包括：薄膜晶体管，所述薄膜晶体管的漏极的图形和有源层的图形的边缘为阶梯结构。
其中，上述阵列基板还包括：像素电极，所述像素电极与所述漏极和所述有源层接触的部分为阶梯状。
本发明的实施例还提供一种显示装置，包括如上所述的阵列基板。
本发明的上述技术方案的有益效果如下：
上述方案中，通过在制作有源层、源极、漏极和数据线的图形时，采用坡度控制的掩膜工艺制作，以及在后续进行像素电极制作时，也采用坡度控制的掩膜工艺制作，从而使有源层与漏极靠近显示区域的边缘形成阶梯状，使像素电极以阶梯状的形式与漏极连接，从而减小像素电极与漏极相连部分的段差，使像素电极不易发生断裂。
附图说明
图1为本发明的阵列基板的制作方法中，形成栅线的图形的示意图；
图2为本发明的阵列基板的制作方法中，形成栅绝缘层的示意图；
图3为本发明的阵列基板的制作方法中，形成有源层和SD层的示意图；
图4为本发明的阵列基板的制作方法中，涂覆光刻胶的示意图；
图5为本发明的阵列基板的制作方法中，对光刻胶进行第一次处理的示意图；
图6为本发明的阵列基板的制作方法中，对SD层和有源层进行刻蚀的示意图；
图7为本发明的阵列基板的制作方法中，对光刻胶进行第二次处理的示意图；
图8为本发明的阵列基板的制作方法中，对SD层进行刻蚀的示意图；
图9为本发明的阵列基板的制作方法中，对SD层的掺杂半导体层进行刻蚀的示意图；
图10为本发明的阵列基板的制作方法中，形成像素电极图形的示意图；
图11为本发明的阵列基板的制作方法中，形成钝化层的示意图；
图12为本发明的阵列基板的制作方法中，形成公共电极图形的示意图。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
如图1－图12所示，本发明的实施例提供一种薄膜晶体管阵列基板的制作方法，包括以下步骤：
S11，在衬底基板上形成薄膜晶体管、栅线图形和数据线图形；其中，在形成所述薄膜晶体管的过程中，将薄膜晶体管的漏极的图形和有源层的图形靠近像素单元的显示区域的边缘形成为阶梯结构；其中，所述薄膜晶体管包括栅极、栅绝缘层、有源层、源极和漏极；
S12，在完成步骤S11的衬底基板上形成像素电极的图形，所述像素电极的图形覆盖所述阶梯结构和所述像素单元中的显示区域；
S13，在完成步骤S12的衬底基板上依次形成钝化层的图形及公共电极的图形。
本发明的该实施例通过将有源层与漏极靠近显示区域的边缘形成阶梯状，使像素电极以阶梯状的形式与漏极连接，从而减小像素电极与漏极相连部分的段差，使像素电极不易发生断裂。
具体的，本发明的上述实施例中，步骤S11具体包括：
S111，提供一衬底基板；
S112，在所述衬底基板上形成栅极金属薄膜，由构图工艺形成包括栅极和栅线的图形；
S113，在完成步骤S112的衬底基板上形成栅绝缘层；
S114，在所述栅绝缘层上形成有源层薄膜以及数据金属层薄膜，由构图工艺形成包括位于栅绝缘层上的有源层以及位于所述有源层上的源极、漏极的图形以及数据线的图形。
在本发明的上述实施例中，如图1所示，上述步骤S112包括：
S1121，在所述衬底基板1上形成金属薄膜；
S1122，采用掩膜版通过构图工艺对所述金属薄膜进行处理，形成包括栅极2和栅线的图形。
进一步的，在本发明的上述实施例中，在步骤S112之后，形成栅绝缘层3的步骤S113如图2所示。
进一步的，在本发明的上述实施例中，上述步骤S114包括：
S1141，在所述栅绝缘层3上形成有源层薄膜4和数据金属层薄膜5；如图3所示；如图3所示，有源层薄膜4优选包括半导体层和半导体层之上的掺杂半导体层（未一一标出）。
S1142，通过构图工艺对所述有源层薄膜4和数据金属层薄膜5进行处理，形成包括位于栅绝缘层3上的有源层图形，以及位于所述有源层上的源极6、漏极8和数据线的图形，如图4－图9所示；
具体的，上述步骤S1142可以包括：
S11421，在所述数据金属层薄膜上涂敷一层光刻胶7，如图4所示；
S11422，采用多色调或者灰色调掩膜版对光刻胶7进行曝光，形成光刻胶的全曝光区域、部分曝光区域和未曝光区域；其中，所述全曝光区域对应所述像素单元内的显示区域，所述部分曝光区域对应所述薄膜晶体管的沟道区域和有源层靠近漏极一侧的边缘区域，所述未曝光区域对应所述薄膜晶体管的源极和漏极以及数据线；
S11423，对曝光后的光刻胶进行显影，全曝光区域的光刻胶完全去除，部分曝光区域的光刻胶保留部分厚度，未曝光区域的光刻胶全厚度保留；如图5所示；
S11424，对光刻胶完全去除区域的数据金属层薄膜和有源层薄膜进行第一次刻蚀，所述数据金属层薄膜和有源层薄膜经第一次刻蚀后的图形的边缘齐平；如图6所示；
S11425，通过灰化工艺，将部分曝光区域的光刻胶完全去除，露出数据金属层薄膜，将未曝光区域的光刻胶保留部分厚度；如图7所示；
S11426，对所述部分曝光区域上露出的数据金属层薄膜进行第二次刻蚀，露出该区域上的有源层薄膜；如图8所示；
S11427，去除剩余的光刻胶，从而形成有源层的图案、源极的图案和漏极的图案以及数据线的图案，且所述有源层的图案和所述漏极的图案的边缘构成所述阶梯结构；当有源层包括半导体层和掺杂半导体层时，还可在本步骤中去除剩余光刻胶之前对露出的掺杂半导体进行刻蚀，露出沟道区域的半导体层，如图9所示。
进一步的，在本发明的上述实施例中，所述步骤S12包括：
步骤S121，在完成步骤S11的衬底基板上形成像素电极用的透明导电薄膜；
步骤S122，在所述像素电极用的透明导电薄膜上涂敷一层光刻胶；
步骤S123，采用掩膜版对所述光刻胶进行曝光并显影，使得覆盖所述阶梯结构和所述显示区域的光刻胶被保留，覆盖有源层、源极以及数据线的光刻胶被去除；
步骤S124，刻蚀掉所述光刻胶被去除的区域的透明导电薄膜；
步骤S125，剥离剩余的光刻胶，得到覆盖所述阶梯结构和所述显示区域的像素电极9的图形，且所述像素电极9的图形在覆盖所述阶梯结构的部分也是阶梯状，如图10所示。
进一步的，在本发明的上述实施例中，在步骤S12之后，形成钝化层10的步骤S131如图11所示。
进一步的，在本发明的上述实施例中，在步骤S131之后，形成公共电极11的步骤S132如图12所示。
本发明的上述实施例中，源极和漏极的位置还可以互换；另外，本实施方式中所述的多色调掩膜版或灰阶掩膜版的原理相通，均是通过不同的透光量对不同区域的光刻胶进行不同程度的曝光，以得到显影后不同厚度的光刻胶覆盖层；从而实现有源层、源漏极的靠近显示区域的边缘形成阶梯状，从而可以使像素电极与漏极和有源层接触部具有阶梯状，从而减小像素电极与漏极相连部分的段差，使像素电极不易发生断裂。本实施方式中，多色调掩膜版优选采用半色调掩膜版（HTM）。当然，本发明的实施例中不限于采用这些掩膜版，具有该功能的其他类型的掩膜版也包括在本发明所要求保护的范围之内。
再如图12所示，本发明的实施例还提供一种阵列基板，包括：薄膜晶体管，所述薄膜晶体管的漏极的图形和有源层的图形的边缘为阶梯结构。
其中，该阵列基板还包括：像素电极，所述像素电极与所述漏极和有源层接触的部分为阶梯状。
本发明的该阵列基板可以为按照如上所述的方法得到的阵列基板；也可以是按照其它方法得到的阵列基板，同样可以减小像素电极与漏极相连部分的段差，使像素电极不易发生断裂。
本发明的实施例还提供一种包括上述阵列基板的显示装置，同样将有源层与漏极的靠近显示区域的边缘制作成阶梯状，从而使像素电极与漏极接触的部分也形成阶梯状，可以减小像素电极与漏极相连部分的段差，使像素电极不易发生断裂。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (4)

1.一种薄膜晶体管阵列基板的制作方法，其特征在于，包括以下步骤：
S11，在衬底基板上形成薄膜晶体管、栅线图形和数据线图形；其中，在形成所述薄膜晶体管的过程中，将薄膜晶体管的漏极的图形和有源层的图形靠近像素单元的显示区域的边缘形成阶梯结构；
S12，在完成步骤S11的衬底基板上形成像素电极的图形，所述像素电极的图形覆盖所述阶梯结构和所述像素单元中的显示区域；所述像素电极的图形在覆盖所述阶梯结构的部分也是阶梯状；
S13，在完成步骤S12的衬底基板上依次形成钝化层的图形及公共电极的图形；所述薄膜晶体管包括栅极、栅绝缘层、有源层、源极和漏极；
所述步骤S11包括：
S111，提供一衬底基板；
S112，在所述衬底基板上形成栅极金属薄膜，由构图工艺形成包括栅极和栅线的图形；
S113，在完成步骤S112的衬底基板上形成栅绝缘层；
S114，在所述栅绝缘层上形成有源层薄膜以及数据金属层薄膜，由构图工艺形成包括位于栅绝缘层上的有源层以及位于所述有源层上的源极、漏极的图形以及数据线的图形；
所述步骤S112包括：
S1121，在所述衬底基板上形成栅极金属层薄膜；
S1122，采用掩膜版通过构图工艺对所述金属薄膜进行处理，形成包括栅极和栅线的图形；
所述步骤S114包括：
S1141，在所述栅绝缘层上形成有源层薄膜和数据金属层薄膜；
S1142，通过构图工艺对所述有源层薄膜和数据金属层薄膜进行处理，形成位于栅绝缘层上的有源层的图形，以及位于所述有源层上的源极、漏极的图形和数据线的图形；
所述步骤S1142包括：
S11421，在所述数据金属层薄膜上涂敷一层光刻胶；
S11422，采用多色调或者灰色调掩膜版对光刻胶进行曝光，形成光刻胶的全曝光区域、部分曝光区域和未曝光区域；其中，所述全曝光区域对应所述像素单元内的显示区域，所述部分曝光区域对应所述薄膜晶体管的沟道区域和有源层靠近漏极一侧的边缘区域，所述未曝光区域对应所述薄膜晶体管的源极和漏极以及数据线；
S11423，对曝光后的光刻胶进行显影，全曝光区域的光刻胶完全去除，部分曝光区域的光刻胶保留部分厚度，未曝光区域的光刻胶全厚度保留；
S11424，对光刻胶完全去除区域的数据金属层薄膜和有源层薄膜进行第一次刻蚀，所述数据金属层薄膜和有源层薄膜经第一次刻蚀后的图形的边缘齐平；
S11425，通过灰化工艺，将部分曝光区域的光刻胶完全去除，露出数据金属层薄膜，将未曝光区域的光刻胶保留部分厚度；
S11426，对所述部分曝光区域上露出的数据金属层薄膜进行第二次刻蚀，露出该区域上的有源层薄膜；
S11427，去除剩余的光刻胶，从而形成有源层的图案、源极的图案和漏极的图案以及数据线的图案，且所述有源层的图案和所述漏极的图案的边缘构成所述阶梯结构。
2.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述步骤S12包括：
S121，在完成步骤S11的衬底基板上形成像素电极用的透明导电薄膜；
S122，在所述像素电极用的透明导电薄膜上涂敷一层光刻胶；
S123，采用掩膜版对所述光刻胶进行曝光并显影，使得覆盖所述阶梯结构和所述显示区域的光刻胶被保留，覆盖有源层、源极以及数据线的光刻胶被去除；
S124，刻蚀掉光刻胶被去除的区域的透明导电薄膜；
S125，剥离剩余的光刻胶，得到覆盖所述阶梯结构和所述显示区域的像素电极的图形。
3.一种阵列基板，其特征在于，包括：薄膜晶体管，所述薄膜晶体管是由如权利要求1或2所述的方法制成的，所述薄膜晶体管的漏极的图形和有源层的图形的边缘为阶梯结构；
像素电极，所述像素电极与所述漏极和所述有源层接触的部分为阶梯状；
所述像素电极的图形在覆盖所述阶梯结构的部分也是阶梯状。
4.一种显示装置，其特征在于，包括如权利要求3所述的阵列基板。
CN201310051912.7A 2013-02-17 2013-02-17 一种薄膜晶体管阵列基板及其制作方法及显示装置 Expired - Fee Related CN103199060B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201310051912.7A CN103199060B (zh) 2013-02-17 2013-02-17 一种薄膜晶体管阵列基板及其制作方法及显示装置
PCT/CN2013/073514 WO2014124568A1 (zh) 2013-02-17 2013-03-29 薄膜晶体管、阵列基板及其制作方法及显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310051912.7A CN103199060B (zh) 2013-02-17 2013-02-17 一种薄膜晶体管阵列基板及其制作方法及显示装置

Publications (2)

Publication Number Publication Date
CN103199060A CN103199060A (zh) 2013-07-10
CN103199060B true CN103199060B (zh) 2015-06-10

Family

ID=48721514

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310051912.7A Expired - Fee Related CN103199060B (zh) 2013-02-17 2013-02-17 一种薄膜晶体管阵列基板及其制作方法及显示装置

Country Status (2)

Country Link
CN (1) CN103199060B (zh)
WO (1) WO2014124568A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456740B (zh) 2013-08-22 2016-02-24 京东方科技集团股份有限公司 像素单元及其制造方法、阵列基板和显示装置
CN103680327B (zh) * 2013-12-27 2016-03-16 京东方科技集团股份有限公司 阵列基板及显示装置
CN103811502A (zh) 2014-02-17 2014-05-21 北京京东方光电科技有限公司 阵列基板、阵列基板的制备方法、显示装置
CN103913944A (zh) * 2014-03-20 2014-07-09 京东方科技集团股份有限公司 半色调掩膜版、阵列基板及其制作方法、显示装置
CN104091807B (zh) * 2014-06-19 2016-09-07 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN104733473A (zh) 2015-03-13 2015-06-24 京东方科技集团股份有限公司 显示基板及其制备方法
CN104934110A (zh) * 2015-06-26 2015-09-23 合肥京东方光电科技有限公司 导电结构及其制作方法、阵列基板、显示装置
CN104934448B (zh) * 2015-07-10 2018-05-01 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN105093816B (zh) * 2015-09-23 2019-08-02 武汉华星光电技术有限公司 一种显示面板的信号线的制程方法及显示面板
CN107104077B (zh) * 2017-04-14 2019-04-02 深圳市华星光电半导体显示技术有限公司 Tft阵列基板的制作方法
US10971530B2 (en) 2018-04-20 2021-04-06 Wuhan China Star Optoelectronics Technology Co., Ltd. Manufacturing method for a TFT array substrate and TFT array substrate
CN108598086B (zh) * 2018-04-20 2020-05-29 武汉华星光电技术有限公司 Tft阵列基板的制作方法及tft阵列基板
CN109378270A (zh) * 2018-09-29 2019-02-22 大连芯冠科技有限公司 功率器件多场板的制备方法
CN110518024B (zh) * 2019-10-11 2022-05-20 京东方科技集团股份有限公司 一种阵列基板、显示面板及显示装置
CN111584522A (zh) * 2020-05-25 2020-08-25 成都中电熊猫显示科技有限公司 阵列基板及其制作方法、显示面板
CN111697008B (zh) * 2020-06-22 2023-07-14 成都京东方显示科技有限公司 阵列基板及阵列基板制作方法
CN113690256B (zh) * 2021-08-23 2024-05-07 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN114779546B (zh) * 2022-04-24 2024-03-26 福州京东方光电科技有限公司 阵列基板及其制备方法、液晶显示面板及显示装置
CN115332282B (zh) * 2022-08-29 2026-01-27 京东方科技集团股份有限公司 一种光检测基板及其制造方法、显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1343900A (zh) * 2000-09-20 2002-04-10 株式会社日立制作所 液晶显示器
CN101393897A (zh) * 2007-09-20 2009-03-25 乐金显示有限公司 制造液晶显示装置的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100347813C (zh) * 2004-03-08 2007-11-07 友达光电股份有限公司 薄膜晶体管阵列基板及薄膜叠层结构的制造方法
CN100339754C (zh) * 2004-04-28 2007-09-26 友达光电股份有限公司 应用于反射式平面显示器的反射电极的制作方法及光罩
KR100978260B1 (ko) * 2005-12-27 2010-08-26 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101048927B1 (ko) * 2008-05-21 2011-07-12 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101066029B1 (ko) * 2008-06-25 2011-09-20 엘지디스플레이 주식회사 액정표시장치용 어레이 기판
JP5418421B2 (ja) * 2010-06-21 2014-02-19 カシオ計算機株式会社 液晶表示素子

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1343900A (zh) * 2000-09-20 2002-04-10 株式会社日立制作所 液晶显示器
CN101393897A (zh) * 2007-09-20 2009-03-25 乐金显示有限公司 制造液晶显示装置的方法

Also Published As

Publication number Publication date
WO2014124568A1 (zh) 2014-08-21
CN103199060A (zh) 2013-07-10

Similar Documents

Publication Publication Date Title
CN103199060B (zh) 一种薄膜晶体管阵列基板及其制作方法及显示装置
CN105161505B (zh) 一种阵列基板及其制作方法、显示面板
CN101630098B (zh) Tft-lcd阵列基板及其制造方法
US9455282B2 (en) Manufacturing method of an array substrate
CN103715096A (zh) 薄膜晶体管及其制作方法、阵列基板及其制作方法
WO2014127579A1 (zh) 薄膜晶体管阵列基板、制造方法及显示装置
CN102842587B (zh) 阵列基板及其制作方法、显示装置
WO2013181909A1 (zh) 薄膜晶体管和阵列基板及其制造方法
JP6188793B2 (ja) Ｔｆｔアレイ基板及びその製造方法、表示装置
CN102723309B (zh) 一种阵列基板及其制造方法和显示装置
JP2014140033A (ja) 薄膜トランジスタ及びアレイ基板の製造方法
WO2015180357A1 (zh) 阵列基板及其制作方法和显示装置
CN103560088B (zh) 阵列基板的制作方法
CN104576526B (zh) 一种阵列基板及其制备方法和显示装置
CN102655116B (zh) 阵列基板的制造方法
CN102629588A (zh) 阵列基板的制造方法
CN103779232B (zh) 一种薄膜晶体管的制作方法
CN103838047B (zh) 一种阵列基板及其制备方法、显示装置
WO2014127573A1 (zh) Tft阵列基板的制造方法、tft阵列基板及显示装置
CN102832170A (zh) 阵列基板的制造方法及阵列基板、显示装置
CN104103583B (zh) 阵列基板及其制作方法和显示面板
WO2015096393A1 (zh) 阵列基板及其制造方法、显示装置
CN103000581B (zh) 一种薄膜晶体管阵列基板的制作方法
CN204407332U (zh) 显示基板
CN101364016B (zh) 一种薄膜晶体管液晶显示器像素结构的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150610