CN103247687A - 到iii-v材料的自对准接触及其制造方法、fet器件及制造方法 - Google Patents

到iii-v材料的自对准接触及其制造方法、fet器件及制造方法 Download PDF

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Abstract

本发明涉及到III-V材料的自对准接触及其制造方法、FET器件及其制造方法。提供了用于制造III-V FET器件中的自对准接触的技术。在一个方面，用于制造到III-V材料的自对准接触的方法包括以下步骤。将至少一种金属沉积在所述III-V材料的表面上。使所述至少一种金属与所述III-V材料的上部反应，以形成金属–III-V合金层，所述金属–III-V合金层是自对准接触。使用蚀刻来去除所述至少一种金属的任何未反应部分。将至少一种杂质注入到所述金属–III-V合金层中。使被注入到所述金属–III-V合金层中的所述至少一种杂质扩散到所述金属–III-V合金层和其下面的所述III-V材料之间的界面，从而降低所述自对准接触的接触电阻。

Description

到III-V材料的自对准接触及其制造方法、FET器件及制造方法
技术领域
本发明涉及III-V半导体场效应晶体管（FET）器件，更具体而言，涉及用于制造III-V FET器件中的自对准接触的技术。
背景技术
由于其有利的电子传输特性，III-V半导体材料（即包含至少一种III族元素和至少一种V族元素的材料）的使用已被提议用于未来世代的金属氧化物半导体场效应晶体管（MOSFET）器件。例如参见del Alamo等人的“The Prospects for10nmIII-V CMOS,”VLSI Technology SystemsandApplications(VLSI-TSA),2010International Symposium,166-167页（2010年4月）（以下称为“del Alamo”）。
然而，存在与III-V FET器件的制造相关的某些明显的挑战。例如，在目前的CMOS技术的激进的按比例缩放（aggressive scaling）的需求下，需要具有低接触电阻的自对准接触方案。但是，目前没有这样的技术来实现这些目标。例如，在Kim等人的“Self-aligned metal Source/DrainInxGa1-xAs n-MOSFETs using Ni-InGaAs alloy”，IEDM2010（以下称为“Kim”）中展示了具有自对准接触的III-V FET器件，然而，在In0.53Ga0.47As的情况下它们将导致非常大的外部电阻，即38.7千欧姆-微米2(kΩμm)。对于具有小于0.5电子伏特（eV）的带隙的In0.8Ga0.2As所能实现的最佳接触电阻为2.73kΩμm（参见例如del Alamo），对于500纳米（nm）器件而言，这导致了4微安每微米(μA/μm)的差性能。
因此，需要改进的技术来产生III-V半导体FET器件中的自对准接触。
发明内容
本发明提供了用于制造III-V半导体场效应晶体管（FET）器件中的自对准接触的技术。在本发明的一个方面，提供了一种用于制造到III-V材料的自对准接触的方法。该方法包括以下步骤。将至少一种金属沉积在所述III-V材料的表面上。使所述至少一种金属与所述III-V材料的上部反应，以形成金属–III-V合金层，所述金属–III-V合金层是自对准接触。使用蚀刻来选择性地去除所述至少一种金属的任何未反应部分。将至少一种杂质注入到所述金属–III-V合金层中。使被注入到所述金属–III-V合金层中的所述至少一种杂质扩散到所述金属–III-V合金层和其下面的所述III-V材料之间的界面，从而降低所述自对准接触的接触电阻。
在本发明的另一方面，提供了一种用于制造FET器件的方法。该方法包括以下步骤。将至少一层III-V沟道材料沉积在衬底上。在所述III-V沟道材料之上形成栅极。在所述栅极的相反侧上形成间隔物（spacer）。将至少一种金属沉积在所述III-V沟道材料的表面上。使所述至少一种金属与所述III-V材料的上部反应，以形成邻近所述栅极的金属–III-V合金层，所述金属–III-V合金层用作所述器件的自对准的源极接触和漏极接触。使用蚀刻来选择性地去除所述至少一种金属的任何未反应部分。将至少一种杂质注入到所述金属–III-V合金层中。使被注入到所述金属–III-V合金层中的所述至少一种杂质扩散到所述金属–III-V合金层和其下面的所述III-V材料之间的界面，从而降低所述自对准的源极接触和漏极接触的接触电阻。
在本发明的又一个方面，提供了一种FET器件。该FET器件包括：衬底上的至少一层III-V沟道材料；所述III-V沟道材料之上的栅极；所述栅极的相反侧上的间隔物；在邻近所述栅极的所述III-V材料的上部中形成的金属–III-V合金层，所述金属–III-V合金层用作所述器件的自对准的源极接触和漏极接触；以及在所述金属–III-V合金层和其下面的所述III-V材料之间的界面处的至少一种注入杂质，其中，所述至少一种注入杂质用于降低所述自对准的源极接触和漏极接触的接触电阻。
通过参考以下详细描述和附图，将获得对本发明的更全面的理解以及本发明的其他特征和优点。
附图说明
图1是示例出根据本发明的实施例的III-V半导体材料层的横截面图；
图2是示例出根据本发明的实施例金属已被沉积在III-V半导体材料上的横截面图；
图3是示例出根据本发明的实施例已进行了退火而使金属与III-V材料的上部反应以形成金属–III-V合金层的横截面图，其中，金属的未反应部分通过选择性的蚀刻而蚀刻掉；
图4是示例出根据本发明的实施例已将诸如（但不限于）Si、Ge和/或Sn的至少一种杂质注入到金属–III-V合金层中的横截面图；
图5是示例出根据本发明的实施例已使用退火来使注入的掺杂剂扩散到金属–III-V合金层和下伏的（underlying）III-V材料之间的界面的横截面图；
图6是示例出根据本发明的实施例的III-V FET器件的横截面图，将使用本技术为该III-V FET器件形成具有低接触电阻的自对准接触，该MOSFET器件具有位于衬底上的III-V沟道材料和位于III-V沟道材料之上的栅极；
图7是示例出根据本发明的实施例已在栅极的相反两侧上的III-V沟道材料上形成源极区域和漏极区域的横截面图；
图8是示例出根据本发明的实施例已使金属沉积到III-V沟道材料上且然后与III-V沟道材料的上部（通过退火来）反应而形成金属–III-V合金层的横截面图，其中，金属的任何未反应部分通过选择性的蚀刻而被蚀刻掉；
图9是示例出根据本发明的实施例已将诸如（但不限于）Si、Ge和/或Sn的至少一种杂质注入到金属–III-V合金层中的横截面图；
图10是示例出根据本发明的实施例已使用退火将注入的杂质扩散到金属–III-V合金层和下伏的III-V材料之间的界面的横截面图；
图11是示例出根据本发明的实施例的另一III-V FET器件的横截面图，将使用本技术为该III-V FET器件形成具有低接触电阻的自对准接触，该MOSFET器件具有位于衬底上的III-V沟道材料和位于III-V沟道材料之上的栅极；
图12是示例出根据本发明的实施例已使金属沉积到III-V沟道材料上且然后与III-V沟道材料的上部（通过退火来）反应而形成金属–III-V合金层的横截面图，其中，金属的任何未反应部分通过选择性的蚀刻而被蚀刻掉；
图13是示例出根据本发明的实施例已将诸如Si、Ge和/或Sn的至少一种杂质注入到金属–III-V合金层中的横截面图；
图14是示例出根据本发明的实施例已使用退火将注入的杂质扩散到金属–III-V合金层和下伏的III-V材料之间的界面的横截面图；以及
图15是示例出根据本发明的实施例使用本技术实现的器件性能的图。
具体实施方式
本文中提供了用于制造III-V场效应晶体管（FET）中具有低接触电阻的自对准接触的技术，其涉及从金属–III-V材料合金形成自对准接触，然后将杂质（例如掺杂剂）注入和扩散到金属–III-V合金/III-V界面以降低接触电阻。首先将参考图1-5来给出用于形成到III-V半导体材料的自对准接触的本技术的一般描述，随后分别是在图6-10和11-14中的两个示例性器件的实施方式，其中，自对准接触被形成到存在于MOSFET器件中的III-V沟道材料。
图1是示例出III-V半导体材料102的横截面图。如下面将详细描述的，在这里给出的某些实施例中，III-V材料包含单种材料（例如砷化镓），而在其他实施例中，III-V材料由若干种不同的材料构成，例如，被取向为多层的叠层，其中每一层包含不同的III-V材料。
此外，如下面将详细描述的，III-V半导体材料可以构成在MOSFET器件中使用的沟道材料。在下面给出的一个示例性实施例中，III-V沟道材料被掺杂以形成器件的源极区域和漏极区域。在下面给出的另一示例性实施例中，III-V沟道材料保持为未掺杂的。因此，如图1所示，III-V半导体材料102可以（或可以不）被掺杂，这取决于所考虑的特定应用。
这里以及以下描述中所用的术语III-V半导体材料（或简称为III-V材料）是指包含至少一种III族元素和至少一种V族元素的材料。仅通过实例，合适的III-V材料包括但不限于以下材料中的一种或多种：砷化铝镓、氮化铝镓、砷化铝铟、氮化铝、锑化镓、砷化镓、氮化镓、锑化铟、砷化铟、砷化铟镓、氮化铟镓、氮化铟、磷化铟及包含上述材料中的至少一种的组合。根据示例性实施例，III-V材料102是砷化铟镓（InGaAs）。
然后将一种或多种金属104沉积在III-V材料102上。参见图2，仅通过实例，在该步骤中沉积的金属104可以包括但不限于镍、钴、钛、铂及包含上述金属中的至少一种的组合。根据示例性实施例，使用例如（但不限于）蒸发或溅射的技术来沉积金属104。沉积的金属104的量基于III-V材料102的厚度。即，如下面将详细描述的，金属104将被用于（例如通过退火来）形成与III-V材料102的合金，从而产生在该合金与剩余的III-V材料之间的界面。
下面将描述具体的示例性实施例，其中，本技术被用于形成III-V FET器件中的自对准的源极接触和漏极接触。在该情况下，该器件的源极和漏极区域中的部分或甚至全部III-V材料可以与金属反应而形成合金。在合金形成过程中III-V材料被完全消耗的情形下，上述界面将是沟道区域中的III-V材料与合金之间的界面。下面将更详细地描述该具体情形。然而，对于描述本发明的更一般的实施例（例如如图1-5所示），假设使用III-V材料102的上部形成合金，使合金下面的III-V材料的剩余部分保持未反应，且假设在合金与剩余的III-V材料之间形成界面。该界面是合金与未反应的III-V材料之间的水平界面，这将是（如上所述且如下所述的）III-VFET器件的情形：其中，在合金形成过程中，源极区域和漏极区域中的III-V材料没有被完全消耗。由此，在其中合金下面的一部分III-V材料保持未反应的III-V FET器件的情形下，在合金和未反应的III-V材料之间既存在垂直界面也存在水平界面。例如参见图8和12。
接下来，进行金属104/III-V材料102的退火，以使金属104与III-V材料102的上部反应，形成金属–III-V合金层106。参见图3。根据示例性实施例，使用包括但不限于快速热退火（RTA）、炉退火或激光退火的工艺的退火在约60摄氏度（℃）到约800℃（例如约80℃到约400℃）的温度下持续进行约1毫秒到约2小时（例如约1秒钟到约60分钟）的时间。例如，可以使用湿法蚀刻工艺来选择性地去除任何未反应的金属104。合适的湿法蚀刻工艺包括但不限于盐酸（HCl）、氢氟酸、piranha（硫酸（H2SO4）和过氧化氢（H2O2））或标准RCA清洗。该金属沉积和退火技术导致自对准接触的形成（即不用掩膜而形成），因为金属–III-V合金层106（接触）只会在金属104被沉积在III-V材料102上的位置处形成。
为了降低金属–III-V合金层106（接触）与下伏的III-V材料102（例如沟道材料）之间的接触电阻，将一种或多种杂质置于金属–III-V合金层106与下伏的III-V材料102之间的界面处。这是通过首先将杂质注入到金属–III-V合金层106中来实现的。参见图4。这里使用的术语“杂质”一般是指能够被注入到金属–III-V合金层并被扩散到界面（见下文）以降低接触电阻的任何元素。掺杂剂被认为是可以根据本技术使用的一种杂质。仅通过实例，在一个示例性实施例中，包括但不限于硅（Si）、锗（Ge）、锡（Sn）以及包含上述元素中的至少一种的组合的掺杂剂被用作杂质。也可以使用具有合适功函数的其他杂质。这些杂质包括但不限于诸如铒（Er）、镱（Yb）、铂（Pt）和包含上述元素中的至少一种的组合的金属。使用浅注入以确保杂质被限制到金属–III-V合金层106。
接下来，使用对金属–III-V合金层106和下伏的III-V材料102的退火，以将注入的杂质扩散到金属–III-V合金层106和下伏的III-V材料102之间的界面。参见图5，根据示例性实施例，采用快速热退火（RTA）、炉退火、动态表面退火（DSA）或激光尖峰退火（LSA）工艺。仅通过实例，该退火步骤在例如约300℃到约600℃（例如约350℃到约450℃）的低温下持续进行约1毫秒到约2小时（例如约1秒钟到约30分钟）的时间。在该阶段低温退火的使用确保了至多是可忽略的杂质扩散到下伏的III-V材料102中。因此，杂质将累积在金属–III-V合金层106和下伏的III-V材料102之间的界面处。并且有利地，低温退火将不会使III-V材料102和栅极电介质劣化（见下文）。通过将杂质注入在金属–III-V合金层106与下伏的III-V材料102之间的界面处，接触电阻大大降低（例如，与诸如其每个的内容通过引用而并入本文中的Kim中所述的工艺的传统工艺相比）。
如上面所强调的，将给出用于形成具有低接触电阻的自对准接触的本技术的两个示例性实施方式，其中，III-V材料用作FET器件的沟道材料。将参考图6-10来描述第一实例。
图6是示例出III-V FET器件（即其中沟道材料是III-V材料的FET器件）的横截面图，将使用本技术为该III-V FET器件形成具有低接触电阻的自对准接触。如图6所示，III-V FET器件包括衬底602、位于衬底602上的用作器件沟道的III-V材料层（以下称为“III-V沟道材料604”）以及位于III-V沟道材料604之上的栅极606。通常，FET包括通过沟道（在该情形下是III-V材料）来互连的源极区域和漏极区域，以及对经过沟道的电子流进行调节的栅极。
根据示例性实施例，衬底602是玻璃、金属或塑料衬底。衬底602还可以由半导电材料（例如硅或硅锗）来形成。仅通过实例，衬底602具有约100μm到约600μm（例如约500μm）的厚度。
上面提供了示例性III-V材料。如上所述，III-V材料可以被沉积为单层（例如砷化镓的单层），或被沉积为其中每一层包含不同III-V材料的叠层。根据示例性实施例，使用化学气相沉积（CVD）工艺，例如金属有机CVD（MOCVD）或分子束外延（MBE），在衬底602上将III-V沟道材料604（或多层情形下的多种材料）沉积到约1nm到约5μm的厚度。
如图6所示，可以通过可选的栅极电介质使栅极606与III-V沟道材料604分隔。根据示例性实施例，栅极606是金属栅极（它是由本领域已知的单个或多个金属层构成的），且栅极电介质是单层的栅极电介质材料例如（但不限于）氧化铪，或者替代地，栅极电介质是由多层不同的电介质材料构成的。为了形成栅极，沉积栅极材料，然后使用标准的光刻（lithography）技术对栅极606进行构图（pattern）。例如，如图6所示，使用硬掩膜对栅极线进行构图。如上面所强调的，栅极材料可以是一种或多种金属。合适的栅极金属包括但不限于氮化钛（TiN）、氮化钽（TaN）、钨（W）、金（Au）、钛（Ti）、铝（Al）、铂（Pt）以及包含上述金属中的至少一种的组合。
如图6所示，在栅极606的相反侧上存在栅极间隔物。根据示例性实施例，间隔物可以由氮化物材料形成，该氮化物材料例如但不限于氮化硅。标准技术被用于形成间隔物。例如，间隔物材料可以被毯覆式（blanket）沉积在结构之上，然后被构图以形成间隔物。根据示例性实施例，间隔物被形成为具有约5nm到约30nm的厚度t1。
在下面给出的替代实施例中，可以使用更薄的间隔物，以使源漏接触尽可能地靠近沟道。本领域普通技术人员将知道如何来设计（tailor）间隔物形成工艺以获得所需厚度的间隔物。
然后通过将掺杂剂注入到邻近/位于栅极606的相对侧的III-V沟道材料604中，来形成器件的源极和漏极区域。参见图7。仅通过实例，合适的源极掺杂剂/漏极掺杂剂包括但不限于硅（n-型）和碳（p-型），其中，所使用的具体掺杂剂将取决于所形成的器件（例如，分别是n-沟道FET或p-沟道FET）。可以例如在约400℃到约1000℃的温度下使用退火来激活注入的杂质。
然后使用结合如上的图1-5的描述来描述的技术，形成具有低接触电阻的自对准的源极接触和漏极接触。即，为了开始该接触形成工艺，一种或多种金属被沉积到源极区域和漏极区域中的III-V沟道材料604上。
如上面详细地描述的，在该步骤中沉积的合适金属包括但不限于镍、钴、钛和/或铂。合适的金属沉积技术包括但不限于蒸发或溅射技术，例如电子束（e束）蒸发。接下来，进行退火，以使金属与III-V沟道材料604的上部反应，形成与栅极邻近的金属–III-V合金层802。参见图8。根据示例性实施例，使用包括但不限于快速热退火（RTA）、炉退火或激光退火的工艺的退火在约60℃到约800℃（例如约80℃到约400℃）的温度下持续进行约1毫秒到约2小时（例如约1秒钟到约60分钟）的时间。
如上面所强调的，源极区域和漏极区域中的部分或全部III-V材料可以与金属反应以形成金属–III-V合金。图8中示出了示例性配置，其中，源极区域和漏极区域中的III-V材料的仅仅（顶部）部分已与金属反应而形成金属–III-V合金。如图8所示，结果是在金属–III-V合金层与其下面的未反应的III-V材料之间建立水平的界面，且在金属–III-V合金层与沟道区域中的III-V材料之间建立垂直的界面。替代地，在源极和漏极区域中的所有III-V材料与金属反应而形成金属–III-V合金（未示出）的情形下，只存在金属–III-V合金层与沟道区域中的III-V材料之间的垂直界面，这是因为金属–III-V合金层将向下延伸到源极和漏极区域中的衬底。
该金属沉积和退火技术导致自对准接触的形成，这是因为金属–III-V合金层802（接触）将仅在金属被沉积在III-V沟道材料604上的位置处形成。例如可以使用湿法蚀刻工艺（例如盐酸（HCL）、氢氟酸、piranha（硫酸（H2SO4）和过氧化氢（H2O2））或标准RCA清洗来去除任何未反应的金属。
为了降低金属–III-V合金层802（接触）与下伏的III-V材料604（例如沟道材料）之间的接触电阻，一种或多种杂质将被置于金属–III-V合金层802与下伏的III-V材料604之间的界面处。这是通过首先将杂质注入到金属–III-V合金层802中来实现的。参见图9。如上面所强调的，这里使用的术语“杂质”一般是指可以被注入到金属–III-V合金层并被扩散到界面（见下文）以降低接触电阻的任何元素。掺杂剂被认为是可以根据本技术来使用的一种杂质。仅通过实例，在一个示例性实施例中，包括但不限于硅（Si）、锗（Ge）、锡（Sn）以及包含上述元素中的至少一种的组合的掺杂剂被用作杂质。也可以使用具有合适功函数的其他杂质。这些杂质包括但不限于诸如铒（Er）、镱（Yb）、铂（Pt）和包含上述元素中的至少一种的组合的金属。浅注入被用于确保杂质被限制到金属–III-V合金层802。
接下来，使用退火将注入的杂质扩散到金属–III-V合金层802和下伏的III-V材料604之间的界面。参见图10。根据示例性实施例，采用RTA、炉退火、DSA或LSA退火工艺。如上面所强调的，该退火步骤在例如约300℃到约600℃（例如约350℃到约450℃）的低温下持续进行约1毫秒到约2小时（例如约1秒钟到约30分钟）的时间，以确保至多是可忽略的杂质扩散到下伏的III-V材料604。因此，杂质将累积在金属–III-V合金层802和下伏的III-V材料604之间的界面处。通过使杂质在金属–III-V合金层802和下伏的III-V材料604之间的界面处偏析，接触电阻大大降低（例如，与诸如其每个的内容通过引用而并入本文中的del Alamo以及Kim中所述的传统工艺相比）。FET器件现在完成。
下面提供用于形成具有低接触电阻的自对准接触的第二实例，其中，III-V材料用作FET器件的沟道材料。将参考图11-14来描述该第二实例。在该实例中，将形成肖特基（Schottky）型的源极接触和漏极接触。由此，不需要源极和漏极区域掺杂（与例如上述图7相比）。
图11是示例出III-V FET器件（例如其中沟道材料是III-V材料的FET器件）的横截面图，将使用本技术来为该器件形成具有低接触电阻的自对准接触。如图11所示，该III-V FET器件包括衬底1102、位于衬底1102上的用作器件沟道的III-V材料层（以下称为“III-V沟道材料1104”）以及位于III-V沟道材料1104之上的栅极1106。
根据示例性实施例，衬底1102是从半导电材料（或者由多个氧化物层和半导体层构成的材料）（例如硅或硅锗）或者氧化物上的III-V材料来形成的。
上面提供了示例性III-V材料。如上所述，III-V材料可以被沉积为单层（例如砷化镓的单层），或被沉积为其中每一层包含不同III-V材料的层的叠层。根据示例性实施例，使用例如（但不限于）MOCVD或MBE的工艺，在衬底1102上将III-V沟道材料1104（或多层情形下的多种III-V沟道材料）沉积为约2nm到约5μm的厚度。此外，与（上面）第一实例中采用的衬底相比，衬底1104优选为极薄。薄的主体（body）可以消除从源极到漏极的泄漏电流。根据示例性实施例，衬底1104具有小于10nm（例如约2nm到约10nm）的厚度。
如图11所示，可以通过栅极电介质使栅极1106与III-V沟道材料1104分隔。根据示例性实施例，栅极1106是金属栅极（它是由本领域已知的单个或多个金属层构成的），且栅极电介质是单层的栅极电介质材料，例如（但不限于）氧化铪，或者替代地，栅极电介质是由多层不同的电介质材料构成的。为了形成栅极，沉积栅极材料，然后使用标准的光刻技术来对栅极1106进行构图。例如，如图11所示，硬掩膜被用于对栅极线进行构图。如上面所强调的，栅极材料可以是一种或多种金属。合适的栅极金属包括但不限于氮化钛（TiN）、氮化钽（TaN）、钨（W）、金（Au）、钛（Ti）、铝（Al）、铂（Pt）和包含上述金属中的至少一种的组合。
如图11所示，在栅极1106的相反侧上存在栅极间隔物。根据示例性实施例，间隔物由例如（但不限于）氮化硅的氮化物材料形成。标准技术被用于形成间隔物。例如，间隔物材料可以被毯覆式沉积在结构之上，然后被构图以形成间隔物。在该情形下，由于要形成肖特基型接触，需要使源漏接触尽可能地靠近沟道。由此，在该实例中，间隔物被形成为具有小于15nm（例如约1nm到约10nm）的厚度t2。
然后使用结合上面的图1-5的描述来描述的技术，形成具有低接触电阻的自对准的源极接触和漏极接触。即，为了开始该接触形成工艺，将一种或多种金属沉积到栅极1106的相反侧上的III-V沟道材料1104上。
如上面详细描述的，在该步骤中沉积的合适金属包括但不限于镍、钴、钛和/或铂。合适的金属沉积技术包括但不限于诸如电子束（e束）蒸发的蒸发技术或者溅射。接下来，如上所述，进行退火以使金属与III-V沟道材料1104反应，形成邻近该栅极的金属–III-V合金层1202。参见图12。根据示例性实施例，使用包括但不限于快速热退火（RTA）、炉退火或激光退火的工艺在约60℃到约800℃（例如约80℃到约400℃）的温度下持续进行约1毫秒到约2小时（例如约1秒钟到约60分钟）的时间的退火。
如上面所强调的，源极区域和漏极区域中的部分或全部III-V材料可以与金属反应而形成金属–III-V合金。图12中示出了示例性配置，其中，源极和漏极区域中的III-V材料的仅仅（顶部）部分已与金属反应而形成金属–III-V合金。如图12所示，结果是在金属–III-V合金层和其下面的未反应的III-V材料之间建立水平的界面，且在金属–III-V合金层和沟道区域中的III-V材料之间建立垂直的界面。替代地，在源极和漏极区域中的所有III-V材料与金属反应而形成金属–III-V合金（未示出）的情形下，仅存在金属–III-V合金层和沟道区域中的III-V材料之间的垂直界面，这是因为金属–III-V合金层将向下延伸到源极和漏极区域中的衬底。
该金属沉积和退火技术导致自对准接触的形成，这是因为金属–III-V合金层1202（接触）仅在金属被沉积在III-V沟道材料1104上的位置处形成。例如，可以使用湿法蚀刻工艺（例如盐酸（HCL）、氢氟酸、piranha（硫酸（H2SO4）和过氧化氢（H2O2））或标准RCA清洗来去除任何未反应的金属。
为了降低金属-III-V合金层1202（接触）与下伏的III-V材料1104（例如沟道材料）之间的接触电阻，一种或多种杂质将被置于金属–III-V合金层1202与下伏的III-V材料1104之间的界面处。这是通过首先将杂质注入到金属–III-V合金层1202中来实现的。参见图13。如上面所强调的，这里使用的术语“杂质”一般是指可以被注入到金属–III-V合金层并被扩散到界面（见下文）以降低接触电阻的任何元素。掺杂剂被认为是可以根据本技术来使用的一种杂质。仅通过实例，在一个示例性实施例中，包括但不限于硅（Si）、锗（Ge）、锡（Sn）以及包含上述元素中的至少一种的组合的掺杂剂被用作杂质。也可以使用具有合适功函数的其他杂质。这些杂质包括但不限于例如铒（Er）、镱（Yb）、铂（Pt）和包含上述元素中的至少一种的组合的金属。浅注入被用于确保杂质被限制到金属-III-V合金层1202。
接下来，使用退火将注入的杂质扩散到金属–III-V合金层1202与下伏的III-V材料1104之间的界面。参见图14。根据示例性实施例，采用RTA、炉退火、DSA或LSA退火工艺。如上面所强调的，该退火步骤在例如约300℃到约600℃（例如约350℃到约450℃）的低温下持续进行约1毫秒到约2小时（例如约1秒钟到约30分钟）的时间，以确保至多是可忽略的杂质扩散到下伏的III-V材料1104中。因此，杂质将累积在金属–III-V合金层1202和下伏的III-V材料1104之间的界面处。通过使杂质在金属–III-V合金层1202和下伏的III-V材料604之间的界面处偏析，接触电阻大大降低（例如，与诸如其每个的内容通过引用而并入本文中的del Alamo以及Kim中所述的传统工艺相比）。FET器件现在完成。
图15是示例出使用本技术实现的器件性能的图。在图15中，间隔（以微米（μm）来测量）被绘制在x轴上，且电阻（R）（以欧姆来测量）被绘制在y轴上。如图15所示，其中杂质（在该情形下是锗（Ge）掺杂剂）被扩散到金属–III-V合金层和下伏的III-V材料之间的界面中，始终显示出较低的电阻。在该实例中的电阻是用传输线测量（TLM）来测量的。TLM是用于确定接触电阻和薄层电阻的技术。该技术涉及使一系列金属-半导体接触分开各种距离（这是在图15中示出的间隔）。探针被施加到接触对，并通过跨过接触施加电压并测量产生的电流来测量接触对之间的电阻。电流从第一探针流入到金属接触中、跨过金属-半导体结、通过半导体的薄层、再次跨过金属-半导体结（但这次是沿另一方向）、进入到第二接触中。测量到的电阻是第一接触的接触电阻、第二接触的接触电阻以及接触之间的半导体的薄片电阻的线性组合（总和）。
如上所述，与例如del Alamo和Kim中所述的传统途径相比，使用本技术制造的具有接触的器件有利地呈现出显著降低的接触电阻。仅通过实例，在一个示例性实施例中，使用本技术制造的器件所具有的源极接触和漏极接触具有约1×10-5ohm cm2到约1×10-9ohm cm2的接触电阻。
尽管这里描述了本发明的示例性实施例，但应该理解，本发明不限于这些精确的实施例，且本领域技术人员可以进行各种其他的改变和修改，而不偏离本发明的范围。

Claims (25)

1.一种用于制造到III-V材料的自对准接触的方法，该方法包括以下步骤：
将至少一种金属沉积在所述III-V材料的表面上；
使所述至少一种金属与所述III-V材料的上部反应，以形成金属–III-V合金层，所述金属–III-V合金层是自对准接触；
使用蚀刻来选择性地去除所述至少一种金属的任何未反应部分；
将至少一种杂质注入到所述金属–III-V合金层中；以及
使被注入到所述金属–III-V合金层中的所述至少一种杂质扩散到所述金属–III-V合金层和其下面的所述III-V材料之间的界面，从而降低所述自对准接触的接触电阻。
2.如权利要求1所述的方法，其中，所述III-V材料选自砷化铝镓、氮化铝镓、砷化铝铟、氮化铝、锑化镓、砷化镓、氮化镓、锑化铟、砷化铟、砷化铟镓、氮化铟镓、氮化铟、磷化铟及包含上述材料中的至少一种的组合。
3.如权利要求1所述的方法，其中，所述至少一种金属选自镍、钴、钛、铂及包含上述金属中的至少一种的组合。
4.如权利要求1所述的方法，其中，使所述至少一种金属与所述III-V材料的上部反应的步骤包括以下步骤：
在约60℃到约800℃的温度下对所述至少一种金属和所述III-V材料持续进行约1毫秒到约2小时的退火。
5.如权利要求4所述的方法，其中，在约80℃到约400℃的温度下对所述至少一种金属和所述III-V材料持续进行约1秒钟到约60分钟的退火。
6.如权利要求1所述的方法，其中，被用于选择性地去除所述至少一种金属的所述未反应部分的所述蚀刻包括湿法蚀刻工艺。
7.如权利要求1所述的方法，其中，所述至少一种杂质包括选自以下中的至少一种掺杂剂：硅、锗、锡及包含上述元素中的至少一种的组合。
8.如权利要求1所述的方法，其中，所述至少一种杂质包括选自以下中的至少一种金属：铒、镱、铂及包含上述金属中的至少一种的组合。
9.如权利要求1所述的方法，其中，使所述至少一种杂质扩散到所述金属–III-V合金层和所述III-V材料之间的界面的步骤包括以下步骤：
在约300℃到约600℃的温度下对所述金属–III-V合金层和所述III-V材料持续进行约1毫秒到约2小时的退火。
10.如权利要求9所述的方法，其中，在约350℃到约450℃的温度下对所述金属–III-V合金层和所述III-V材料持续进行约1秒钟到约30分钟的退火。
11.一种到III-V材料的自对准接触，其是通过如权利要求1所述的方法形成的。
12.一种制造场效应晶体管（FET）器件的方法，该方法包括以下步骤：
将至少一层III-V沟道材料沉积在衬底上；
在所述III-V沟道材料之上形成栅极；
在所述栅极的相反侧上形成间隔物；
将至少一种金属沉积在所述III-V沟道材料的表面上；
使所述至少一种金属与所述III-V材料的上部反应，以形成邻近所述栅极的金属–III-V合金层，所述金属–III-V合金层用作所述器件的自对准的源极接触和漏极接触；
使用蚀刻来选择性地去除所述至少一种金属的任何未反应部分；
将至少一种杂质注入到所述金属–III-V合金层中；以及
使被注入到所述金属–III-V合金层中的所述至少一种杂质扩散到所述金属–III-V合金层和所述III-V材料之间的界面，从而降低所述自对准的源极接触和漏极接触的接触电阻。
13.如权利要求12所述的方法，其中，所述III-V材料选自砷化铝镓、氮化铝镓、砷化铝铟、氮化铝、锑化镓、砷化镓、氮化镓、锑化铟、砷化铟、砷化铟镓、氮化铟镓、氮化铟、磷化铟及包含上述材料中的至少一种的组合。
14.如权利要求12所述的方法，其中，所述衬底包括玻璃、金属或塑料衬底。
15.如权利要求12所述的方法，其中，所述衬底是由半导电材料形成的。
16.如权利要求15所述的方法，其中，所述衬底具有约2nm到约10nm的厚度。
17.如权利要求12所述的方法，其中，所述栅极包括金属栅极。
18.如权利要求12所述的方法，其中，通过栅极电介质使所述栅极与所述III-V沟道材料分隔。
19.如权利要求12所述的方法，其中，所述间隔物具有约1nm到约10nm的厚度。
20.如权利要求12所述的方法，其中，所述至少一种金属选自镍、钴、钛、铂及包含上述金属中的至少一种的组合。
21.如权利要求12所述的方法，其中，所述至少一种杂质包括选自以下中的至少一种掺杂剂：硅、锗、锡及包含上述元素中的至少一种的组合。
22.如权利要求12所述的方法，其中，所述至少一种杂质包括选自以下中的至少一种金属：铒、镱、铂及包含上述金属中的至少一种的组合。
23.如权利要求12所述的方法，还包括以下步骤：
将一种或多种源极掺杂剂和漏极掺杂剂注入到邻近所述栅极的所述III-V沟道材料中；以及
激活被注入到所述III-V沟道材料中的所述一种或多种源极掺杂剂和漏极掺杂剂。
24.一种FET器件，包括：
衬底上的至少一层III-V沟道材料；
所述III-V沟道材料之上的栅极；
所述栅极的相反侧上的间隔物；
在邻近所述栅极的所述III-V材料中形成的金属–III-V合金层，所述金属–III-V合金层用作所述器件的自对准的源极接触和漏极接触；以及
在所述金属–III-V合金层和所述III-V材料之间的界面处的至少一种注入杂质，其中，所述至少一种注入杂质用于降低所述自对准的源极接触和漏极接触的接触电阻。
25.如权利要求24所述的FET器件，其中，所述自对准的源极接触和漏极接触中的每一者具有约1×10-5ohm cm2到约1×10-9ohm cm2的接触电阻。
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