CN105322019A - 具有垂直沟道的半导体器件 - Google Patents

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Abstract

本发明涉及具有垂直沟道的半导体器件。本发明提供了半导体器件及制造方法，用于使沟道和栅极长度与光刻无关。此外，本发明提供了半导体器件及制造方法，用于增加漏极与沟道之间的电阻率以允许更高电压操作。例如，本发明提供了一种半导体器件，所述半导体器件包括注入于半导体基板中形成源极或漏极中的一者的第一掺杂层及设置于第一掺杂层上的栅极金属层。所述半导体器件还包括设置于栅极金属层上形成源极或漏极中另一者的第二掺杂层，其中第一掺杂层、栅极金属层及第二掺杂层形成半导体器件的层垂直堆叠体。所述半导体器件还包括形成于沟槽中的导电沟道，所述沟槽垂直延伸穿过层垂直堆叠体并终止于半导体基板处。

Description

具有垂直沟道的半导体器件
相关申请交叉引用
本申请主张于2014年7月3日提交的美国临时专利申请号62/020,960以及于2014年10月31日提交的美国专利申请号14/529,959的权益，其全部内容结合于此作为参考。
技术领域
本发明大体上涉及具有垂直沟道的半导体器件及其制造方法。
背景技术
在常规硅晶体管中，包括源极、栅极和漏极，沟道长度(LG)为在硅基板内源极至漏极之间的长度。此沟道长度受到光刻能力限制。在常规方法中，沟道长度可为不小于28nm或20nm。20nm的沟道长度可使用两次或多次图案化实现，这是昂贵的，因为多次图案化增加了处理成本。随着半导体更小化的需求增加，甚至需要制造小于20nm的沟道长度。随着沟道长度变得越来越小，栅极电压也随之减小。然而，由于栅极电容耦合，栅极电压不能随着沟道长度的比例变化而变化。换言之，更小沟道长度的一个好处在于可施加更小栅极电压。然而，此栅极电压不能小于耦合在在常规横向晶体管中的栅极电容所承受的极值。此外，更小沟道长度可导致在断开状态下源极/漏极泄漏的增多。此外，小的沟道长度可引起漏端引入的势垒降低(DIBL)效应，当施加高漏极电压时，所述漏端引入的势垒降低(DIBL)效应可导致晶体管过早导通。并且，制造更小沟道长度常规方法面临包括沟道掺杂均匀性、线边缘粗糙度及多次图案化要求过高成本的多个挑战。
当前投影光刻印刷技术可限制沟道长度。此外，小于78nm的接触式多晶间距(CPP)要求多次图案化的分辨率和可制造性。此外，极紫外线(EUV)可印刷小沟道长度，然而，当前吞吐量非常慢且成本高，使EUV不可取。
已经尝试开发更小沟道长度的三维(3D)晶体管。例如，FinFET晶体管具有薄硅“鳍”，其中每个鳍包括盘绕在导电沟道上的双栅极区。FINFET已经按照16nm或14nm的沟道长度进行制造。然而，这些3D晶体管具有与常规2D(例如，平面)晶体管相似的限制，如：受光刻能力限制的沟道长度；与器件间距耦合的栅极长度；栅极电容耦合的负面影响；断开状态的源极/漏极泄漏；DIBL效应等。此外，制造3D晶体管比2D晶体管更加昂贵。并且，因为鳍为预制造，所以在3D晶体管中栅极宽度仅可为预制造鳍的宽度的函数且不易改变。此外，由于3D的结构，耦合电容更高且制造更具有挑战性，因为3D结构的应力控制和均匀性的产量容易产生问题。
发明内容
根据本发明的一个方面，提供了一种半导体器件，所述半导体器件包括：第一掺杂层，注入(implant，植入)半导体基板中形成源极或漏极中的一者；栅极金属层，设置于所述第一掺杂层上；第二掺杂层，设置于所述栅极金属层上形成所述源极或所述漏极中的另一者，其中所述第一掺杂层、所述栅极金属层及所述第二掺杂层形成所述半导体器件的层垂直堆叠体；以及导电沟道(conductionchannel)，形成于沟槽中，所述沟槽垂直延伸穿过所述层垂直堆叠体并终止于所述半导体基板处。
优选地，所述半导体器件还包括：金属栅极功函数(metalgatework-function)，在所述沟槽内形成于所述栅极金属层的一部分上；以及高k电介质，在所述沟槽内生长于所述金属栅极功函数上。
优选地，所述半导体器件还包括：第一电介质层，配置在所述第一掺杂层与所述栅极金属层之间；以及硬掩模和第二电介质层，配置于所述栅极金属层与所述第二掺杂层之间，所述硬掩模设置于所述栅极金属层上，并且所述第二电介质层配置在所述硬掩模与所述第二掺杂层之间。
优选地，所述半导体器件还包括：第一触点，连接至所述第一掺杂层；栅极触点，连接至所述栅极金属层；以及第二触点，连接至所述第二掺杂层。
优选地，所述半导体器件还包括：第一延伸部，在所述沟槽内从所述第一掺杂层生长至在所述沟槽内的所述栅极金属层的底部；以及第二延伸部，在所述沟槽内从所述第二掺杂层生长至在所述沟槽内的所述栅极金属层的顶部。
优选地，其中形成于所述沟槽中的所述导电沟道延伸超过所述沟槽以覆盖所述第二掺杂层的一部分，从而形成设置在所述第二掺杂层上的延伸电连接层。
优选地，所述半导体器件还包括：隔离层，形成于所述延伸电连接层上。
优选地，其中形成于所述沟槽中的所述导电沟道终止于所述第二掺杂层的顶表面处。
优选地，其中所述栅极金属层使用原子层沉积进行沉积。
优选地，其中所述导电沟道包括硅材料，所述硅材料相对于第一和第二掺杂层为相对轻掺杂。
优选地，其中所述导电沟道掺杂了与第一和第二掺杂层不同的材料。
根据本发明的另一个方面，提供了一种半导体器件，所述半导体器件包括：第一掺杂层，注入半导体基板中形成源极或漏极中的一者；第一电介质层，设置于所述第一掺杂层上；栅极金属层，设置于所述第一电介质层上；第二电介质层，设置于所述栅极金属层上；第二掺杂层，设置于所述第二电介质层上形成所述源极或所述漏极中的另一者，其中所述第一掺杂层、所述第一电介质层、所述栅极金属层、所述第二电介质层以及所述第二掺杂层形成所述半导体器件的层垂直堆叠体；以及导电沟道，形成于沟槽中，所述沟槽垂直延伸穿过所述层垂直堆叠体，其中在所述栅极金属层处的导电沟道的宽度小于在所述栅极金属层下面的所述第一电介质层处的导电沟道的宽度。
优选地，其中在所述第二电介质层处的导电沟道的厚度小于在所述第一电介质层处的所述导电沟道的厚度。
优选地，所述半导体器件还包括：栅极隔离层，配置在所述第一电介质层与第二电介质层之间，围绕所述栅极金属层。
优选地，其中所述导电沟道通过栅极氧化物与所述栅极金属层以及所述第二电介质层分开。
优选地，其中在所述第二电介质层处的导电沟道的宽度基本上等于在所述栅极金属层处的导电沟道的宽度，并且小于在所述第一电介质层处的导电沟道的宽度。
优选地，所述半导体器件还包括：硅垫(siliconpad)，形成于所述导电沟道的顶部上并且在所述第二掺杂层内。
优选地，其中所述硅垫的宽度基本上等于在所述第一电介质层处的导电沟道的宽度。
优选地，其中所述沟槽和所述导电沟道垂直延伸穿过所述第一掺杂层并终止于所述半导体基板处。
优选地，其中所述半导体器件为横向扩散金属氧化物半导体(LDMOS)，且在所述第一电介质层处的导电沟道增加电阻值以允许LDMOS的更高电压操作。
附图说明
附图示出了本发明且与说明书一起进一步用于说明本发明原理且使相关领域技术人员能够制作和使用本发明，附图并入本文中且形成说明书的一部分。
图1a示出了根据本发明实施方案的半导体器件的剖视图；
图1b示出了根据本发明另一个实施方案的半导体器件的剖视图；
图1c示出了根据本发明另一个实施方案的半导体器件的剖视图；
图1d示出了根据本发明实施方案的半导体器件的顶视图；
图2a至图2b示出了根据本发明实施方案的制造方法方法的流程图；
图3a至图3i示出了根据本发明实施方案的制造方法；
图4示出了根据本发明另一个实施方案的半导体器件的侧视图；
图5a至图5c示出了根据本发明另一个实施方案的制造方法的流程图；
图6a至图6j示出了根据本发明另一个实施方案的制造方法。
现将参考附图说明本发明。图中，一般地，相同附图标记表示相同或功能类似的元件。此外，一般地，附图标记的(多个)最左边数字标识附图标记首次出现的附图。
具体实施方式
概述
本发明提供了半导体器件及制造方法，用于使沟道和栅极长度与光刻限制无关，这使以下成为可能：更小器件特征比例；短沟道效应的更好控制；基板注入灵敏性的降低；产生更快切换速度的每个硅区域的更高驱动电流；以及使器件封装密度与栅极长度去耦的能力。本发明提供了半导体器件及制造方法，用于增加漏极与沟道之间的电阻率以允许更高电压操作。
根据本发明一个实施方案，提供了一种半导体器件，所述半导体器件包括注入于半导体基板中形成源极或漏极中的一者的第一掺杂层及设置于第一掺杂层上的栅极金属层。所述半导体器件还包括设置于栅极金属层上形成源极或漏极中另一者的第二掺杂层，其中第一掺杂层、栅极金属层及第二掺杂层形成半导体器件的层垂直堆叠体。所述半导体器件还包括形成于沟槽中的导电沟道，所述沟槽垂直延伸穿过层垂直堆叠体并终止于半导体基板处。
根据本发明实施方案，提供了一种方法，所述方法包括：在半导体基板中注入第一掺杂层以形成源极或漏极中的一者；在第一掺杂层上沉积第一电介质层；以及在第一电介质层上沉积栅极金属层。所述方法还包括：在栅极金属层上沉积第二电介质层并沉积第二掺杂层以形成源极或漏极中的另一者，其中第二掺杂层、第二电介质层、栅极金属层、第一电介质层及第一掺杂层形成半导体器件的层垂直堆叠体。所述方法还包括蚀刻沟槽并在沟槽内进一步生长导电沟道，所述沟槽垂直延伸穿过层垂直堆叠体并终止于半导体基板处，其中导电沟道可如自源极至漏极的沟道一样操作。
根据本发明另一个实施方案，提供了一种半导体器件，所述半导体器件包括注入于半导体基板上形成源极或漏极中的一者的第一掺杂层；设置于第一掺杂层上的第一电介质层；设置于第一电介质层上的栅极金属层；及设置于栅极金属层上的第二电介质层。所述半导体器件还包括设置于第二电介质层上形成源极或漏极中的另一者的第二掺杂层，其中第一掺杂层、第一电介质层、栅极金属层、第二电介质层及第二掺杂层形成半导体器件的层垂直堆叠体。所述半导体器件还包括形成于沟槽中的导电沟道，所述沟槽垂直延伸穿过层垂直堆叠体，其中在栅极金属层处导电沟道的宽度小于在栅极金属层下面的第一电介质层处导电沟道的宽度。
根据本发明实施方案，提供了一种方法，所述方法包括在半导体基板中注入第一掺杂层以形成源极或漏极中的一者并在第一掺杂层上沉积第一电介质层。所述方法还包括在第一电介质层上沉积第一硬掩模层并在第一电介质层内蚀刻沟槽，其中在第一电介质层内沟槽的宽度由第一硬掩模限定，并在第一电介质层内的沟槽内形成导电沟道的第一部分。所述方法还包括在第一硬掩模及导电沟道的第一部分上沉积本体掩模和第二硬掩模层并在本体掩模内蚀刻沟槽，其中在本体掩模内沟槽的宽度由第二硬掩模限定。所述方法还包括在本体掩模内形成导电沟道的第二部分，其中在本体掩模内导电沟道的第二部分的宽度小于在第一电介质层内导电沟道的第一部分的宽度。所述方法还包括移除本体掩模及两个硬掩模层。所述方法还包括：在导电沟道的第二部分的顶上及周围形成栅极氧化物层；在导电沟道的第二部分周围的第一电介质层上沉积栅极金属层；以及在栅极金属层周围且远离导电沟道的第二部分的第一电介质层上形成栅极隔离层。所述方法还包括移除在导电沟道的第二部分的顶上的栅极氧化物层；在栅极隔离层和栅极金属层上及导电沟道的第二部分周围沉积第二电介质层。所述方法还包括在导电沟道的第二部分上沉积硅垫，所述硅垫具有比导电沟道的第二部分的宽度更大的宽度，并在硅垫和第二电介质层上注入第二掺杂层以形成源极或漏极中的另一者。
详细讨论
以下本发明具体实施方式参考附图，附图示出了与本发明一致的示例性实施方案。示例性实施方案将非常详细地揭示本发明的一般性质，在不脱离本发明的精神和范围的情况下，通过应用相关领域技术人员的知识，其他人可容易地修改和/或改写多个应用，如示例性实施方案，而无需过度实验。因此，这样的改写和修改意欲在本含义内，且示例性实施方案的多个等同物基于本文中所呈现的教案和指南。应当理解，本文中措辞或术语是为了说明而不是限制，使得本说明书的术语或措辞应当由相关领域技术人员鉴于本文中教案进行解释。因此，具体实施方式并不意味着限制本发明。
所述(多个)实施方案及在本说明书中对“一个实施方案”、“实施方案”、“实例性实施方案”等的参考表示所述(多个)实施方案可包括特定特征、结构或特性，但每一个实施方案可能并不一定包括特定特征、结构或特性。此外，这样的短语并不一定是指同一个实施方案。此外，当结合实施方案说明特定特征、结构或特性时，应当理解，无论是否明确说明，它在本领域技术人员的知识范围内，以结合其他实施方案影响这样的特征、结构或特性。
图1a示出了根据本发明实施方案的半导体器件100的剖视图。半导体器件100建立于半导体基板101上，如硅基板，所述半导体器件100可包括半导体垂直栅极全围金属氧化物半导体(VGAAMOS)。半导体器件100包括第一掺杂层，所述第一掺杂层可如源极层103一样操作，所述源极层103注入于半导体基板101中。半导体器件100还包括第一电介质层105，所述第一电介质层105沉积于源极层103上。第一电介质层105配置为源极层103与栅极层107之间的间隔物。
半导体器件100还包括沉积于第一电介质层105上的栅极金属层107。栅极金属层107的厚度(例如，垂直厚度)可进行调整以达到期望栅极沟道长度。根据本发明实施方案，栅极金属层107可包括钛、氮化钛、钽、氮化钽、铝、钨或任意其他合适的金属或金属合金。此外，栅极金属层107可包括合适的金属或金属合金的任意组合。栅极金属层107可使用物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或任意其他合适的沉积方法进行沉积。
半导体器件100的临界尺寸为栅极金属层厚度(例如，在器件100中的垂直厚度)，因为它限定了器件100的栅极沟道长度，且栅极沟道长度控制所述器件的总切换速度或频率。根据一个实例，栅极金属层107使用ALD或其他薄膜沉积方法进行沉积，所述ALD提供单原子层精度，使得栅极金属层厚度可薄至15A(1.5nm)。因此，栅极金属层107的厚度可以更精确地控制且制成为比通过对应光刻方法提供的栅极金属层厚度更小的尺寸。
半导体器件100还包括沉积于栅极金属层107上的硬掩模层109及沉积于硬掩模层109上的第二电介质层111。半导体器件100还包括沉积于第二电介质层111上的第二掺杂层113，所述第二掺杂层113如漏极层113一样操作。根据本实施方案，硬掩模层109配置为将漏极层113与栅极金属层107隔离开来。如图所示，源极层103为半导体器件100的最底层，漏极层113为最顶层。本领域技术人员应当知道，源极层103和漏极层113的相对位置可以交换，使得漏极层为最底层(注入于大块基板101中或注入于大块基板101之上)，源极层为最顶层。
半导体器件100的多个层提供了层垂直堆叠体。半导体器件100还包括长方形或圆形沟槽(例如，孔或通孔)，所述沟槽垂直延伸穿过包括漏极层113、第二电介质层111、硬掩模层109、栅极金属层107、第一电介质层105及源极层103的层垂直堆叠体，其中所述沟槽终止于基板101处。虽然本发明中引用了长方形沟槽或正方形孔或圆形孔，但是对于相关领域技术人员应当显而易见，可以使用其他形状的沟槽。此长方形沟槽或圆形孔包括导电沟道121，根据多个实施方案，所述导电沟道121可使用异质外延异质外延或ALD形成，使得所述导电沟道为半导体材料的实心圆柱体或长方形块。在一个实例中，导电沟道121可包括硅材料，所述硅材料相对于源极层103和漏极层113为轻掺杂，且所述硅材料垂直延伸穿过漏极层113和源极层103。此外，导电沟道121可掺杂了与漏极层113和源极层103的掺杂不同的材料。
半导体器件如场效应晶体管(FET)一样操作，其中适当的栅极电压为自源极层103行进至漏极层113的“载流子”(例如，电子或空穴)形成导电沟道。在本实例中，电流在垂直于基板101的表面的方向上自漏极层113垂直流动至源极层103(对于电子载流子)。半导体器件100的栅极沟道长度由栅极金属层107的厚度限定，所述栅极金属层107与导电沟道121电气接触。虽然整个导电沟道121能够如沟道一样操作，但是本领域技术人员应当理解，由于栅极的电场，载流子会趋向于累积在靠近栅极层的导电沟道121的外表面上。因而，载流子导电沟道为根据导电沟道121的外表面成形的垂直壁，因此可为圆柱形、长方形或由保持导电沟道121的沟槽的内表面限定的另一个形状。因为栅极层107包围导电沟道121且与导电沟道121电气接触，所以当与常规结构相比时，此结构增加了导电沟道121与栅极层107的结接触面积。因此，半导体器件100支持自源极层103至漏极层113的载流子流动增加，并且因此支持与常规结构相比更高的切换电流。
半导体器件100还包括栅极功函数和高K电介质115，所述栅极功函数和高K电介质115形成于长方形沟槽或圆形孔的内表面上的栅极金属层107的一部分上。如图1a所示，栅极功函数和高K电介质115覆盖沟槽内的栅极金属107，且起始于第一电介质层105与沟槽内的栅极金属层107的相交处，停止于硬掩模层109和第二电介质层111接触的相交处。栅极功函数和高K电介质115盘绕在导电沟道121上，以易于栅极金属接触。
半导体器件100还包括第一延伸部，如源极延伸部117，所述源极延伸部117自源极层103至栅极金属层107的底部生长于沟槽内，并操作以使源极向栅极区延伸。图1a上的虚线示出了源极延伸部117与源极层103之间的边界。根据一个实例，源极延伸部117可与源极层103类似地进行掺杂。可选择地，源极延伸部117的掺杂可为与源极层103的掺杂不同。例如，不同材料可用于掺杂源极延伸部117和源极层103。此外，可以使用类似材料，然而，与源极层103相比，源极延伸部117可掺杂更轻或更重。半导体器件100还包括第二延伸部，如漏极延伸部119，所述漏极延伸部119自漏极层113至硬掩模层109的顶部生长于沟槽内。图1a上的虚线示出了漏极延伸部119与漏极层113之间的边界。根据一个实例，漏极延伸部119可与漏极层113类似地进行掺杂。可选择地，漏极延伸部119的掺杂可为与漏极层113的掺杂不同。例如，不同材料可用于掺杂漏极延伸部119和漏极层113。此外，可以使用类似材料，然而，与漏极层113相比，漏极延伸部119可掺杂更轻或更重。根据一个实例，源极和漏极延伸部117和119可使用固态源扩散进行生长。此外，源极延伸部117和漏极延伸部119可使用选择性沉积方法进行沉积。延伸117、119使源极和漏极分别向栅极区延伸，以易于载流子流动。在一个实例中，源极延伸部117和漏极延伸部119还可增加切换电流。
半导体器件100还可包括在源极层103、第一电介质层105、栅极金属层107、硬掩模层109、第二电介质层111及漏极层113周围的隔离沟槽。这些隔离沟槽可填满隔离材料123，如氧化物。半导体器件100还可包括栅极触点125、漏极触点127及源极触点129，所述栅极触点125、漏极触点127及源极触点129分别连接至栅极金属层107、漏极层113及源极层103。触点125至触点129可用来提供操作半导体器件100所需的电压。
图1b示出了根据本发明另一个实施方案的半导体器件130的剖视图。在图1b的示例性实施方案中，导电沟道121延伸超过沟槽以覆盖漏极层113的一部分，以在漏极层113上形成延伸电连接层。
图1c示出了根据本发明另一个实施方案的半导体器件150的剖视图。在图1c的示例性实施方案中，第二电介质层111未终止于漏极113的较低侧(更靠近基板101的侧)处。相反，第二电介质层111的顶侧(更远离基板101的侧)与漏极层113的顶侧(更远离基板101的侧)齐平，如图所示。此外，半导体器件150可包括隔离层123，所述隔离层123盘绕(或包围)在栅极金属层107上。图1d示出了根据本发明实施方案的半导体器件150的顶视图。根据本实例，栅极金属层107位于源极层103与漏极层113之间。导电沟道121的顶部在图1d中可见并延伸穿过源极层103、栅极层107及漏极层113。
图2a至图2b及图3a至图3i示出了根据本发明实施方案用于制造半导体100、130和150中一个或一个以上半导体的制造方法。在图2a至图2b的流程图中的步骤如图3a至图3i所示。应当了解，并非所有步骤需要执行本文中所提供的公开内容。此外，本领域技术人员应当理解，所述步骤中一些步骤可同时或以与图2a至图2b及图3a至图3i中所示的顺序不同的顺序执行。
在步骤201中，如图3a所示，第一掺杂层(如源极层103)注入于基板101中或注入于基板101之上。
如图3b所示，在步骤203至步骤211中，执行多层堆叠沉积。在步骤203中，第一电介质层105沉积于第一掺杂层上，即源极层103。根据一个实例，第一电介质层105充当源极层103与栅极金属层107之间的间隔物。在步骤205中，栅极金属层107沉积于第一电介质层105的顶上。根据本发明实施方案，栅极金属层107可通过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或任意其他合适的沉积方法进行沉积。栅极金属层107的厚度可进行调整以达到期望的栅极沟道长度，所述栅极金属层的厚度限定栅极沟道长度。在实施方案中，当ALD沉积用于沉积时，金属层厚度可薄至几个原子层(例如，1.5nm)。
在步骤207中，硬掩模层109沉积于栅极金属层107上以隔离漏极层113与栅极金属层107。在步骤209中，第二电介质层111沉积于硬掩模层109上，在步骤211中，第二掺杂层(如漏极层113)沉积于第二电介质层111上。在图3b及步骤203至步骤211中执行的多层堆叠沉积可使用原子层沉积、化学异质外延、物理异质外延或任意其他沉积或生长方法完成。
根据一个实例，栅极金属层107的垂直厚度可约为10nm、7nm、5nm、3nm、2nm或更低。源极层103和漏极层113的垂直厚度可约为10nm至100nm。第一电介质层105和第二电介质层111的垂直厚度可约近似于源极层103和漏极层113的垂直厚度。相关领域技术人员应当认识到，可以使用其他厚度。
在步骤213中，如图3c所示，长方形沟槽或圆形孔131垂直蚀刻穿过包括漏极层113、第二电介质层111、硬掩模层109、栅极金属层107、第一电介质层105及源极层103的多个垂直层并终止于基板101处。虽然本发明中引用了长方形沟槽或圆形孔131，但是对于相关领域技术人员应当显而易见，可以使用其他形状的沟槽。根据一个实例，蚀刻沟槽131穿过不同层可包括将掩模放置于第二掺杂层(如漏极层113)上并对于漏极层113中未遮蔽的部分使用蚀刻方法蚀刻多个垂直层。根据一个实例，蚀刻沟槽131在没有两次图案化或在两次图案化更小的情况下，直径/宽度约为20nm到50nm。例如，蚀刻沟槽131可具有约28nm的直径/宽度。应当注意，通过使用例如两次或多次图案化，蚀刻沟槽还可具有更小宽度。根据一个实例，源极层103和漏极层113的厚度可约为10nm至100nm。相关领域技术人员应当认识到，可以使用其他厚度。
在步骤215中，如图3d所示，金属栅极功函数生长于沟槽131内的金属栅极层117的一部分上。生长金属栅极功函数可包括当多个不同金属材料自然吸收到沟槽131内的金属栅极层117的该部分时，在沟槽131内的栅极金属层107上沉积多个不同金属材料。在步骤217中，高K电介质材料生长于金属栅极功函数上。如图3d所示，金属栅极功函数和高K电介质115起始于第一电介质层105和栅极金属层107相交处，并终止于硬掩模层109和第二电介质层111相交处。栅极功函数和高K电介质115盘绕在导电沟道121上。在一个实例中，栅极功函数和高K电介质115提高了栅极区中的介电常数，这降低了所得FET的阈值电压。
在步骤219中，如图3e所示，第一延伸部(如源延伸117)自第一掺杂层(如源极层103)至沟槽131内的栅极金属层107的底部生长于沟槽131内。在步骤221中，如图3e所示，第二延伸部(如漏极延伸部119)自第二掺杂层(如漏极层113)至硬掩模层109的顶部生长于沟槽131内。在一个实例中，第二延伸部(如漏极延伸部119)自第二掺杂层(如漏极层113)至硬掩模层109的顶部生长，使得硬掩模层109可防止漏极层113和栅极金属层107电气短路。如图3e所示，延伸117、119使源极和漏极分别向栅极区延伸以易于载流子流动。
根据一个实例，源极延伸部117和漏极延伸部119可使用固态源扩散进行生长。此外，源极延伸部117和漏极延伸部119可使用掩模和选择性沉积方法进行沉积。根据一个实例，掺杂材料层301在源极/漏极延伸部的沉积期间沉积于漏极层113上。根据本实例，在所述方法移至下一步骤之前，蚀刻层301。根据一个实例，源极延伸部117和漏极延伸部119可导致横截面面积增加，使得电子可容易地跨沟道流动。
在步骤223中，如图3f所示，导电沟道121形成(例如，生长)于沟槽(所述沟槽垂直延伸穿过层垂直堆叠体)中且还形成于漏极层113上。在本实例中，形成于沟槽中的导电沟槽121延伸超过沟槽以覆盖漏极层113的一部分，以形成设置于漏极层113上的层，用于更好电气连接。根据一个实例，导电沟槽121可包括硅沟道并可使用异质外延的方法(如ALD)形成(例如，生长)，虽然还可使用其他沉积方法。导电沟道121可包括轻掺杂材料，所述轻掺杂材料延伸穿过漏极层113和源极层103。例如，导电沟道121可包括硅材料，所述硅材料相对于第一掺杂层103和第二掺杂层113为相对轻掺杂。此外，导电沟道121可掺杂了与第一掺杂层103和第二掺杂层113的掺杂不同的材料。此外，导电沟道121可包括高迁移率材料，如锗(Ge)、砷化镓(GaAs)、碳化硅(SiC)、锗化硅(SiGe)等。如上文所讨论，栅极沟道长度由栅极金属层107的厚度限定，导电沟道为以圆柱形、长方形或其他形状盘绕的垂直壁。
此外，步骤223可包括在导电沟道121的延伸上沉积硬掩模层303，所述导电沟道121在漏极层113上延伸。根据本实例，硬掩模层303可限定半导体器件的隔离的边界，如下文在步骤225中所讨论。根据一个实例，在漏极113上延伸的延伸电连接层还可引导电流在源极层103与漏极层113之间。图1b示出了半导体器件130的示例性实施方案，其中延伸电连接层在漏极113上延伸。
根据一个示例性实施方案，在沉积硬掩模层303之前，可移除在漏极113上延伸的延伸电连接层。在本实例中，机械或化学抛光方法、蚀刻方法、原子层移除(其中原子层逐层移除)或其他移除方法可用来移除在漏极113上延伸的延伸电连接层。在本实施方案中，硬掩模层303沉积于漏极层113上及导电沟道121的顶层上，所述导电沟道121仍在沟槽313内且与漏极层113的顶层齐平。图1a示出了半导体器件100的示例性实施方案，其中导电沟道层未在漏极113上延伸。
在步骤225中，如图3g所示，隔离沟槽形成于源极层103、第一电介质层105和第二电介质层111、栅极层107、硬掩模层109及漏极层113周围。根据一个实例，如图3f所示，硬掩模层303可用作掩模，以蚀刻层垂直堆叠体103、105、107、109、111和113，使得在图3g的横截面中的这些层的宽度基本上近似于在图3g的横截面中的层103和105的宽度。根据本实例，在蚀刻隔离沟槽之后，硬掩模层303可使用本领域技术人员众所周知的移除方法进行移除。接续本实例，栅极隔离掩模(未示出)可放置于漏极层113及在漏极层113上延伸的延伸电连接层上，以蚀刻栅极隔离沟槽。根据本实例，栅极隔离掩模用来蚀刻层107、109、111和113，使得在图3g的横截面中的这些层的宽度基本上近似于在图3G的横截面中的栅极金属层107的宽度。
此外，在移除栅极隔离掩模(未示出)之后，漏极隔离掩模可放置于漏极层113及在漏极层113上延伸的延伸电连接层上，以蚀刻漏极隔离沟槽。根据本实例，漏极隔离掩模用来蚀刻漏极层113及在漏极层113上延伸的延伸电连接层，使得在图3g的横截面中的这些层的宽度基本上近似于在图3g的横截面中的漏极层113的宽度。此外，在移除漏极隔离掩模之后，漏极触点掩模(未示出)可放置于漏极层113及在漏极层113上延伸的延伸电连接层上，以蚀刻漏极触点沟槽。根据本实例，在漏极层113上延伸的延伸电连接层蚀刻成图3g的横截面中所示的长度，以为漏极触点打开空间。在蚀刻漏极触点沟槽之后，移除漏极触点掩模。
在步骤227中，如图3h所示，隔离层123沉积于隔离沟槽内。在步骤229中，如图3i所示，形成栅极触点125、漏极触点127及源极触点129。形成栅极触点125可包括蚀刻沟槽(或通孔)穿过隔离层123、第二电介质层111及硬掩模层109(例如，使用掩模)并利用金属填充物填充蚀刻沟槽。形成漏极触点127可包括蚀刻沟槽(或通孔)穿过隔离层123(例如，使用掩模)并利用金属填充物填充蚀刻沟槽。此外，形成源极触点129可包括蚀刻沟槽(或通孔)穿过隔离层123及第一电介质层105(例如，使用掩模)并利用金属填充物填充蚀刻沟槽。
根据实例，使用图2a至图2b及图3a至图3i的制造方法制造的半导体(例如，半导体100、130和150中一个或一个以上半导体)提供了：更好控制短沟道效应的操作的全耗尽区；基板灵敏性的降低；及改良的亚阈值斜率。此外，因为栅极宽度可与封装密度去耦，所以图2a至图2b及图3a至图3i的制造方法可导致更高封装密度。换言之，更多半导体器件可封装在给定区域中。
图4示出了根据本发明实施方案的半导体器件400。半导体器件400建立于基板401上，如硅基板，所述半导体器件400可包括垂直横向扩散金属氧化物半导体场效应晶体管(VLDMOS)。半导体器件400还包括第一掺杂层，如漏极层403，所述漏极层403注入于基板401中或注入于基板401之上。虽然注入于基板401中的第一层示出为漏极层403，但是对于相关领域技术人员应当显而易见，注入于基板401中的第一层可为源极层。半导体器件400还包括第一电介质层405，所述第一电介质层405沉积于漏极层403上。第一电介质层405配置为栅极金属层407与漏极层403之间的间隔物。
半导体器件400还包括沉积于第一电介质层405上的栅极金属层407。栅极金属层407的厚度(例如，垂直厚度)可进行调整以达到期望的栅极沟道长度。根据本发明实施方案，栅极金属层407可包括钛、氮化钛、钽、氮化钽、铝、钨或任意其他合适的金属或金属合金。此外，栅极金属层407可包括合适的金属或金属合金的任意组合。栅极金属层407可通过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或任意其他合适的沉积方法进行沉积。根据本示例性实施方案，因为栅极金属层407使用ALD或其他薄膜沉积方法进行沉积，所以栅极金属层的厚度可以精确地控制且并不依赖于光刻方法，所述栅极金属层的厚度限定栅极沟道长度。因此，栅极的厚度不受光刻能力限制。根据一个实例，栅极金属层407通过原子层沉积(ALD)进行限定，所述原子层沉积(ALD)具有单原子层精度且其厚度可薄至15A(15A为1.5nm)。
根据一个实施方案，半导体器件400可包括栅极隔离层421，所述栅极隔离层421配置于第一电介质层405上及栅极金属层407周围。半导体器件400还可包括第二电介质层409，所述第二电介质层409沉积于栅极金属层407和栅极隔离层421上。半导体器件400还包括第二掺杂层，如源极层411，所述源极层411沉积于第二电介质层409上。
半导体器件400的多个层提供了层垂直堆叠体，如图所示。半导体器件400还可包括长方形沟槽或圆形孔(例如，通孔)，所述长方形沟槽或圆形孔垂直延伸穿过包括第二电介质层409、栅极金属层407及第一电介质层405的层垂直堆叠体，其中所述沟槽或孔终止于漏极层403的顶部或表面处。虽然本发明中引用了长方形沟槽或圆形孔，但是对于相关领域技术人员应当显而易见，可以使用其他形状的沟槽。此长方形沟槽或圆形孔包括导电沟道415，根据多个实施方案，所述导电沟道415可使用异质外延或ALD形成，使得所述导电沟道为半导体材料的实心圆柱体或长方形块。在一个实例中，导电沟道415可包括硅材料，所述硅材料相对于源极层411和漏极层403为轻掺杂。此外，导电沟道415可掺杂了与漏极层403和源极层411的掺杂不同的材料。
半导体器件400如场效应晶体管(FET)一样操作，其中适当的栅极电压为自源极层411行进至漏极层403的“载流子”(例如，电子或空穴)形成导电沟道。在本实例中，电流在垂直于基板401的表面的方向上自源极层411垂直流动至漏极层403(对于电子载流子)。半导体器件400的栅极沟道长度由栅极金属层407的厚度限定，所述栅极金属层407与导电沟道415电气接触。虽然整个导电沟道415能够如沟道一样操作，但是本领域技术人员应当理解，由于栅极处电场强度，载流子会趋向于累积在靠近栅极层的导电沟道415的外表面上。相应地，载流子导电沟道为根据导电沟道415的外表面成形的垂直壁，因此可为圆柱形、长方形或由保持导电沟道415的沟槽的内表面限定的另一个形状。因为栅极层407包围导电沟道415且与导电沟道415电气接触，所以当与常规结构相比时，此结构增加了导电沟道415与栅极层407的结接触面积。因此，半导体器件400支持自源极层411至漏极层403的载流子流动增加，并且因此支持与常规结构相比时更高的切换电流。
仍然参考图4，配置于栅极金属层407的底表面与漏极层403的顶表面之间的导电沟道415的厚度(例如，延伸穿过第一电介质层405的导电沟道415的第一部分)大于配置于栅极金属层407的顶表面与源极层411的底表面之间的导电沟道415的厚度(例如，延伸穿过第二电介质层409的导电沟道415的第二部分)。换言之，第一电介质层405的厚度大于第二电介质层409的厚度。在一个实例中，第一电介质层405的厚度可为第二电介质层409的厚度的两倍。可选择地，第一电介质层405相比于第二电介质层409的相对厚度可为一个数量级。在第一电介质层405期间导电沟道415的第一部分的更大厚度增加了漏极与栅极之间的电阻率，这增加了半导体器件400的击穿电压。此外，可通过改变用于导电沟道415的材料和/或注入不同材料来增加电阻值。
此外，配置于栅极金属层407与漏极层403之间的导电沟道415的宽度(例如，在第一电介质层405处的导电沟道415的第一部分)大于配置于栅极金属层407与源极层411之间的导电沟道415的宽度(例如，在第二电介质层409处的导电沟道415的第二部分)。所述宽度为垂直于图4中上文所述的厚度维度的维度。
根据一个实例，导电沟道415终止于漏极层403和源极层411处。可选择地，导电沟道415可延伸至漏极层403和/或源极层411中。例如，图4示出了一个实例，其中导电沟道415延伸至源极411中以形成延伸电连接层417。在一个实例中，延伸电连接层417可为硅垫，所述硅垫形成于导电沟道415上并且在源极层411内。根据一个实例，由于接面接触面积增加，对于半导体器件400，延伸层417可导致更高切换电流。此外，导电沟道415可完全或部分垂直延伸穿过源极层411或漏极层403或两者。换言之，在一个实施方案中，延伸电连接层417可自源极层411的顶部延伸至漏极层403的底部。
半导体器件400还可包括栅极氧化物，所述栅极氧化物包括栅极功函数和高K电介质419，所述栅极功函数和高K电介质419形成于长方形沟槽或圆形孔内的栅极金属层407处。如图4所示，栅极功函数和高K电介质419起始于第一电介质层405和栅极金属层407相交的栅极金属层407的底部处，并终止于第二电介质层409和源极层411相交的第二电介质层409的顶部处。栅极功函数和高K电介质419a盘绕在导电沟道415的一部分上，所述导电沟道415延伸穿过栅极金属层407和第二电介质层409。栅极功函数和高k电介质419b为盘绕但配置于第一电介质层405处导电沟道415的该部分上的层。栅极功函数和高k电介质419a、419b易于栅极金属接触。
与半导体器件100类似，半导体器件400还可包括栅极触点、漏极触点及源极触点(未示出)，所述栅极触点、漏极触点及源极触点分别连接至栅极金属层407、漏极层403及源极层411。相应触点提供操作半导体器件100所需的电压。
图5a至图5c及图6a至图6j示出了根据本发明实施方案用于制造半导体400的制造方法。应当了解，并非所有步骤可能需要执行本文中所提供的公开内容。此外，本领域技术人员应当理解，所述步骤中一些步骤可同时或以与图5a至图5c及图6a至图6j中所示的顺序不同的顺序执行。
在步骤501中，如图6a所示，第一掺杂层(如漏极层403)注入于基板401上或注入于基板401中。如图6b所示，在步骤503中，第一电介质层405沉积于第一掺杂层上，如漏极层403。根据一个实例，第一电介质层405充当漏极层403与栅极金属层407之间的间隔物。在一个实例中，第一电介质层405可包括高K电介质、硅氧化物(SiOx)、硅氮化物(SiN)或任意其他绝缘体材料和/或它们的组合。
在步骤505至步骤515中，如图6c所示，形成(例如，生长)导电沟道415。在步骤505和步骤507中，第一硬掩模601沉积于第一电介质层405上，且沟槽(如但不限于长方形沟槽或圆形孔)蚀刻穿过第一电介质层405。第一硬掩模601限定了配置于栅极金属层407与漏极层403之间的导电沟道的第一宽度(例如，延伸穿过第一电介质层405的导电沟道415的第一部分)。在步骤509中，导电沟道415的第一部分以与针对半导体器件100所述方式类似的方式形成(例如，生长)于蚀刻沟槽中。根据一个实例，导电沟道415可包括硅沟道且可使用异质外延或ALD进行生长。导电沟道415相对于源极层和漏极层的掺杂可为轻掺杂。
在步骤511中，如图6c所示，本体掩模603沉积于第一硬掩模601及导电沟道415的第一部分上。接着，第二硬掩模层605沉积于本体掩模603上。在步骤513中，第二沟槽(如但不限于长方形沟槽或圆形孔)蚀刻穿过本体掩模603。第二硬掩模605限定了配置于第一电介质层405与源极层411之间的导电沟道的第二宽度(例如，延伸穿过金属栅极层407和第二电介质层409的导电沟道415的第二部分)。在步骤515中，导电沟道415的第二部分形成(例如，生长)于第二蚀刻沟槽中。根据一个实例，延伸穿过第一电介质层405的导电沟道415的第一部分的宽度大于延伸穿过本体掩模603的导电沟道415的第二部分的宽度，其中在剖视图中宽度维度垂直于厚度维度。
在步骤517中，第一硬掩模601、本体掩模603和第二硬掩模605使用一个或一个以上移除方法进行移除。在一个实例中，移除方法可包括机械或化学抛光方法、蚀刻方法、原子层移除(其中原子层逐层移除)或其他移除方法和/或它们的组合。通过移除第一硬掩模601、本体掩模603和第二硬掩模605，在第一电介质层405上的导电沟道415的第二部分暴露。
在步骤519中，如图6d所示，栅极氧化物层419形成于在第一电介质层405上以及现在暴露的导电沟道415的第二部分的顶上及周围。根据一个实例，栅极氧化物(如高k电介质)沉积于导电沟道415的暴露部分上。步骤519还可包括沉积金属栅极功函数。生长或沉积金属栅极功函数可包括在经沉积的栅极氧化物上沉积多个不同金属材料，以产生栅极氧化物和金属栅极功函数419。
在步骤521中，如图6e所示，栅极金属层407沉积于第一电介质层405及栅极氧化物和金属栅极功函数419的一部分上，所述栅极氧化物和金属栅极功函数419与第一电介质层405基本上处于同一水平处。根据本发明实施方案，栅极金属层407可通过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或任意其他合适的沉积方法进行沉积。栅极金属层407的厚度可进行调整以达到期望的栅极沟道长度，所述栅极金属层的厚度限定栅极沟道长度。根据一个实例，栅极金属层407的垂直厚度可约为10nm、7nm、5nm、3nm、2nm或某个其他沟道长度。
在步骤523中，如图6f所示，栅极隔离层421形成于栅极金属层407周围和远离导电沟道415的第一电介质层405上。根据一个实例，步骤523可包括使用掩模并蚀刻掉栅极隔离层421所需的栅极金属层407的必要部分，然后沉积栅极隔离层421。
在步骤525中，如图6g和图6h所示，移除配置于导电沟道415的顶上的栅极氧化物和金属功函数层419的一部分。根据一个实例，步骤525使用化学机械抛光/平坦化(CMP)方法进行，所述化学机械抛光/平坦化(CMP)方法为利用化学力和机械力的组合使表面平滑化的方法。在一个实例中，沉积CMP层607，如图6g所示。接着，如图6h所示，CMP层607使用例如CMP方法进行抛光，直至移除配置于导电沟道415的顶上的栅极氧化物和金属功函数层419的一部分并暴露导电沟道415的顶部。
在步骤527中，如图6i所示，第二电介质层409进行沉积，使得利用第二电介质层409替代CMP层607。根据一个实例，第一电介质层405的厚度大于第二电介质层409的厚度。换言之，配置于栅极金属层407与漏极层403之间的导电沟道415的厚度(例如，延伸穿过第一电介质层405的导电沟道415的第一部分)大于配置于栅极金属层407与源极层411之间的导电沟道415的厚度(例如，延伸穿过第二电介质层409的导电沟道415的第二部分)。根据本实例，在第一电介质层405处导电沟道415的第一部分的更大厚度增加了漏极与栅极区之间的电阻率，以使半导体器件400的击穿电压更高。
根据一个实例，在步骤529中，如图6j所示，硅垫417沉积于导电沟道415的第二部分及第二电介质层409上。根据本实例，沉积硅垫417可包括在导电沟道415的第二部分及第二电介质层409上沉积多晶硅层并对硅垫417进行图案化。在一个实例中，硅垫417具有与延伸穿过第一电介质层405的导电沟道415的第一部分基本上相同的宽度。根据本实例，硅垫417的宽度大于延伸穿过金属栅极层407及第二电介质层409的导电沟道415的第二部分的宽度。由于结接触面积增加，源极延伸层(硅垫)417可使半导体器件400的切换电流更高。可选择地，导电沟道415可终止于漏极层403和源极层411处。
在步骤531中，如图6j所示，第二掺杂层(如源极层411)沉积于第二电介质层409和硅垫417上。在步骤533中，形成漏极触点、源极触点和栅极触点(未示出)。这些触点可使用与图2b中步骤229类似的方法形成。
本文中所述的示例性实施方案为了说明而设且并不限制。其他示例性实施方案可行，且在本发明的精神和范围内可对示例性实施方案进行修改。
应当了解，具体实施方式部分，而非摘要部分，旨在用来解释权利要求。摘要部分可阐述本发明的一个或一个以上示例性实施方案，但不是所有示例性实施方案，因此并不旨在以任意方式限制本发明及所附权利要求。
本发明在上文已经借助于功能构建模块进行说明，所述功能构建模块示出了特定功能及其关系的实现。为了便于说明，本文中已经任意限定这些功能构建模块的边界。只要适当地执行特定功能及其关系，就可限定替代性边界。
对于相关领域技术人员应当显而易见，在不脱离本发明的精神和范围的情况下，可在形式和细节上进行各种变化。因此，本发明不应限于上述示例性实施方案中任意一个。此外，权利要求应当只根据它们的列举及它们的等同物进行限定。

Claims (10)

1.一种半导体器件，所述半导体器件包括：
第一掺杂层，注入半导体基板中形成源极或漏极中的一者；
栅极金属层，设置于所述第一掺杂层上；
第二掺杂层，设置于所述栅极金属层上形成所述源极或所述漏极中的另一者，其中所述第一掺杂层、所述栅极金属层及所述第二掺杂层形成所述半导体器件的层垂直堆叠体；以及
导电沟道，形成于沟槽中，所述沟槽垂直延伸穿过所述层垂直堆叠体并终止于所述半导体基板处。
2.根据权利要求1所述的半导体器件，所述半导体器件还包括：
第一电介质层，配置在所述第一掺杂层与所述栅极金属层之间；以及
硬掩模和第二电介质层，配置于所述栅极金属层与所述第二掺杂层之间，所述硬掩模设置于所述栅极金属层上，并且所述第二电介质层配置在所述硬掩模与所述第二掺杂层之间。
3.根据权利要求1所述的半导体器件，所述半导体器件还包括：
第一触点，连接至所述第一掺杂层；
栅极触点，连接至所述栅极金属层；以及
第二触点，连接至所述第二掺杂层。
4.根据权利要求1所述的半导体器件，所述半导体器件还包括：
第一延伸部，在所述沟槽内从所述第一掺杂层生长至在所述沟槽内的所述栅极金属层的底部；以及
第二延伸部，在所述沟槽内从所述第二掺杂层生长至在所述沟槽内的所述栅极金属层的顶部。
5.根据权利要求1所述的半导体器件，其中形成于所述沟槽中的所述导电沟道延伸超过所述沟槽以覆盖所述第二掺杂层的一部分，从而形成设置在所述第二掺杂层上的延伸电连接层。
6.根据权利要求1所述的半导体器件，其中形成于所述沟槽中的所述导电沟道终止于所述第二掺杂层的顶表面。
7.根据权利要求1所述的半导体器件，其中所述栅极金属层使用原子层沉积进行沉积。
8.一种半导体器件，所述半导体器件包括：
第一掺杂层，注入半导体基板中形成源极或漏极中的一者；
第一电介质层，设置于所述第一掺杂层上；
栅极金属层，设置于所述第一电介质层上；
第二电介质层，设置于所述栅极金属层上；
第二掺杂层，设置于所述第二电介质层上形成所述源极或所述漏极中的另一者，其中所述第一掺杂层、所述第一电介质层、所述栅极金属层、所述第二电介质层以及所述第二掺杂层形成所述半导体器件的层垂直堆叠体；以及
导电沟道，形成于沟槽中，所述沟槽垂直延伸穿过所述层垂直堆叠体，其中在所述栅极金属层处的导电沟道的宽度小于在所述栅极金属层下面的所述第一电介质层处的导电沟道的宽度。
9.根据权利要求8所述的半导体器件，其中在所述第二电介质层处的导电沟道的厚度小于在所述第一电介质层处的所述导电沟道的厚度。
10.根据权利要求8所述的半导体器件，其中在所述第二电介质层处的导电沟道的宽度等于在所述栅极金属层处的导电沟道的宽度，并且小于在所述第一电介质层处的导电沟道的宽度。
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