CN108155155B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其形成方法，其中，所述半导体结构包括：衬底，所述衬底包括器件区和包围所述器件区的保护区；位于所述保护区衬底上的保护环结构；位于所述器件区衬底上的电连接结构；位于所述保护环结构和所述电连接结构上的顶层介质层，所述顶层介质层完全覆盖所述保护环结构，且所述器件区顶层介质层中具有暴露出电连接结构的开口；位于所述开口中的焊盘；位于所述顶层介质层上的钝化层，所述钝化层暴露出所述焊盘；连接所述焊盘的导线，所述导线横跨所述保护区。由于所述顶层介质层完全覆盖所述保护环结构，则所述保护区钝化层表面不具有凸出部，从而不容易使所述保护区钝化层与所述导线接触，从而能够减少漏电。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断发展，集成电路的尺寸逐渐减小，半导体器件的性能不断提高。
在半导体技术中，为了减少外部环境对半导体器件的影响，往往在半导体器件周围的芯片上形成保护环。为了使保护环能够减小外界环境对半导体器件产生的应力，保护环中具有金属结构。
在封装(Package)工艺中往往需要通过导线将半导体器件电连接至印制电路板或将两片芯片中的半导体器件连接在一起。导线需要跨过所述保护环与所述半导体器件相连接。
具体的，封装的步骤包括：首先在半导体衬底上形成半导体器件，例如晶体管等；然后形成连接半导体器件的金属互连结构；之后在金属互连结构上形成金属焊盘，并在所述焊盘上形成焊球，导线通过焊球将半导体器件电连接至印制电路板或将两片芯片中的半导体器件电连接在一起。
然而，现有的半导体结构的形成方法容易影响所形成半导体结构的性能。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：衬底，所述衬底包括器件区和包围所述器件区的保护区；位于所述保护区衬底上的保护环结构；位于所述器件区衬底上的电连接结构；位于所述保护环结构和所述电连接结构上的顶层介质层，所述顶层介质层完全覆盖所述保护区，且所述器件区顶层介质层中具有暴露出电连接结构的开口；位于所述开口中的焊盘；位于所述顶层介质层上的钝化层，所述钝化层暴露出所述焊盘；连接所述焊盘的导线，所述导线横跨所述保护区钝化层。
可选的，还包括：位于所述衬底器件区的器件结构，所述器件结构与所述电连接结构电连接。。
可选的，所述保护环结构包括单个或多个保护单元，所述保护单元包括：位于所述保护区衬底上的保护层间介质层，位于所述保护层间介质层中的保护插塞，以及位于所述保护层间介质层和保护插塞上的保护金属层；所述电连接结构包括单个或多个连接单元，所述连接单元包括：位于所述器件区衬底上的器件层间介质层，位于所述器件层间介质层中的器件插塞，所述器件插塞贯穿所述器件层间介质层，以及位于所述器件层间介质层和器件插塞上的器件金属层。
可选的，所述保护单元和所述连接单元的个数为多个且个数相同，在所述保护环结构中，保护层间介质层沿垂直于所述衬底表面的方向上层叠设置；在电连接结构中，器件层间介质层在沿垂直于所述衬底的方向上层叠设置。
可选的，所述保护插塞的材料为铜或钨；所述保护金属层的材料为铜、铝或铜铝。
可选的，所述导线的材料为铜或铝。
可选的，所述焊盘的材料为铝、铜或铜铝。
可选的，所述顶层介质层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，所述钝化层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，所述顶层介质层的厚度为7000埃～9000埃。
可选的，所述钝化层的厚度为7000埃～9000埃。
相应的，本发明还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括器件区和包围所述器件区的保护区；在所述器件区衬底上形成电连接结构；在所述保护区衬底上形成保护环结构；在所述保护环结构和所述电连接结构上形成顶层介质层，所述顶层介质层完全覆盖所述保护区，且所述器件区顶层介质层中具有暴露出电连接结构的开口；在所述开口中形成焊盘；在所述保护区顶层介质层上形成钝化层，所述钝化层暴露出所述焊盘；形成连接所述焊盘的导线，所述导线横跨所述保护区钝化层。
可选的，形成所述顶层介质层的步骤包括：在所述电连接结构和所述保护环结构上形成初始顶层介质层；对所述初始顶层介质层进行刻蚀，形成顶层介质层和位于所述器件区顶层介质层中的开口。
可选的，对所述初始顶层介质层进行刻蚀的工艺包：干法刻蚀工艺。
可选的，形成所述焊盘的步骤包括：在所述开口中和所述顶层介质层上形成顶层金属层；对所述顶层金属层进行刻蚀，去除所述保护区顶层金属层，在所述开口中形成焊盘。
可选的，在所述衬底器件区形成器件结构，所述器件结构与所述电连接结构电连接。
可选的，所述保护环结构包括单个或多个保护单元，所述保护单元包括：位于所述保护区衬底上的保护层间介质层，位于所述保护层间介质层中的保护插塞，以及位于所述保护层间介质层和所述保护插塞上的保护金属层；所述电连接结构包括单个或多个连接单元，所述连接单元包括：位于所述器件区衬底上的器件层间介质层，位于所述器件层间介质层中的器件插塞，所述器件插塞贯穿所述器件层间介质层，以及位于所述器件层间介质层和器件插塞上的器件金属层；形成所述保护单元和所述连接单元的步骤包括：在所述器件区和保护区衬底上形成层间介质层，位于所述保护区的层间介质层构成所述保护层间介质层，位于所述器件区的层间介质层构成所述器件层间介质层；分别在所述器件区和保护区的层间介质层中形成接触孔；在所述接触孔中形成插塞，位于所述保护区的插塞构成所述保护插塞，位于所述器件区的插塞构成所述器件插塞；在所述插塞和所述层间介质层上形成金属层，位于所述保护区的金属层构成保护金属层，位于所述器件区的金属层构成器件金属层。
可选的，形成所述钝化层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
可选的，形成所述顶层介质层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
可选的，所述顶层介质层的材料为氧化硅、氮化硅或氮氧化硅；所述钝化层的材料为氧化硅、氮化硅或氮氧化硅。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构中，所述导线需要跨过所述保护区使所述焊盘与外部芯片连接。由于所述顶层介质层完全覆盖所述保护环结构，则所述保护区钝化层表面不具有凸出部，从而不容易使所述保护区钝化层与所述导线接触，从而能够增加所述保护环结构与导线之间的隔离性能，进而使所形成的半导体结构不容易产生漏电，改善所形成半导体结构性能。
本发明技术方案提供的半导体结构的形成方法中，所述导线需要跨过所述保护区与所述焊盘连接。由于所述顶层介质层完全覆盖所述保护环结构，则所述保护区钝化层表面不具有凸出部，从而不容易使所述保护区钝化层与所述导线接触，从而能够增加所述保护环结构与导线之间的隔离性能，进而使所形成的半导体结构不容易产生漏电，改善所形成半导体结构性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图10是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构存在诸多问题，例如：半导体结构性能较差。
现结合一种半导体结构，分析所述半导体结构性能较差的原因：
图1是一种半导体结构的结构示意图。
请参考图1，所述半导体结构包括：衬底100，所述衬底100包括器件区B和包围所述器件区B的保护区A；位于所述保护区A衬底100上的保护环结构1；位于所述器件区B衬底100上的器件结构(图中未示出)；连接所述器件结构的电连接结构2；位于所述保护环结构1和所述电连接结构2上的顶层介质层110，所述器件区B和保护区A顶层介质层110中分别具有开口；位于所述开口中以及所述开口部分侧壁的顶层介质层110上的焊盘120；位于所述保护区A焊盘120上的钝化层130；连接所述器件区B焊盘120的导线150，所述导线150横跨所述保护区A钝化层130。
其中，所述保护区A为环形，所述器件区B位于所述保护区A中。所述半导体结构需要通过导线150将外部芯片140与所述器件区A焊盘120相互连接。在形成所述半导体结构的过程中，为了减少光罩或简化工艺流程，在器件区B顶层介质层110上形成焊盘120的同时，也会在所述保护区A顶层介质层110上形成焊盘120。在连接所述外部芯片140与器件区A焊盘120时，所述导线150需要跨过所述保护区A，由于所述保护区A顶层介质层110上具有焊盘120，使得所述顶层介质层110上的焊盘120表面较高，从而易使所述导线150容易与表面较高的保护区A钝化层130接触。然而，由于所述钝化层130的厚度较小，在通过所述导线150连接所述外部芯片140和所述器件区B焊盘120的过程中，所述钝化层130中容易出现缺陷，从而容易使所述导线150与所述保护区A焊盘120连接，进而容易出现漏电，影响所述半导体结构性能。
为解决所述技术问题，本发明提供了一种半导体结构，包括：衬底，所述衬底包括器件区和包围所述器件区的保护区；位于所述保护区衬底上的保护环结构；位于所述器件区衬底上的电连接结构；位于所述保护环结构和所述电连接结构上的顶层介质层，所述顶层介质层完全覆盖所述保护区，且所述器件区顶层介质层中具有暴露出电连接结构的开口；位于所述开口中的焊盘；位于所述顶层介质层上的钝化层，所述钝化层暴露出所述焊盘；连接所述焊盘的导线，所述导线横跨所述保护区钝化层。
其中，所述导线需要跨过所述保护区使所述焊盘与外部芯片连接。由于所述顶层介质层完全覆盖所述保护环结构，则所述保护区钝化层表面不具有凸出部，从而不容易使所述保护区钝化层与所述导线接触，从而能够增加所述保护环结构与导线之间的隔离性能，进而使所形成的半导体结构不容易产生漏电，改善所形成半导体结构性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图10是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图2，提供衬底200，所述衬底200包括器件区II和包围所述器件区II的保护区I。
所述保护区I用于形成保护环结构，对器件区II进行保护。所述器件区II用于形成器件结构。
本实施例中，所述保护区I为环形，所述器件区II位于所述保护区I中。
本实施例中，所述衬底200为平面衬底。在其他实施例中，所述衬底可以包括基底和位于基底上的鳍部。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底、绝缘体上硅、绝缘体上锗等半导体衬底。
请参考图3，在所述衬底200的器件区II形成器件结构(图中未示出)。
本实施例中，所述器件结构为MOS晶体管，包括：位于所述器件区II衬底200上的栅极结构；位于所述栅极结构两侧衬底200中的源漏掺杂区。在其他实施例中，所述器件结构还可以为二极管、三极管或电阻。
请参考图4，在所述器件区II衬底200上形成电连接结构220；在所述保护区I衬底200上形成保护环结构210。
所述电连接结构220与所述器件结构电连接，用于实现所述器件结构与外部芯片的电连接；所述保护环结构210用于对所述器件区II进行保护，减少外界环境对所述器件结构性能的干扰。
本实施例中，所述保护环结构210包括单个或多个保护单元，所述保护单元包括：位于所述保护区I衬底200上的保护层间介质层213，位于所述保护层间介质层213中的保护插塞211，位于所述保护层间介质层213和所述保护插塞211上的保护金属层212。
所述电连接结构220包括单个或多个连接单元，所述连接单元包括：位于所述器件区II衬底200上的器件层间介质层223，位于所述器件层间介质层223中的器件插塞221，所述器件插塞221贯穿所述器件层间介质层223；位于所述器件层间介质层223和所述器件插塞221上的器件金属层222。
本实施例中，所述器件插塞221连接所述器件结构。
本实施例中，形成所述保护单元210和所述连接单元220的步骤包括：在所述保护区I和器件区II衬底200上形成层间介质层，位于所述保护区I的层间介质层构成所述保护层间介质层213，位于所述器件区II的层间介质层构成所述器件层间介质层223；分别在所述器件区II和保护区I的层间介质层中形成接触孔；在所述接触孔中形成插塞，位于所述保护区I的插塞构成所述保护插塞211，位于所述器件区II的插塞构成所述器件插塞221；在所述插塞和所述层间介质层上形成金属层，位于所述保护区I的金属层构成保护金属层212，位于所述器件区II的金属层构成器件金属层222。
本实施例中，在所述插塞和所述层间介质层上形成金属层的步骤包括：在所述插塞和所述层间介质层上形成初始金属层，对所述初始金属层进行图形化，形成所述金属层。
本实施例中，所述层间介质层的材料为氧化硅。在其他实施例中，所述层间介质层的材料为氮氧化硅。
本实施例中，形成所述层间介质层的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层气相沉积工艺。
本实施例中，所述插塞的材料为铜。在其他实施例中，所述插塞的材料还可以为钨。
本实施例中，在所述接触孔中形成插塞的工艺包括：化学气相沉积工艺、物理气相沉积工艺或电化学镀膜工艺。
本实施例中，所述金属层的材料为铝。在其他实施例中，所述金属层的材料还可以为铜铝或铜。
本实施例中，形成所述金属层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或电化学镀膜工艺。
需要说明的是，本实施例中，所述保护环结构210包括多个所述保护单元，所述电连接结构包括多个连接单元。在其他实施例中，所述保护环结构还可以包括单个所述保护单元，所述电连接结构还可以包括单个连接单元。
本实施例中，所述保护单元和所述连接单元的个数相同。
具体的，本实施例中，在所述保护环结构210中，保护层间介质层213沿垂直于所述衬底200表面的方向上层叠设置；在电连接结构220中，器件层间介质层223在沿垂直于所述衬底的方向上层叠设置。
本实施例中，通过多次形成所述保护单元和所述连接单元的步骤形成所述保护结构210和电连接结构220。
后续在所述保护环结构210和所述电连接结构220上形成顶层介质层，所述顶层介质层完全覆盖所述保护区I，且所述器件区II顶层介质层中具有暴露出电连接结构220的开口。
本实施例中，形成所述顶层介质层的步骤如图4和图5所示。
继续参考图4，在所述保护环结构210和所述电连接结构220上形成初始顶层介质层230。
所述初始顶层介质层230用于形成顶层介质层，从而实现后续形成的焊盘之间的隔离。
本实施例中，所述初始顶层介质层230位于所述保护环结构210和所述电连接结构220表面，且所述初始顶层介质层230完全覆盖所述保护环结构210顶部表面。
本实施例中，所述初始顶层介质层230的材料为氧化硅。在其他实施例中，所述初始顶层介质层的材料还可以为氮化硅或氮氧化硅。
如果所述初始顶层介质层230的厚度过小，不利于所述保护环结构210与外界的隔离，且不利于器件区II焊盘之间的隔离；如果所述初始顶层介质层230的厚度过大，容易给后续刻蚀初始顶层介质层230的工艺带来困难。具体的，所述初始顶层介质层230的厚度为700埃～900埃。
本实施例中，形成所述初始顶层介质层230的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
请参考图5，对所述器件区II初始顶层介质层230进行刻蚀，形成顶层介质层231和位于所述器件区II顶层介质层231中的开口232，所述开口232底部暴露出部分所述电连接结构220。
本实施例中，不对所述保护区I的初始顶层介质层230进行刻蚀，从而使所述顶层介质层231完全覆盖所述保护区I。
本实施例中，对所述器件区II初始顶层介质层230进行刻蚀的工艺包括干法刻蚀工艺。
所述顶层介质层231与所述初始顶层介质层230的材料相同。具体的，本实施例中，所述顶层介质层231的材料为氧化硅。在其他实施例中，所述顶层介质层的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述顶层介质层231与所述初始顶层介质层230的厚度相同。具体的，所述顶层介质层231的厚度为700埃～900埃。
后续在所述开口232中形成焊盘。
本实施例中，形成所述焊盘的步骤如图6和图7所示。
请参考图6，所述开口232(如图5所示)中和所述顶层介质层231上形成顶层金属层240。
所述顶层金属层240用于后续形成焊盘。
本实施例中，所述顶层金属层240的材料为铝。在其他实施例中，所述顶层金属层的材料还可以为铜或铜铝。
本实施例中，形成所述顶层金属层240的工艺包括化学气相沉积工艺、物理气相沉积工艺或电化学镀膜工艺。
如果所述顶层金属层240的厚度过小，不利于实现所述电连接结构220与外部芯片的电连接；如果所述顶层金属层240的厚度过大，不利于后续对所述顶层金属层240的刻蚀。具体的，本实施例中，所述顶层金属层240的厚度为1μm～1.4μm。
请参考图7，对所述顶层金属层240进行刻蚀，去除所述保护区I的顶层金属层240(如图6所示)，形成焊盘241。
本实施例中，对所述顶层金属层240进行刻蚀的步骤还包括：对所述器件区II顶层金属层240进行刻蚀，形成焊盘241。
本实施例中，所述焊盘241位于所述开口232(如图5所示)中以及所述开口232周围区域的顶层介质层231上。
本实施例中，对所述顶层金属层240进行刻蚀的工艺包括干法刻蚀。
本实施例中，由于所述保护区I顶层金属层240被去除，因此，所述保护区I顶层介质层231上不具有顶层金属层240，也就不存在保护区I顶层金属层240与后续形成的导线接触的问题，从而能够改善半导体结构性能。
后续在所述保护区I顶层介质层231上形成钝化层，所述钝化层暴露出所述焊盘241。
本实施例中，形成所述钝化层的步骤如图8和图9所示。
请参考图8，在所述焊盘241和所述顶层介质层231上形成初始钝化层260。
所述初始钝化层260用于后续形成钝化层。
需要说明的是，由于所述保护区I顶层介质层231上不具有顶层金属层，且所述顶层介质层231中不具有开口，因此，所述保护区I顶层介质层231具有平坦的表面。
本实施例中，所述初始钝化层260的材料为氧化硅。在其他实施例中，所述初始钝化层260的材料还可以为氮化硅或氮氧化硅。
如果所述初始钝化层260的厚度过小，不利于隔离所述电连接结构210与后续形成的导线；如果所述初始钝化层260的厚度过大，容易给后续的刻蚀工艺带来困难。具体的，本实施例中，所述初始钝化层260的厚度为700埃～900埃。
本实施例中，形成所述钝化层260的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
请参考图9，对所述初始钝化层260进行刻蚀，暴露出所述焊盘241部分表面，形成钝化层261。
所述钝化层261用于实现后续形成的导线与所述电连接结构210之间的隔离。
需要说明的是，由于所述保护区I顶层介质层231具有平坦的表面，所述保护区I钝化层261具有平坦的表面，所述保护区I钝化层261表面低于所述器件区II焊盘241上的钝化层261表面。
本实施例中，对所述初始钝化层260进行刻蚀的工艺包括干法刻蚀工艺。
所述钝化层261的材料与所述初始钝化层260的材料相同。具体的，本实施例中，所述钝化层261的材料为氧化硅。在其他实施例中，所述钝化层的材料还可以为氮化硅或氮氧化硅。
所述钝化层261的厚度与所述初始钝化层260的厚度相同。具体的，本实施例中，所述钝化层261的厚度为700埃～900埃。
请参考图10，形成连接所述焊盘241的导线250，所述导线250横跨所述保护区I钝化层261。
所述导线250用于使所述焊盘241与外部芯片相连接，从而实现所述器件结构与外部芯片的电连接。
需要说明的是，由于所述保护区I钝化层260表面较低，所述导线250不容易与所述保护区I钝化层260接触，也就是说即使所述钝化层260出现缺陷，也不容易使所述导线250与所述保护环结构210相连，因此，不容易产生漏电，进而能够改善半导体结构性能。
所述导线250与所述保护结构210之间具有顶层介质层231和钝化层261，因此，所述保护结构210与所述导线250之间的隔离性能好，不容易出现漏电。由此可见，所述形成方法能够改善所形成半导体结构性能。
本实施例中，所述形成方法还包括：提供外部芯片300；使所述导线250与所述外部芯片300连接。
本实施例中，所述导线250的材料为铜。在其他实施例中，所述导线的材料还可以为铝。
综上，本实施例提供的半导体结构的形成方法中，所述导线需要跨过所述保护区与所述焊盘连接。由于所述顶层介质层完全覆盖所述保护环结构，则所述保护区钝化层表面不具有凸出部，从而不容易使所述保护区钝化层与所述导线接触，从而能够增加所述保护环结构与导线之间的隔离性能，进而使所形成的半导体结构不容易产生漏电，改善所形成半导体结构性能。
继续参考图10，本发明还提供一种半导体结构的实施例，包括：衬底200，所述衬底200包括器件区II和包围所述器件区II的保护区I；位于所述保护区I衬底200上的保护环结构210；位于所述器件区II衬底200上的电连接结构220；位于所述保护环结构210和所述电连接结构220上的顶层介质层231，所述顶层介质层231完全覆盖所述保护区I，且所述器件区II顶层介质层231中具有暴露出电连接结构220的开口；位于所述开口中的焊盘241；位于所述顶层介质层231上的钝化层261，所述钝化层261暴露出所述焊盘241；连接所述焊盘241的导线250，所述导线250横跨所述保护区I钝化层261。
所述保护区I用于形成保护环结构，对器件区II进行保护。所述器件区II用于形成器件结构。
本实施例中，所述衬底200为平面衬底。在其他实施例中，所述衬底还可以包括基底和位于基底上的鳍部。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底、绝缘体上硅、绝缘体上锗等半导体衬底。
本实施例中，所述器件结构为MOS晶体管，包括：位于所述器件区II衬底上的栅极结构；位于所述栅极结构两侧衬底200中的源漏掺杂区。在其他实施例中，所述器件结构还可以为二极管、三极管或电阻。
所述电连接结构220用于实现所述器件结构与外部芯片的电连接；所述保护环结构210用于对所述器件区II进行保护，减少外界环境对所述器件结构性能的干扰。
本实施例中，所述保护环结构210包括单个或多个保护单元，所述保护单元包括：位于所述保护区I衬底200上的保护层间介质层213，位于所述保护层间介质层213中的保护插塞211，以及位于所述保护层间介质层213和所述保护插塞211上的保护金属层212。
所述电连接结构220包括单个或多个连接单元，所述连接单元包括：位于所述器件区II衬底200上的器件层间介质层223，位于所述器件层间介质层223中的器件插塞221，所述器件插塞221贯穿所述器件层间介质层223，以及位于所述器件层间介质层223和所述器件插塞221上的器件金属层222。
本实施例中，所述器件插塞221连接所述器件结构。
本实施例中，所述保护层间介质层213和所述器件层间介质层223的材料为氧化硅。在其他实施例中，所述保护层间介质层和所述器件层间介质层的材料还可以为氮氧化硅或氮化硅。
本实施例中，所述保护插塞211和所述器件插塞221的材料为铜。在其他实施例中，所述保护插塞和所述器件插塞的材料还可以为钨。
本实施例中，所述保护金属层212和所述器件金属层222的材料为铝。在其他实施例中，所述保护金属层和所述器件金属层的材料还可以为铜铝或铜。
需要说明的是，本实施例中，所述保护环结构210包括多个所述保护单元，所述电连接结构220包括多个连接单元。在其他实施例中，所述保护环结构还可以包括单个所述保护单元，所述电连接结构还可以包括单个连接单元。
本实施例中，在所述保护环结构210中，保护层间介质层213沿垂直于所述衬底200表面的方向上层叠设置；在电连接结构220中，器件层间介质层223在沿垂直于所述衬底200的方向上层叠设置。
如果所述顶层介质层231的厚度过小，不利于所述保护环结构210与外界的隔离，且不利于器件区II焊盘241之间的隔离；如果所述顶层介质层231的厚度过大，容易给所述顶层介质层231的形成工艺带来困难。具体的，所述顶层介质层231的厚度为700埃～900埃。
本实施例中，所述顶层介质层231位于所述保护环结构210和所述电连接结构220表面，且所述保护区I顶层介质层231完全覆盖所述保护环结构210顶部表面，能够增加所述导线250与所述保护结构210之间的隔离性能。
本实施例中，所述焊盘241的材料为铝。在其他实施例中，所述焊盘的材料还可以为铜或铜铝。
如果所述焊盘241的厚度过小，不利于实现所述电连接结构220与外部芯片的电连接；如果所述焊盘241的厚度过大，容易给所述焊盘241的形成工艺带来困难。具体的，本实施例中，所述焊盘241的厚度为1μm～1.4μm。
需要说明的是，由于所述保护区I顶层介质层231上不具有焊盘，且所述顶层介质层231中不具有开口，因此，所述保护区I顶层介质层231具有平坦的表面。
本实施例中，所述钝化层261的材料为氧化硅。在其他实施例中，所述钝化层的材料还可以为氮化硅或氮氧化硅。
如果所述钝化层260的厚度过小，不利于隔离所述电连接结构210与所述导线250；如果所述钝化层261的厚度过大，容易给钝化层260的形成工艺带来困难。具体的，本实施例中，所述钝化层261的厚度为700埃～900埃。
所述导线250用于使所述焊盘241与外部芯片相连接，从而实现所述器件结构与外部芯片的电连接。
需要说明的是，由于所述保护区I钝化层260表面较低，所述导线250不容易与所述保护区I钝化层260接触，也就是说即使所述钝化层260出现缺陷，也不容易使所述导线250与所述保护环结构210相连，因此，不容易产生漏电，进而能够改善半导体结构性能。
此外，所述导线250与所述保护结构210之间具有顶层介质层231和钝化层261，因此，所述保护结构210与所述导线250之间的隔离性能好，不容易出现漏电。由此可见，所述形成方法能够改善所形成半导体结构性能。
本实施例中，所述半导体结构还包括：与所述导线250连接的外部芯片300。
本实施例中，所述导线250的材料为铜。在其他实施例中，所述导线的材料还可以为铝。
综上，本发明实施例提供的半导体结构中，所述导线需要跨过所述保护区使所述焊盘与外部芯片连接。由于所述顶层介质层完全覆盖所述保护环结构，则所述保护区钝化层表面不具有凸出部，从而不容易使所述保护区钝化层与所述导线接触，从而能够增加所述保护环结构与导线之间的隔离性能，进而使所形成的半导体结构不容易产生漏电，改善所形成半导体结构性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括器件区和包围所述器件区的保护区；
位于所述保护区衬底上的保护环结构；
位于所述器件区衬底上的电连接结构；
位于所述保护环结构和所述电连接结构上的顶层介质层，所述顶层介质层完全覆盖所述保护区，且所述器件区顶层介质层中具有暴露出电连接结构的开口；
位于所述开口中以及所述开口两侧的焊盘；
位于所述顶层介质层上的钝化层，所述钝化层仅暴露出位于所述开口中的焊盘，且位于所述开口两侧的焊盘上的钝化层高于覆盖所述保护区的钝化层；
连接所述焊盘的导线，所述导线横跨所述保护区钝化层。
2.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底器件区的器件结构，所述器件结构与所述电连接结构电连接。
3.如权利要求1所述的半导体结构，其特征在于，所述保护环结构包括单个或多个保护单元，所述保护单元包括：位于所述保护区衬底上的保护层间介质层，位于所述保护层间介质层中的保护插塞，以及位于所述保护层间介质层和保护插塞上的保护金属层；
所述电连接结构包括单个或多个连接单元，所述连接单元包括：位于所述器件区衬底上的器件层间介质层，位于所述器件层间介质层中的器件插塞，所述器件插塞贯穿所述器件层间介质层，以及位于所述器件层间介质层和器件插塞上的器件金属层。
4.如权利要求3所述的半导体结构，其特征在于，所述保护单元和所述连接单元的个数为多个且个数相同，在所述保护环结构中，保护层间介质层沿垂直于所述衬底表面的方向上层叠设置；在电连接结构中，器件层间介质层在沿垂直于所述衬底的方向上层叠设置。
5.如权利要求3所述的半导体结构，其特征在于，所述保护插塞的材料为铜或钨；所述保护金属层的材料为铜、铝或铜铝。
6.如权利要求1所述的半导体结构，其特征在于，所述导线的材料为铜或铝。
7.如权利要求1所述的半导体结构，其特征在于，所述焊盘的材料为铝、铜或铜铝。
8.如权利要求1所述的半导体结构，其特征在于，所述顶层介质层的材料为氧化硅、氮化硅或氮氧化硅。
9.如权利要求1所述的半导体结构，其特征在于，所述钝化层的材料为氧化硅、氮化硅或氮氧化硅。
10.如权利要求1所述的半导体结构，其特征在于，所述顶层介质层的厚度为7000埃～9000埃。
11.如权利要求1所述的半导体结构，其特征在于，所述钝化层的厚度为7000埃～9000埃。
12.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括器件区和包围所述器件区的保护区；
在所述器件区衬底上形成电连接结构；
在所述保护区衬底上形成保护环结构；
在所述保护环结构和所述电连接结构上形成顶层介质层，所述顶层介质层完全覆盖所述保护区，且所述器件区顶层介质层中具有暴露出电连接结构的开口；
在所述开口中以及所述开口两侧形成焊盘；
在所述保护区顶层介质层上形成钝化层，所述钝化层仅暴露出所述开口中的焊盘，且位于所述开口两侧的焊盘上的钝化层高于覆盖所述保护区的钝化层；
形成连接所述焊盘的导线，所述导线横跨所述保护区钝化层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述顶层介质层的步骤包括：在所述电连接结构和所述保护环结构上形成初始顶层介质层；对所述初始顶层介质层进行刻蚀，形成顶层介质层和位于所述器件区顶层介质层中的开口。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，对所述初始顶层介质层进行刻蚀的工艺包：干法刻蚀工艺。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述焊盘的步骤包括：在所述开口中和所述顶层介质层上形成顶层金属层；对所述顶层金属层进行刻蚀，去除所述保护区顶层金属层，在所述开口中形成焊盘。
16.如权利要求12所述的半导体结构的形成方法，其特征在于，在所述衬底器件区形成器件结构，所述器件结构与所述电连接结构电连接。
17.如权利要求12所述的半导体结构的形成方法，其特征在于，所述保护环结构包括单个或多个保护单元，所述保护单元包括：位于所述保护区衬底上的保护层间介质层，位于所述保护层间介质层中的保护插塞，以及位于所述保护层间介质层和所述保护插塞上的保护金属层；
所述电连接结构包括单个或多个连接单元，所述连接单元包括：位于所述器件区衬底上的器件层间介质层，位于所述器件层间介质层中的器件插塞，所述器件插塞贯穿所述器件层间介质层，以及位于所述器件层间介质层和器件插塞上的器件金属层；
形成所述保护单元和所述连接单元的步骤包括：在所述器件区和保护区衬底上形成层间介质层，位于所述保护区的层间介质层构成所述保护层间介质层，位于所述器件区的层间介质层构成所述器件层间介质层；分别在所述器件区和保护区的层间介质层中形成接触孔；在所述接触孔中形成插塞，位于所述保护区的插塞构成所述保护插塞，位于所述器件区的插塞构成所述器件插塞；在所述插塞和所述层间介质层上形成金属层，位于所述保护区的金属层构成保护金属层，位于所述器件区的金属层构成器件金属层。
18.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述钝化层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
19.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述顶层介质层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
20.如权利要求12所述的半导体结构的形成方法，其特征在于，所述顶层介质层的材料为氧化硅、氮化硅或氮氧化硅；所述钝化层的材料为氧化硅、氮化硅或氮氧化硅。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10121743B2 (en) * 2017-03-29 2018-11-06 Qualcomm Incorporated Power distribution networks for a three-dimensional (3D) integrated circuit (IC) (3DIC)
CN112017968B (zh) * 2019-05-31 2023-03-28 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112885783A (zh) * 2019-11-29 2021-06-01 长鑫存储技术有限公司 芯片保护环与集成电路器件
CN111900132B (zh) * 2020-07-03 2022-01-11 沈佳慧 一种具有密封环结构的半导体管芯及其制备方法
US12300636B2 (en) * 2021-07-29 2025-05-13 Taiwan Semiconductor Manufacturing Company, Ltd Seal ring structure and method of fabricating the same
US20240063147A1 (en) * 2022-08-19 2024-02-22 Intel Corporation Device, method, and system to protect through-dielectric vias of a composite chiplet
US12610854B2 (en) * 2022-11-22 2026-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure with bonding pad and method for forming the same
CN117080163B (zh) * 2023-10-11 2024-02-23 芯耀辉科技有限公司 一种芯片结构及其形成方法、芯片封装结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1753169A (zh) * 2004-09-24 2006-03-29 松下电器产业株式会社 电子器件及其制造方法
CN103872047A (zh) * 2012-12-13 2014-06-18 瑞萨电子株式会社 半导体器件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4860443A (en) * 1987-01-21 1989-08-29 Hughes Aircraft Company Method for connecting leadless chip package
GB2288286A (en) * 1994-03-30 1995-10-11 Plessey Semiconductors Ltd Ball grid array arrangement
US6879023B1 (en) * 2000-03-22 2005-04-12 Broadcom Corporation Seal ring for integrated circuits
KR100368025B1 (ko) * 2000-09-26 2003-01-15 삼성전자 주식회사 중심 지향성 솔더 볼 랜드 타입을 갖는 회로 기판 및 이를이용한 ｂｇａ 패키지
US7161239B2 (en) * 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US6861750B2 (en) * 2002-02-01 2005-03-01 Broadcom Corporation Ball grid array package with multiple interposers
US8653654B2 (en) * 2009-12-16 2014-02-18 Stats Chippac Ltd. Integrated circuit packaging system with a stackable package and method of manufacture thereof
US8283754B2 (en) * 2010-08-13 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with metal pad
US8716832B2 (en) * 2011-09-27 2014-05-06 Infineon Technologies Ag Semiconductor structure including guard ring
US9478505B2 (en) * 2012-04-12 2016-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Guard ring design structure for semiconductor devices
US9305888B2 (en) * 2012-07-05 2016-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated antenna structure and array
US9589915B2 (en) * 2014-07-17 2017-03-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1753169A (zh) * 2004-09-24 2006-03-29 松下电器产业株式会社 电子器件及其制造方法
CN103872047A (zh) * 2012-12-13 2014-06-18 瑞萨电子株式会社 半导体器件

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