CN109683086A - 一种量子比特控制信号生成方法 - Google Patents

Abstract

本发明属于量子芯片测试技术领域，具体公开了一种量子比特控制信号生成方法，该方法包括：接收上位机发送的对应基准量子门集中的每一个基本量子逻辑门的第一标签码和第一标准信号；存储所述第一标准信号，并获得标识所述第一标准信号存储位置的第一地址码；接收上位机发送的对应目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码；根据所述目标标签码和所述目标时间码获得所述目标量子程序中的基本量子逻辑门的对应的所述第一标准信号作为待处理信号，并处理所述待处理信号获得量子比特控制信号。本发明能够满足多位量子比特测试需求，提供多位量子比特测试所需的量子比特控制信号需求。

Description

一种量子比特控制信号生成方法

技术领域

本发明属于量子芯片测试技术领域，特别是一种量子比特控制信号生成方法。

背景技术

量子芯片是量子计算机中的核心结构，量子比特是量子芯片的基本运算单元。量子芯片运行时，必须要给量子芯片上的量子比特提供可靠的控制信号实现量子测试。量子比特控制信号作用在量子芯片的量子比特上，能够使目标量子比特的量子态发生可控的指定变化，以实现量子逻辑门操作。在实际的运算过程中，需要对量子比特实施一系列量子逻辑门操作，因此量子比特控制信号的数量和长度会因量子逻辑门操作的种类和操作次数大幅增加。

现有技术的量子比特控制信号的生成方法一种是依赖于任意波形发生器等商用信号源。通常，需要将待生成的控制信号预先写好并暂存到任意波形发生器内，然后通过控制信号控制任意波形发生器使预先存储信号逐点输出到DAC进行播放进而得到模拟波形，实现量子比特控制信号的输出。

传统的量子比特控制信号生成方法依赖任意波形发生器的存储容量，当面对多位量子比特需要的量子比特控制信号时，传统的量子比特控制信号生成方法因依赖依赖任意波形发生器的存储容量而具有很大的局限性，不能满足多位量子比特测试需求。具体的，以量子芯片测试中的一的五位量子比特的的量子状态断层扫描(Quantum StateTomography)为例，我们需要完成(2⁵)²＝1024种不同的量子比特投影测量过程，每种过程都需要不同的量子比特控制信号。为了保证系统的运行效率，必须预先设计好所有的量子比特控制信号，并将预先设计好的所有的量子比特控制信号全部存储到任意波形发生器的存储容量，这对任意波形发生器的存储容量是极大的挑战，甚至是难易实现的。

现有技术另一种量子比特控制信号的生成方法是使用直接数字式频率合成器(Direct Digital Synthesizer，DDS)技术生成简单波形(比如连续正弦波)，但是量子比特控制信号大多数情况下是复杂的任意波形信号，DDS技术生成的信号由于切换速度慢并不能很方便的实现复杂的任意波形信息，因而不满足量子比特的测试需求。

发明内容

本发明的目的是提供一种量子比特控制信号生成方法，以解决现有技术中的不足，它能够避免传统的量子比特控制信号生成方法的局限性，能够满足多位量子比特测试需求，提供多位量子比特测试所需的量子比特控制信号需求。

本发明采用的技术方案如下：

一种量子比特控制信号生成方法，所述量子比特控制信号生成方法包括：

接收上位机发送的对应基准量子门集中的每一个基本量子逻辑门的第一标签码和第一标准信号；其中：所述基准量子门集指可以通过组合实现任意量子程序的基本量子逻辑门的集合，所述基本量子逻辑门包括单量子逻辑门和/或双量子逻辑门，所述第一标签码用于标识所述基本量子逻辑门，一所述基本量子逻辑门具有一固定的所述第一标签码，所述第一标准信号为实现所述基本量子逻辑门操作的信号；

存储所述第一标准信号，并获得标识所述第一标准信号存储位置的第一地址码；其中：所述第一地址码与所述第一标签码一一对应；

接收上位机发送的对应目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码；其中：所述目标标签码为所述基本量子逻辑门对应的所述第一标签码，所述目标时间码用于标识基本量子逻辑门在所述目标量子程序中的执行时序；

根据所述目标标签码和所述目标时间码获得所述目标量子程序中的基本量子逻辑门的对应的所述第一标准信号作为待处理信号，并处理所述待处理信号获得量子比特控制信号。

如上所述的量子比特控制信号生成方法，其中，优选的是，所述接收上位机发送的对应目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码，具体包括：

分解所述目标量子程序为所述基本量子逻辑门的组合；

获取所述目标量子程序中的每一个所述基本量子逻辑门对应的第一标签码，记为目标标签码；

根据所述目标量子程序中的每一个所述基本量子逻辑门的执行时序确定每一个所述基本量子逻辑门对应的目标时间码。

如上所述的量子比特控制信号生成方法，其中，优选的是，所述根据所述目标标签码和所述目标时间码获得所述目标量子程序中的基本量子逻辑门的对应的所述第一标准信号作为待处理信号，具体包括：

根据所述目标时间码设置时钟码和时钟触发信号，所述时钟码和所述时钟触发信号一一对应；

接收所述时钟触发信号；

获得与所述时钟触发信号对应的时钟码；

获得与所述时钟码对应的目标时间码；

获得与所述目标时间码对应的目标标签码；

获得与所述目标标签码对应的第一地址码；

获得与所述第一地址码对应的存储的所述第一标准信号作为待处理信号。

如上所述的量子比特控制信号生成方法，其中，优选的是，所述根据所述目标时间码设置时钟码和时钟触发信号，具体包括：

根据所述时间码和时钟周期确定所述时钟码；其中：所述时钟码等于所述时间码/所述时钟周期；其中：所述时钟周期为处理设备的时钟周期；

根据所述时钟码形成所述时钟触发信号。

如上所述的量子比特控制信号生成方法，其中，优选的是，所述处理所述待处理信号获得量子比特控制信号，具体包括：

对所述待处理信号进行数字模拟转化，得到量子比特控制模拟信号。

如上所述的量子比特控制信号生成方法，其中，优选的是，所述对所述待处理信号进行数字模拟转化，得到量子比特控制模拟信号之前，还包括：

对所述待处理信号进行卷积修正处理。

如上所述的量子比特控制信号生成方法，其中，优选的是，所述存储所述第一标准信号，并获得与所述第一标签码对应的第一地址码之后，还包括：

创建与所述第一地址码一一对应的卷积器码；其中：所述卷积器码与预设卷积器模块一一对应，所述预设卷积器模块用于对所述第一标准信号进行卷积修正处理。

如上所述的量子比特控制信号生成方法，其中，优选的是，所述根据所述目标标签码和所述目标时间码获得所述目标量子程序中的基本量子逻辑门的对应的所述第一标准信号作为待处理信号，并处理所述待处理信号获得量子比特控制信号号，具体包括：

根据所述目标时间码设置时钟码和时钟触发信号，所述时钟码和所述时钟触发信号一一对应；

接收所述时钟触发信号；

获得与所述时钟触发信号对应的时钟码；

获得与所述时钟码对应的目标时间码；

获得与所述目标时间码对应的目标标签码；

获得与所述目标标签码对应的第一地址码，记为待调用地址码；

获得与所述待调用地址码对应的卷积器码记为待调用卷积器码；

将所述待调用地址码对应的第一标准信号加载到所述待调用卷积器码对应的所述卷积器模块中，所述卷积器模块对加载的所述第一标准信号进行卷积修正处理得到卷积处理信号；

所述卷积处理信号经数模转化处理得到量子比特控制信号。

如上所述的量子比特控制信号生成方法，其中，优选的是，所述卷积器模块对加载的所述第一标准信号进行卷积修正处理得到卷积处理信号，具体包括：

所述卷积器模块通过内嵌的卷积函数对所述第一标准信号进行卷积修正处理得到消失真信号。

如上所述的量子比特控制信号生成方法，其中，优选的是，所述卷积器模块对加载的所述第一标准信号进行卷积处理得到消失真信号之前，还包括：

根据所述卷积函数的阶数调整所述卷积器模块对应的时钟码。

与现有技术相比，本发明通过在上位机中设置可以通过组合实现任意量子程序的基本量子逻辑门的集合的基准量子门集，然后上位机发送对应基准量子门集中的每一个基本量子逻辑门的第一标签码和第一标准信号给设定信号处理设备，即设定信号处理设备接收上位机发送的对应基准量子门集中的每一个基本量子逻辑门的第一标签码和第一标准信号，设定信号处理设备存储所述第一标准信号，并获得标识所述第一标准信号存储位置的第一地址码，然后在上位机中设置设置由基本量子逻辑门组成的目标量子程序，并记录目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码，然后由位机发送的对应目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码给设定信号处理设备，设定信号处理设备只需要按照目标标签码和所述目标时间码获得所述目标量子程序中的基本量子逻辑门的对应的所述第一标准信号作为待处理信号，并处理所述待处理信号即可获得量子比特控制信号，充分利用了上位机的存储空间，大大减少了设定信号处理设备的容量存储要求，另外，通过预设的可以通过组合实现任意量子程序的基本量子逻辑门的集合(即基准量子门集)，可以实现任意目标量子程序，能够提供多位量子比特测试所需的量子比特控制信号，满足多位量子比特测试需求。

附图说明

图1是本发明提供的量子比特控制信号生成方法的流程示意图。

具体实施方式

下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

在量子运算应用中，取决于运算应用的复杂程度，需要数百步甚至数万步运算步骤，但是在所有的运算步骤中所使用的基本运算操作数量是有限的。类比经典计算机中，所有的运算应用都可以使用与非门、异或门这两种基本逻辑门操作的组合来实现。在量子计算机中，所有的量子运算应用都可以使用单量子逻辑门操作和两量子逻辑门操作的组合来实现，例如在两位量子芯片中，所有的量子运算应用都能够使用量子逻辑门操作组合来实现；在三位量子芯片中，所有的量子运算应用都能够使用量子逻辑门操作组合来实现；在四位量子芯片中，所有的量子运算应用都能够使用量子逻辑门操作组合；五位量子芯片中，所有的量子运算应用都能够使用量子逻辑门操作组合实现，依次类推。

实施例1：

图1为本申请的量子比特控制信号生成方法的流程示意图，如图1所示，本实施例提供了一种量子比特控制信号生成方法，用于将量子运算应用转化为基本量子比特控制信号，并最终发送给量子芯片执行运算。需要说明的是，这里所述的基本量子比特控制信号并不是用于完成整个量子芯片运算应用的控制信号，而是完成一个运算步骤(即一个目标量子程序)的基本信号。

所述量子比特控制信号生成方法包括：

步骤S1：接收上位机发送的对应基准量子门集中的每一个基本量子逻辑门的第一标签码和第一标准信号；其中：所述基准量子门集指可以通过组合实现任意量子程序的基本量子逻辑门的集合，所述基本量子逻辑门包括单量子逻辑门和/或双量子逻辑门，所述第一标签码用于标识所述基本量子逻辑门，一所述基本量子逻辑门具有一固定的所述第一标签码，所述第一标准信号为实现所述基本量子逻辑门操作的信号。

具体而言，对两位量子芯片而言，基准量子门集为

对三位量子芯片而言，基准量子门集为

对四位量子芯片而言，基准量子门集为

其中X门、Y门、Z门是单量子比特逻辑门，CZ是双量子比特逻辑门。单量子比特逻辑门右上角的数字表示量子芯片上的量子比特标号，单量子比特逻辑门右下角的角度表示该单量子逻辑门操作导致的量子比特逻辑状态改变的角度。双量子比特逻辑门右下角的数字表示主控量子比特和受控量子比特。单量子比特逻辑门X门、Y门、Z门、双量子比特逻辑门CZ通过组合可以实现任意的量子逻辑门，即任意复杂量子逻辑门均可以分解为单量子比特逻辑门和双量子比特逻辑门的组合。单量子比特逻辑门X门、Y门、Z门、双量子比特逻辑门CZ称为基本量子逻辑门。

对基准量子门集中的任一基本量子逻辑门均设置对应的第一标签码，第一标签码用于标识所述基本量子逻辑门，一所述基本量子逻辑门具有一固定的所述第一标签码。对基准量子门集中的任一基本量子逻辑门均设置对应的第一标准信号，第一标准信号为用于实现对应基本量子逻辑门操作的信号。

上位机负责将一基准量子门集以“第一标签码+第一标准信号”的格式发送给设定信号处理设备，即设定信号处理设备接收上位机发送的对应基准量子门集中的每一个基本量子逻辑门的第一标签码和第一标准信号。

需要说明的是，设定信号处理设备可以为FPGA芯片。

步骤S2：存储所述第一标准信号，并获得标识所述第一标准信号存储位置的第一地址码；其中：所述第一地址码与所述第一标签码一一对应。

具体而言，即设定信号处理设备存储所述第一标准信号，并获得标识所述第一标准信号存储位置的第一地址码；设定信号处理设备为FPGA芯片，FPGA芯片按功能内部可以划分具体区域为控制模块和存储模块。控制模块和上位机通信，接收上位机发送的“第一标签码+第一标准信号”格式信息，并控制第一标准信号存储到存储模块中，存储模块可以为高速缓存器DDR3或DDR4。存储模块存储第一标准信号，并将存储地址返回给控制模块。例如：存储模块可以直接将存储第一标准信号的第一个二进制数的地址(即地址码)返回给控制模块，控制模块使用地址码后，能够将高速缓存模块(即存储模块)中对应地址码的第一标准信号加载出来，供后续使用。

步骤S3：接收上位机发送的对应目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码；其中：所述目标标签码为所述基本量子逻辑门对应的所述第一标签码，所述目标时间码用于标识基本量子逻辑门在所述目标量子程序中的执行时序。

具体而言，目标量子程序为待运行的量子运算应用，是单量子逻辑门、两量子逻辑门、多量子逻辑门之一或者组合实现的，任意的单量子逻辑门均可以分解为单量子逻辑门和两量子逻辑门的组合，因此，可以把目标量子程序分解基本量子逻辑门的组合，由于一基本量子逻辑门具有一固定的第一标签码，同时，各基本量子逻辑门在目标量子程序中出现的位置代表了各基本量子逻辑门的被执行时序，具体为时间码由量子运算应用(即目标量子程序)中，对应运算步骤的精确执行时刻转化而来，例如，在运算开始后第40ns起执行的运算步骤的时间码可以记为40。

基于此，可以将目标量子程序转化为一条由第一标签码和时间码表达的指令，具体而言，获取所述目标量子程序中的每一个所述基本量子逻辑门对应的第一标签码，记为目标标签码；根据所述目标量子程序中的每一个所述基本量子逻辑门的执行时序确定每一个所述基本量子逻辑门对应的目标时间码。

上位机负责将一目标量子程序以“目标标签码+目标地址码”的格式发送给设定信号处理设备，即设定信号处理设备接收上位机发送的对应目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码。

具体而言，在设定信号处理设备为FPGA芯片，且FPGA芯片按功能可以划分为控制模块和存储模块的硬件设备下，设定信号处理设备接收上位机发送的对应目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码，即控制模块接收上位机发送的对应目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码。

步骤S4：根据所述目标标签码和所述目标时间码获得所述目标量子程序中的基本量子逻辑门的对应的所述第一标准信号作为待处理信号，并处理所述待处理信号获得量子比特控制信号。

具体而言，由于控制模块中存储有一一对应的第一标签码和第一地址码，所以当控制模块重新接受到目标标签码和目标时间码时，可以通过借助标签码(目标标签码及第一标签码)这个桥梁，迅速找到目标时间码对应的第一地址码，然后调用第一地址码位置处的存储的第一标准信号作为待处理信号，然后处理所述待处理信号获得量子比特控制信号。

整个过程中，根据待测量量子芯片上的量子比特分布情况，设置基准量子门集，并设置于基准量子门集内的基本量子逻辑门的一一对应的第一标签码和第一标准信号，将第一标签码和第一标准信号存储在设定信号处理设备中，以备后用，基准量子门集的设置时，需要保证基准量子门集内的基本量子逻辑门可以通过组合实现任意量子程序，本质上即基准量子门集内的基本量子逻辑门可以通过组合实现任意复杂的量子逻辑门，为后期的方便调用提供了参考和基础。然后在针对上位机发送的代表目标量子程序中基本量子逻辑门的目标标签码和目标时间码，然后由位机发送的对应目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码给，借助标签码(目标标签码及第一标签码)这个桥梁，迅速找到目标时间码对应的第一地址码，然后调用第一地址码位置处的存储的第一标准信号作为待处理信号，然后处理所述待处理信号获得量子比特控制信号，充分利用了上位机的存储空间，大大减少了设定信号处理设备的容量存储要求，另外，通过预设的可以通过组合实现任意量子程序的基本量子逻辑门的集合(即基准量子门集)，可以准确的实现任意目标量子程序，能够提供多位量子比特测试所需的量子比特控制信号，满足多位量子比特测试需求。

作为本实施例的一种具体实施方案，步骤S4中所述的根据所述目标标签码和所述目标时间码获得所述目标量子程序中的基本量子逻辑门的对应的所述第一标准信号作为待处理信号，具体包括：

步骤S41：根据所述目标时间码设置时钟码和时钟触发信号，所述时钟码和所述时钟触发信号一一对应；

步骤S42：接收所述时钟触发信号；

步骤S43：获得与所述时钟触发信号对应的时钟码；

步骤S44：获得与所述时钟码对应的目标时间码；

步骤S45：获得与所述目标时间码对应的目标标签码；

步骤S46：获得与所述目标标签码对应的第一地址码；

步骤S47：获得与所述第一地址码对应的存储的所述第一标准信号作为待处理信号。

通过步骤步骤S41至步骤S47描述了根据所述目标标签码和所述目标时间码获得待处理信号的过程，不仅考虑了待处理对象(即待处理信号)，还考虑了待处理信号的被执行处理时间的问题，即根据时间码、时钟码最终确定的时钟触发信号作为待处理信号被触发处理的依据。

在具体实施的时候，FPGA芯片内设置钟管理模块，时钟管理模块的时钟触发信号根据时钟码设置，其中时钟码根据时间码设置可以具体描述为，所述时钟码等于所述时间码/所述时钟周期；其中：所述时钟周期为设定信号处理设备的时钟周期。例如：对XilinxV7 FPGA芯片，其时钟主频为200MHz，一个时钟周期为5ns，则时间码到时钟码的转化关系为时钟码＝时间码/5。需要说明的是，时钟码一定是整数，可以从量子运算应用(即目标量子程序)的设计中确保该条件满足。

同时，步骤S4中所述的对所述待处理信号进行数字模拟转化，得到量子比特控制模拟信号。具体而言是指对待处理信号进行高速数字模拟转化，得到量子比特控制模拟信号，高速数字模拟转化可以采用高速DAC芯片实现，在具体设置时，可以根据从存储模块加载第一标准信号的速度选择DAC芯片的采样率。而且，为了保证信号的高速生成，可以设置多个并行的存储模块来确保第一标准信号的处理效率。

另外，在对信号进行数模转化之前，作为优选，可以对所述待处理信号进行卷积修正处理来补偿因电路瑕疵带来的信号失真。

实施例2:

围绕着对所述待处理信号的卷积修正处理，本申请基于实施例1提供了一种量子比特控制信号生成方法的具体实施方案，本实施例与实施例1的区别在于，明确了对所述待处理信号进行卷积修正处理的准备工作以及具体进行过程。

具体而言，量子比特控制信号生成方法在所述存储所述第一标准信号，并获得与所述第一标签码对应的第一地址码之后，还包括：创建与所述第一地址码一一对应的卷积器码；其中：所述卷积器码与预设卷积器模块一一对应，所述预设卷积器模块用于对所述第一标准信号进行卷积修正处理。

即在控制模块内部创建卷积器码和卷积器模块，两者一一对应，两者的设置数量与保存的第一标准信号的数量一致。卷积器模块即内嵌卷积函数的模块，卷积函数的的具体形式根据需要进行设置即可。在本实施例中，针对待处理的离散数字信号进行卷积处理时，卷积函数的阶数决定了卷积处理的用时长度。

设置卷积器码和卷积器模块之后，步骤S4所述的根据所述目标标签码和所述目标时间码获得所述目标量子程序中的基本量子逻辑门的对应的所述第一标准信号作为待处理信号，并处理所述待处理信号获得量子比特控制信号号，具体包括：

步骤S51：根据所述目标时间码设置时钟码和时钟触发信号，所述时钟码和所述时钟触发信号一一对应；

步骤S52：接收所述时钟触发信号；

步骤S53：获得与所述时钟触发信号对应的时钟码；获得与所述时钟码对应的目标时间码；获得与所述目标时间码对应的目标标签码；

步骤S54：获得与所述目标标签码对应的第一地址码，记为待调用地址码；

步骤S55：获得与所述待调用地址码对应的卷积器码记为待调用卷积器码；

步骤S56：将所述待调用地址码对应的第一标准信号加载到所述待调用卷积器码对应的所述卷积器模块中，所述卷积器模块对加载的所述第一标准信号进行卷积修正处理得到卷积处理信号；

步骤S57：所述卷积处理信号经数模转化处理得到量子比特控制信号。

通过步骤S51至步骤S57，实现了按照目标量子程序中的量子逻辑门的执行顺序生成对应的量子比特控制信号的过程。该过程中，卷积器模块受触发时钟信号控制，触发时钟信号对应目标量子程序中的基本量子逻辑门的执行时序，提高了实现量子比特控制信号的有效性。

在具体实施的时候，为了避免不同的卷积处理模块——数模转换模块的处理延时差异，我们可以预先根据卷积处理模块中的卷积函数阶数，进行时钟码的补偿，以校正最终经过数模转换模块生成的信号的运行时刻错乱。例如，所有卷积处理模块中的卷积函数最大阶数为10阶，则在该卷积处理模块中执行卷积修正需要耗占10个时钟周期。设置卷积处理模块的时钟码补偿值为10-N，其中N为卷积处理模块中的卷积函数的阶数，则该卷积处理模块将在时钟码+10-N时刻处理对应的第一标准信号，而不是在时钟码时刻开始处理对应的第一标准信号。

需要说明的是，在上位机执行对量子运算应用的翻译时，实际上有可能存在同时在不同的量子比特上执行不同的运算步骤(量子逻辑门操作)的情况。换句话说，可能存在多个第一标准信号的第一标签码对应同一个第一时间码的情况。但是，首先，由于FPGA内存在多个并行的卷积处理模块，其次，每个第一标准信号仅对应一个卷积处理模块，最后，同一时刻不可能存在两个完全一样的第一标准信号，因此，将上位机中的基准量子门集的第一标签码将在指令解调模块中转化为(第一标签码，第一地址码，第一卷积器码)的组合，并分别送入并行的卷积处理模块进行处理运算的方法是不会引起冲突的。同时，卷积处理通过提供对量子比特控制信号的修正，它能够有效降低量子芯片执行量子运算应用的系统错误率。

综上，本申请提供的量子比特控制信号生成方法，它能够将任意量子运算应用(即目标量子程序)自动转化为量子比特控制信号，输送给量子芯片完成运算过程。

举例来说，在五位量子芯片中，所有的量子运算应用都能够使用如下基准量子门集来实现。

由于通常情况下，每个基本量子逻辑门的平均操作时间为50ns，因此，在此基准量子门集中，第一标准信号总共占用的可播放容量仅为19×50ns＝950ns，同时，使用这19种第一标准信号可以生成的量子运算应用数量是没有上限的。因此本发明可以极大地缓解在量子计算领域硬件资源短缺的问题。

以上依据图式所示的实施例详细说明了本发明的构造、特征及作用效果，以上所述仅为本发明的较佳实施例，但本发明不以图面所示限定实施范围，凡是依照本发明的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本发明的保护范围内。

Claims (10)

1.一种量子比特控制信号生成方法，其特征在于，所述量子比特控制信号生成方法包括：

接收上位机发送的对应基准量子门集中的每一个基本量子逻辑门的第一标签码和第一标准信号；其中：所述基准量子门集指可以通过组合实现任意量子程序的基本量子逻辑门的集合，所述基本量子逻辑门包括单量子逻辑门和/或双量子逻辑门，所述第一标签码用于标识所述基本量子逻辑门，一所述基本量子逻辑门具有一固定的所述第一标签码，所述第一标准信号为实现所述基本量子逻辑门操作的信号；

存储所述第一标准信号，并获得标识所述第一标准信号存储位置的第一地址码；其中：所述第一地址码与所述第一标签码一一对应；

接收上位机发送的对应目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码；其中：所述目标标签码为所述基本量子逻辑门对应的所述第一标签码，所述目标时间码用于标识基本量子逻辑门在所述目标量子程序中的执行时序；

根据所述目标标签码和所述目标时间码获得所述目标量子程序中的基本量子逻辑门的对应的所述第一标准信号作为待处理信号，并处理所述待处理信号获得量子比特控制信号。

2.根据权利要求1所述的量子比特控制信号生成方法，其特征在于，所述接收上位机发送的对应目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码，具体包括：

分解所述目标量子程序为所述基本量子逻辑门的组合；

获取所述目标量子程序中的每一个所述基本量子逻辑门对应的第一标签码，记为目标标签码；

根据所述目标量子程序中的每一个所述基本量子逻辑门的执行时序确定每一个所述基本量子逻辑门对应的目标时间码。

3.根据权利要求1所述的量子比特控制信号生成方法，其特征在于，所述根据所述目标标签码和所述目标时间码获得所述目标量子程序中的基本量子逻辑门的对应的所述第一标准信号作为待处理信号，具体包括：

根据所述目标时间码设置时钟码和时钟触发信号，所述时钟码和所述时钟触发信号一一对应；

接收所述时钟触发信号；

获得与所述时钟触发信号对应的时钟码；

获得与所述时钟码对应的目标时间码；

获得与所述目标时间码对应的目标标签码；

获得与所述目标标签码对应的第一地址码；

获得与所述第一地址码对应的存储的所述第一标准信号作为待处理信号。

4.根据权利要求3所述的量子比特控制信号生成方法，其特征在于，所述根据所述目标时间码设置时钟码和时钟触发信号，具体包括：

根据所述时间码和时钟周期确定所述时钟码；其中：所述时钟码等于所述时间码/所述时钟周期；其中：所述时钟周期为处理设备的时钟周期；

根据所述时钟码形成所述时钟触发信号。

5.根据权利要求3所述的量子比特控制信号生成方法，其特征在于，所述处理所述待处理信号获得量子比特控制信号，具体包括：

对所述待处理信号进行数字模拟转化，得到量子比特控制模拟信号。

6.根据权利要求5所述的量子比特控制信号生成方法，其特征在于，所述对所述待处理信号进行数字模拟转化，得到量子比特控制模拟信号之前，还包括：

对所述待处理信号进行卷积修正处理。

7.根据权利要求1所述的量子比特控制信号生成方法，其特征在于，所述存储所述第一标准信号，并获得与所述第一标签码对应的第一地址码之后，还包括：

创建与所述第一地址码一一对应的卷积器码；其中：所述卷积器码与预设卷积器模块一一对应，所述预设卷积器模块用于对所述第一标准信号进行卷积修正处理。

8.根据权利要求7所述的量子比特控制信号生成方法，其特征在于，所述根据所述目标标签码和所述目标时间码获得所述目标量子程序中的基本量子逻辑门的对应的所述第一标准信号作为待处理信号，并处理所述待处理信号获得量子比特控制信号号，具体包括：

根据所述目标时间码设置时钟码和时钟触发信号，所述时钟码和所述时钟触发信号一一对应；

接收所述时钟触发信号；

获得与所述时钟触发信号对应的时钟码；

获得与所述时钟码对应的目标时间码；

获得与所述目标时间码对应的目标标签码；

获得与所述目标标签码对应的第一地址码，记为待调用地址码；

获得与所述待调用地址码对应的卷积器码记为待调用卷积器码；

将所述待调用地址码对应的第一标准信号加载到所述待调用卷积器码对应的所述卷积器模块中，所述卷积器模块对加载的所述第一标准信号进行卷积修正处理得到卷积处理信号；

所述卷积处理信号经数模转化处理得到量子比特控制信号。

9.根据权利要求8所述的量子比特控制信号生成方法，其特征在于，所述卷积器模块对加载的所述第一标准信号进行卷积修正处理得到卷积处理信号，具体包括：

所述卷积器模块通过内嵌的卷积函数对所述第一标准信号进行卷积修正处理得到消失真信号。

10.根据权利要求9所述的量子比特控制信号生成方法，其特征在于，所述卷积器模块对加载的所述第一标准信号进行卷积处理得到消失真信号之前，还包括：

根据所述卷积函数的阶数调整所述卷积器模块对应的时钟码。