CN109727995A - 形成三维存储器的方法以及三维存储器 - Google Patents

Abstract

本发明涉及一种形成三维存储器的方法以及三维存储器，该三维存储器包括一种三维存储器，包括衬底、经掺杂的阱区、位于所述衬底上的堆叠层以及垂直穿过所述堆叠层且到达所述阱区的沟道结构。所述经掺杂的阱区位于所述衬底中，所述阱区与所述衬底接触。所述堆叠层包括间隔的栅极层。所述沟道结构包括沟道层，其中所述沟道层位于所述阱区的部分从所述沟道结构的侧面露出，从而与所述阱区接触。本发明由于不必在沟道孔底部形成硅外延层，可以避免这一技术的负面效果。

Description

形成三维存储器的方法以及三维存储器

技术领域

本发明主要涉及半导体制造方法，尤其涉及形成三维存储器的方法以及三维存储器。

背景技术

为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3D NAND闪存的三维存储器件中，存储阵列可包括具有沟道结构的核心(core)区。沟道结构形成于垂直贯穿三维存储器件的堆叠层(stack)的沟道孔中。沟道孔底部设置硅外延层以便连接沟道层和衬底。然而常规的工艺中，沟道孔的刻蚀会对底部的硅材料造成损伤，从而影响了在底部生长的硅外延层的品质。并且，硅外延层容易受到沟道孔分布的影响。

一种改进的方法是不使用硅外延层，而是将沟道层从沟道孔侧壁露出，使用N掺杂的多晶硅作为源极线将沟道层侧壁电性连接到阵列共源极(ACS)。然而，这种结构在源极线处是使用空穴作为多数载流子(majority-carrier)，导致无法再进行FN(Fowler NordheimTunneling)擦除。这样，需要使用GIDL(Gate Induced Drain Leakage，栅诱导漏极漏电)来诱导空穴擦除。这种方式速度更慢，尤其是在三维存储器件的较高层中。

发明内容

本发明提供一种形成三维存储器的方法以及三维存储器，不必在沟道孔中形成硅外延层，并且不必使用GIDL。

本发明的一个方面提出一种三维存储器，包括衬底、经掺杂的阱区、位于所述衬底上的堆叠层以及垂直穿过所述堆叠层且到达所述阱区的沟道结构。所述经掺杂的阱区位于所述衬底中，所述阱区与所述衬底接触。所述堆叠层包括间隔的栅极层。所述沟道结构包括沟道层，其中所述沟道层位于所述阱区的部分从所述沟道结构的侧面露出，从而与所述阱区接触。

在本发明的一实施例中，所述沟道层从所述侧面露出的部分为圆柱面。

在本发明的一实施例中，所述阱区包括硅外延层，所述沟道层与所述硅外延层接触。

在本发明的一实施例中，三维存储器还包括垂直穿过所述堆叠层的阵列共源极，所述阱区与所述阵列共源极电性连接，其中所述阱区与所述阵列共源极之间设有接触区。

在本发明的一实施例中，所述栅极层包括底部选择栅，所述沟道层延伸到所述底部选择栅的位置。

在本发明的一实施例中，所述阱区为P型掺杂。

在本发明的一实施例中，所述堆叠层包括一个堆栈或多个堆叠的堆栈。

本发明还提出一种形成三维存储器的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底、位于所述衬底中的经掺杂的初始阱区、位于所述衬底上的牺牲层、位于所述牺牲层上的堆叠层以及垂直穿过所述堆叠层的沟道结构，其中所述初始阱区与所述衬底接触，所述沟道结构到达所述初始阱区且具有沟道层；形成垂直穿过所述堆叠层而到达所述牺牲层的栅线隙；去除所述牺牲层，露出所述沟道结构在所述牺牲层的部分的侧壁，在所述堆叠层与所述初始阱区之间形成间隙；去除所述沟道结构在所述牺牲层的部分侧壁厚度，露出所述沟道层的一部分；以及将所述初始阱区扩展到所述间隙而成为最终阱区，所述最终阱区接触所述沟道层的一部分。

在本发明的一实施例中，所述沟道层露出的部分为圆柱面。

在本发明的一实施例中，将所述初始阱区扩展到所述间隙而成为最终阱区的步骤包括：从所述初始阱区和所述沟道层的露出的部分生长硅外延层。

在本发明的一实施例中，生长硅外延层的步骤中，所述硅外延层在所述栅线隙处具有凹陷。

在本发明的一实施例中，上述方法还包括：在所述最终阱区上形成接触区；以及在所述栅线隙中形成阵列共源极，所述阵列共源极接触所述接触区。

在本发明的一实施例中，所述堆叠层包括一个堆栈或多个堆叠的堆栈。

在本发明的一实施例中，所述阱区为P型掺杂。

在本发明的三维存储器及其形成方法中，由于不必在沟道孔底部形成硅外延层，可以避免这一技术的负面效果，例如沟道孔底部形貌不佳，硅外延层容易受到沟道孔分布影响等。而且，本发明的三维存储器及其形成方法不是使用N掺杂的源极线而是用P掺杂的阱区来做电性连接，因而不必使用擦除操作更慢的GIDL，从而保持了擦除操作速度。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1是一种三维存储器的核心区剖面示意图。

图2是根据本发明一实施例的三维存储器件的核心区剖面示意图。

图3是根据本发明另一实施例的三维存储器件的核心区剖面示意图。

图4是本发明一实施例的形成三维存储器的方法流程图。

图5A-5G是本发明一实施例的形成三维存储器的示例性过程中的剖面示意图。

图6A-6C是本发明一实施例的形成三维存储器的初始半导体结构的示例性过程中的剖面示意图。

图7A-7C是本发明一实施例的去除沟道结构的部分侧壁厚度的示例性过程中的剖面示意图。

图8A-8G是本发明一实施例的形成三维存储器的示例性过程中的剖面示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。

本发明的实施例描述形成三维存储器的方法以及三维存储器，可以不必在沟道孔中形成硅外延层，并且不必使用GIDL。

常规三维存储器的沟道孔底部设置了通过选择性外延生长(SEG)工艺形成的硅外延层，期望有一种没有沟道孔内的硅外延层的工艺，从而避免其负面影响。

图1是一种三维存储器的核心区剖面示意图。图1使用SCF(Single ChannelFormation)方法，即对于多层堆栈的沟道孔，第一沟道孔刻蚀并临时牺牲层填充完成后，形成栈间导电图案，再进行第二沟道孔的刻蚀，去除牺牲层后，第一、第二沟道孔同时填充。如图1所示，三维存储器100可包括核心区中的衬底11、下层堆栈12和上层堆栈13。下层堆栈12和上层堆栈13依次堆叠于衬底11之上。多个(图中示出4个)垂直于衬底的沟道结构14穿过下层堆栈12和上层堆栈13。沟道结构14可包括存储器层14a和沟道层14b。在此，存储器层14a可包括阻挡层、电荷捕获层和隧穿层。沟道结构14穿过下层堆栈12后到达衬底11，但沟道结构14中的沟道层14b不再通过硅外延层与衬底14电性连接，而是被存储器层14a隔绝。作为代替，在沟道结构14的侧壁去除了一圈存储器层而露出沟道层14b的一部分。例如是N掺杂的多晶硅构成的源极线15将沟道层14b连接到阵列共源极16。源极线15通过绝缘层17与衬底11隔离。这种结构虽然不必在沟道孔底部形成硅外延层，但是引入了新的问题。源极线15中无法使用空穴作为多数载流子(majority-carrier)，导致无法再进行FN擦除。这样，需要使用GIDL(Gate Induced Drain Leakage，栅诱导漏极漏电)来诱导空穴擦除，这种方式的擦除速度较常规方式，例如FN擦除更慢。

本发明的实施例描述一种三维存储器，可以克服现有三维存储器中存在的问题。三维存储器可包括阵列区(array)，阵列区可包括核心区(core)和字线连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。字线连接区典型为阶梯(stair step,SS)结构。但可以理解，这并非本发明的限制。字线连接区完全可以采用其他结构，例如平坦结构。从垂直方向看，阵列区可具有衬底和堆叠层，在核心区的堆叠层上形成有沟道孔阵列。图2是根据本发明一实施例的三维存储器200的核心区剖面示意图。如图2所示，三维存储器200可包括衬底201、阱区202和堆叠层210。阱区202位于衬底201中且与衬底201接触。衬底201和阱区202都经过第一掺杂。第一掺杂例如是P型掺杂。堆叠层210位于衬底201上。在存在阱区202的位置，堆叠层210会位于阱区202之上。堆叠层210包括间隔的多个栅极层211。多个栅极层211中相邻的栅极层之间例如可以由绝缘层212隔开。栅极层211的层数与三维存储器200的层数有关。

堆叠层210中具有多个沟道孔213。每个沟道孔213内有沟道层215。对于电荷捕获型闪存(CTF)来说，每个沟道孔213内还有存储器层214。存储器层214可包括沿沟道孔213的径向从外向内设置的阻挡层、电荷捕获层和隧穿层。每个沟道孔213内还可有填充层216，位于沟道层215内。然而可以理解，填充层216可以省略。例如沟道层215可以在沟道孔213的径向扩展到填满目前填充层216所占据的空间。在每个沟道孔213顶部还具有导电部217。此导电部217位于沟道层215之上，且与沟道层215接触。在本发明的实施例中，沟道孔213可为圆柱形孔，尽管并非作为限定。

沟道孔213中所形成的结构在此称为沟道结构。整个沟道结构垂直穿过堆叠层210且到达阱区202。沟道层215位于阱区202的部分215a从沟道结构的侧面露出，从而与阱区202接触。在本实施例中，沟道层215从沟道结构侧面露出的部分215a为圆柱面，这样可以起到较好的接触效果。但是可以理解，沟道层的部分215a也可以为其他轮廓。另一方面，三维存储器200包括垂直穿过堆叠层210的阵列共源极220，阵列共源极220与接触区203接触，接触区203则与阱区202接触。这样，当所在栅极导通时，形成沟道层215、阱区202、接触区203到阵列共源极220的电流路径。在此，接触区203是位于阱区202与阵列共源极220之间设有N掺杂接触区。可以理解，阵列共源极220可通过绝缘层222与堆叠层210的侧壁隔绝。

在本实施例中，阱区202是P型掺杂，这样沟道层215与阱区202之间是电性连接。因此本实施例的存储器可以提供空穴作为多数载流子，从而可以进行FN擦除。

继续参考图2所示，栅极层211中包含底部选择栅(bottom select gate,BSG)211a。在本实施例中，各沟道孔213中对应底部选择栅211a的位置的结构是沟道层215。也就是说，沟道层215向下延伸到底部选择栅211a的位置。由于沟道层215与阱区202是电性连接，因此底部选择栅211a所在的晶体管的沟道是呈“L”形，从沟道层215延伸到阱区202。相比之下，传统的三维存储器中，各沟道孔中对应底部选择栅的位置的结构是硅外延层。图1所示的三维存储器中，由于N掺杂的源极线15无法与沟道层14b电性连接(需要在底部选择栅导通时二者才会导通)，因此其底部选择栅是直线形。

在本发明的实施例中，阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷捕获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。阻挡层、电荷捕获层、隧穿层可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结构；沟道层215示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高K(介电常数)氧化层；沟道层的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。

图2所示为具有单个堆栈的三维存储器。在另一实施例中，本发明也可使用为多个堆栈的三维存储器。图3是根据本发明另一实施例的三维存储器件的核心区剖面示意图。如图3所示，三维存储器300可包括衬底301、阱区302、第一堆栈310和第二堆栈320。第一堆栈310和第二堆栈320位于衬底301上且依次堆叠，组成堆叠层。可以理解，这里的堆栈数量仅为举例，在实际实施时可以有更多堆栈。第一堆栈310包括间隔的多个第一栅极层311。多个第一栅极层311中相邻的第一栅极层311之间例如可以由第一绝缘层312隔开。类似地，第二堆栈320包括间隔的第二栅极层321。多个第二栅极层321中相邻的第二栅极层321之间例如可以由第二绝缘层322隔开。第一栅极层311和第二栅极层321的层数与三维存储器300的层数有关。

第一堆栈310中具有多个第一沟道孔313。第二堆栈310中具有多个第二沟道孔323，每个第二沟道孔323对应一个第一沟道孔313。每个第二沟道孔323基本上与一个第一沟道孔313对准。然而由于工艺及所使用的光刻机精密度所限，第一沟道孔313相对于第二沟道孔323在衬底301的延伸方向(图中X方向)上可以存在一定程度的偏移，如图3所示的那样。偏移值与工艺/机台有关。每个第一沟道孔313和第二沟道孔323内有沟道层315。对于电荷捕获型闪存(CTF)来说，每个第一沟道孔313和第二沟道孔323内还有存储器层314。存储器层314可包括沿第二沟道孔323的径向从外向内设置的阻挡层、电荷捕获层和隧穿层。每个第一沟道孔313和第二沟道孔323内还可有填充层316，位于沟道层315内。然而可以理解，填充层316可以省略。例如沟道层315可以在第一沟道孔313和第二沟道孔323的径向扩展到填满目前填充层316所占据的空间。在每个沟道孔323顶部还具有导电部317。此导电部317与沟道层315接触。

在本发明的实施例中，第一沟道孔313和第二沟道孔323可为圆柱形孔，尽管并非作为限定。

继续参考图3，沟道层315位于阱区302的部分315a从沟道结构的侧面露出，从而与阱区302接触。另一方面，三维存储器300包括垂直穿过第一堆栈310和第二堆栈320的阵列共源极330，阱区302与接触区303接触，接触区303则与阱区302接触。这样，当所在栅极导通时，形成沟道层315、阱区302、接触区303到阵列共源极330的电流路径。在此，接触区303是位于阱区202与阵列共源极220之间的N掺杂接触区可以理解，阵列共源极330可通过绝缘层332与第一堆栈310和第二堆栈320的侧壁隔绝。

在本实施例中，阱区302是P型掺杂，这样沟道层315与阱区302之间是电性连接。因此本实施例的存储器可以提供空穴作为多数载流子，从而可以进行FN擦除。

继续参考图3所示，栅极层311中包含底部选择栅(bottom select gate,BSG)311a。在本实施例中，各沟道孔313中对应底部选择栅311a的位置的结构是沟道层315。也就是说，沟道层315向下延伸到底部选择栅311a的位置。由于沟道层315与阱区302是电性连接，因此底部选择栅311a所在的晶体管的沟道是呈“L”形，从沟道层315延伸到阱区302。相比之下，传统的三维存储器中，各沟道孔中对应底部选择栅的位置的结构是硅外延层。图1所示的三维存储器中，由于N掺杂的源极线15无法与沟道层14b电性连接(需要在底部选择栅导通时二者才会导通)，因此其底部选择栅是直线形。

图2和图3所示的三维存储器为电荷捕获型存储器(CTF)，其中电荷捕获层是通过介电层来实现电荷存储。然而可以理解，本发明的实施例还可以实施在浮栅型存储器中，其中电荷捕获层是通过浮置栅极来实现。电荷捕获层例如包括多晶硅材料。

图4是本发明一实施例的形成三维存储器件的流程图。图5A-5G是本发明第一实施例的形成三维存储器件的方法的示例性过程示意图。下面参考图4-5G所示描述本实施例的形成三维存储器的方法。

在步骤402，提供半导体结构。

此半导体结构是将被用于后续制程以最终形成三维存储器件的至少一部分。半导体结构可包括阵列区，阵列区可包括核心区和字线连接区。从垂直方向看，核心区具有衬底、位于衬底中的第一掺杂的初始阱区、位于衬底上的牺牲层、位于牺牲层上的堆叠层以及垂直穿过堆叠层的沟道结构。在此，初始阱区与衬底接触，沟道结构到达初始阱区且具有沟道层。可以理解，此处的堆叠层可以包括单个或者多个堆栈。

在图5A中所示例的半导体结构500a可包括衬底501、位于衬底501中的第一掺杂的初始阱区502、位于衬底上的牺牲层503以及位于牺牲层503上的堆叠层510。初始阱区502和牺牲层503之间可具有停止层504。堆叠层510可为第一材料层511和第二材料层512交替层叠的叠层。第一材料层511可为栅极层或伪栅极层。第二材料层512为介质层。堆叠层栈510中设有垂直于衬底501表面的沟道结构，包括沟道层515和导电部517，二者相互电连接。在此，导电部517可为位于沟道孔513内的多晶硅插塞(poly plug)。在此，沟道层515底部并未通过硅外延层与初始阱区502电性连接。另外，堆叠层510的底部为用于之后形成底部选择栅的第一材料层511a。如图5A所示，沟道层515可向下延伸到第一材料层511a的位置，充当底部选择栅的沟道。

沟道结构还可包括在沟道层516与沟道结构所在的沟道孔513之间从外到内设置的阻挡层、电荷捕获层和隧穿层。这些层构成存储器层514。存储器层514可以不是设置在沟道孔内的介质层，而是设置在第一材料层511中靠近第一沟道孔的横向沟槽内的浮栅结构。存储器层514的一些示例细节将在后文描述。

在本发明的实施例中，衬底501的材料例如是硅。初始阱区502的材料例如是硅。衬底501和初始阱区502都可经过第一掺杂，例如P型掺杂。牺牲层503可选择与第一材料层511和第二材料层512有刻蚀选择性的材料。例如牺牲层503可为多晶硅或非晶硅。停止层504的材料例如是氧化硅。第一材料层511和第二材料层512例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底501上交替沉积氮化硅和氧化硅，形成堆叠层510。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区；沟道层515内还可设有填充层516。填充层516可以起到支撑物的作用。填充层516的材料可以是氧化硅。填充层516可以是实心的，在不影响器件可靠性的前提下也可以是中空的。此外，所举例的各层的材料仅仅是示例性的，例如衬底501还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。

在步骤404中，形成垂直穿过堆叠层而到达牺牲层的栅线隙。

在此步骤中，可以在半导体结构中，形成在垂直于衬底的方向上贯穿堆叠层的各种栅线隙(Gate Line Slit,GLS)，从而将核心区划分为多个块存储区和/或指存储区。

在图5B中的半导体结构500b上形成了在垂直于衬底501的贯穿堆叠层510的栅线隙518。栅线隙518到达牺牲层503，去除了牺牲层503的部分厚度。形成栅线隙518的方法包括对堆叠层的刻蚀。在刻蚀之前，可先对堆叠层510顶部的第二材料层512加厚以保护沟道结构。

在步骤406中，去除牺牲层，露出沟道结构在牺牲层的部分的侧壁，在堆叠层与初始阱区之间形成间隙。

在此步骤中，去除牺牲层，在堆叠层与初始阱区之间形成间隙。此时沟道结构在牺牲层的部分的侧壁露出在间隙中。

在图5C中的半导体结构500c中，去除牺牲层而形成了间隙505。间隙505露出沟道结构在牺牲层的部分的侧壁，且露出停止层504。去除牺牲层的方法例如是湿法刻蚀。在此，堆叠层最底层的第二材料层、停止层504以及沟道结构在牺牲层的部分的外侧壁的阻挡层可以作为湿法刻蚀的停止层。

在步骤408中，去除沟道结构在牺牲层的部分侧壁厚度，露出沟道层的一部分。

在此步骤中，通过间隙去除沟道结构的部分侧壁厚度，包括阻挡层、电荷捕获层和隧穿层，从而露出沟道层的一部分。在这一步骤中，可通过多次湿法刻蚀来依次去除阻挡层、电荷捕获层和隧穿层，其细节将在后文描述。在这一过程中，停止层也会被去除，从而露出阱区以及未覆盖阱区的衬底。在这一过程中，使用湿法刻蚀来使得阱区和衬底露出，相比使用等离子体的方式，对阱区和衬底的损害更小。

在图5D中的半导体结构500d中，露出了沟道层515的一部分515a，同时露出了阱区502。在此示例中，沟道层515从沟道结构侧面露出的部分515a为圆柱面。

在步骤410，将初始阱区扩展到间隙而成为最终阱区，最终阱区接触沟道层的一部分。

在此步骤中，利用去除牺牲层而形成的间隙来扩展初始阱区，使之填满间隙，成为能够接触沟道层的最终阱区。在一个实施例中，可以使用生长工艺来扩展初始阱区。例如从初始阱区和沟道层的露出的部分进行选择性外延生长(Selective Epitaxial Growth,SEG)，形成硅外延层。在另一个实施例中，可以使用沉积的方式来扩展初始阱区。

在图5E中的半导体结构500e中，扩展后的最终阱区502’已经填满了间隙，从而接触沟道层515从沟道结构侧面露出的部分515a。在此示例中，可以使用SEG工艺在初始阱区上生长硅外延层，而得到最终阱区。最终阱区502’在栅线隙518处具有凹陷502a。。在图5E的示例中，凹陷502a在衬底延伸方向(图中水平方向)的尺寸与栅线隙518的特征尺寸大致相同。在其他示例中，生长的硅外延层可以不具有凹陷502a，而是平整的；或者生长的硅外延层可以凸出到栅线隙518中；在这些示例中，可以通过额外的工艺去除多余的硅外延层。

在步骤412，在最终阱区上形成接触区。

在此步骤中，在最终阱区上形成用于与阵列共源极电性连接的接触区。当堆叠层中使用了伪栅极层时，可以在此过程中将伪栅极层替换为栅极层。

在图5F中的半导体结构500f中，去除伪栅极层，从而在第二材料层512之间形成间隙。在此步骤中，还可以对最终阱区502’与堆叠层最下方的第二材料层512之间的界面进行短暂的热处理。在图5G中的半导体结构500g中，形成栅极层511’。栅极层的材料例如是氮化钛(TiN)或者钨(W)。栅极层511’与沟道结构之间可形成有高K(介电系数)氧化层。继续参考图5G，在最终阱区502’上形成接触区506。

在步骤414，在栅线隙中形成阵列共源极，阵列共源极接触所述接触区。

在此步骤中，在栅线隙形成阵列共源极以通过接触区、最终阱区的路径连接沟道层。

此步骤形成的半导体结构可参考图2所示。

至此，三维存储器的沟道结构的工艺基本完成。在这些工艺完成后，再加上常规的工艺，即可得到本发明实施例的三维存储器。举例来说，当三维存储器为浮栅型存储器时，堆叠层510为栅极堆栈，堆叠层中的第一材料层511为栅极层，在步骤412中不需经过材料替换的步骤。

在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

图6A-6C是本发明一实施例的形成三维存储器的初始半导体结构的示例性过程中的剖面示意图。下面参考图6A-6C描述这一示例性过程。

首先提供如图6A所示的半导体结构600a，其包括衬底501、位于衬底501中的第一掺杂的初始阱区502、位于衬底上的牺牲层503以及位于牺牲层503上的堆叠层510。初始阱区502和牺牲层503之间可具有停止层504。堆叠层510可为第一材料层511和第二材料层512交替层叠的叠层。第一材料层511可为栅极层或伪栅极层。第二材料层512为介质层。

接着，在半导体结构600a中形成沟道孔513，如图6B的半导体结构600b所示。

然后，在沟道孔513中形成包括存储器层514和沟道层515的沟道结构，如图6C的半导体结构600c所示。之后，在半导体结构600c的沟道孔中形成填充层516和导电部517，即得到图5A的半导体结构500a。

图7A-7C是本发明一实施例的去除沟道结构的部分侧壁厚度的示例性过程中的剖面示意图。下面参考图7A-7C描述这一示例性过程。

首先如图7A所示，去除沟道结构侧壁最外侧的阻挡层514a，从而露出电荷捕获层514b。这一步骤同时会去除初始阱区502之上的停止层504，从而露出初始阱区502。这一步骤可通过湿法刻蚀处理，在侧壁方向，湿法刻蚀会在电荷捕获层516b处停止；在顶面，湿法刻蚀会将堆叠层510最下方的第二材料层512减薄；在底面，湿法刻蚀会留下薄的停止层504或者完全去除停止层504。

接着如图7B所示，去除沟道结构侧壁的电荷捕获层514b，从而露出隧穿层514c。这一步骤可通过湿法刻蚀处理，在侧壁方向，湿法刻蚀会在隧穿层514c处停止；在顶面，湿法刻蚀会停留在堆叠层510最下方的第二材料层512处；在底面，湿法刻蚀会停留在残留的停止层504(如果有残留的话)或者停留在初始阱区502上。

接着如图7B所示，去除沟道结构侧壁的隧穿层514c，从而露出沟道层的一部分515a。这一步骤可通过湿法刻蚀处理，在侧壁方向，湿法刻蚀会在沟道层的一部分515a处停止；在顶面，湿法刻蚀减薄堆叠层510最下方的第二材料层层512；在底面，湿法刻蚀会停留在初始阱区502上。

图8A-8F是本发明一实施例的形成三维存储器的示例性过程中的剖面示意图。此示例性过程可用于形成图3所示的包含多个堆栈的三维存储器件。参考图8A-8F所示，首先提供如图8A所示的半导体结构800a，其包括衬底801、位于衬底801中的第一掺杂的初始阱区802、位于衬底上的牺牲层803以及位于牺牲层803上的第一堆栈810。初始阱区802和牺牲层803之间可具有停止层804。第一堆栈810可为第一材料层811和第二材料层812交替层叠的叠层。第一材料层811可为栅极层或伪栅极层。第二材料层812为介质层。在此，各个层的材料的示例与图6A所示的各个层的材料可以是相同的，在此不再展开。

接着，在半导体结构800a中形成穿过第一堆栈510的第一沟道孔813，如图8B的半导体结构800b所示，其穿过牺牲层803到达初始阱区802。可在半导体结构800a中刻蚀第一堆栈810，形成第一沟道孔813。

然后如图8C所示，在沟道孔813位于牺牲层803和初始阱区802的部分形成阻挡层805，得到半导体结构800c。阻挡层805可以是氧化层，例如氧化硅。

之后，如图8D所示，在第一沟道孔813中形成牺牲层818，得到半导体结构800d。牺牲层818的材料可以是多晶硅或者非晶硅。接着在第一堆栈810上形成第二堆栈820。第二堆栈820为第一材料层821和第二材料层822交替层叠的叠层。之后，形成穿过第二堆栈820的第二沟道孔823，其到达牺牲层817，且基本上与第一沟道孔813对准。

之后，如图8E所示，去除牺牲层818，从而露出第一沟道孔813，得到半导体结构800e。

之后，如图8F所示，形成包括存储器层814和沟道层815的沟道结构，得到半导体结构800f。之后，在第一沟道孔813和第二沟道孔823中形成填充层816和导电部817。在此，导电部817可为多晶硅插塞。可选地，沟道层815内可形成填充层816。填充层816可以起到支撑物的作用。填充层816的材料可以是氧化硅。填充层816可以是实心的，也可以是中空的。

之后，经过类似图5A-5F的步骤，得到图8G所示的半导体结构800g，在此结构中，沟道层815位于最终阱区802’的部分815a从沟道结构的侧面露出，从而与阱区802’接触。在本实施例中，沟道层815从沟道结构侧面露出的部分815a为圆柱面，这样可以起到较好的接触效果。但是可以理解，沟道层的部分815a也可以为其他轮廓。之后在栅线隙818形成阵列共源极以通过接触区803、阱区802’的路径电性连接沟道层815。此步骤形成的半导体结构可参考图3所示。

三维存储器件的其他细节，例如字线连接区、周边互连等，并非本发明的重点，在此不再展开描述。

在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。

本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (14)

1.一种三维存储器，包括：

衬底；

经掺杂的阱区，位于所述衬底中，所述阱区与所述衬底接触；

位于所述衬底上的堆叠层，所述堆叠层包括间隔的栅极层；

垂直穿过所述堆叠层且到达所述阱区的沟道结构，所述沟道结构包括沟道层，其中所述沟道层位于所述阱区的部分从所述沟道结构的侧面露出，从而与所述阱区接触。

2.如权利要求1所述的三维存储器，其特征在于，所述沟道层从所述侧面露出的部分为圆柱面。

3.如权利要求1所述的三维存储器，其特征在于，所述阱区包括硅外延层，所述沟道层与所述硅外延层接触。

4.如权利要求1所述的三维存储器，其特征在于，还包括垂直穿过所述堆叠层的阵列共源极，所述阱区与所述阵列共源极电性连接，其中所述阱区与所述阵列共源极之间设有接触区。

5.如权利要求3所述的三维存储器，其特征在于，所述栅极层包括底部选择栅，所述沟道层延伸到所述底部选择栅的位置。

6.如权利要求1所述的三维存储器，其特征在于，所述阱区为P型掺杂。

7.如权利要求1所述的三维存储器，其特征在于，所述堆叠层包括一个堆栈或多个堆叠的堆栈。

8.一种形成三维存储器的方法，包括以下步骤：

提供半导体结构，所述半导体结构具有衬底、位于所述衬底中的经掺杂的初始阱区、位于所述衬底上的牺牲层、位于所述牺牲层上的堆叠层以及垂直穿过所述堆叠层的沟道结构，其中所述初始阱区与所述衬底接触，所述沟道结构到达所述初始阱区且具有沟道层；

形成垂直穿过所述堆叠层而到达所述牺牲层的栅线隙；

去除所述牺牲层，露出所述沟道结构在所述牺牲层的部分的侧壁，在所述堆叠层与所述初始阱区之间形成间隙；

去除所述沟道结构在所述牺牲层的部分侧壁厚度，露出所述沟道层的一部分；以及

将所述初始阱区扩展到所述间隙而成为最终阱区，所述最终阱区接触所述沟道层的一部分。

9.如权利要求8所述的方法，其特征在于，所述沟道层露出的部分为圆柱面。

10.如权利要求8所述的方法，其特征在于，将所述初始阱区扩展到所述间隙而成为最终阱区的步骤包括：

从所述初始阱区和所述沟道层的露出的部分生长硅外延层。

11.如权利要求10所述的方法，其特征在于，生长硅外延层的步骤中，所述硅外延层在所述栅线隙处具有凹陷。

12.如权利要求8所述的方法，其特征在于，还包括：

在所述最终阱区上形成接触区；以及

在所述栅线隙中形成阵列共源极，所述阵列共源极接触所述接触区。

13.如权利要求8所述的方法，其特征在于，所述堆叠层包括一个堆栈或多个堆叠的堆栈。

14.如权利要求8所述的方法，其特征在于，所述阱区为P型掺杂。