CN1104128C - 异步传输模式通信设备 - Google Patents

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Abstract

在一种ATM通信设备中，当发送调度部分确定一个发送虚拟信道时，如果在发送有效负载临时存储部分中没有可用于该虚拟信道的有效负载，则与多个信元相对应的有效负载数据将被从主机内存中读出。对应于一第一信元的有效负载、相应的信元报头及信元报尾将被组成一个发送信元，然后，该信元被发送到物理层设备上。而与第二及其它顺序信元相对应的有效负载则被临时保存在发送有效负载存储装置中。

Description

异步传输模式通信设备
技术领域
本发明涉及一种ATM通信设备。具体来说，本发明涉及的这种ATM通信设备具有一个可用于各虚拟信道(以下称为VC)的发送数据临时存储电路。
背景技术
图1的框图显示了一种传统的ATM通信设备。如图1所示，传统ATM通信设备1的ATM信元形成/发送部分由以下各部分构成：发送调度部分8，它用于选择下一个就要发送的VC；信元形成/发送控制部分6，它用于从发送调度部分8接收说明选中VC的信息并控制VC信元发送；发送参数存储部分7，它可存储用来控制信元发送的信息(发送参数)；用于形成一发送信元的发送信元形成部分9；以及用于存储发送信元的发送数据FIFO10。该ATM通信设备1的接收/分隔部分由下列部分构成：接收/信元分隔控制部分12，它用于断开并对接收信元滤波以对原始信息进行还原；接收数据FIFO13，它可在分隔之后存储接收信元的有效负载；主机总线接口部分5，它用于向/从含有主机CPU2、主机内存3及主机总线4的主机系统发送/接收数据；物理层设备接口部分11，它用于向/从物理层设备发送/接收ATM信元。
该ATM通信设备1通过主机总线4与主机内存3和主机CPU2相连接。主机内存3中保存着有效负载发送/接收数据。例如，主机CPU2对发送/接收有效负载进行上层处理，输出发送请求，并管理主机内存。
图2显示了传统ATM通信设备中发送参数存储部分7(见图1)的格式。
如图2所示，就一个VC而言，发送参数存储部分7中保存有信元报头信息31，信元报尾信息32，有效负载在主机内存3中的存储地址33(主机内存有效负载存储地址说明了有效负载存储区在主机内存3中的起始地址)，以及主机内存有效负载容量34(它说明了在从有效负载存储地址33开始的连续区域中保存的有效负载的字节数)。尽管在图2中仅显示了一个VC的存储信元(存储部分)，但类似的存储部分存在于所有其它VC的发送参数存储部分7之中。
如图1所示，传统ATM通信设备1包括以下信号线：VC序号信号线19，发送参数信号线20，DMA开始请求信号线21，有效负载数据信号线25，报头/报尾数据信号线26，以及信元数据信号线27。以下将参考图1对各信号线进行详细说明。
发送调度部分8利用VC序号信号线19将VC序号通知给信元形成/发送控制部分6，以确定下一个将要发送的VC。发送参数信号线20用于在信元形成/发送控制部分6和发送参数存储部分7之间交换发送参数。
信元形成/发送控制部分6利用DMA开始请求信号线21将DMA的读入地址和DMA读入数据的长度通知给主机总线接口部分5，以开始DMA传送。主机总线接口部分5利用有效负载数据信号线25向发送信元形成部分9发送有效负载数据DMA-读。
报头/报尾数据信号线26用于向发送信元形成部分9发送信元报头信息31和信元报尾信息32(见图2)，报头信息31和报尾信息32是由信元形成/发送控制部分6通过发送参数信号线20从发送参数存储部分7中读出的。信元数据信号线27用于将由发送信元形成部分9形成的发送信元保存在发送数据FIFO10中。
图3的流程图显示了传统ATM通信设备的操作流程。以下将参考图3以及图1和图2对传统ATM通信设备的操作流程进行说明。
在传统ATM通信设备中，当要对下一个信元进行发送时，发送调度部分8将通过VC序号信号线19把信元的VC序号通知给信元形成/发送控制部分6(步骤S1“VC序号通知”)。
根据接收到的VC信元序号通知，信元形成/发送控制部分6将通过DMA开始请求信号线21向主机总线接口部分5通知主机内存的有效负载存储地址33(它作为DMA读入地址而保存在发送参数存储部分7之中)和48个字节(该数值代表了上一个信元的主机内存有效负载容量34)长度的DMA读入数据。然后，信元形成/发送控制部分6给指导主机总线接口部分5提供一个指令以DMA-读入与主机内存3中的一个信元相对应的发送有效负载。
根据所接收的上述指令，主机总线接口部分5将在当与一个或多个信元相对应的发送有效负载保存在主机内存3中的连续地址区域时，用一个总线周期来DMA-读入1个信元的数据，并且DMA读入可通过主机总线4的结构而连续完成。
如果发送有效负载分布在主机内存3中的不同地址区域，或DMA读入不能通过主机总线4的结构而连续完成，则一个信元数据的DMA读入将在多个总线周期中完成。由DMA读入的发送有效负载被送往发送信元形成部分9。在发送信元形成部分9中，有效负载、信元报头信息31及信元报尾信息32被封装进一个信元。而此信元被保存在发送数据FIFO10之中。
发送调度部分8以信元为单位对发送VC进行选择，而且没有必要为两个信元连续地选择相同的VC。由于这个原因，使得发送有效负载的DMA读入、发送信元的形成、以及在发送数据FIFO10中的数据写都以信元为单位而进行(步骤S2“传送一个信元”)。
进行这种操作的原因如下。假设发送调度部分8选中了一个给定VC以作为发送VC。在这种情况下，如果与该VC相对应的两个或多个信元的有效负载数据被保存在发送数据FIFO10中，则当发送调度部分8选中另一个VC以作为下一个发送VC时，发送顺序将被打乱。
保存在发送数据FIFO10之中的发送信元被通过物理层设备接口11送往物理层设备(步骤S3“发送一个信元”)。
在上述ATM通信设备(以下称现有技术)中存在以下问题(第一和第二问题)。
第一个问题是：主机总线(见图1中的参考序号4)的传送效率很低。
其原因在于，在现有技术中，对发送数据以信元为单位的DMA读入将产生一个额外开销，该额外开销与用于各DMA读入所进行的总线访问及类似过程的判断有关。假设该ATM通信设备通过一个PCI总线接口从主机内存中主读入有效负载数据，在这种情况下，至少需要两个时钟周期的时间以使该ATM通信设备获得总线访问(即，将REQ#信号设定为低电平之后，再通过获得一GNT#信号以将一FRAME#信号设定为低电平，这期间所需的时间)。另外，由于在该ATM通信设备输出一个地址后，还至少需要两个时钟周期的时间以从主机内存中接收第一个字的数据，所以用于各DMA读入的总额外开销至少为2+2＝4个时钟周期。
实际情况中，总线访问时间所需的时间还要更长。另外，在ATM通信设备输出一个地址的时刻与第一个字的数据被从主机内存中接收到的时刻之间的时间间隔内，一般还有一个等待时间。在这种情况下，随着位于ATM通信设备与主机内存之间的PCI总线的越发拥塞，总线访问时间越长，或者从主机内存中接收有效负载数据的延迟越多，第一个问题将更加明显。
第二个问题是：在信元发送确定和实际发送之间有较长的延迟。这是因为，DMA读入必须总在信元发送确定(发送VC确定)之后才能完成，因此由DMA读入所需额外开销所造成的延迟将不可避免地发生在各个信元之中。
随着位于ATM通信设备与主机内存之间的PCI总线的越发拥塞，总线访问时间越长，或者从主机内存中接收有效负载数据的延迟越多，第二个问题也将更为明显。
发明内容
本发明是考虑现有技术中的上述情况而形成的，其目的是提供这样一种ATM通信设备，它可通过提高主机的总线传送效率来减少信元发送确定时刻与信元实际发送时刻之间的延迟。
一种根据本发明的ATM通信设备，它能够在一个总线周期内将与多个信元相对应的发送数据DMA-读入一个内部缓冲器，并能通过从该缓冲器中读出发送数据来发送ATM信元。更具体地说，这种ATM通信设备联合使用了发送数据临时存储部分(它能够以VC为单位，对与多个信元相对应的发送数据进行存储/管理)和一能够在一个总线周期内将与多个信元相对应的发送数据DMA读入临时存储部分的装置。
为达到上述目的，就主要方面而言，本发明提供的一种ATM通信设备包括：
发送调度装置，它用于确定将要发送的虚拟信道；
信元报头存储装置，它用于保存发送信元的报头信息；
信元报尾存储装置，它用于保存发送信元的报尾信息；
有效负载读入装置，它用于从主机内存中读出有效负载数据；以及
发送信元形成装置，它用于将从主机内存中读出的有效负载数据、信元报头信息及信元报尾信息组成一个发送信元。
此ATM通信设备能够为一给定虚拟信道从主机内存中读出有效负载数据，在发送调度装置确定该给定虚拟信道发送时，将有效负载数据、信元报头信息及信元报尾信息组成一个发送信元，并将该信元发送到物理层设备上。
这种ATM通信设备的特征在于它还包括：
发送有效负载存储装置，它用于以虚拟信道为单位来保存与多个信元相对应的有效负载；
有效负载存储位置存储装置，它用于保存在发送有效负载存储装置中所存储的各有效负载的位置信息；和
被存储有效负载计数存储装置，它用于保存说明有效负载当前所在存储区域的信息，而该区域则由与指定信元序号相对应的有效负载存储位置来表示。
当发送调度装置确定一个发送虚拟信道，并且如果在发送有效负载存储装置中没有该虚拟信道的有效负载时，与多个信元相对应的有效负载数据将被从主机内存中读出。然后，对应于第一信元的有效负载、信元报头及信元报尾将被组成一个发送信元。该信元被发送到物理层设备上。而与第二及其它顺序信元相对应的有效负载则被临时保存在发送有效负载存储装置中。
当发送调度装置将虚拟信道确定为下一个发送虚拟信道，并且如果在发送有效负载存储装置中存有有效负载时，该有效负载将被直接从发送有效负载存储装置中读出。然后，该有效负载、对应的信元报头及信元报尾将被组成一个发送信元。该信元被发送到物理层设备上。
根据本发明的另一个方面，在此ATM通信设备中，当发送调度装置确定一虚拟信道时，即使用于该发送虚拟信道的有效负载序数(保存在发送有效负载存储装置中)不是0但未超过一预定阈值，有效负载数据也可以被从主机内存中重新读出，并被加入/存储到发送有效负载存储装置中。
在根据本发明所述的ATM通信设备中，用于待发送VC的对应于多个信元的发送数据可以在一个总线周期内被DMA读入发送数据临时存储装置。对于第二个及其后的信元来说，发送数据可从内部缓冲器中直接读出而不需使用主机总线。
因此，本发明具有以下效果。
第一个效果是提高了主机总线的利用率，其原因如下。
根据本发明所述，由于该ATM通信设备利用了能够以VC为单位保存与多个信元相对应的有效负载数据的存储装置，使得与多个信元相对应的有效负载数据能够在一个总线周期内被读入ATM通信设备。此举减小了伴随着数据传送的额外开销。
假设该ATM通信设备通过PCI总线接口从主机内存中主读入有效负载数据，在这种情况下，至少需要两个时钟周期的时间以使该ATM通信设备获得总线访问(即，将REQ#设定为低电平以获得GNT#的时刻与FRAME#信号以低电平输出的时刻之间的时间间隔)。另外，在该ATM通信设备输出一个地址后，还至少需要两个时钟周期的时间以从主机内存中接收第一个字的数据，也就是说，每个DMA读入的总额外开销至少为2+2＝4个时钟周周期。
假设对应于一个信元的有效负载数据被输出到总线上的总时间为12个时钟周期。在现有技术中，以信元为单位读出对应于5个信元的有效负载数据所需的时间至少为(2+2+12)×5＝80个时钟周期。而在本发明中，在一个总线周期内读出对应于5个信元的有效负载数据所需的时间只有2+2+(12×5)＝64个时钟周期。
实际情况中，总线访问时间所需的时间要超过上述时间。另外，在ATM通信设备输出一个地址的时刻与第一个字的数据被从主机内存中接收到的时刻之间的时间间隔内，一般还有一个等待时间。在这种情况下，随着位于ATM通信设备与主机内存之间的PCI总线的越发拥塞，总线访问时间越长，或者从主机内存中接收有效负载数据的延迟越多，本发明对ATM通信设备中主机总线利用率的提高也相应更大。
本发明的第二个效果是使得信元发送确定时刻与实际发送时刻之间的延迟较小，其原因如下。
根据本发明，该ATM通信设备利用了能够以VC为单位保存与多个信元相对应的有效负载数据的存储装置，而与第二个及其后信元相对应的有效负载数据被临时保存在这个存储装置中。在信元发送过程中，有效负载被从内部存储区读出而无需使用总线，因此避免了由于使用总线而造成的读延迟。
例如，考虑一下，当与一个信元相对应的有效负载数据被通过PCI总线接口主读入时所造成的读入延迟。至少需要两个时钟周期的时间以使ATM通信设备在将REQ#设定为低电平以获得GNT#之后，以低电平输出FRAME#信号。另外，在该ATM通信设备输出一个地址后，还至少需要两个时钟周期的时间以从主机内存中接收第一个字的数据，因而至少发生了4个时钟周期的延迟。
与之相比，在本发明中，在从ATM通信设备中的有效负载数据存储装置读入1个信元的数据的过程中没有不确定因素，即，总线访问时间。因此，即使此设备与类似的PCI总线接口相连接，也只需考虑两个时钟周期的已知值。
实际情况中，总线访问时间所需的时间要超过上述时间。另外，在ATM通信设备输出一个地址的时刻与第一个字的数据被从主机内存中接收到的时刻之间的时间间隔内，一般还有一个等待时间。在这种情况下，随着位于ATM通信设备与主机内存之间的PCI总线的越发拥塞，总线访问时间越长，或者从主机内存中接收有效负载数据的延迟越多，本发明所述的ATM通信设备可获得明显的延迟减少效果。
附图说明
通过以下详细说明并参考附图(其中通过图例显示了体现本发明原则的实施例)，本发明的其它目的、特征和优点对熟练的技术人员来说将变得更为清楚。
图1为传统ATM通信设备的结构示意框图。
图2为图1所示现有技术中发送参数存储部分的格式图。
图3为图1所示现有技术的操作流程图。
图4为根据本发明第一个实施例所述ATM通信设备的结构示意图。
图5为本发明第一个实施例中发送参数存储部分的格式图。
图6为本发明第一个实施例的操作流程图。
图7为根据本发明第二个实施例所述ATM通信设备的结构示意图。
图8为本发明第二个实施例中的随机存取存储器经初始化后的内容结构图。
图9为本发明第二个实施例中的随机访问存储器在其部分随机存储器被分配给发送VC时的内容结构图。
图10为本发明第二个实施例中发送参数存储部分的格式图。
图11为本发明第三个实施例中发送参数存储部分的格式图。
图12为本发明第三个实施例的操作流程图。
具体实施方式
以下将参考附图对本发明的多个实施例进行详细说明。
图4为根据本发明第一个实施例所述ATM通信设备的结构示意图。
如图4所示，与参考图1对传统ATM通信设备(现有技术)的说明相类似，一种根据本发明第一个实施例所述的ATM通信设备1具有一个ATM信元形成/发送部分，它由发送调度部分8、信元形成/发送控制部分6、发送参数存储部分7、发送信元形成部分9以及发送数据FIFO10构成。该ATM通信设备1的接收/分隔部分由接收/信元分隔控制部分12、接收数据FIFO13、用于向/从主机系统发送/接收数据的主机总线接口部分5、以及用于向/从物理层设备发送/接收ATM信元的物理层设备接口部分11构成。
根据本发明第一个实施例所述的ATM通信设备1还含有一个位于发送数据FIFO10和主机总线接口部分5之间、能为各VC保存有效负载的发送有效负载临时存储部分14。
如图4所示，发送有效负载临时存储部分14含有多个有效负载FIFO17。各有效负载FIFO17被分别分配给不同的VC。发送有效负载临时存储部分14还含有一个FIFO控制部分18，它用于将FIFO分配给VC并管理已分配给VC的空闲有效负载FIFO17。该部分14还含有用于控制有效负载数据流的第一和第二选择器15和16。
图4中的ATM通信设备1通过主机内存4与主机CPU2和主机内存3相连接。
图5为本发明第一个实施例中发送参数存储部分7的格式图。如图5所示，就一个VC而言，发送参数存储部分7中保存有信元报头信息31，信元报尾信息32，主机内存有效负载存储地址33以及主机内存有效负载容量34。它与现有技术中的格式相同。
如图5所示，除上述各项信息之外，本发明第一个实施例中的发送参数存储部分7还保存：
多信元连续传送允许/禁止信息35，它说明主机CPU2是否一次完成将与多个信元相对应的发送有效负载从主机内存3传送到VC中；
有效负载FIFO序号36，它说明是否有代表有效负载FIFO17的指定序号被分配给VC；
临时存储部分剩余有效负载计数37，它说明与有效负载FIFO17(由有效负载FIFO号36表示)中当前剩余有效负载相对应的信元序号。
尽管在图5中仅显示了一个VC的存储信元(存储部分)，但类似的存储部分在所有其它VC的发送参数存储部分7之中也有。
与现有技术相同，图4所示的ATM通信设备1包括以下信号线：VC序号信号线19，发送参数信号线20，DMA开始请求信号线21，有效负载数据信号线25，报头/报尾数据信号线26，以及信元数据信号线27。该ATM通信设备1还包括一个FIFO控制信息信号线22，一选择信息信号线23以及一选择信息信号线24。
信元形成/发送控制部分6利用FIFO控制信息信号线22来请求FIFO控制部分18给VC分配一个有效负载FIFO17，而且FIFO控制部分18还利用FIFO控制信息信号线22将分配给VC的有效负载FIFO17的序号通知给信元形成/发送控制部分6。
信元形成/发送控制部分6利用选择信息信号线23将用于把有效负载输出目标切换为另一个的命令通知给第一选择器15。信元形成/发送控制部分6利用选择信息信号线24将用于把有效负载输出目标切换为另一个的命令通知给第二选择器16。
图6为本发明第一个实施例的操作流程图。以下将参考图6和图4及图5对本发明第一个实施例的操作流程进行信息说明。
在根据本发明第一个实施例所述的ATM通信设备1中，当要对下一个信元进行发送时，发送调度部分8将通过VC序号信号线19把信元的VC序号通知给信元形成/发送控制部分6(步骤S1“VC序号通知”)。
根据接收到的VC信元序号通知，信元形成/发送控制部分6将搜寻保存于发送参数存储部分7之中的多信元连续传送允许/禁止信息35，以检查是否可以将与多个信元相对应的有效负载连续传送到VC(步骤S11“连续传送VC？”)。
多信元连续传送允许/禁止信息35由主机CPU2确定并被事先设置好。如果主机CPU2不想向VC连续传送有效负载，则流程将转向步骤S2，从而只用DMA-读入对应于一个信元的有效负载。
如果主机CPU2想要向VC连续传送多个有效负载，信元形成/发送控制部分6将搜寻保存于发送参数存储部分7之中的临时存储部分剩余有效负载计数37，以检查用于VC的发送有效负载是否已经被存入发送有效负载临时存储部分14(步骤S12“存储了数据？”)。
如果其中存有有效负载，则流程将转向步骤S17，以从发送有效负载临时存储部分14中读出并发送对应于一个信元的有效负载。
如果其中未保存有效负载，则信元形成/发送控制部分6将搜寻保存于发送参数存储部分7之中的主机内存有效负载容量34，以检查与VC的多个信元相对应的有效负载是否可以被一次DMA-读入(各信元序号可被连续DMA-读入)(步骤S13“连续数据？”)。如果确定在主机内存3的连续地址区域中没有保存与两个信元(96字节)或更多信元相对应的有效负载，流程将转向步骤S2，从而只用DMA-读入对应于一个信元的有效负载。
如果其中保存有与两个或更多信元相对应的有效负载，则信元形成/发送控制部分6将通过FIFO控制信息信号线22向FIFO控制部分18输出一个存储区域获得请求，以通过将发送有效负载临时存储部分14中的一个有效负载FIFO17分配给该VC来获得一个存储区域。根据接收到的请求，FIFO控制部分18通过FIFO控制信息信号线22将空闲有效负载FIFO17序号通知给信元形成/发送控制部分6。如果没有空闲有效负载FIFO17，则FIFO控制部分18将把序号0通知给信元形成/发送控制部分6。
这个被通知的有效负载FIFO序号将作为有效负载FIFO序号36被保存在发送调度部分8中，以用于从发送有效负载临时存储部分14中读出有效负载并发送它们(步骤S14“输出存储区域请求”)。
在步骤S14中，当将有效负载FIFO17分配给VC的工作完成时，信元形成/发送控制部分6会检查保存在发送参数存储部分7之中的有效负载FIFO序号36。如果此有效负载FIFO序号36不是0，则信元形成/发送控制部分6将确定与该VC相对应的发送有效负载可以被保存在发送有效负载临时存储部分14中。然后流程转向步骤S16，以进行与多个信元相对应的有效负载的连续DMA传送。如果此有效负载FIFO序号36为0，并且没有空闲有效负载FIFO17分配给VC，则信元形成/发送控制部分6将确定：该发送有效负载不能被保存在发送有效负载临时存储部分14中。然后流程转向步骤S2，从而只用DMA-读入对应于一个信元的有效负载(步骤S15“是否保存数据？”)。
在步骤S15中，如果信元形成/发送控制部分6确定要执行与多个信元相对应的有效负载的连续DMA传送。则部分6将通过DMA开始请求信号线21向主机总线接口部分5通知DMA读入地址和DMA读入数据长度，并输出一个指令以从主机内存3中用DMA-读入发送有效负载。此时，信元形成/发送控制部分6将把保存于发送参数存储部分7之中的主机内存有效负载存储地址33作为DMA读入地址而通知给主机总线接口部分5。
在通知DMA读入数据长度的过程中，信元形成/发送控制部分6将对可被连续DMA读入信元(由步骤S12确定)的序号减一的信元序号和可以被保存在有效负载FIFO(有效负载FIFO的容量)之中的信元的序号进行比较，并将上述两信元序号中较小的一个加1，以作为可以被DMA-读入的有效负载的信元序号通知给主机总线接口部分5。
信元形成/发送控制部分6将通过选择信息信号线23和选择信息信号线24，把用于说明当前将要传送的与多个信元相对应的数据的信息以及作为命令的有效负载FIFO序号36通知给第一和第二选择器15及16。第一和第二选择器15及16利用命令解码器将这些通知作为命令来处理。
第一和第二选择器15及16通过选择一条避开有效负载FIFO17的路径，直接将第一DMA-读入发送有效负载中1个信元的有效负载发送到发送信元形成部分9。
对剩余的有效负载来说，第一选择器15将其输出切换到一条通往有效负载FIFO17(由有效负载FIFO序号36指定)的路径上，以将该有效负载保存在发送有效负载临时存储部分14中的有效负载FIFO17内(步骤S16“传送有效负载至存储区域”)。
在步骤S2中，与现有技术相同，与一个信元相对应的有效负载被DMA-读入。在这种情况下，信元形成/发送控制部分6通过选择信息信号线23和选择信息信号线24向发送有效负载临时存储部分14中的第一和第二选择器15及16发出跳过有效负载FIFO17的命令，并将有效负载直接送往发送信元形成部分9。
如果信元形成/发送控制部分6在步骤S12中确定：从发送有效负载临时存储部分14中读出并将要发送的是与一个信元相对应的有效负载，则信元形成/发送控制部分6将发出命令以把第二选择器16的输入切换到由有效负载FIFO序号36指定的有效负载FIFO17上，由此将有效负载从发送有效负载临时存储部分14发送到发送信元形成部分9。
在此之后，信元形成/发送控制部分6将对保存在发送参数存储部分7之中的临时存储部分剩余有效负载计数37进行减一操作(步骤S17“从存储区域中读出有效负载”)。
发送有效负载被送往发送信元形成部分9，与信元报头信息31和信元报尾信息32一起组成一个发送信元。该信元被保存在发送数据FIFO10中，然后通过物理层设备接口11被送往物理层设备(步骤S3“发送一个信元”)。
以下将对本发明第二个实施例进行详细说明。
图7为根据本发明第二个实施例所述ATM通信设备的结构框图。
在图4所示的第一个实施例中，发送有效负载临时存储部分14中的有效负载存储区域由多个有效负载FIFO17构成。与之相反，在第二个实施例中使用了一个RAM41(随机存取存储器)来作为有效负载存储区域。该RAM41和用于管理RAM41的缓冲器控制部分42一起构成了一个发送有效负载临时存储部分14。第二个实施例中含有一个缓冲器控制信息信号线43，它取代了FIFO控制信息信号线22。由于剩余的其它结构与第一个实施例中的结构完全相同，故此略去说明。
图8为本发明第二个实施例中的随机存取存储器经初始化后的内容结构图。
如图8所示，RAM41的整个区域被划分为多个具有相同结构的空闲有效负载存储块，即，空闲有效负载存储块(1)51a，空闲有效负载存储块(2)51b，空闲有效负载存储块(3)51c，空闲有效负载存储块(4)51d，空闲有效负载存储块(5)51e及空闲有效负载存储块(6)51f。注意，以下将把具有与空闲有效负载存储块(1)51a相同格式的区域都称为有效负载存储块。
当具有相同长度的各有效负载存储块被分配给VC时，与一个信元相对应的发送有效负载将被保存在各有效负载存储块中。用于相互逻辑链接多个有效负载存储块的前向链路地址被保存在全部有效负载存储块的末端。这些前向链路地址将作为所谓的链接指针来使用。
前向链路地址(1)52a，前向链路地址(2)52b，前向链路地址(3)52c，前向链路地(4)52d，前向链路地址(5)52e及前向链路地址(6)52f分别保存在空闲有效负载存储块(1)51a，空闲有效负载存储块(2)51b，空闲有效负载存储块(3)51c，空闲有效负载存储块(4)51d，空闲有效负载存储块(5)51e及空闲有效负载存储块(6)51f之中。
前向链路地址(1)52a指定了空闲有效负载存储块(2)51b的起始地址；前向链路地址(2)52b指定了空闲有效负载存储块(3)51c的起始地址；前向链路地址(3)52c指定了空闲有效负载存储块(4)51d的起始地址；前向链路地址(4)52d指定了空闲有效负载存储块(5)51e的起始地址；前向链路地址(6)52f指定了空闲有效负载存储块(6)51f的起始地址，因此将空闲有效负载存储块(1)51a到空闲有效负载存储块(6)51f逻辑链接起来。其结果是形成了一个空闲有效负载存储块链53a。
作为空闲有效负载存储块链53a起始有效负载存储块的空闲有效负载存储块(1)51a，它的起始地址将作为空闲有效负载存储块链起始地址54而被保存在缓冲器控制部分42中，以用于建立一个新的链接。
与空闲有效负载存储块链53a的末端相链接的空闲有效负载存储块(6)51f，它的起始地址将作为空闲有效负载存储块链末端地址59而被保存在缓冲器控制部分42中，以用于建立一个新的链接。
初始化之后，RAM41中的有效负载存储块未被分配给任何VC。
在发送一个有效负载的过程中，根据将要建立的一个新链接，有效负载存储块被从空闲有效负载存储块链53a中提取出来，并且这个提取出来的有效负载存储块通过利用前向链路地址被链接以形成一个更大的有效负载存储区域(有效负载存储块链)。该区域被分配给VC以用作有效负载的临时存储区域。
图9为本发明第二个实施例中的随机随取存储器在其部分随机存储器被分配给发送VC时的内容结构图。
以下将参考图9对RAM41在空闲有效负载存储块链53a的四个有效负载存储块被分配给VC1情况下的结构进行详细说明。
参考图9，空闲有效负载存储块链53a的四个空闲有效负载存储块(从第一块到第四块)分别为空闲有效负载存储块(1)51a，空闲有效负载存储块(2)51b，空闲有效负载存储块(3)51c及空闲有效负载存储块(4)51d。它们被从空闲有效负载存储块链53a的起始处分开，并分别被分配为VC1有效负载存储块(1)55a，VC1有效负载存储块(2)55b，VC1有效负载存储块(3)55c及VC1有效负载存储块(4)55d。这些块将用作VC1的发送有效负载存储区域。
在VC1有效负载存储块(1)55a，VC1有效负载存储块(2)55b，VC1有效负载存储块(3)55c及VC1有效负载存储块(4)55d中分别保存有前向链路地址(1)56a，前向链路地址(2)56b，前向链路地址(3)56c及前向链路地址(4)56d，它们被保持而无需重写图8所示前向链路地址(1)52a，前向链路地址(2)52b，前向链路地址(3)52c，前向链路地址(4)52d的数值。这些前向链路地址与VC1有效负载存储块(1)55a，VC1有效负载存储块(2)55b，VC1有效负载存储块(3)55c及VC1有效负载存储块(4)55d逻辑链接，并因此形成一个VC1有效负载存储块链57。
空闲有效负载存储块链起始地址54从图8中空闲有效负载存储块链53a开始被第五空闲有效负载存储块的起始地址(即空闲有效负载存储块(5)51e的起始地址)所替换，因此形成一个新的空闲有效负载存储块链53b。在空闲有效负载存储块链53b中，空闲有效负载存储块(5)51e和空闲有效负载存储块(6)51f相互逻辑链接并被保存。
在空闲有效负载存储块链起始地址54被替换之前，它先被通知给信元形成/发送控制部分6，并作为用于说明VC1有效负载存储块链57起始地址的VC1有效负载存储块链起始地址58而被保存进发送参数存储部分7之中。
参考图9，当一个发送有效负载被从VC1有效负载存储块(1)55a中读出，并且已不需要VC1有效负载存储块(1)55a时，与空闲有效负载存储块链53b末端相链接的空闲有效负载存储块(6)51f的前向链路地址(6)52f将被用于指定VC1有效负载存储块(1)55a起始地址的VC1有效负载存储块链起始地址58所替换。然后，VC1有效负载存储块(1)55a将被链接到空闲有效负载存储块链53b的末端。其结果是，VC1有效负载存储块(1)55a被返回到空闲有效负载存储块链53b。
此时，空闲有效负载存储块链末端地址59将被代表VC1有效负载存储块链起始地址58的地址所替换。
接下来，由前向链路地址(1)表示的地址将被作为VC1有效负载存储块链起始地址58而通知给信元形成/发送控制部分6，并且被保存在发送参数存储部分7中。
一般来说，当对剩余VC进行与对VC1有效负载存储块链57所进行的分配/返还相同的处理时，在RAM41中将出现多个分配给各VC的有效负载存储块链。
图10为本发明第二个实施例中发送参数存储部分7的格式图。
与图5所示第一个实施例中的发送参数存储部分7相同，就一个VC而言，发送参数存储部分7中保存有信元报头信息31，信元报尾信息32，主机内存有效负载存储地址33以及主机内存有效负载容量34，多信元连续传送允许/禁止信息35以及临时存储部分剩余有效负载计数37。
在第一个实施例中，除上述各信息之外，在发送参数存储部分7中还保存有有效负载FIFO序号36，它代表分配给VC的有效负载FIFO17的指定序号；与此相反，在第二个实施例中，由于RAM41中的存储块链作为存储区域而取代了FIFO，则用于说明RAM41中有效负载存储块链起始地址的有效负载存储指针61将被保存(见图10)。
更具体地说，就VC1而言，图9所示的VC1有效负载存储块链起始地址58保存在有效负载存储指针61中。尽管在图10中仅显示了一个VC的存储信元(存储部分)，但类似的存储部分在所有其它VC的发送参数存储部分7之中也有。
以下将参考图7到图10以及图6对本发明第二个实施例的操作进行详细说明。
除步骤S14到S17以及步骤2之外，根据本发明第二个实施例所述ATM通信设备的操作流程与图6所示第一个实施例的操作流程完全相同。
第一个实施例中，在步骤S14中，信元形成/发送控制部分6将发送有效负载临时存储部分14中的有效负载FIFO17分配给这个VC，以获得发送有效负载的存储区域。而在第二个实施例中，RAM41中的部分空闲有效负载存储块链53被提取出来，以获得发送有效负载存储区域。
另外，在第二个实施例中，信元形成/发送控制部分6通过缓冲器控制信息信号线43将信元号(它由对可连续DMA传送的信元号减一而获得，并在步骤S13中得到确定)通知给缓冲器控制部分42，因此获得了一个存储区域。根据接收到的这个通知，缓冲器控制部分42将从空闲有效负载存储块链53的起始位置提取出一个与所请求信元号相对应的空闲有效负载存储块51，并通过缓冲器控制信息信号线43将有效负载存储块链中的有效负载块号及起始地址通知给信元形成/发送控制部分6。
如果此空闲有效负载存储块号小于请求号，并且不是所有块的请求号都预备作为VC的有效负载存储块，则可预备作为有效负载存储块的块号将被通知。如果没有有效负载存储块可被预备，则“0”将被通知为该有效负载存储块的块号。
被通知的有效负载存储块计数及空闲有效负载存储块链起始地址被分别作为临时存储部分剩余有效负载计数37和有效负载存储指针61而保存在发送参数存储部分7中。缓冲器控制部分42含有一个计数器，它对空闲有效负载存储块号进行管理。
一个有效负载存储块链可以通过建立一个新的空闲有效负载存储块链的链接而被提取出来。
更具体地说，在图8所示RAM41的结构中，当有四个有效负载存储块被请求用于VC1时，缓冲器控制部分42将通过缓冲器控制信息信号线43，把当前空闲有效负载存储块链起始地址54作为图9中VC1的有效负载存储块链起始地址58而通知给信元形成/发送控制部分6。然后，信元形成/发送控制部分6将从空闲有效负载存储块链开始，把保存于第四空闲有效负载存储块(4)51d中的前向链路地址(4)52d保存在缓冲器控制部分42中，以作为新的空闲有效负载存储块链起始地址54。经过上述操作，用于VC1的有效负载存储块链被提取出来，而且RAM41将具有如图9所示的结构(步骤S14)。
当该有效负载存储块链在步骤S14中被分配给VC时，信元形成/发送控制部分6将搜寻临时存储部分剩余有效负载计数37(在步骤S14中获得，以用于VC的有效负载存储块号)。如果临时存储部分剩余有效负载计数37不为0，信元形成/发送控制部分6将确定用于VC的有效负载数据可以被保存在发送有效负载临时存储部分14中。然后流程转向步骤S16，以对与多个信元相对应的有效负载进行连续DMA传送。
如果临时存储部分剩余有效负载计数37为0，而且没有有效负载数据可以被保存在发送有效负载临时存储部分14中，则流程将转向步骤S2，从而只用DMA读入与一个信元相对应的有效负载。
如果信元形成/发送控制部分6在步骤S15中确定被执行的是与多个信元相对应的有效负载连续DMA传送，则部分6将通过DMA起始请求信号线21，向主机总线接口部分5通知DMA读入地址及DMA读入数据的长度，并从主机内存3输出一个指令以DMA-读入发送有效负载。
保存在发送参数存储部分7中的主机内存有效负载存储地址33将作为DMA读入地址而被通知。作为DMA读入数据长度的数值(由保存在临时存储部分剩余有效负载计数37中的数值加一而获得)将被送至主机总线接口部分5。
另外，为了给DMA读入有效负载指定一个存储区域，信元形成/发送控制部分6将通过缓冲器控制信息信号线43把有效负载存储指针通知给缓冲器控制部分42。信元形成/发送控制部分6通过选择信息信号线23和选择信息信号线24向第一和第二选择器15及16通知表示与多个信元相对应的有效负载当前将要传送的命令信息。
第一和第二选择器15及16通过一条可避开缓冲器控制部分42的路径，向发送信元形成部分9直接发送第一1-信元的DMA读入有效负载。
对剩余的有效负载，第一选择器15将其输出切换到一条通往缓冲器控制部分42的路径上，以通过缓冲器控制部分42将该有效负载保存在发送有效负载临时存储部分14的RAM41中。此时，缓冲器控制部分42将从由有效负载存储指针61指定的地址开始，把有效负载顺序存入有效负载存储块链(步骤S16)。
在步骤S2中，与现有技术相同，一与一个信元相对应的有效负载被DMA读入。在这种情况下，信元形成/发送控制部分6通过选择信息信号线23和选择信息信号线24向发送有效负载临时存储部分14中的第一和第二选择器15及16发出跳过缓冲器控制部分42的命令，并将有效负载直接送往发送信元形成部分9。
如果信元形成/发送控制部分6在步骤S12中确定从发送有效负载临时存储部分14中读出并将要发送的是与一个信元相对应的有效负载，则信元形成/发送控制部分6将向缓冲器控制部分42通知有效负载存储指针61。
根据上述操作，缓冲器控制部分42将在有效负载存储块中从由有效负载存储指针61指定的有效负载存储块链开始，读出1个信元的有效负载。与此同时，信元形成/发送控制部分6通过选择信息信号线24向第二选择器16发出一个命令，以将输入切换到缓冲器控制部分42一侧，进而将1-信元的有效负载从发送有效负载临时存储部分14送至发送信元形成部分9中。
位于开始处的1-信元有效负载(读入时已经不需要)被逻辑链接至空闲有效负载存储块链53的末端。其结果使得该存储块被释放。
接下来，信元形成/发送控制部分6将对保存于发送参数存储部分7之中的临时存储部分剩余有效负载计数37减一(步骤S17)。
发送有效负载被送往发送信元形成部分9，与信元报头31和信元报尾32一起组成一个发送信元。该信元被保存在发送数据FIFO10中，然后通过物理层设备接口11被送往物理层设备(步骤S3)。
在第二个实施例中，只获得了RAM41的一个区域(它与将被要从主机内存3中DMA读入的有效负载相对应)，而且它在不需要时将被释放。因此，除具有与上述第一个实施例相同的效果以外，第二个实施例还能够有效地利用发送有效负载临时存储部分14的存储区域。
以下将对本发明的第三个实施例进行详细说明。
本发明第三个实施例在发送参数存储部分7的内容结构方面与图7所示第二个实施例有所不同。由于第三个实施例的其它剩余结构与第二个实施例完全相同，故此略去说明。
图11为本发明第三个实施例中发送参数存储部分7的内容结构图。
与图10所示第二个实施例中的发送参数存储部分7相类似，就一个VC而言，在第三个实施例的发送参数存储部分7中保存有信元报头信息31，信元报尾信息32，主机内存有效负载存储地址33以及主机内存有效负载容量34，多信元连续传送允许/禁止信息35，临时存储剩余有效负载计数37以及有效负载存储指针61。
除上述各信息之外，在第三个实施例的发送参数存储部分7中还保存有一个作为参考值的有效负载读入起始门限71。当留在发送有效负载临时存储部分14中有效负载的序号等于或小于一个作为参考值的预定数值时，即使有效负载读入起始门限71不是0，一个新的有效负载也可被从主机内存3中用DMA读入。该有效负载读入起始门限71由主机CPU2来设定。
发送参数存储部分7还保存有一个有效负载存储链末端指针72，它用于为VC保存有效负载存储块链中最末有效负载存储块的起始地址。
图12为本发明第三个实施例的操作流程图。以下将参考图12以及图7和图11对本发明第三个实施例的操作流程进行信息说明。第三个实施例在步骤S12到S17的操作上与第二个实施例有所不同。更具体地说，第三个实施例额外执行了下列操作。
在从发送有效负载临时存储部分14中读出并发送一个有效负载的过程中，即使留在发送有效负载临时存储部分14中的有效负载的序号不为0，有效负载也会被从主机内存3中DMA读入，并且如果该有效负载的序号等于或小于一个预定数值，它将被增加为一个临时保存的有效负载。由于其它操作过程与第二个实施例中的过程完全相同，故此略去说明。
在第三个实施例中，如果信元形成/发送控制部分6搜寻保存于发送参数存储部分7之中的临时存储部分剩余有效负载计数37，并在步骤S12中确定该有效负载已被保存。则信元形成/发送控制部分6将选择一个操作，即，从发送有效负载临时存储部分14读出并发送与一个信元相对应的有效负载。然后流程转向步骤S21。
在步骤S21中，信元形成/发送控制部分6将对保存在发送参数存储部分7之中的有效负载读入起始阈值71和临时存储部分剩余有效负载计数37进行比较。如果信元形成/发送控制部分6确定临时存储部分剩余有效负载计数37大于有效负载读入起始阈值71，流程将转向步骤S17，进而从发送有效负载临时存储部分14中读出与一个信元相对应的有效负载，并对其进行发送而不另外增加任何其它的有效负载。
如果临时存储部分剩余有效负载计数37等于或小于有效负载读入起始阈值71，则流程转向步骤S22，以增加一个有效负载(步骤S21“等于或小于阈值？”)。
如果信元形成/发送控制部分6在步骤S21中确定需要增加一个有效负载，则信元形成/发送控制部分6将搜寻保存在发送有效负载存储部分之中的主机内存有效负载容量34，以检查可以一起DMA读入多少用于VC的有效负载，即，可被DMA读入的有效负载与多少个信元相对应。如果对应于一个信元(48字节)或多个信元的有效负载数据未被保存在主机内存3的连续地址区域中，流程将转向步骤S17，进而从发送有效负载临时存储部分14中读出对应于一个信元的有效负载，并对其进行发送而不另外增加任何其它的有效负载。
如果在主机内存3的连续地址区域中保存有对应于一个信元(48字节)或多个信元的连续有效负载数据，而且与多个信元相对应的有效负载可以在一个总线周期内被DMA读入，则流程转向步骤S23以DMA读入有效负载，并将它们增加/保存在发送有效负载临时存储部分14中(步骤S22“连续数据？”)。
如果信元形成/发送控制部分6在步骤S21中确定在发送有效负载临时存储部分14中已经增加/保存了有效负载，则信元形成/发送控制部分6将通过缓冲器控制信息信号线43，把信元(它与要连续DMA-读入的有效负载相对应，并由步骤S22确定)的序号通知给缓冲器控制部分42，并输出一个有效负载存储块增加请求。此外，信元形成/发送控制部分6还通过缓冲器控制信息信号线43把有效负载存储链末端指针72通知给缓冲器控制部分42。
根据所接收到的请求，缓冲器控制部分42将从空闲有效负载存储块链53的起始位置提取出一个与所请求信元号相对应的空闲有效负载存储块51，并将此块链接到用于VC的有效负载存储块链的末端。
一旦完成链接工作，缓冲器控制部分42将通过缓冲器控制信息信号线43，把上述操作中提取出的存储块的序号以及位于有效负载存储块链末端上的有效负载存储块的起始地址通知给信元形成/发送控制部分6。
如果此空闲有效负载存储块号小于请求号，并且所有与请求号相对应的块都未被预备作为VC的有效负载存储块，则可预备作为有效负载存储块的块号将被通知。如果没有有效负载存储块可被预备，则“0”将被通知为该有效负载存储块的块号。
信元形成/发送控制部分6向临时存储部分剩余有效负载计数37增加被通知了的有效负载存储块号，并保存位于有效负载存储块链末端上的有效负载存储块的起始地址，以作为有效负载存储链末端指针72。
以下将参考图9以及图7、图11和图12，对图9所示本发明第三个实施例中RAM41的结构进行详细说明。
有效负载存储链末端指针72代表了VC1有效负载存储块(4)55d的起始地址。缓冲器控制部分42可识别出当前VC1有效负载存储块链57中的末端有效负载存储块，并将其作为VC1有效负载存储块(4)55d。其结果是，缓冲器控制部分42将VC1有效负载存储块(4)55d中的前向链路地址(4)56d替换为当前空闲有效负载存储块链起始地址54。
在这种情况下，如果信元形成/发送控制部分6所请求的是与一个信元相对应的有效负载存储块，则缓冲器控制部分42将把当前空闲有效负载存储块链起始地址54替换为由空闲有效负载存储块(5)51e中的前向链路地址(5)52e所代表的地址。根据这个操作，空闲有效负载存储块(5)51e被从空闲有效负载存储块链中提取出来，并另外链接至VC1有效负载存储块链57。
最后，缓冲器控制部分42将通过缓冲器控制信息信号线43，把空闲有效负载存储块(5)51e(它已经成为VC1有效负载存储块链57末端的有效负载存储块)的起始地址通知给信元形成/发送控制部分6。
根据所接收到的通知，信元形成/发送控制部分6将保存空闲有效负载存储块(5)51e的起始地址，以作为一个新的有效负载存储链末端指针72(步骤S23“输出存储区域请求”)。
如果在步骤S23中新获得的有效负载存储块的序号为0，流程将转向步骤S17，进而读出当前保存于发送有效负载临时存储部分14之中有效负载的一个信元的有效负载数据，并对其进行发送而不另外增加/保存任何其它的有效负载。
当与一个或多个信元相对应的有效负载被获得时，流程转向步骤S25，以从主机内存3中DMA读入有效负载，并将它们增加/保存在发送有效负载临时存储部分14中(步骤S24“是否能够保存有效负载？”)。
如果信元形成/发送控制部分6在步骤S24中确定要执行有效负载的DMA传送。则部分6将通过DMA开始请求信号线21向主机总线接口部分5通知DMA读入地址和DMA读入数据长度，并输出一个指令以从主机内存3中DMA-读入发送有效负载。
保存在发送调度部分8中的主机内存有效负载存储地址33将被通知作为DMA读入地址。作为DMA读入数据长度的有效负载存储块数(在步骤S23中新近获得)将被送至主机总线接口部分5。
信元形成/发送控制部分6通过选择信息信号线23把作为命令的信息通知给第一选择器15，该命令信息代表了当前将要进行的、向发送有效负载临时存储部分14增加有效负载的传送。第一选择器15将其输出切换到一条通往缓冲器控制部分42的路径上，从而通过缓冲器控制部分42将有效负载保存在发送有效负载临时存储部分14的RAM41中。
此时，空闲有效负载存储块链起始地址54在步骤S23所进行的替换之前，先被临时保存在缓冲器控制部分42中，而且有效负载也从此地址开始，被顺序保存在有效负载存储块链中(步骤S25“传送有效负载至存储区域”)。
参考图12，步骤S25和S17中的处理过程是顺序进行的。但是，如果RAM41采用可同时读写的双端RAM，并且用于RAM41的读写电路独立使用于缓冲器控制部分42之中，则步骤S25和S17可被同时执行。这种结构也包含在本发明的范围之内。
根据本发明第三个实施例所述的ATM通信设备除了具有第二个实施例的效果以外，还具有以下效果：由于有效负载总是保存于发送有效负载临时存储部分14之中，使得除用于VC的第一个信元以外的所有其它有效负载总能被内部读出和发送。基于这个原因，除第一个信元以外，所有其它信元的信元发送中的延迟可被减少。

Claims (2)

1.一种ATM通信设备，包括：发送调度装置，它用于确定将要发送的虚拟信道；信元报头存储装置，它用于保存发送信元的报头信息；信元报尾存储装置，它用于保存发送信元的报尾信息；有效负载读入装置，它用于从主机内存中读出有效负载数据；以及发送信元形成装置，它用于将从主机内存中读出的有效负载数据、信元报头信息及信元报尾信息组成一个发送信元，所述ATM通信设备能够为一给定虚拟信道而从主机内存中读出有效负载数据，在发送调度装置确定对给定虚拟信道的发送时，它可将有效负载数据、信元报头信息及信元报尾信息组成一个发送信元，并将该信元发送到物理层设备上，其特征在于：
所述ATM通信设备还包括：发送有效负载存储装置，它用于以虚拟信道为单位来保存与多个信元相对应的有效负载；有效负载存储位置存储装置，它用于保存在所述发送有效负载存储装置之中存储的各有效负载的位置信息；被存储有效负载计数存储装置，它用于保存代表有效负载当前所在存储区域的信息，而该区域则由与指定信元号相对应的有效负载存储位置来表示，
其中当所述发送调度装置确定一个发送虚拟信道，并且如果在发送有效负载存储装置中没有可用于该虚拟信道的有效负载时，与多个信元相对应的有效负载数据将被从所述主机内存中读出，然后，对应于第一信元的有效负载、相应的信元报头及信元报尾将被组成一个发送信元，该信元被发送到物理层设备上，而与第二及其它顺序信元相对应的有效负载则被临时保存在上述发送有效负载存储装置中，当上述发送调度装置将虚拟信道确定为下一个发送虚拟信道，并且如果在上述发送有效负载存储装置中存有有效负载时，该有效负载将被从上述发送有效负载存储装置中读出，然后，该有效负载、对应的信元报头信息及信元报尾信息将被组成一个发送信元，该信元被发送到物理层设备上。
2.如权利要求1所述的设备，其特征在于当上述发送调度装置确定一虚拟信道时，即使保存在发送有效负载存储装置中用于该发送虚拟信道的有效负载序数不为0但未超过一预定阈值，有效负载数据也可以被从主机内存中新近读出，并被增加/存储到上述发送有效负载存储装置中。
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