CN111192550B - Goa电路和显示面板 - Google Patents

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CN111192550B CN202010120329.7A CN202010120329A CN111192550B CN 111192550 B CN111192550 B CN 111192550B CN 202010120329 A CN202010120329 A CN 202010120329A CN 111192550 B CN111192550 B CN 111192550B
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Abstract

本申请提供一种GOA电路和显示面板，GOA电路包括m个级联的GOA单元，其中第n级GOA单元包括上拉控制模块、逻辑寻址模块、上拉模块、第一下拉模块、第二下拉模块、第三下拉模块、第一下拉维持模块和第二下拉维持模块，上拉控制模块、逻辑寻址模块、上拉模块、第一下拉模块、第二下拉模块、第一下拉维持模块与第一节点连接，逻辑寻址模块包括第二节点，第二下拉模块、第三下拉模块、第二下拉维持模块与第三节点连接，逻辑寻址模块用于在显示时间段对第二节点电位进行两次拉高，在空白时间段通过第二节点将第一节点的电位拉高。通过对第二节点的电位进行两次拉高，使得第一节点的电位也更高，因此有利于阈值电压余量提升，降低了晶体管制程的开发难度。

Description

GOA电路和显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种GOA电路和显示面板。
背景技术
现有的实时补偿型GOA电路结构如图1所示，GOA电路包括晶体管Ta、Tb、Tc、T1、T1A、T1B、T1C、T3、T3A、T3nA、T3nB、T3nC、T3n、T3q、T4、T4l、T4q、T5、T5A、T5B、T5q、T6、T6cr、T7、T7cr、T8、T9和存储电容Cm1、Cm2、Cm3，各晶体管的连接方式如图1中所示，GOA电路还包括第一节点Q、第二节点M、第三节点Qb、第五节点Mh和第六节点Qh，其中，C(n-3)、C(n+3)、COUT(n)均为级传信号，CRCLK、SCCLK和SECLK均为时序信号，LSP、VST均为GOA电路的输入信号，SCOUT(n)和SEOUT(n)均为GOA电路的输出信号，GVDD为电源高电位信号，GVSS0、GVSS1和GVSS2均为电源低电位信号，G-RESET为复位信号。
COUT(n)、SCOUT(n)和SEOUT(n)为提供给显示面板中扫描线的驱动信号，为保证显示面板中扫描线能接受到驱动信号，以打开其控制的各晶体管，必须保证COUT(n)、SCOUT(n)和SEOUT(n)输出正常。由于T6、T6cr和T8的栅极与第一节点Q连接，各输出信号的输出由第一节点Q来控制，而Q点充电率是否充足由第二节点M的电位来控制。在显示时间段，在LSP和C(n-3)为高电位时，Ta和Tb打开，第二节点M的电位为高电位，在空白时间段，G-RESET为高电位时，T1B和T1C打开，第一节点Q被第二节点M的电位拉高，从而在CRCLK、SCCLK和SECLK为高电位时，将T6、T6cr和T8打开，输出高电位的COUT(n)、SCOUT(n)和SEOUT(n)，提供给扫描线。由此可见，第一节点Q的电位高低，对输出信号的正常输出至关重要。通常情况下，第一节点Q可以控制输出信号的正常输出，然而，在GOA电路中阈值电压余量发生正向移动时，Q点需要更高的电位才能保证COUT(n)、SCOUT(n)和SEOUT(n)的正常输出，为保证GOA电路能够正常输出，需要减小GOA电路允许的阈值电压余量。
然而，现有技术的GOA电路为实时补偿型电路，结构较为复杂，因此在GOA电路自身允许的阈值电压余量(Vth margin)较小时，需要晶体管的制程极为稳定，因而晶体管制程的开发难度较高。
因此，现有的GOA电路存在晶体管制程的开发难度较高的技术问题，需要改进。
发明内容
本申请提供一种GOA电路和显示面板，以缓解现有GOA电路中晶体管制程的开发难度较高的技术问题。
为解决上述问题，本申请提供的技术方案如下：
本申请提供一种GOA电路，包括m个级联的GOA单元，其中第n级GOA单元包括：
上拉控制模块，与第一节点连接，用于在显示时间段将所述第一节点的电位拉高；
逻辑寻址模块，包括第二节点，所述逻辑寻址模块与所述第一节点连接，用于在所述显示时间段，对所述第二节点电位进行两次拉高，在空白时间段，通过所述第二节点将所述第一节点的电位拉高；
上拉模块，与所述第一节点连接，用于将第n级级传信号、第一输出信号和第二输出信号的电位拉高；
第一下拉模块，与所述第一节点连接，用于在空白时间段将所述第一节点的电位拉低；
第二下拉模块，与所述第一节点和第三节点连接，用于在显示时间段分别将所述第一节点和所述第三节点的电位拉低；
第三下拉模块，与所述第三节点和所述第二下拉模块连接，用于在空白时间段将所述第三节点的电位拉低；
第一下拉维持模块，包括所述第三节点，所述第一下拉维持模块与所述第一节点和所述第一下拉模块连接，用于维持所述第一节点的低电位；
第二下拉维持模块，与所述第三节点和所述上拉模块连接，用于维持所述第n级级传信号、所述第一输出信号和所述第二输出信号的低电位。
在本申请的GOA电路中，所述上拉控制模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极和第一电极、以及所述第二晶体管的栅极均连接第n-2级级传信号，所述第一晶体管的第二电极连接所述第二晶体管的第一电极，所述第二晶体管的第二电极连接所述第一节点。
在本申请的GOA电路中，所述逻辑寻址模块包括第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第一存储电容，所述第三晶体管的栅极连接第n-2级级传信号，所述第三晶体管的第一电极连接第一低电位信号，所述第三晶体管的第二电极连接第四晶体管的第一电极，所述第四晶体管的栅极和第二电极均连接高电位信号，所述第五晶体管的栅极连接第一输入信号，所述第五晶体管的第一电极连接第n-2级级传信号，所述第五晶体管的第二电极连接第六晶体管的第一电极和第七晶体管的第一电极，所述第六晶体管的栅极连接所述第一输入信号，所述第六晶体管的第二电极和所述第七晶体管的栅极均连接所述第二节点，所述第七晶体管的第二电极连接所述高电位信号，所述第八晶体管的栅极连接所述第二节点，所述第八晶体管的第一电极连接所述高电位信号，所述第八晶体管的第二电极连接所述第九晶体管的第一电极，所述第九晶体管的栅极连接复位信号，所述第九晶体管的第二电极连接所述第一节点，所述第一存储电容的第一极板连接所述第三晶体管的第二电极，第二极板连接所述第二节点。
在本申请的GOA电路中，所述上拉模块包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第二存储电容和第三存储电容，所述第十晶体管的栅极、所述第十一晶体管的栅极以及所述第十二晶体管的栅极均连接所述第一节点，所述第十晶体管的第一电极连接第一时钟信号，所述第十晶体管的第二电极连接所述第n级级传信号，所述第十一晶体管的第一电极连接第二时钟信号，所述第十一晶体管的第二电极连接所述第一输出信号，所述第十二晶体管的第一电极连接第三时钟信号，所述第十二晶体管的第二电极连接所述第二输出信号，所述第十三晶体管的栅极连接所述第一节点，所述第十三晶体管的第一电极连接第四节点，所述第十三晶体管的第二电极连接所述第一输出信号，所述第二存储电容的第一极板连接所述第一节点，第二极板连接所述第一输出信号，所述第三存储电容的第一极板连接所述第一节点，第二极板连接所述第二输出信号。
在本申请的GOA电路中，所述第一下拉模块包括第十四晶体管和第十五晶体管，所述第十四晶体管的栅极和所述第十五晶体管的栅极均连接第二输入信号，所述第十四晶体管的第一电极连接所述第一节点，所述第十四晶体管的第二电极连接所述第十五晶体管的第一电极和所述第四节点，所述第十五晶体管的第二电极连接所述第一低电位信号。
在本申请的GOA电路中，所述第二下拉模块包括第十六晶体管、第十七晶体管和第十八晶体管，所述第十六晶体管的栅极和所述第十七晶体管的栅极连接第n+2级级传信号，所述第十六晶体管的第一电极连接所述第一节点，所述第十六晶体管的第二电极连接所述第十七晶体管的第一电极和所述第四节点，所述第十七晶体管的第二电极连接所述第一低电位信号，所述第十八晶体管的栅极连接所述第n-2级级传信号，所述第十八晶体管的第一电极连接所述第二低电位信号，所述第十八晶体管的第一电极连接所述第三节点。
在本申请的GOA电路中，所述第三下拉模块包括第十九晶体管和第二十晶体管，所述第十九晶体管的栅极连接所述第二节点，所述第十九晶体管的第一电极连接所述第二低电位信号，所述第十九晶体管的第二电极连接所述二十晶体管的第一电极，所述第二十晶体管的栅极连接所述复位信号，所述第二十晶体管的第二电极连接所述第三节点。
在本申请的GOA电路中，所述第一下拉维持模块包括第二十一晶体管、第二十二晶体管、第二十三晶体管、第二十四晶体管、第二十五晶体管和第二十六晶体管，所述第二十一晶体管的栅极和所述第二十二晶体管的栅极连接所述第三节点，所述第二十一晶体管的第一电极连接所述第一节点，所述第二十一晶体管的第二电极连接所述第二十二晶体管的第一电极和所述第四节点，所述第二十二晶体管的第二电极连接所述第一低电位信号，所述第二十三晶体管的栅极和第一电极连接所述高电位信号，所述第二十三晶体管的第二电极连接所述第二十四晶体管的第一电极，所述第二十四晶体管的栅极连接所述第一节点，所述第二十四晶体管的第二电极连接第二低电位信号，所述第二十五晶体管的栅极连接所述第二十三晶体管的第二电极，所述第二十五晶体管的第一电极连接所述高电位信号，所述第二十五晶体管的第二电极连接所述第二十六晶体管的第一电极和所述第三节点，所述第二十六晶体管的栅极连接所述第一节点，所述第二十六晶体管的第二电极连接所述第二低电位信号。
在本申请的GOA电路中，所述第二下拉维持模块包括第二十七晶体管、第二十八晶体管和第二十九晶体管，所述第二十七晶体管的栅极、第二十八晶体管的栅极以及第二十九晶体管的栅极均连接所述第三节点，所述第二十七晶体管的第一电极连接所述第一低电位信号，所述第二十七晶体管的第二电极连接所述第n级级传信号，所述第二十八晶体管的第一电极连接第三低电位信号，所述第二十八晶体管的第二电极连接所述第一输出信号，所述第二十九晶体管的第一电极连接所述第三低电位信号，所述第二十九晶体管的第二电极连接所述第二输出信号。
本申请还提供一种显示面板，包括上述任一项所述的GOA电路。
本申请的有益效果：本申请提供一种GOA电路和显示面板，GOA电路包括m个级联的GOA单元，其中第n级GOA单元包括上拉控制模块、逻辑寻址模块、上拉模块、第一下拉模块、第二下拉模块、第三下拉模块、第一下拉维持模块和第二下拉维持模块，上拉控制模块与第一节点连接，用于在显示时间段将所述第一节点的电位拉高；逻辑寻址模块包括第二节点，所述逻辑寻址模块与所述第一节点连接，用于在所述显示时间段，对所述第二节点电位进行两次拉高，在空白时间段，通过所述第二节点将所述第一节点的电位拉高；上拉模块与所述第一节点连接，用于将第n级级传信号、第一输出信号和第二输出信号的电位拉高；第一下拉模块与所述第一节点连接，用于在空白时间段将所述第一节点的电位拉低；第二下拉模块与所述第一节点和第三节点连接，用于在显示时间段分别将所述第一节点和所述第三节点的电位拉低；第三下拉模块与所述第三节点和所述第二下拉模块连接，用于在空白时间段将所述第三节点的电位拉低；第一下拉维持模块包括所述第三节点，所述第一下拉维持模块与所述第一节点和所述第一下拉模块连接，用于维持所述第一节点的低电位；第二下拉维持模块与所述第三节点和所述上拉模块连接，用于维持所述第n级级传信号、所述第一输出信号和所述第二输出信号的低电位。通过在显示时间段对第二节点的电位进行两次拉高，使得在空白时间段，第一节点的电位也更高，充电率得到保证，进而使得GOA电路允许的阈值电压余量提升，提高了GOA电路的稳定性，降低了晶体管制程的开发难度。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为现有技术中的GOA电路的结构示意图。
图2为本申请实施例提供的GOA电路的结构示意图。
图3为本申请实施例的GOA电路在显示时间段和空白时间段内各信号的时序图。
图4为本申请实施例提供的GOA电路在显示时间段内各信号的时序图。
图5为本申请实施例提供的GOA电路在空白时间段内各信号的时序图。
图6为本申请的GOA电路和现有技术的GOA电路中阈值电压整体偏移对第二节点电位的影响对比示意图。
图7为本申请的GOA电路和现有技术的GOA电路中阈值电压整体偏移对第一输出信号的影响对比示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本申请提供一种GOA电路和显示面板，以缓解现有GOA电路中晶体管制程的开发难度较高的技术问题。
如图2所示，为本申请实施例提供的GOA电路的结构示意图。GOA电路，包括m个级联的GOA单元，其中第n级GOA单元包括上拉控制模块100、逻辑寻址模块200、上拉模块300、第一下拉模块400、第二下拉模块500、第三下拉模块600、第一下拉维持模块700和第二下拉维持模块800。
上拉控制模块100与第一节点Q连接，用于在显示时间段将第一节点Q的电位拉高。
逻辑寻址模块200包括第二节点M，逻辑寻址模块与第一节点连接，用于在显示时间段，对第二节点电位进行两次拉高，在空白时间段，通过第二节点将第一节点的电位拉高。
上拉模块300与第一节点Q连接，用于将第n级级传信号Cout(n)、第一输出信号WR(n)和第二输出信号RD(n)的电位拉高。
第一下拉模块400与第一节点Q连接，用于在空白时间段将第一节点Q的电位拉低。
第二下拉模块500与第一节点Q和第三节点QB连接，用于在显示时间段分别将第一节点Q和第三节点QB的电位拉低。
第三下拉模块600与第三节点QB和第二下拉模块500连接，用于在空白时间段将第三节点QB的电位拉低。
第一下拉维持模块700包括第三节点QB，第一下拉维持模块700与第一节点Q和第一下拉模块400连接，用于维持第一节点Q的低电位。
第二下拉维持模块800与第三节点QB和上拉模块300连接，用于维持第n级级传信号Cout(n)、第一输出信号WR(n)和第二输出信号RD(n)的低电位。
显示面板在显示画面时需要经过显示时间段Promgraming和空白时间段Blank，其中显示时间段为每帧画面的实际显示时间段，空白时间段为相邻帧画面的实际显示时间之间的时间段。
本申请中，通过在显示时间段对第二节点M的电位进行两次拉高，使得在空白时间段，第一节点Q的充电率得到保证，进而使得GOA电路允许的阈值电压余量提升，提高了GOA电路的稳定性，降低了晶体管制程的开发难度。
如图2所示，上拉控制模块100包括第一晶体管T11和第二晶体管T12，第一晶体管T11的栅极和第一电极、以及第二晶体管T12的栅极均连接第n-2级级传信号Cout(n-2)，第一晶体管T11的第二电极连接第二晶体管T12的第一电极，第二晶体管T12的第二电极连接第一节点Q。
逻辑寻址模块200包括第三晶体管T91、第四晶体管T92、第五晶体管T71、第六晶体管T72、第七晶体管T73、第八晶体管T81、第九晶体管T91和第一存储电容Cbt3，第三晶体管T91的栅极连接第n-2级级传信号Cout(n-2)，第三晶体管T91的第一电极连接第一低电位信号VGL1，第三晶体管T91的第二电极连接第四晶体管T92的第一电极，第四晶体管T92的栅极和第二电极均连接高电位信号VGH，第五晶体管T71的栅极连接第一输入信号LSP，第五晶体管T71的第一电极连接第n-2级级传信号Cout(n-2)，第五晶体管T71的第二电极连接第六晶体管T72的第一电极和第七晶体管T73的第一电极，第六晶体管T72的栅极连接第一输入信号，第六晶体管T72的第二电极和第七晶体管T73的栅极均连接第二节点M，第七晶体管T73的第二电极连接高电位信号VGH，第八晶体管T81的栅极连接第二节点M，第八晶体管T81的第一电极连接高电位信号VGH，第八晶体管T81的第二电极连接第九晶体管T91的第一电极，第九晶体管T91的栅极连接复位信号Total-Reset，第九晶体管T91的第二电极连接第一节点Q，第一存储电容Cbt3的第一极板连接第三晶体管T91的第二电极，第二极板连接第二节点M。
上拉模块300包括第十晶体管T23、第十一晶体管T22、第十二晶体管T21、第十三晶体管T6、第二存储电容Cbt1和第三存储电容Cbt2，第十晶体管T23的栅极、第十一晶体管T22的栅极以及第十二晶体管T21的栅极均连接第一节点Q，第十晶体管T23的第一电极连接第一时钟信号CKa，第十晶体管T23的第二电极连接第n级级传信号Cout(n)，第十一晶体管T22的第一电极连接第二时钟信号CKb，第十一晶体管T22的第二电极连接第一输出信号WR(n)，第十二晶体管T21的第一电极连接第三时钟信号CKc，第十二晶体管T21的第二电极连接第二输出信号RD(n)，第十三晶体管T6的栅极连接第一节点Q，第十三晶体管T6的第一电极连接第四节点N，第十三晶体管T6的第二电极连接第一输出信号WR(n)，第二存储电容Cbt1的第一极板连接第一节点Q，第二极板连接第一输出信号WR(n)，第三存储电容Cbt2的第一极板连接第一节点Q，第二极板连接第二输出信号RD(n)。
第一下拉模块400包括第十四晶体管T33和第十五晶体管T34，第十四晶体管T33的栅极和第十五晶体管T34的栅极均连接第二输入信号VST，第十四晶体管T33的第一电极连接第一节点Q，第十四晶体管T33的第二电极连接第十五晶体管T34的第一电极和第四节点N，第十五晶体管T34的第二电极连接第一低电位信号VGL1。
第二下拉模块500包括第十六晶体管T31、第十七晶体管T32和第十八晶体管T55，第十六晶体管T31的栅极和第十七晶体管T32的栅极连接第n+2级级传信号Cout(n+2)，第十六晶体管T31的第一电极连接第一节点Q，第十六晶体管T31的第二电极连接第十七晶体管T32的第一电极和第四节点N，第十七晶体T32管的第二电极连接第一低电位信号VGL1，第十八晶体管T55的栅极连接第n-2级级传信号Cout(n-2)，第十八晶体管T55的第一电极连接第二低电位信号VGL2，第十八晶体管T55的第一电极连接第三节点QB。
第三下拉模块600包括第十九晶体管T102和第二十晶体管T101，第十九晶体管T102的栅极连接所述第二节点，第十九晶体管T102的第一电极连接第二低电位信号VGL2，第十九晶体管T102的第二电极连接第二十晶体管T101的第一电极，第二十晶体管T101的栅极连接复位信号Total-Reset，第二十晶体管T101的第二电极连接第三节点QB。
第一下拉维持模块700包括第二十一晶体管T44、第二十二晶体管T45、第二十三晶体管T51、第二十四晶体管T52、第二十五晶体管T53和第二十六晶体管T54，第二十一晶体管T44的栅极和第二十二晶体管T45的栅极连接第三节点QB，第二十一晶体管T44的第一电极连接第一节点Q，第二十一晶体管T44的第二电极连接第二十二晶体管T45的第一电极和第四节点N，第二十二晶体管T45的第二电极连接第一低电位信号VGL1，第二十三晶体管T51的栅极和第一电极连接高电位信号VGH，第二十三晶体管T51的第二电极连接第二十四晶体管T52的第一电极，第二十四晶体管T52的栅极连接第一节点Q，第二十四晶体管T52的第二电极连接第二低电位信号VGL2，第二十五晶体管T53的栅极连接第二十三晶体管T51的第二电极，第二十五晶体管T53的第一电极连接高电位信号VGH，第二十五晶体管T53的第二电极连接第二十六晶体管T54的第一电极和第三节点QB，第二十六晶体管T54的栅极连接第一节点Q，第二十六晶体管T54的第二电极连接第二低电位信号VGL2。
第二下拉维持模块800包括第二十七晶体管T43、第二十八晶体管T42和第二十九晶体管T41，第二十七晶体管T43的栅极、第二十八晶体管T42的栅极以及第二十九晶体管T41的栅极均连接第三节点QB，第二十七晶体管T43的第一电极连接第一低电位信号VGL1，第二十七晶体管T43的第二电极连接第n级级传信号Cout(n)，第二十八晶体管T42的第一电极连接第三低电位信号VGL3，第二十八晶体管T42的第二电极连接第一输出信号WR(n)，第二十九晶体管T41的第一电极连接第三低电位信号VGL3，第二十九晶体管T41的第二电极连接第二输出信号RD(n)。
在本申请的GOA电路中，包括m个级联的GOA单元，其中第n级GOA单元输出的级传信号为第n级级传信号Cout(n)，2≤n≤m，且n为整数。第n-2级级传信号Cout(n-2)为第n级级传信号Cout(n)之前且与其相隔一级的级传信号，第n+2级级传信号Cout(n+2)为第n级级传信号Cout(n)之前且与其相隔一级的级传信号。
在本申请的GOA电路中，第一输入信号LSP、第二输入信号VST、复位信号Total-Reset均由外部时序器提供。
本申请实施例提供的GOA电路为实时补偿电路，要求GOA在每一帧对应的显示时间段输出正常的驱动时序显示画面，而在每一帧之间的空白时间段输出宽脉冲时序进行阈值电压Vth探测用。图3示出了本申请实施例的GOA电路在显示时间段Promgraming和空白时间段Blank内各信号的时序，其中各信号在高电位和低电位时的电压设置数值如表1中所示。
Figure BDA0002392764640000111
Figure BDA0002392764640000121
表1
下面结合图4和图5对显示时间段和空白时间段内GOA电路的工作进行具体说明。
如图4所示，显示时间段包括第一显示阶段S1、第二显示阶段S2、第三显示阶段S3、第四显示阶段S4和第五显示阶段S5。
在第一显示阶段S1，第n-2级级传信号Cout(n-2)升为高电位，第一晶体管T11与第二晶体管T12打开，第一节点Q被拉升为高电位，第二十四晶体管T52、第二十六晶体管T54、第十晶体管T23、第十一晶体管T22与第十二晶体管T21打开，由于第一节点Q与第三节点QB之间连接构成了反相器结构，它们之间的电位相反，因此，第三节点QB处于低电位，第二十七晶体管T43、第二十八晶体管T42、第二十九晶体管T41、第二十一晶体管T44与第二十二晶体管T45均关闭，同时，第n+2级级传信号Cout(n+2)处于低电位，第十六晶体管T31和第十七晶体管T32关闭，第二输入信号VST为低电位，第十四晶体管T33与第十五晶体管T34关闭。第一时序信号CKa、第二时序信号CKb和第三时序信号CKc处于低电位，第n级级传信号信号Cout(n)、第一输出信号WR(n)和第二输出信号RD(n)输出低电位。由于第n-2级级传信号Cout(n-2)为高电位，第三晶体管T91打开，第一存储电容Cbt3的第一极板连接的P点被复位成低电位，第二极板连接的第二节点M同时为低电位。
在第二显示阶段S2，第一输入信号LSP升为高电位，此时第n-2级级传信号Cout(n-2)维持高电位，第二节点M被抬升至高电位，第四晶体管T92打开，P点维持低电位，由于复位信号Totaol-Rest和第二输入信号VST等信号为低电位，第一节点Q维持高电位，第三节点QB维持低电位。
在第三显示阶段S3，第一输入信号LSP由高电位降为低电位，第五晶体管T71及第六晶体管T72关闭，第n-2级级传信号Cout(n-2)由高电位变为低电位，因此第三晶体管T91关闭，P点电位由低电位切换为高电位，由于第一存储电容Cbt3的存在，第二节点M受到耦合作用，被抬升至更高电位。第一时序信号Cka、第二时序信号CKb和第三时序信号CKc由低电位变为高电位，因此第n级级传信号Cout(n)、第一输出信号WR(n)以及第二输出信号RD(n)的电位也被抬升至高电位，同时由于第二存储电容Cbt1及第三存储电容Cbt2的存在，第一节点Q被耦合至更高电位。
在第四显示阶段S4，第一时序信号Cka、第二时序信号CKb和第三时序信号CKc由高电位切换为低电位，第n级级传信号Cout(n)、第一输出信号WR(n)以及第二输出信号RD(n)的电位被拉至低电位，第一节点Q的信号耦合降低，与第二显示阶段S2时的电位一致。
在第五显示阶段S5，第n+2级级传信号Cout(n+2)由低电位升至高电位，第十六晶体管T31及第十七晶体管T32打开，第一节点Q的电位被拉低至低电位，第二十四晶体管T52、第二十六晶体管T54、第十晶体管T23、第十一晶体管T22与第十二晶体管T21关闭，第三节点QB的电位被抬升至高电位，第二十七晶体管T43、第二十八晶体管T42、第二十九晶体管T41、第二十一晶体管T44与第二十二晶体管T45均打开，第一节点Q、第n级级传信号Cout(n)、第一输出信号WR(n)以及第二输出信号RD(n)维持低电位。
如图5所示，空白时间段包括第一空白阶段B1、第二空白阶段B2、第三空白阶段B3和第四空白阶段B4。
在第一空白阶段B1，复位信号Total reset升为高电位，第九晶体管T82打开，第一节点Q的电位被拉至高电位，第二十四晶体管T52、第二十六晶体管T54、第十晶体管T23、第十一晶体管T22与第十二晶体管T21打开，由于第一节点Q与第三节点QB之间连接构成了反相器结构，它们之间的电位相反，因此，第三节点QB处于低电位，第二十七晶体管T43、第二十八晶体管T42、第二十九晶体管T41、第二十一晶体管T44与第二十二晶体管T45均关闭，同时，第n+2级级传信号Cout(n+2)处于低电位，第十六晶体管T31和第十七晶体管T32关闭，第二输入信号VST为低电位，第十四晶体管T33与第十五晶体管T34关闭。第一时序信号CKa、第二时序信号CKb和第三时序信号CKc处于低电位，第n级级传信号信号Cout(n)、第一输出信号WR(n)和第二输出信号RD(n)输出低电位。
在第二空白阶段B2，复位信号Toatal reset降为低电位，第九晶体管T82关闭，第一时序信号Cka维持低电位，第二时序信号CKb及第三时序信号CKc升为高电位，第n级级传信号信号Cout(n)维持低电位，第一输出信号WR(n)和第二输出信号RD(n)输出高电位。第一节点Q被耦合至更高电位。
在第三空白阶段B3，第二输入信号VST由低电位升为高电位，第十四晶体管T33与第十五晶体管T34打开，第一节点Q的电位被拉低至低电位，第二十四晶体管T52、第二十六晶体管T54、第十晶体管T23、第十一晶体管T22与第十二晶体管T21关闭，第三节点QB的电位被抬升至高电位，第二十七晶体管T43、第二十八晶体管T42、第二十九晶体管T41、第二十一晶体管T44与第二十二晶体管T45均打开，第一节点Q、第一输出信号WR(n)和第二输出信RD(n)拉低至低电位，第n级级传信号Cout(n)维持低电位。
在第四空白阶段B4，第一输入信号LSP升为高电位，第五晶体管T71及第六晶体管T72打开，由于第n-2级级传信号Cout(n-2)为低电位，第二节点M被复位为低电位，第八晶体管T81关闭。第一节点Q、第n级级传信号Cout(n)、第一输出信号WR(n)和第二输出信RD(n)维持低电位。
本申请实施例提供的GOA电路为实时补偿型GOA电路，通过上述过程，为扫描线提供驱动信号，以使显示面板显示画面。
在上述过程中，通过在第一存储电容Cbt3的第一极板侧设置第三晶体管T91和第四晶体管T92，在第一显示阶段S1，第三晶体管T91和第四晶体管T92均打开，使得P点和第二节点M电位为低电位，在第二显示阶段S2，第三晶体管T91和第四晶体管T92均打开，P点的电位维持低电位，第二节点M电位进行第一次拉高，在第三显示阶段S3，第三晶体管T91关闭，第四晶体管T92打开，将P点电位拉高，由于耦合作用，第二节点M的电位进行了第二次拉高。因此，在第一空白阶段B1，第一节点Q的电位相对于现有技术被拉至更高，充电率得到保证，进而使得GOA电路允许的阈值电压余量提升，提高了GOA电路的稳定性，降低了晶体管制程的开发难度。
如图6所示，为本申请的GOA电路和现有技术的GOA电路中阈值电压整体偏移对第二节点M电位的影响对比示意图，其中第一曲线A1为现有技术中阈值电压为0时第二节点M的电位波形，第二曲线A2为本申请中阈值电压为0时第二节点M的电位波形，第三曲线B1为现有技术中阈值电压为5V时第二节点M的电位波形，第四曲线B2为本申请中阈值电压为5V时第二节点M的电位波形。
如图7所示，为本申请的GOA电路和现有技术的GOA电路中阈值电压整体偏移对第一输出信号WR(n)的影响对比示意图，其中第五曲线C1为现有技术中阈值电压为0时第一输出信号WR(n)的电位波形，第六曲线C2为本申请中阈值电压为0时第一输出信号WR(n)的电位波形，第七曲线D1为现有技术中阈值电压为5V时第一输出信号WR(n)的电位波形，第八曲线D2为本申请中阈值电压为5V时第一输出信号WR(n)的电位波形。
结合图6和图7可以看出，当阈值电压Vth为5V时，在显示时间段，现有技术中GOA电路的第二节点M的电位较低，而本申请的第二节点M的电位仍然较高，在空白时间段，现有技术中GOA电路已无波形输出，电路已完全失效，而本申请的第一输出信号WR(n)仍然存在输出，GOA电路正常工作。因此，本申请的GOA电路相对于现有技术，通过在显示时间段对第二节点M的电位进行两次拉高，使得在空白时间段，第一节点Q的电位也更高，充电率得到保证，进而使得GOA电路允许的阈值电压余量提升，提高了GOA电路的稳定性，降低了晶体管制程的开发难度。
本申请还提供一种显示面板，包括上述任一实施例所述的GOA电路。
根据上述实施例可知：
本申请提供一种GOA电路和显示面板，GOA电路包括m个级联的GOA单元，其中第n级GOA单元包括上拉控制模块、逻辑寻址模块、上拉模块、第一下拉模块、第二下拉模块、第三下拉模块、第一下拉维持模块和第二下拉维持模块，上拉控制模块与第一节点连接，用于在显示时间段将第一节点的电位拉高；逻辑寻址模块包括第二节点，逻辑寻址模块与第一节点连接，用于在显示时间段，对第二节点电位进行两次拉高，在空白时间段，通过第二节点将第一节点的电位拉高；上拉模块与第一节点连接，用于将第n级级传信号、第一输出信号和第二输出信号的电位拉高；第一下拉模块与第一节点连接，用于在空白时间段将第一节点的电位拉低；第二下拉模块与第一节点和第三节点连接，用于在显示时间段分别将第一节点和第三节点的电位拉低；第三下拉模块与第三节点和第二下拉模块连接，用于在空白时间段将第三节点的电位拉低；第一下拉维持模块包括所述第三节点，所述第一下拉维持模块与第一节点和第一下拉模块连接，用于维持第一节点的低电位；第二下拉维持模块与第三节点和上拉模块连接，用于维持第n级级传信号、第一输出信号和第二输出信号的低电位。通过在显示时间段对第二节点的电位进行两次拉高，使得在空白时间段，第一节点的电位也更高，充电率得到保证，进而使得GOA电路允许的阈值电压余量提升，提高了GOA电路的稳定性，降低了晶体管制程的开发难度。
综上所述，虽然本申请已以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (8)

1.一种GOA电路，其特征在于，包括m个级联的GOA单元，其中第n级GOA单元包括：
上拉控制模块，与第一节点连接，用于在显示时间段将所述第一节点的电位拉高；
逻辑寻址模块，包括第二节点，所述逻辑寻址模块与所述第一节点连接，用于在所述显示时间段，对所述第二节点电位进行两次拉高，在空白时间段，通过所述第二节点将所述第一节点的电位拉高；
上拉模块，与所述第一节点连接，用于将第n级级传信号、第一输出信号和第二输出信号的电位拉高；
第一下拉模块，与所述第一节点连接，用于在空白时间段将所述第一节点的电位拉低；
第二下拉模块，与所述第一节点和第三节点连接，用于在显示时间段分别将所述第一节点和所述第三节点的电位拉低；
第三下拉模块，与所述第三节点和所述第二下拉模块连接，用于在空白时间段将所述第三节点的电位拉低；
第一下拉维持模块，包括所述第三节点，所述第一下拉维持模块与所述第一节点和所述第一下拉模块连接，用于维持所述第一节点的低电位；
第二下拉维持模块，与所述第三节点和所述上拉模块连接，用于维持所述第n级级传信号、所述第一输出信号和所述第二输出信号的低电位；
其中，所述上拉控制模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极和第一电极、以及所述第二晶体管的栅极均连接第n-2级级传信号，所述第一晶体管的第二电极连接所述第二晶体管的第一电极和第四节点，所述第二晶体管的第二电极连接所述第一节点；所述逻辑寻址模块包括第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第一存储电容，所述第三晶体管的栅极连接第n-2级级传信号，所述第三晶体管的第一电极连接第一低电位信号，所述第三晶体管的第二电极连接所述第四晶体管的第一电极，所述第四晶体管的栅极和第二电极均连接高电位信号，所述第五晶体管的栅极连接第一输入信号，所述第五晶体管的第一电极连接第n-2级级传信号，所述第五晶体管的第二电极连接所述第六晶体管的第一电极和所述第七晶体管的第一电极，所述第六晶体管的栅极连接所述第一输入信号，所述第六晶体管的第二电极和所述第七晶体管的栅极均连接所述第二节点，所述第七晶体管的第二电极连接所述高电位信号，所述第八晶体管的栅极连接所述第二节点，所述第八晶体管的第一电极连接所述高电位信号，所述第八晶体管的第二电极连接所述第九晶体管的第一电极，所述第九晶体管的栅极连接复位信号，所述第九晶体管的第二电极连接所述第一节点，所述第一存储电容的第一极板连接所述第三晶体管的第二电极，第二极板连接所述第二节点。
2.如权利要求1所述的GOA电路，其特征在于，所述上拉模块包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第二存储电容和第三存储电容，所述第十晶体管的栅极、所述第十一晶体管的栅极以及所述第十二晶体管的栅极均连接所述第一节点，所述第十晶体管的第一电极连接第一时钟信号，所述第十晶体管的第二电极连接所述第n级级传信号，所述第十一晶体管的第一电极连接第二时钟信号，所述第十一晶体管的第二电极连接所述第一输出信号，所述第十二晶体管的第一电极连接第三时钟信号，所述第十二晶体管的第二电极连接所述第二输出信号，所述第十三晶体管的栅极连接所述第一节点，所述第十三晶体管的第一电极连接所述第四节点，所述第十三晶体管的第二电极连接所述第一输出信号，所述第二存储电容的第一极板连接所述第一节点，第二极板连接所述第一输出信号，所述第三存储电容的第一极板连接所述第一节点，第二极板连接所述第二输出信号。
3.如权利要求2所述的GOA电路，其特征在于，所述第一下拉模块包括第十四晶体管和第十五晶体管，所述第十四晶体管的栅极和所述第十五晶体管的栅极均连接第二输入信号，所述第十四晶体管的第一电极连接所述第一节点，所述第十四晶体管的第二电极连接所述第十五晶体管的第一电极和所述第四节点，所述第十五晶体管的第二电极连接所述第一低电位信号。
4.如权利要求3所述的GOA电路，其特征在于，所述第二下拉模块包括第十六晶体管、第十七晶体管和第十八晶体管，所述第十六晶体管的栅极和所述第十七晶体管的栅极连接第n+2级级传信号，所述第十六晶体管的第一电极连接所述第一节点，所述第十六晶体管的第二电极连接所述第十七晶体管的第一电极和所述第四节点，所述第十七晶体管的第二电极连接所述第一低电位信号，所述第十八晶体管的栅极连接所述第n-2级级传信号，所述第十八晶体管的第一电极连接第二低电位信号，所述第十八晶体管的第一电极连接所述第三节点。
5.如权利要求4所述的GOA电路，其特征在于，所述第三下拉模块包括第十九晶体管和第二十晶体管，所述第十九晶体管的栅极连接所述第二节点，所述第十九晶体管的第一电极连接所述第二低电位信号，所述第十九晶体管的第二电极连接所述第二十晶体管的第一电极，所述第二十晶体管的栅极连接所述复位信号，所述第二十晶体管的第二电极连接所述第三节点。
6.如权利要求5所述的GOA电路，其特征在于，所述第一下拉维持模块包括第二十一晶体管、第二十二晶体管、第二十三晶体管、第二十四晶体管、第二十五晶体管和第二十六晶体管，所述第二十一晶体管的栅极和所述第二十二晶体管的栅极连接所述第三节点，所述第二十一晶体管的第一电极连接所述第一节点，所述第二十一晶体管的第二电极连接所述第二十二晶体管的第一电极和所述第四节点，所述第二十二晶体管的第二电极连接所述第一低电位信号，所述第二十三晶体管的栅极和第一电极连接所述高电位信号，所述第二十三晶体管的第二电极连接所述第二十四晶体管的第一电极，所述第二十四晶体管的栅极连接所述第一节点，所述第二十四晶体管的第二电极连接第二低电位信号，所述第二十五晶体管的栅极连接所述第二十三晶体管的第二电极，所述第二十五晶体管的第一电极连接所述高电位信号，所述第二十五晶体管的第二电极连接所述第二十六晶体管的第一电极和所述第三节点，所述第二十六晶体管的栅极连接所述第一节点，所述第二十六晶体管的第二电极连接所述第二低电位信号。
7.如权利要求6所述的GOA电路，其特征在于，所述第二下拉维持模块包括第二十七晶体管、第二十八晶体管和第二十九晶体管，所述第二十七晶体管的栅极、所述第二十八晶体管的栅极以及所述第二十九晶体管的栅极均连接所述第三节点，所述第二十七晶体管的第一电极连接所述第一低电位信号，所述第二十七晶体管的第二电极连接所述第n级级传信号，所述第二十八晶体管的第一电极连接第三低电位信号，所述第二十八晶体管的第二电极连接所述第一输出信号，所述第二十九晶体管的第一电极连接所述第三低电位信号，所述第二十九晶体管的第二电极连接所述第二输出信号。
8.一种显示面板，其特征在于，包括如权利要求1至7任一项所述的GOA电路。
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