CN112005383A - 金属氧化物以及包含金属氧化物的晶体管 - Google Patents

金属氧化物以及包含金属氧化物的晶体管 Download PDF

Info

Publication number
CN112005383A
CN112005383A CN201980016347.6A CN201980016347A CN112005383A CN 112005383 A CN112005383 A CN 112005383A CN 201980016347 A CN201980016347 A CN 201980016347A CN 112005383 A CN112005383 A CN 112005383A
Authority
CN
China
Prior art keywords
layer
oxide
metal oxide
insulator
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980016347.6A
Other languages
English (en)
Inventor
山崎舜平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN112005383A publication Critical patent/CN112005383A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01G—COMPOUNDS CONTAINING METALS NOT COVERED BY SUBCLASSES C01D OR C01F
    • C01G15/00—Compounds of gallium, indium or thallium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections
    • H10D30/6213—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections having rounded corners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3434—Deposited materials, e.g. layers characterised by the chemical composition being oxide semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate

Landscapes

  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

提供一种新颖的金属氧化物。本发明的一个方式是一种结晶性金属氧化物，金属氧化物包括第一层及第二层，第一层的带隙比第二层宽，由第一层及第二层形成晶格，在将载流子激发到金属氧化物的情况下载流子经过第二层被传输。第一层包含元素M(M是选自Al、Ga、Y和Sn中的一种或多种)以及Zn，第二层包含In。

Description

金属氧化物以及包含金属氧化物的晶体管
技术领域
本发明的一个方式涉及一种金属氧化物以及包含金属氧化物的晶体管。此外，本发明的一个方式涉及一种半导体装置、半导体晶片、模块以及电子设备。
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。可以说，显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、摄像装置、电子设备等有时包括半导体装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。
背景技术
在氧化物半导体中，发现了既不是单晶也不是非晶的CAAC(c-axis alignedcrystalline：c轴取向结晶)结构及nc(nanocrystalline：纳米晶)结构(参照非专利文献1及非专利文献2)。
非专利文献1及非专利文献2中公开了一种使用具有CAAC结构的氧化物半导体制造晶体管的技术。
另外，在1980年代后期，公开了如下多层结构的技术：作为晶体管的沟道形成区域，能带宽度较大的层与能带宽度较小的半导体的层在量子论上相互作用(参照专利文献1)。
在专利文献1中，晶体管的沟道形成区域设置有由反复了半导体层-绝缘体层-半导体层的多层结构构成的超晶格(Superlattice)结构，各层以该层的表面沿着载流子的迁移方向的方式层叠。
[先行技术文献]
[专利文献]
[专利文献1]日本专利申请公开第昭63-94680号公报
[非专利文献]
[非专利文献1]S.Yamazaki et al.，“SID Symposium Digest of TechnicalPapers”，2012，volume 43，issue 1，pp.183-186
[非专利文献2]S.Yamazaki et al.，“Japanese Journal of Applied Physics”，2014，volume 53，Number 4S，pp.04ED18-1-04ED18-10
发明内容
发明所要解决的技术问题
本发明的一个方式的目的之一是提供一种新颖的金属氧化物。此外，本发明的一个方式的目的之一是提供一种新颖的晶体管。此外，本发明的一个方式的目的之一是提供一种通态电流大的半导体装置。此外，本发明的一个方式的目的之一是提供一种具有高频率特性的半导体装置。此外，本发明的一个方式的目的之一是提供一种高可靠性的半导体装置。此外，本发明的一个方式的目的之一是提供一种可以实现微型化或高集成化的半导体装置。另外，本发明的一个方式的目的之一是提供一种具有良好的电特性的半导体装置。
此外，本发明的一个方式的目的之一是提供一种能够长期间保持数据的半导体装置。此外，本发明的一个方式的目的之一是提供一种数据写入速度高的半导体装置。此外，本发明的一个方式的目的之一是提供一种能够抑制功耗的半导体装置。
注意，这些目的的记载不妨碍其他目的的存在。本发明的一个方式并不需要实现所有上述目的。上述目的以外的目的可以显而易见地从说明书、附图、权利要求书等的描述中看出，并且可以从该描述中抽取上述目的以外的目的。
解决技术问题的手段
本发明的一个方式是一种结晶性金属氧化物，结晶性金属氧化物包括第一层及第二层，第一层的带隙比第二层宽，由第一层及第二层形成晶格，在将载流子激发到结晶性金属氧化物的情况下载流子经过第二层被传输。
此外，本发明的其他一个方式是一种结晶性金属氧化物，结晶性金属氧化物包括第一层及第二层，第一层的带隙比第二层宽，第一层及第二层各自以与结晶性金属氧化物的被形成面大致平行的方式配置，由第一层及第二层形成晶格，在将载流子激发到结晶性金属氧化物的情况下载流子经过第二层被传输。
此外，本发明的其他一个方式是一种结晶性金属氧化物，结晶性金属氧化物包括第一层及第二层，第一层的带隙比第二层宽，第一层包含元素M(M是选自Al、Ga、Y和Sn中的一种或多种)以及Zn，第二层包含In，第一层及第二层各自以与结晶性金属氧化物的被形成面大致平行的方式配置，由第一层及第二层形成晶格，在将载流子激发到结晶性金属氧化物的情况下载流子经过第二层被传输。
此外，本发明的其他一个方式是一种结晶性金属氧化物，结晶性金属氧化物包括第一层及第二层，第一层的带隙比第二层宽，第一层及第二层各自以与结晶性金属氧化物的被形成面大致垂直的方式配置，由第一层及第二层形成晶格，在将载流子激发到结晶性金属氧化物的情况下载流子经过第二层被传输。
此外，本发明的其他一个方式是一种结晶性金属氧化物，结晶性金属氧化物包括第一层及第二层，第一层的带隙比第二层宽，第一层包含元素M(M是选自Al、Ga、Y和Sn中的一种或多种)以及Zn，第二层包含In，第一层及第二层各自以与结晶性金属氧化物的被形成面大致垂直的方式配置，由第一层及第二层形成晶格，在将载流子激发到结晶性金属氧化物的情况下载流子经过第二层被传输。
在上述结晶性金属氧化物中，第一层和第二层之间的距离优选为1nm以下。另外，优选的是，在上述结晶性金属氧化物中，在从c轴方向进行结晶性金属氧化物的TEM观察时，结晶性金属氧化物具有六角形晶格点。
此外，本发明的其他一个方式是一种包括结晶性金属氧化物、栅极、源极及漏极的晶体管，结晶性金属氧化物包括第一层及第二层，第一层的带隙比第二层宽，第一层及第二层各自以与该晶体管的沟道长度方向大致平行的方式配置，由第一层及第二层形成晶格，在对栅极供应电压来将载流子激发到结晶性金属氧化物的情况下载流子经过第二层从源极被传输到漏极。
此外，本发明的其他一个方式是一种包括结晶性金属氧化物、栅极、源极及漏极的晶体管，结晶性金属氧化物包括第一层及第二层，第一层的带隙比第二层宽，第一层及第二层各自以与结晶性金属氧化物的被形成面大致平行的方式配置，由第一层及第二层形成晶格，在对栅极供应电压来将载流子激发到结晶性金属氧化物的情况下载流子经过第二层从源极被传输到漏极。
此外，本发明的其他一个方式是一种包括结晶性金属氧化物、栅极、源极及漏极的晶体管，结晶性金属氧化物包括第一层及第二层，第一层的带隙比第二层宽，第一层及第二层各自以与结晶性金属氧化物的被形成面大致垂直的方式配置，由第一层及第二层形成晶格，在对栅极供应电压来将载流子激发到结晶性金属氧化物的情况下载流子经过第二层从源极被传输到漏极。
此外，本发明的其他一个方式是一种包括结晶性金属氧化物、栅极、源极及漏极的晶体管，结晶性金属氧化物包括第一金属氧化物、第一金属氧化物上的第二金属氧化物以及第二金属氧化物上的第三金属氧化物，第一金属氧化物、第二金属氧化物及第三金属氧化物各自包括第一层及第二层，第一层的带隙比第二层宽，第一层及第二层各自以与该晶体管的沟道长度方向大致平行的方式配置，由第一层及第二层形成晶格，在对栅极供应电压来将载流子激发到结晶性金属氧化物的情况下载流子经过第二层从源极被传输到漏极。
此外，本发明的其他一个方式是一种包括结晶性金属氧化物、栅极、源极及漏极的晶体管，结晶性金属氧化物包括第一金属氧化物、第一金属氧化物上的第二金属氧化物以及第二金属氧化物上的第三金属氧化物，第一金属氧化物、第二金属氧化物及第三金属氧化物各自包括第一层及第二层，第一层的带隙比第二层宽，第二金属氧化物所包括的第一层及第二金属氧化物所包括的第二层各自以与第二金属氧化物的被形成面大致平行的方式配置，由第一层及第二层形成晶格，在对栅极供应电压来将载流子激发到结晶性金属氧化物的情况下载流子经过第二层从源极被传输到漏极。
在上述晶体管中，优选的是，在晶体管的沟道宽度方向上，第三金属氧化物覆盖第二金属氧化物的顶面及侧面，栅极覆盖第二金属氧化物的顶面及侧面，在第二金属氧化物的侧面，第三金属氧化物的c轴方向与第二金属氧化物的c轴方向不同。
此外，本发明的其他一个方式是一种包括结晶性金属氧化物、栅极、源极及漏极的晶体管，结晶性金属氧化物包括第一金属氧化物、第一金属氧化物上的第二金属氧化物以及第二金属氧化物上的第三金属氧化物，第一金属氧化物、第二金属氧化物及第三金属氧化物各自包括第一层及第二层，第一层的带隙比第二层宽，第二金属氧化物所包括的第一层及第二金属氧化物所包括的第二层各自以与第二金属氧化物的被形成面大致垂直的方式配置，由第一层及第二层形成晶格，在对栅极供应电压来将载流子激发到结晶性金属氧化物的情况下载流子经过第二层从源极被传输到漏极。
在上述晶体管中，优选的是，在栅极中不与第二金属氧化物重叠的第一区域的底面的位置比第二金属氧化物的底面的位置低，在栅极中夹着第二金属氧化物与第一区域相对的第二区域的底面的位置比第二金属氧化物的底面的位置低。
另外，在上述晶体管中，优选的是，在第一金属氧化物下以与第二金属氧化物与栅极重叠的区域的至少一部分重叠的方式包括第二栅极。
另外，在上述晶体管中，优选的是，在晶体管的沟道长度和沟道宽度中的一方或双方上具有100nm以下的区域。
另外，在上述晶体管中，优选的是，第一层包含元素M(M是选自Al、Ga、Y和Sn中的一种或多种)以及Zn，第二层包含In。
发明效果
根据本发明的一个方式，可以提供一种新颖的金属氧化物。此外，根据本发明的一个方式，可以提供一种新颖的晶体管。根据本发明的一个方式，可以提供一种通态电流大的半导体装置。此外，根据本发明的一个方式，可以提供一种具有高频率特性的半导体装置。此外，根据本发明的一个方式，可以提供一种高可靠性的半导体装置。此外，根据本发明的一个方式，可以提供一种可以实现微型化或高集成化的半导体装置。此外，根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。
此外，根据本发明的一个方式，可以提供一种能够长期间地保持数据的半导体装置。另外，根据本发明的一个方式，可以提供一种数据的写入速度高的半导体装置。另外，根据本发明的一个方式，可以提供一种能够抑制功耗的半导体装置。
注意，这些效果的记载不妨碍其他效果的存在。本发明的一个方式并不需要实现所有上述效果。上述效果以外的效果可以显而易见地从说明书、附图、权利要求书等的描述中看出，并且可以从该描述中抽取上述效果以外的效果。
附图简要说明
[图1]根据本发明的一个方式的晶体管的截面图及说明带图的图、说明根据本发明的一个方式的金属氧化物所包含的结晶的图以及说明该结晶的导带底的能量的图。
[图2]说明金属氧化物的结晶的层结构以及金属氧化物的原子的晶格振动以及载流子的传输的图。
[图3]说明金属氧化物的原子的晶格振动及载流子的传输的图。
[图4]根据本发明的一个方式的晶体管的立体图。
[图5]根据本发明的一个方式的晶体管的截面图以及说明根据本发明的一个方式的金属氧化物所包含的结晶的图。
[图6]根据本发明的一个方式的晶体管的截面图。
[图7]根据本发明的一个方式的晶体管的立体图。
[图8]根据本发明的一个方式的晶体管的截面图。
[图9]根据本发明的一个方式的晶体管的立体图。
[图10]根据本发明的一个方式的晶体管的截面图及说明带图的图、以及说明根据本发明的一个方式的金属氧化物所包含的结晶的图。
[图11]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图12]根据本发明的一个方式的半导体装置的截面图。
[图13]CAAC-OS的截面TEM图像、以及平面TEM图像及其图像分析图像。
[图14]氧化物半导体的截面TEM图像及局部性的傅里叶变换图像。
[图15]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图16]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图17]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图18]示出根据本发明的一个方式的存储装置的结构的截面图。
[图19]示出根据本发明的一个方式的存储装置的结构的截面图。
[图20]示出根据本发明的一个方式的存储装置的结构例子的方框图以及示意图。
[图21]示出根据本发明的一个方式的存储装置的结构例子的电路图。
[图22]根据本发明的一个方式的半导体装置的示意图。
[图23]根据本发明的一个方式的存储装置的示意图。
[图24]示出根据本发明的一个方式的电子设备的示意图。
[图25]根据本发明的实施例的截面TEM图像。
[图26]根据本发明的实施例的截面TEM图像。
[图27]根据实施例的样品的截面TEM图像以及说明EDX线分析的图。
[图28]说明晶体管的VG-ID特性的温度依赖性的图。
[图29]说明工作频率的计算方法的图。
[图30]示出工作频率的计算结果的图。
[图31]示出工作频率的计算结果的图。
[图32]说明本发明的一个方式中的氧化物半导体的载流子浓度及霍尔迁移率的图。
实施发明的方式
下面，参照附图对实施方式进行说明。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面的实施方式所记载的内容中。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，在实际的制造工序中，有时由于蚀刻等处理而层或抗蚀剂掩模等非意图性地被减薄，但是为了便于理解有时这不反映到附图。另外，在附图中，有时在不同的附图之间共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
另外，尤其在俯视图(也称为平面图)或立体图等中，为了便于对发明的理解，有时省略部分构成要素的记载。另外，有时省略部分隐藏线等的记载。
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等所记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
在本说明书等中，为方便起见，使用了“上”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书中所说明的词句，根据情况可以适当地换词句。
例如，在本说明书等中，当明确地记载为“X与Y连接”时，意味着如下情况：X与Y电连接；X与Y在功能上连接；X与Y直接连接。因此，不局限于附图或文中所示的连接关系等规定的连接关系，附图或文中所示的连接关系以外的连接关系也在附图或文中公开了。
在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有形成沟道的区域(以下也称为沟道形成区域)，并且通过沟道形成区域电流能够流过源极和漏极之间。注意，在本说明书等中，沟道形成区域是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时互相调换。因此，在本说明书等中，有时源极和漏极可以相互调换。
注意，沟道长度例如是指晶体管的俯视图中的半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者沟道形成区域中的源极(源区域或源电极)和漏极(漏区域或漏电极)之间的距离。另外，在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限定于一个值。因此，在本说明书等中，沟道长度是沟道形成区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如是指在晶体管的俯视图中半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者沟道形成区域中的垂直于沟道长度方向的方向的沟道形成区域的长度。另外，在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不限定于一个值。因此，在本说明书等中，沟道宽度是沟道形成区域中的任一个值、最大值、最小值或平均值。
在本说明书等中，根据晶体管的结构，有时形成沟道的区域中的实际上的沟道宽度(以下，也称为“有效沟道宽度”)和晶体管的俯视图所示的沟道宽度(以下，也称为“外观上的沟道宽度”)不同。例如，在栅电极覆盖半导体的侧面时，有时因为有效的沟道宽度大于外观上的沟道宽度，所以不能忽略其影响。例如，在微型且栅电极覆盖半导体的侧面的晶体管中，有时形成在半导体的侧面上的沟道形成区域的比例增高。在此情况下，有效的沟道宽度大于外观上的沟道宽度。
在上述情况下，有时难以通过实测估计有效沟道宽度。例如，为了根据设计值估计有效沟道宽度，需要一个假设，即已知半导体的形状。因此，当半导体的形状不确定时，难以准确地测定有效沟道宽度。
在本说明书等中，在简单地描述为“沟道宽度”时，有时是指外观上的沟道宽度。或者，在本说明书等中，在简单地表示“沟道宽度”时，有时表示有效沟道宽度。注意，通过对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、有效沟道宽度、外观上的沟道宽度等的值。
注意，半导体的杂质例如是指半导体的主要成分之外的元素。例如，浓度小于0.1原子％的元素可以说是杂质。在包含杂质时，例如有时发生半导体的缺陷态密度的提高或者结晶性的降低等。当半导体是氧化物半导体时，作为改变半导体的特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半导体的主要成分外的过渡金属等。例如，有氢、锂、钠、硅、硼、磷、碳、氮等。在半导体是氧化物半导体的情况下，有时水也作为杂质起作用。另外，在半导体是氧化物半导体的情况下，有时例如由于杂质的混入导致氧空位的产生。此外，在半导体是硅时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
注意，在本说明书等中，氧氮化硅是指在其组成中氧含量大于氮含量的物质。此外，氮氧化硅是指在其组成中氮含量大于氧含量的物质。
注意，在本说明书等中，可以将“绝缘体”换称为“绝缘膜”或“绝缘层”。另外，可以将“导电体”换称为“导电膜”或“导电层”。另外，可以将“半导体”换称为“半导体膜”或“半导体层”。
在本说明书等中，“平行”是指两条直线形成的角度为-10度以上且10度以下的状态。因此，也包括该角度为-5度以上且5度以下的状态。另外，“大致平行”是指两条直线形成的角度为-30度以上且30度以下的状态。另外，“垂直”是指两条直线之间的角度为80度以上且100度以下的状态。因此，也包括该角度为85度以上且95度以下的状态。“大致垂直”是指两条直线形成的角度为60度以上且120度以下的状态。
注意，在本说明书等中，阻挡膜是指具有抑制水、氢等杂质及氧的透过的功能的膜，在该阻挡膜具有导电性的情况下，有时被称为导电阻挡膜。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，在将金属氧化物用于晶体管的半导体层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，可以将OS晶体管换称为包含氧化物或氧化物半导体的晶体管。
注意，在本说明书等中，常关闭是指：在不对栅极施加电位或者对栅极施加接地电位时流过晶体管的每沟道宽度1μm的电流在室温下为1×10-20A以下，在85℃下为1×10-18A以下，或在125℃下为1×10-16A以下。
(实施方式1)
在本实施方式中，使用图1至图10说明本发明的一个方式的金属氧化物以及包含该金属氧化物的晶体管。
<晶体管的结构例子>
图1A是根据本发明的一个方式的晶体管10的沟道长度方向上的截面图。
如图1A所示，晶体管10包括配置在衬底(未图示)上的氧化物230、配置在氧化物230上的绝缘体250以及配置在绝缘体250上的导电体260。另外，氧化物230具有被用作晶体管10的被形成沟道的区域(以下，也称为沟道形成区域)的区域234以及被用作源区域或漏区域的区域231(区域231a及区域231b)。绝缘体250被用作栅极绝缘膜。另外，导电体260被用作栅电极。
另外，图1B是图1A所示的晶体管中的由X1-X2表示的点划线处的带图的模型。在图1B中，忽略k空间。注意，图1B示出在栅极和源极之间没有供应电压的状态。位于导电体260的实线表示导电体260的费米面的位置。另外，位于绝缘体250的实线表示绝缘体250的导带底的位置。另外，位于氧化物230的实线表示氧化物230的导带底的位置。
晶体管10可以由供应到栅极的电位控制沟道部的电阻。换言之，可以由供应到栅极的电位控制源极与漏极之间的导通(晶体管处于导通状态)/非导通(晶体管处于关闭状态)。
在晶体管10中，优选将被用作半导体的金属氧化物(以下，也称为氧化物半导体)用于包括沟道形成区域的氧化物230。与由硅等构成的半导体相比，在是氧化物半导体的情况下，晶体管的开关特性更良好，可以得到更小的关态电流，所以是优选的。
另外，由于将氧化物半导体用于沟道形成区域的晶体管的非导通状态下的泄漏电流(关态电流)极小，所以可以提供功耗低的半导体装置。另外，氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管。
此外，在使用氧化物半导体的晶体管中，如果氧化物半导体中的沟道形成区域中存在杂质及氧空位，电特性则容易变动，有时降低可靠性。另外，在氧化物半导体中的沟道形成区域包含氧空位的情况下，晶体管趋于具有常开启特性。因此，优选为尽可能降低沟道形成区域中的氧空位。例如，通过绝缘体250等对氧化物230供应氧，填充氧空位，即可。由此，可以提供一种电特性的变动得到抑制的具有稳定的电特性且可靠性得到提高的晶体管。
另外,优选将载流子密度低的金属氧化物用于氧化物230。因为高纯度本征或实质上高纯度本征的金属氧化物的载流子发生源较少，所以可以降低载流子密度。另外，因为高纯度本征或实质上高纯度本征的金属氧化物具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
例如，作为氧化物230优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。特别是，作为元素M可以使用铝(Al)、镓(Ga)、钇(Y)或锡(Sn)。此外，作为氧化物230也可以使用In-Ga氧化物、In-Zn氧化物。
另外，也可以以与氧化物230上接触的方式设置被用作源电极或漏电极的导电膜。此时，当包含在该导电膜中的元素具有吸收氧化物230的氧的功能时，在氧化物230与该导电膜之间或者在氧化物230的表面附近有时部分地形成低电阻区域。在此情况下，在该低电阻区域中，进入到氧空位的杂质(氢、氮、金属元素等)被用作供体，载流子密度会增高。另外，该低电阻区域的至少一部分包括在被用作源区域或漏区域的区域231中。
氧化物半导体(金属氧化物)被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS(c-axis aligned crystalline oxidesemiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
晶体管的沟道形成区域优选使用增高该晶体管的通态电流的金属氧化物。为了增高该晶体管的通态电流，增高用于该晶体管的金属氧化物的迁移率即可。为了增高金属氧化物的迁移率，需要提高载流子的传输或者减少给载流子的传输带来影响的散射源。
于是，优选将结晶性金属氧化物用于包括沟道形成区域的氧化物230。另外，优选的是，金属氧化物所包含的结晶包括第一层及第二层，并具有交替层叠有该第一层和该第二层的结晶结构。另外，该第一层的带隙优选比该第二层宽。注意，在本说明书等中，有时将“第一层的带隙比第二层宽”的情况记载为“第一层具有宽隙”。另外，有时将“第二层的带隙比第一层窄”的情况记载为“第二层具有窄隙”。就是说，结晶性金属氧化物优选包含具有窄隙的第二层被具有宽隙的第一层夹着的结晶。
氧化物230所包括的第一层和第二层各自以与晶体管10的沟道长度方向大致平行的方式配置。另外，也可以说，氧化物230所包括的第一层和第二层的延伸方向都与晶体管10的沟道长度方向大致平行。另外，氧化物230所包括的第一层和第二层各自优选以与氧化物230的被形成面大致平行的方式配置。
作为结晶性金属氧化物，例如可以举出单晶氧化物半导体及CAAC-OS。结晶性金属氧化物可以提高载流子的传输。因此，该金属氧化物的迁移率变高，使用该金属氧化物的晶体管的通态电流变大，因此可以提高该晶体管的电特性。
[载流子传输模型]
以下，说明结晶性金属氧化物中的载流子传输模型。在此，作为结晶性金属氧化物的例子举出CAAC-OS。另外，该金属氧化物是由铟、元素M、锌及氧构成的金属氧化物(也称为In-M-Zn氧化物)。
CAAC-OS具有c轴取向性，其多个纳米晶(最大径小于10nm的结晶区域)在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
当从c轴方向观察CAAC-OS时，虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形、七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也难以观察到明确的晶界(也称为grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
此外，结晶性金属氧化物中的六角形状在从该金属氧化物的c轴方向的利用透射型电子显微镜(TEM：Transmission Electron Microscope)的观察图像中可以确认。
图1C示出图1A所示的氧化物230的区域51的放大图。在此，氧化物230是具有CAAC结构的In-M-Zn氧化物。另外，元素M为Ga，氧化物230的组成为In:M:Zn＝1:1:1[原子个数比]。另外，在图1C中具有CAAC结构的In-M-Zn氧化物的c轴(c-axis)方向是纸面上的上下方向，a-b面方向是纸面上的左右方向及法线方向。此外，在图1C中，作为氧化物230示出组成为In:M:Zn＝1:1:1[原子个数比]的具有CAAC结构的In-M-Zn氧化物，但是不局限于此。氧化物230只要是结晶性金属氧化物就可，例如，也可以是其组成式由In(1+α)M(1-α)O3(ZnO)m(α是0以上且1以下的实数，m是0以上的实数)表示并具有CAAC结构或单晶结构的In-M-Zn氧化物。
如图1C所示，具有CAAC结构的In-M-Zn氧化物倾向于具有包含铟及氧的层(以下，InO层)与包含元素M、锌及氧的层(以下，(M,Zn)O层)层叠的层状结晶结构(也称为层状结晶或层状结构)。此外，在本说明书等中，(M,Zn)O层是指位于InO层与在c轴方向上相邻于该InO层的InO层之间并包含元素M、锌及氧的层。另外，铟、元素M及锌是可以相互置换的，因此部分铟有时包含在(M,Zn)O层中。另外，部分元素M或部分锌有时包含在InO层中。
此外，在本说明书等中，当以交替层叠有第一层和第二层的结构为结晶结构且可以由某个空间群表示该结晶结构的晶胞时，有时将该叠层结构称为晶格。例如，在是具有CAAC结构的In-M-Zn氧化物的情况下，第一层是(M,Zn)O层，第二层是InO层。另外，晶格也可以不由两个层形成，也可以由三个以上的层形成。
另外，第一层和第二层之间的距离越大，第一层和第二层的互相作用越弱，晶格在结构上不稳定。因此，该距离优选接近于构成晶格的原子间的距离。例如，第一层和第二层之间的距离优选为1nm以下，更优选为0.7nm以下，进一步优选为0.5nm以下。由此，由第一层和第二层形成的晶格在结构上稳定。
另外，如图1C所示，CAAC-OS所包含的结晶的c轴在相对于氧化物230的被形成面或膜表面的法线方向上取向。因此，在晶体管10的截面图中，CAAC-OS所包含的结晶的c轴方向是纸面上的上下方向。另外，CAAC-OS所包含的结晶的a-b面与氧化物230的被形成面或膜表面大致平行。就是说，InO层及(M,Zn)O层都以与氧化物230的被形成面大致平行的方式配置。因此，CAAC-OS所包含的结晶的a-b面与纸面上的左右方向及纸面上的法线方向平行。
在此，图1D示出图1B所示的带图的模型中的氧化物230的导带底的区域52的放大图。在图1D中，忽略k空间。区域52相当于实空间中的区域51。
InO层、(M,Zn)O层各自所包含的构成要素的比例不同。因此，InO层的带隙与(M,Zn)O层不同。或者，InO层的电子亲和势与(M,Zn)O层不同。或者，InO层的真空能级能量和导带底的能量Ec之差与(M,Zn)O层不同。
已知镓的氧化物的带隙比铟的氧化物宽。因此，可以推测为：在元素M为Ga的情况下，(M,Zn)O层的带隙比InO层的带隙宽。另外，可以推测为：(M,Zn)O层的电子亲和势比InO层的电子亲和势小。换言之，可以推测为：InO层的真空能级能量和导带底的能量之差大于(M,Zn)O层的真空能级能量和导带底的能量之差。因此，可以推测为：InO层的导带底的位置比(M,Zn)O层的导带底的位置低。此外，因为(M,Zn)O层的带隙比InO层宽，所以有时表现为(M,Zn)O层具有宽隙。另外，因为InO层的带隙比(M,Zn)O层窄，所以有时表现为InO层具有窄隙。
另外，InO层和(M,Zn)O层形成晶格，因此可以推测为InO层的导带底和(M,Zn)O层的导带底在InO层与(M,Zn)O层的边界连续地变化。因此，可以推测为：如图1D所示，氧化物230的导带底是InO层的导带底和(M,Zn)O层的导带底反复出现的能级。因此，在图1D所示的带图中，(M,Zn)O层的导带底附近是凸部，InO层的导带底附近是凹部。此外，因为InO层及(M,Zn)O层在a-b面方向上形成，所以a-b面方向的导带底是固定的。因此，载流子容易沿着导带底更低的InO层的a-b面方向被传输。
从源极注入的载流子集中在被具有宽隙的(M,Zn)O层夹着的具有窄隙的InO层中。并且，图1C及图1D中的载流子的传输方向，即从源极到漏极的方向与InO层的a-b面方向(纸面上的左右方向及纸面上的法线方向)大致一致。因此，载流子的主要传输路径是InO层。就是说，在将载流子激发到结晶性金属氧化物的情况下载流子经过InO层被传输。
载流子经过沟道形成区域从源极流至漏极。为了提高载流子的传输速度，优选设置载流子在沟道长度方向上容易流过的沟道形成区域。另外，如上所述，在In-M-Zn氧化物所包含的结晶中，载流子在a-b面方向上容易流过。于是，优选使In-M-Zn氧化物所包含的结晶的a-b面与载流子流过的方向一致。
另外，层状结构优选还延伸到氧化物230所具有的区域231。由此，载流子可以容易在区域231a和区域231b之间经过沟道形成区域被传输。
可以推测为：因为被量子化，所以电子在a-b面方向上迁移。InO层所包含的电子被(M,Zn)O层遮蔽而没有晶格散射，因此该电子容易向InO层的a-b面方向上迁移。就是说，可以推测为：a-b面方向的迁移率比c轴方向高。
CAAC-OS是结晶性高的金属氧化物。另一方面，在CAAC-OS中，难以确认到明确的晶界，因此可以推测为起因于晶界的陷阱态密度较低的导带底在a-b面方向上延伸(在本说明书等中，也称为高能级化)。因此，可以说不容易发生电子迁移率的降低。此外，金属氧化物的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的金属氧化物。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，包含CAAC-OS的金属氧化物具有高耐热性及高可靠性。
另外，金属氧化物中有温度越高迁移率越高的倾向。这有可能起因于晶格散射。使用图2及图3说明热所引起的原子的晶格振动以及载流子的传输。
图2A是具有CAAC结构的In-M-Zn氧化物的结晶结构。在图2A中，W_(M,Zn)O表示(M,Zn)O层的c轴方向的厚度。另外，可以说W_(M,Zn)O是图1D所示的带图中的(M,Zn)O层的导带底的凸部之宽度。W_InO表示InO层的c轴方向的厚度。另外，可以说W_InO是图1D所示的带图中的InO层的导带底的凹部之宽度。
另外，图2B中的Wa_(M,Zn)O表示在温度T与为基准的温度(例如，室温(R.T.))几乎相同时的(M,Zn)O层的c轴方向的厚度，图2B中的Wa_InO表示在温度T与为基准的温度(例如，室温(R.T.))几乎相同时的InO层的c轴方向的厚度。图2C中的Wb_(M,Zn)O表示在温度T高于为基准的温度(例如，室温(R.T.))时的(M,Zn)O层的c轴方向的厚度，图2C中的Wb_InO表示在温度T高于为基准的温度(例如，室温(R.T.))时的InO层的c轴方向的厚度。另外，在图2B及图2C中，附图右边的波浪线表示载流子在InO层中传输的样子。
原子的质量数越大，热所引起的原子的晶格振动越小。在金属氧化物是In-Ga-Zn氧化物的情况下，In原子的质量数最大，其次是Ga和Zn，O最小。因此，Ga及Zn的热所引起的晶格振动比In大。因此，在温度较高的情况下，构成(Ga,Zn)O层的原子的振动比构成InO层的原子大。另外，与(Ga,Zn)O层中的原子键相比，InO层与(Ga,Zn)O层之间的原子键更弱，因此Ga及Zn的c轴方向的晶格振动比a-b面方向的晶格振动大。因此，Wb_(Ga,Zn)比Wa_(Ga,Zn)O大(参照图2C)。此外，当假设层状结晶的c轴方向的晶格常数不会基于温度而变化时，由于Wb_(Ga,Zn)O层变大，因此Wb_InO相对变小(参照图2C)。就是说，温度越高，InO层的c轴方向的厚度越小。
图3A至图3C是示意性地示出图2A的结晶结构中的带图以及载流子在InO层中传输的样子的图。在图3A至图3C中，纸面上的后边一侧对应于源极(source)，纸面上的前边一侧对应于漏极(drain)，纸面上的左右方向对应于CAAC-OS的c轴(c-axis)方向，附图中的波状曲面表示CAAC-OS的导带底。另外，在图3A至图3C中，黑色圆形表示载流子(例如，电子)，虚线表示载流子的示意轨迹。
图3A示出在与为基准的温度(例如，室温(R.T.))几乎相同的温度Ta下的模型，Wa_(M,Zn)O是(M,Zn)O层的导带底的凸部之宽度，Wa_InO是InO层的导带底的凹部之宽度。图3B示出在高于为基准的温度(例如，室温(R.T.))的温度Tb下的模型，Wb_(M,Zn)O是(M,Zn)O层的导带底的凸部之宽度，Wb_InO是InO层的导带底的凹部之宽度。此外，图3C示出在高于温度Tb的温度Tc下的模型，Wc_(M,Zn)O是(M,Zn)O层的导带底的凸部之宽度，Wc_InO是InO层的导带底的凹部之宽度。
如上所述，在温度较高的情况下，构成(Ga,Zn)O层的原子的振动比构成InO层的原子的振动大。另外，与(Ga,Zn)O层中的原子键相比，InO层与(Ga,Zn)O层之间的原子键更弱，因此Ga及Zn的c轴方向的晶格振动比a-b面方向的晶格振动大。因此，如图3A至图3C所示，成立Wc_(Ga,Zn)O>Wb_(Ga,Zn)O>Wa_(Ga,Zn)O。此外，当假设层状结晶的c轴方向的晶格常数不会基于温度而变化时，由于W_(Ga,Zn)O变大，因此W_InO相对变小。因此，如图3A至图3C所示，成立Wa_InO>Wb_InO>Wc_InO。就是说，温度越高，带图中的InO层的c轴方向的厚度越小。
如上所述，载流子的主要传输路径是InO层。温度越高，带图中的InO层的c轴方向的厚度越小，因此载流子在InO层的a-b面上更加平面地被传输。因此，在载流子从源极向漏极更加直线地被传输时，金属氧化物的迁移率变高。因此，当将金属氧化物用于晶体管的沟道形成区域时，温度越高，频率特性越提高。
如上所述，在温度较高的情况下，载流子在InO层的a-b面上更加平面地被传输。换言之，可以推测为：在结晶性金属氧化物中，不容易产生晶格振动所引起的载流子散射(所谓的声子散射)。此外，通过使晶体管的沟道长度方向小(也称为短沟道化)，漏极电场变强，载流子的漂移速度变快。短沟道化所引起的漂移速度的提高被声子散射抑制。但是，在结晶性金属氧化物中不容易产生声子散射，因此短沟道化所引起的漂移速度的提高不容易被抑制。换言之，可以预想在结晶性金属氧化物中不容易出现短沟道效应。因此，可以实现将结晶性金属氧化物用于沟道形成区域的晶体管的微型化。例如，可以使该晶体管的沟道长度和沟道宽度中的一方或双方为100nm以下的区域。
在本说明书等中，有时将沿着被具有宽隙的第一层夹着并具有窄隙的第二层的a-b面的载流子的传输称为多原子层传输(MALT：Multi-Atomic Layers Transport)。注意，产生MALT的材料不局限于其中具有窄隙的第二层被具有宽隙的第一层夹着而成的半导体材料，也可以是如下情况：即使第一层和第二层由同一元素构成，载流子也在第一层和第二层中的任一方选择性地或优先地被传输。作为发生MALT的材料，可以举出为石墨烯的叠层结构的石墨等。
<晶体管的变形例子1>
图4是根据本发明的一个方式的晶体管10a的立体图。注意，在图4的立体图中，为了明确起见，省略部分构成要素。另外，图5A及图5B是根据本发明的一个方式的晶体管10a的截面图。图5A是图4的由A1-A2表示的方向上的晶体管10a的截面图，也是晶体管10a的沟道长度方向上的截面图。另外，图5B是图4的由A3-A4表示的方向上的晶体管10a的截面图，也是晶体管10a的沟道宽度方向上的截面图。
如图5A所示，晶体管10a包括配置在衬底(未图示)上的绝缘体224、配置在绝缘体224上的氧化物230b、配置在氧化物230b上的氧化物230c、配置在氧化物230c上的绝缘体250以及配置在绝缘体250上的导电体260。
另外，如图5B所示，在晶体管10a的沟道宽度方向上，氧化物230c以覆盖氧化物230b的顶面及侧面的方式设置。另外，绝缘体250以隔着氧化物230c覆盖氧化物230b的顶面及侧面的方式设置。另外，导电体260以隔着氧化物230c及绝缘体250覆盖氧化物230b的顶面及侧面的方式设置。
绝缘体250被用作栅极绝缘膜。另外，导电体260被用作栅电极。另外，氧化物230b具有被用作晶体管10a的沟道形成区域的区域234以及被用作源区域或漏区域的区域231(区域231a及区域231b)。此外，沟道形成区域也可以形成在氧化物230c中。
晶体管10a的与晶体管10不同之处在于：如图5B所示，氧化物230b所包括的第一层和第二层都以与氧化物230b的被形成面(绝缘体224的顶面)大致垂直的方式配置。另外，可以说，晶体管10a的与晶体管10不同之处在于：晶体管10a的氧化物230b所包括的第一层和第二层的排列方向平行于氧化物230b的被形成面。但是，在晶体管10a中，氧化物230b所包括的第一层和第二层也都以与晶体管10的沟道长度方向大致平行的方式配置。此外，除了第一层和第二层都以与氧化物230b的被形成面大致垂直的方式配置这一点以外，晶体管10a的氧化物230b具有与晶体管10的氧化物230同样的结构。
在此，图5C示出图5B所示的氧化物230b的区域53的放大图。图5C所示的氧化物230b是具有CAAC结构的In-M-Zn氧化物。
如图5C所示，在晶体管10a的氧化物230b中，CAAC-OS所包含的结晶的c轴(c-axis)在大致平行于氧化物230b的被形成面或膜表面的方向上取向。因此，在图5B中，CAAC-OS所包含的结晶的c轴方向是纸面上的左右方向。另外，CAAC-OS所包含的结晶的a-b面与相对于氧化物230b的被形成面或膜表面的法线方向大致平行。就是说，InO层及(M,Zn)O层都以与被形成面大致垂直的方式配置。因此，在图5B中，CAAC-OS所包含的结晶的a-b面与纸面上的上下方向及纸面上的法线方向平行。
在设置这样的氧化物230b的情况下，例如，在绝缘体224上形成结构体，以该结构体的侧面为被形成面形成氧化物230b，去除该结构体即可。在此，该结构体的侧面优选与绝缘体224的顶面大致垂直。
另外，在晶体管10a的沟道宽度方向上，在以绝缘体224的底面为基准时，不与氧化物230b重叠的区域中的导电体260的底面的位置优选比氧化物230b的底面低。尤其是，导电体260中的不与氧化物230b重叠的第一区域的底面(也可以说是A3一侧的底面)的位置以及导电体260中的隔着氧化物230b与第一区域相对的第二区域的底面(也可以说是A4一侧的底面)的位置优选比氧化物230b的底面的位置低。在此，氧化物230b与导电体260不重叠的区域中的导电体260的底面的高度和氧化物230b的底面的高度之差为0nm以上且100nm以下，优选为3nm以上且50nm以下，更优选为5nm以上且20nm以下。
通过采用被用作栅电极的导电体260隔着氧化物230c及绝缘体250覆盖沟道形成区域的氧化物230b的侧面及顶面的结构，如图5B所示，导电体260的电场容易作用到氧化物230b的区域234整体。尤其是，通过使导电体260的底面的位置比氧化物230b的底面的位置低，导电体260的电场可以还作用到氧化物230b的底面。
如此，在晶体管10a的沟道宽度方向上的截面中，可以从几乎全方位将栅极电场施加到氧化物230b的区域234。由此，可以在氧化物230b的区域234整体形成沟道，因此可以增大晶体管10a的通态电流而提高频率特性。另外，通过如此在氧化物230b的区域234整体形成沟道，还可以实现晶体管10a的关态电流的降低。
在此，氧化物230b优选具有厚度及沟道宽度方向的长度为几nm至几十nm左右的细长的线状。可以将这样的氧化物230b称为纳米线。另外，如图4及图5所示，因为可以以包括氧化物230b、氧化物230c、绝缘体250及导电体260的方式实现细长的线状结构体，所以可以将这些一并称为纳米线。另外，如上所述，在晶体管10a中，导电体260的电场可以作用到氧化物230b的区域234整体，因此可以将晶体管10a称为纳米线晶体管。
与晶体管10的氧化物230相比，晶体管10a的氧化物230b的金属氧化物的层以沟道长度方向为轴旋转90度。但是，通过将晶体管10a为纳米线状，即，通过将导电体260的电场作用到氧化物230b的区域234整体，即使金属氧化物的层的相对于导电体260的设置角度如何电场都相等地作用。因此，即使相对于氧化物230b的被形成面的金属氧化物的层的角度不同，也可以将晶体管10a和晶体管10视为具有相等特性。
另外，可以将其带隙比用于氧化物230b的金属氧化物宽的金属氧化物用于氧化物230c。或者，也可以使用电子亲和势较小的金属氧化物。或者，也可以使用真空能级能量和导带底的能量之差较小的金属氧化物。由此，可以使载流子有可能迁移到栅电极及栅极绝缘膜的概率小。
另外，当氧化物230c具有抑制氧的扩散的功能时，可以抑制氧化物230b的氧扩散到栅极绝缘膜或栅电极。另外，当氧化物230c具有抑制杂质扩散的功能时，可以抑制杂质从形成在氧化物230c的上方的结构物扩散到氧化物230b。
此外，在图4及图5中，示出单层的氧化物230c，但是氧化物230c也可以具有叠层结构。
<晶体管的变形例子2>
在图6中作为晶体管10a的变形例子示出晶体管10b。图6A及图6B是根据本发明的一个方式的晶体管10b的截面图。图6A是晶体管10b的沟道长度方向上的截面图。另外，图6B是晶体管10b的沟道宽度方向上的截面图。
注意，在晶体管10b中，对具有与构成晶体管10及晶体管10a的构成要素相同的功能的构成要素附上同一附图标记。注意，在本节中，作为晶体管10b的构成材料可以使用在晶体管10及晶体管10a中详细地说明的材料。
晶体管10b的与晶体管10a不同之处在于：在绝缘体224下以与氧化物230b和导电体260重叠的区域的至少一部分重叠的方式包括导电体205。注意，在晶体管10b中，不设置在晶体管10a中设置的氧化物230c。
在此，导电体260有时被用作第一栅(也称为顶栅极)电极。此外，导电体205有时被用作第二栅(也称为背栅极)电极。在此情况下，通过独立地改变供应到导电体205的电位而不使其与供应到导电体260的电位联动，可以控制晶体管10b的阈值电压(Vth)。尤其是，通过对导电体205供应负电位，可以使晶体管10b的Vth更大且可以减小关态电流。因此，与不对导电体205施加负电位时相比，在对导电体205供应负电位的情况下，可以减小对导电体260供应的电位为0V时的漏极电流。
另外，导电体205优选比氧化物230b的沟道形成区域大。尤其是，如图6B所示，导电体205优选延伸到与沟道宽度方向交叉的氧化物230b的端部的外侧的区域。就是说，优选在氧化物230的沟道宽度方向的侧面的外侧，导电体205和导电体260隔着绝缘体224重叠。
通过具有上述结构，如图6B所示，可以由被用作第一栅电极的导电体260的电场和被用作第二栅电极的导电体205的电场电围绕氧化物230b的沟道形成区域。尤其是，可以利用导电体205的电场进一步增强作用到氧化物230b的底面的电场。
如此，在晶体管10b的沟道宽度方向上的截面中，可以从几乎全方位将栅极电场施加到氧化物230b的区域234。由此，可以在氧化物230b的区域234整体中形成沟道，因此可以增大晶体管10b的通态电流而提高频率特性。另外，通过如此在氧化物230b的区域234整体中形成沟道，还可以实现晶体管10b的关态电流的降低。
另外，与晶体管10a同样，在晶体管10b中，可以将导电体260及导电体205的电场作用到氧化物230b的区域234整体，因此可以将晶体管10b称为纳米线或纳米线晶体管。
此外，在本说明书等中，可以将由第一栅电极的电场和第二栅电极的电场电围绕沟道形成区域的晶体管结构称为surrounded channel(S-channel：围绕沟道)结构。
<晶体管的变形例子3>
在图7及图8中作为晶体管10a的变形例子示出晶体管10c。图7是根据本发明的一个方式的晶体管10c的立体图。注意，在图7的立体图中，为了明确起见，省略部分构成要素。另外，图8A及图8B是根据本发明的一个方式的晶体管10c的截面图。图8A是图7的由A1-A2表示的方向上的晶体管10c的截面图，也是晶体管10c的沟道长度方向上的截面图。另外，图8B是图7的由A3-A4表示的方向上的晶体管10c的截面图，也是晶体管10c的沟道宽度方向上的截面图。
注意，在晶体管10c中，对具有与构成晶体管10、晶体管10a及晶体管10b的构成要素相同的功能的构成要素附上同一附图标记。注意，在本节中，作为晶体管10c的构成材料可以使用在晶体管10、晶体管10a及晶体管10b中详细地说明的材料。
晶体管10c的与晶体管10a不同之处在于：在绝缘体224和氧化物230b之间包括氧化物230a。就是说，氧化物230包括绝缘体224上的氧化物230a、氧化物230a上的氧化物230b以及氧化物230b上的氧化物230c。
氧化物230a优选使用与氧化物230c相同的氧化物。例如，可以将其带隙比用于氧化物230b的金属氧化物宽的金属氧化物用于氧化物230a。或者，也可以使用电子亲和势较小的金属氧化物。或者，也可以使用真空能级的能量和导带底的能量之差较小的金属氧化物。由此，可以使载流子有可能迁移到绝缘体224的概率小。
优选的是，至少在区域234中，如图8B所示，氧化物230a的顶面与氧化物230b接触，氧化物230a的侧面与氧化物230c接触。通过采用这样的结构，在区域234中可以由氧化物230a和氧化物230c覆盖氧化物230b。因此，在区域234中可以使氧化物230b与绝缘体224及绝缘体250分开。因此，在氧化物230b中，可以使载流子有可能迁移到外部的概率小且抑制氧扩散到外部、杂质从外部扩散。
<晶体管的变形例子4>
图9是根据本发明的一个方式的晶体管10d的立体图。注意，在图9的立体图中，为了明确起见，省略部分构成要素。另外，图10A及图10B是根据本发明的一个方式的晶体管10d的截面图。图10A是图9的由A1-A2表示的方向上的晶体管10d的截面图，也是晶体管10d的沟道长度方向上的截面图。另外，图10B是图9的由A3-A4表示的方向上的晶体管10d的截面图，也是晶体管10d的沟道宽度方向上的截面图。
注意，在晶体管10d中，对具有与构成晶体管10、晶体管10a、晶体管10b及晶体管10c的构成要素相同的功能的构成要素附上同一附图标记。注意，在本节中，作为晶体管10d的构成材料可以使用在晶体管10、晶体管10a、晶体管10b及晶体管10c中详细地说明的材料。
如图10A所示，晶体管10d包括配置在衬底(未图示)上的绝缘体224、配置在绝缘体224上的氧化物230b、配置在氧化物230b上的氧化物230c、配置在氧化物230c上的绝缘体250以及配置在绝缘体250上的导电体260。
另外，如图10B所示，在晶体管10d的沟道宽度方向上，氧化物230c以覆盖氧化物230b的顶面及侧面的方式设置。另外，绝缘体250以隔着氧化物230c覆盖氧化物230b的顶面及侧面的方式设置。另外，导电体260以隔着氧化物230c及绝缘体250覆盖氧化物230b的顶面及侧面的方式设置。
绝缘体250被用作栅极绝缘膜。另外，导电体260被用作栅电极。另外，氧化物230b具有被用作晶体管10d的沟道形成区域的区域234、以及被用作源区域或漏区域的区域231(区域231a及区域231b)。此外，沟道形成区域也可以形成在氧化物230c中。
另外，在晶体管10d的沟道宽度方向上，在以绝缘体224的底面为基准时，不与氧化物230b重叠的区域中的导电体260的底面优选低于氧化物230b的底面。通过采用被用作栅电极的导电体260隔着氧化物230c及绝缘体250覆盖沟道形成区域的氧化物230b的侧面及顶面的结构，导电体260的电场容易作用到氧化物230b的区域234整体。因此，可以增大晶体管10d的通态电流而提高频率特性。氧化物230b与导电体260不重叠的区域中的导电体260的底面的高度和氧化物230b的底面的高度之差为0nm以上且100nm以下，优选为3nm以上且50nm以下，更优选为5nm以上且20nm以下。
氧化物230b和氧化物230c中的至少一方优选使用结晶性金属氧化物。具体而言，氧化物230b和氧化物230c中的至少一方优选为单晶氧化物半导体或CAAC-OS。
另外，示出单层的氧化物230b，但是氧化物230b也可以具有叠层结构。例如，当氧化物230b具有两层的叠层结构时，氧化物230b的下层与绝缘体224接触，氧化物230b的上层与氧化物230c接触。通过采用这样的结构，可以抑制杂质从形成在氧化物230b的下层之下方的结构物向氧化物230b扩散。
在此，图10D示出图10B所示的氧化物230b的区域54的放大图。另外，图10E示出图10B所示的氧化物230c的区域55。氧化物230b及氧化物230c是具有CAAC结构的In-M-Zn氧化物。
如上所述，在氧化物230b是CAAC-OS的情况下，氧化物230b所包含的结晶的c轴在相对于氧化物230b的被形成面或膜表面的法线方向上取向，a-b面与氧化物230b的被形成面或膜表面大致平行。因此，在图10D所示的氧化物230b的区域54中，氧化物230b所包含的结晶的c轴(c-axis)的方向是纸面上的上下方向。另外，氧化物230b所包含的结晶的a-b面与纸面上的左右方向及纸面上的法线方向平行。
另外，CAAC-OS所包含的结晶的c轴在相对于CAAC-OS的被形成面大致垂直的方向上取向，a-b面与CAAC-OS的被形成面大致平行。因此，在将结晶性金属氧化物用于氧化物230c的情况下，在图10E所示的氧化物230c的区域55中，氧化物230c所包含的结晶的c轴(c-axis)的方向是纸面上的左右方向。另外，氧化物230c所包含的结晶的a-b面与纸面上的上下方向及纸面上的法线方向平行。
因此，在图10B的由X5-X6表示的点划线处氧化物230b所包含的结晶的c轴方向与氧化物230c所包含的结晶的c轴方向不同。
[载流子传输模型2]
在此，使用以上说明的载流子传输模型说明其中层叠有氧化物230b和氧化物230c的晶体管中的载流子传输。
图10C示出图10A及图10B所示的晶体管10d的由X5-X6表示的点划线处的带图的模型。图10C示出对栅电极供应正电位的状态。另外，图10C示出氧化物230b和氧化物230c使用其导带底的能量同一的金属氧化物的例子。
在图10B所示的点划线X5-X6处氧化物230b内部的氧化物230b所包含的结晶的a-b面与衬底面大致平行。因此，由X5-X6表示的点划线处的氧化物230b的导带底的能量是固定的。另外，在氧化物230b内部，在氧化物230b所包含的结晶的a-b面方向上产生电场。另外，氧化物230b内部的电场比施加到氧化物230b的表面的电场小。因此，氧化物230b内部的导带底的弯曲程度小。
另一方面，在氧化物230c中，在氧化物230c所包含的结晶的c轴方向上产生电场。另外，产生在氧化物230c中的电场比施加到氧化物230b内部的电场大。因此，氧化物230c中的能带的弯曲程度较大(参照图10C的虚线)。另外，在由X5-X6表示的点划线处氧化物230c所包含的结晶的a-b面与衬底面大致垂直。因此，如图10C所示，在由X5-X6所示的点划线处作为氧化物230c的导带底，来源于InO层的导带底和来源于(M,Zn)O层的导带底交替出现。
此时，从源极注入的载流子集中在导带底更低的氧化物230c的InO层中。并且，载流子在源极和漏极间被传输，即在a-b面方向上被传输。因此，在由X5-X6所示的点划线处载流子的主要传输路径是氧化物230b的InO层或氧化物230c的InO层。
当载流子过度集中时，在载流子之间因库仑力而导致排斥，载流子的传输被抑制。在包含层状结晶的金属氧化物中，如图10C所示地存在多个为载流子的主要传输路径的InO层，因此载流子分散在存在多个的InO层中。因此，缓和载流子的集中，在载流子之间不容易因库仑力而导致排斥，载流子的传输不会被抑制。
另外，可以将其带隙比用于氧化物230b的金属氧化物宽的金属氧化物用于氧化物230c。或者，也可以使用电子亲和势较小的金属氧化物。或者，也可以使用真空能级的能量和导带底的能量之差较小的金属氧化物。由此，可以使载流子有可能迁移到栅电极及栅极绝缘膜的概率小。
在图9及图10中，示出单层的氧化物230c，但是氧化物230c也可以具有叠层结构。例如，当氧化物230c具有两层的叠层结构时，氧化物230c的下层与氧化物230b接触，氧化物230c的上层与绝缘体250接触。此时，优选的是，将其组成与用于氧化物230b的金属氧化物相同的金属氧化物用于氧化物230c的下层，将其带隙比用于氧化物230b的金属氧化物宽的金属氧化物用于氧化物230c的上层。通过采用这样的结构，可以使载流子有可能迁移到栅电极及栅极绝缘膜的概率小。或者，当氧化物230c的上层具有抑制氧的扩散的功能时，可以抑制氧化物230b及氧化物230c的下层的氧扩散到栅极绝缘膜或栅电极。另外，当氧化物230c的上层具有抑制杂质的扩散的功能时，可以抑制杂质从形成在氧化物230c的上层之上方的结构物扩散到氧化物230c的下层及氧化物230b。
以上示出的晶体管的结构例子以及变形例子的结构可以适当地组合而使用。
因此，可以提供一种包括通态电流大的晶体管的半导体装置。另外，可以提供一种包括具有高频率特性的晶体管的半导体装置。另外，可以提供一种电特性的变动得到抑制的具有稳定的电特性并可靠性得到提高的半导体装置。另外，可以提供一种包括关态电流小的晶体管的半导体装置。
如上，本实施方式所示的结构、方法等可以与其他实施方式或实施例所示的结构、方法等适当地组合而实施。
(实施方式2)
下面，参照图11至图17说明上述实施方式所示的半导体装置的具体结构的一个例子。
<半导体装置的结构例子1>
图11A至图11C是根据本发明的一个方式的晶体管200及晶体管200的周围的俯视图及截面图。
图11A是包括晶体管200的半导体装置的俯视图。另外，图11B及图11C是该半导体装置的截面图。在此，图11B是沿着图11A中的点划线A1-A2的部分的截面图，也是晶体管200的沟道长度方向上的截面图。另外，图11C是沿着图11A中的点划线A3-A4的部分的截面图，也是晶体管200的沟道宽度方向上的截面图。在图11A的俯视图中，为了明确起见，省略一部分构成要素。
本发明的一个方式的半导体装置包括晶体管200、被用作层间膜的绝缘体214、绝缘体280、绝缘体274及绝缘体281。另外，该半导体装置还包括与晶体管200电连接且被用作插头的导电体240(导电体240a及导电体240b)。另外，与被用作插头的导电体240的侧面接触地设置有绝缘体241(绝缘体241a及绝缘体241b)。
另外，以与绝缘体254、绝缘体280、绝缘体274及绝缘体281的开口的侧壁接触的方式设置有绝缘体241，以与其侧面接触的方式设置有导电体240的第一导电体，其内侧设置有导电体240的第二导电体。在此，导电体240的顶面的高度与绝缘体281的顶面的高度可以大致相同。另外，示出晶体管200中层叠有导电体240的第一导电体与导电体240的第二导电体的结构，但是本发明不局限于此。例如，导电体240也可以具有单层结构或者三层以上的叠层结构。另外，在结构体具有叠层结构的情况下，有时按形成顺序赋予序数以进行区別。
[晶体管200]
如图11所示，晶体管200包括配置在衬底(未图示)上的绝缘体216、填埋于绝缘体216中地配置的导电体205、配置在绝缘体216及导电体205上的绝缘体222、配置在绝缘体222上的绝缘体224、配置在绝缘体224上的氧化物230(氧化物230a、氧化物230b及氧化物230c)、配置在氧化物230上的绝缘体250、配置在绝缘体250上的导电体260(导电体260a及导电体260b)、与氧化物230b的顶面的一部分接触的导电体242a及导电体242b、与绝缘体222的顶面的一部分、绝缘体224的侧面、氧化物230a的侧面、氧化物230b的侧面、导电体242a的侧面、导电体242a的顶面、导电体242b的侧面及导电体242b的顶面接触地配置的绝缘体254。
导电体260被用作晶体管的栅电极，导电体242a及导电体242b分别被用作源电极或漏电极。在晶体管200中，以填埋形成于绝缘体280等中的开口的方式自对准地形成被用作栅电极的导电体260。通过如此形成导电体260，可以在导电体242a和导电体242b之间的区域中无需对准并确实地配置导电体260。
导电体260优选包括导电体260a以及配置在导电体260a上的导电体260b。例如，导电体260a优选以包围导电体260b的底面及侧面的方式配置。另外，如图11B所示，导电体260的顶面与绝缘体250的顶面及氧化物230c的顶面大致对齐。注意，在晶体管200中，导电体260具有两层的叠层结构，但是本发明不局限于此。例如，导电体260既可以具有单层结构，又可以具有三层以上的叠层结构。
绝缘体222、绝缘体254及绝缘体274优选具有抑制氢(例如，氢原子、氢分子等中的至少一个)的扩散的功能。此外，绝缘体222、绝缘体254及绝缘体274优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能。例如，绝缘体222、绝缘体254及绝缘体274的氢和氧中的一方或双方的透过性优选都比绝缘体224低。绝缘体222、绝缘体254及绝缘体274的氢和氧中的一方或双方的透过性优选都比绝缘体250低。绝缘体222、绝缘体254及绝缘体274的氢和氧中的一方或双方的透过性优选都比绝缘体280低。
氧化物230优选包括配置在绝缘体224上的氧化物230a、配置在氧化物230a上的氧化物230b以及配置在氧化物230b上且其至少一部分与氧化物230b的顶面接触的氧化物230c。另外，如图11C所示，在晶体管200的沟道宽度方向上，氧化物230c以覆盖氧化物230b的顶面及侧面的方式设置。
在此，氧化物230、绝缘体250、导电体260、绝缘体224及导电体205对应于上述实施方式所示的晶体管10或晶体管10a至晶体管10d所包括的构成要素。
注意，在晶体管200中，在形成沟道的区域(以下也称为沟道形成区域)及其附近层叠有氧化物230a、氧化物230b及氧化物230c的三层，但是本发明不局限于此。例如，可以设置氧化物230b的单层、氧化物230a与氧化物230b的两层结构、氧化物230b与氧化物230c的两层结构或者四层以上的叠层结构。此外，氧化物230a、氧化物230b以及氧化物230c也可以各自具有两层以上的叠层结构。
例如，在氧化物230c具有由第一氧化物和第一氧化物上的第二氧化物构成的叠层结构的情况下，该第一氧化物可以具有与氧化物230b同样的组成，而该第二氧化物可以具有与氧化物230a同样的组成。
另外，优选在晶体管200中将被用作半导体的金属氧化物(以下，有时称为氧化物半导体)用于包含沟道形成区域的氧化物230(氧化物230a、氧化物230b及氧化物230c)。
由于将氧化物半导体用于沟道形成区域的晶体管200在非导通状态下的泄漏电流(关态电流)极小，所以可以提供低功耗的半导体装置。此外，由于氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管200。
例如，作为氧化物230优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。特别是，作为元素M可以使用铝、镓、钇或锡。此外，作为氧化物230也可以使用In-Ga氧化物、In-Zn或Ga-Zn氧化物。
如上所述，氧化物230对应于上述实施方式中示出的氧化物230。于是，优选将结晶性金属氧化物用于晶体管200的包括沟道形成区域的氧化物230。另外，优选的是，金属氧化物所包含的结晶包括第一层及第二层，并具有交替层叠有该第一层和该第二层的结晶结构。另外，该第一层的带隙优选比该第二层宽。注意，作为结晶性金属氧化物，例如可以举出单晶氧化物半导体及CAAC-OS。结晶性金属氧化物可以提高载流子的传输。因此，该金属氧化物的迁移率变高，使用该金属氧化物的晶体管的通态电流变大，因此可以提高该晶体管的电特性。
并且，如上所述，氧化物230b和氧化物230c中的至少一方优选使用结晶性金属氧化物。具体而言，氧化物230b和氧化物230c中的至少一方优选为单晶氧化物半导体或CAAC-OS。在此，与图10B同样，图11C是晶体管200的沟道宽度方向上的截面图。因此，与图10B所示的氧化物230b的区域54对应的区域具有图10D所示的结晶结构，与图10B所示的氧化物230c的区域55对应的区域具有图10E所示的结晶结构。因此，晶体管200大致满足图10C所示的带图的模型，因此可以防止载流子的传输被抑制。
另外，如图11B所示，位于氧化物230c和绝缘体274的界面附近的区域与氧化物230的沟道形成区域间的物理距离优选长。氧化物230c和绝缘体274的界面附近的陷阱态密度有时高。因此，在位于氧化物230c和绝缘体274的界面附近的区域与氧化物230的沟道形成区域间的物理距离较长时，可以抑制晶体管200的电特性变动，同时可以提高可靠性。
此外，在使用氧化物半导体的晶体管中，如果氧化物半导体中的沟道形成区域存在杂质及氧空位，电特性则容易变动，有时降低可靠性。另外，在氧化物半导体中的沟道形成区域包含氧空位的情况下，晶体管趋于具有常开启特性。因此，优选为尽可能降低沟道形成区域中的氧空位。例如，通过氧化物230c或绝缘体250等对氧化物230供应氧，填充氧空位，即可。由此，可以提供一种电特性的变动得到抑制的具有稳定的电特性且可靠性得到提高的晶体管。
另外，在包含于以与氧化物230上接触的方式设置并被用作源电极或漏电极的导电体242(导电体242a及导电体242b)中的元素具有吸收氧化物230的氧的功能的情况下，可能在氧化物230和导电体242之间或氧化物230的表面附近部分地形成低电阻区域。在此情况下，在该低电阻区域中，进入氧空位的杂质(氢、氮、金属元素等)被用作供体，载流子密度会增高。
另外，图12A示出图11B所示的晶体管200的一部分区域的放大图。如图12A所示，以与氧化物230上接触的方式设置导电体242，有时在氧化物230的与导电体242的界面及其附近形成作为低电阻区域的区域243(区域243a及区域243b)。氧化物230包括用作晶体管200的沟道形成区域的区域234以及包括区域243的至少一部分且用作源区域或漏区域的区域231(区域231a及区域231b)。注意，在以下附图中，即使在放大图等中不示出区域243，有时也形成上述同样的区域243。
另外，虽然示出了在氧化物230b的导电体242附近区域243a及区域243b以在深度方向上扩散的方式设置的例子，但是本发明不局限于此。区域243a及区域243b根据所需要的晶体管的电特性适当地形成，即可。在氧化物230中，有时难以明确地检测出各区域的边界。在各区域中检测出的元素的浓度不仅限于按每区域分阶段地变化，也可以在各区域中连续地变化(也称为渐变(gradation))。
另外，如图11B所示，绝缘体254优选与导电体242a及导电体242b的顶面、彼此相对的侧面以外的导电体242a和导电体242b的侧面、氧化物230a及氧化物230b的侧面以及绝缘体224的侧面、绝缘体222的顶面的一部分接触。因此，绝缘体280由绝缘体254与绝缘体224、氧化物230a及氧化物230b分开。由此，可以抑制包含在绝缘体280等中的氢等杂质进入绝缘体224、氧化物230a及氧化物230b。
绝缘体274与导电体260、绝缘体250及氧化物230c的每一个的顶面接触。另外，如图12A所示，在本发明的一个方式的晶体管200中，绝缘体274与绝缘体250接触。通过采用这样结构，可以抑制绝缘体281等中的氢等杂质进入绝缘体250。由此，可以抑制给晶体管的电特性及晶体管的可靠性带来的负面影响。
此外，如图12A所示，以绝缘体224的底面为基准，与区域234重叠的区域中的导电体260的底面的高度有时比导电体242a及导电体242b的每一个的顶面的高度低。例如，在与区域234重叠的区域中的导电体260的底面的高度和导电体242a及导电体242b的每一个的顶面的高度之差为0nm以上且30nm以下或0nm以上且15nm以下。
另外，图12B示出图11C所示的晶体管200的一部分区域的放大图。与以上实施方式同样，在晶体管200的沟道宽度方向上，以绝缘体222的底面为基准，导电体260和氧化物230b不重叠的区域中的导电体260的底面的高度优选低于氧化物230b的底面的高度。通过采用被用作栅电极的导电体260隔着氧化物230c及绝缘体250覆盖沟道形成区域的氧化物230b的侧面及顶面的结构，导电体260的电场容易作用到氧化物230b的区域234整体。因此，可以增大晶体管200的通态电流而提高频率特性。将氧化物230a及氧化物230b不与导电体260重叠的区域中的导电体260的底面的高度和氧化物230b的底面的高度之差称为T2，T2为0nm以上且100nm以下，优选为3nm以上且50nm以下，更优选为5nm以上且20nm以下。
另外，如图12B所示，在晶体管200的沟道宽度方向上，不与氧化物230b、氧化物230a及绝缘体224重叠的区域中的氧化物230c的至少一部分优选与绝缘体222接触。通过采用该结构，可以防止包含在氧化物230c中的氧经过绝缘体224扩散到晶体管200的外侧。另外，可以防止包含在氧化物230b及氧化物230a中的氧经过绝缘体224扩散到晶体管200的外侧。另外，可以抑制：绝缘体224的面积缩小导致导入绝缘体224中的氧量的减少，这导致供应到氧化物230的氧量变少。因此，可以将包含在氧化物230c中的氧高效地供应到氧化物230b及氧化物230a，可以抑制区域234中的氧化物230的低电阻化。因此，在可以抑制晶体管的电特性的变动来实现稳定的电特性的同时，可以提高可靠性。
另外，通过采用上述结构，可以抑制包含在绝缘体224等中的氢等杂质进入氧化物230。就是说，可以抑制氧化物230的低电阻化。因此，在可以抑制晶体管的电特性的变动来实现稳定的电特性的同时，可以提高可靠性。通过去除不与氧化物230b及氧化物230a重叠的区域中的绝缘体224，可以形成该结构。
另外，通过去除不与氧化物230b及氧化物230a重叠的区域中的绝缘体224，如图12B所示，在晶体管200的沟道宽度方向上，以绝缘体222的底面为基准，氧化物230a及氧化物230b、导电体260不重叠的区域中的导电体260的底面的高度倾向于比氧化物230b的底面的高度低。因此，可以增大晶体管200的通态电流而提高频率特性。
因此，可以提供一种包括通态电流大的晶体管的半导体装置。另外，可以提供一种包括具有高频率特性的晶体管的半导体装置。另外，可以提供一种电特性的变动得到抑制的具有稳定的电特性且可靠性得到提高的半导体装置。另外，可以提供一种包括关态电流小的晶体管的半导体装置。
下面，说明包括本发明的一个方式的晶体管200的半导体装置的详细结构。
导电体205以与氧化物230及导电体260重叠的方式配置。另外，导电体205优选以填埋于绝缘体214及绝缘体216中的方式设置。在此，导电体205的顶面的平坦性优选高。例如，导电体205的顶面的平均表面粗糙度(Ra)为1nm以下，优选为0.5nm以下，更优选为0.3nm以下即可。由此，可以提高形成在导电体205上的绝缘体224的平坦性，并提高氧化物230a、氧化物230b及氧化物230c的结晶性。
在此，导电体260有时被用作第一栅(也称为顶栅极)电极。此外，导电体205有时被用作第二栅(也称为背栅极)电极。在此情况下，通过独立地改变供应到导电体205的电位而不使其与供应到导电体260的电位联动，可以控制晶体管200的阈值电压(Vth)。尤其是，通过对导电体205供应负电位，可以使晶体管200的Vth更大且可以减小关态电流。因此，与不对导电体205供应负电位时相比，在对导电体205供应负电位的情况下，可以减小对导电体260供应的电位为0V时的漏极电流。
另外，如图11A所示，导电体205优选比氧化物230中的沟道形成区域大。尤其是，如图11C所示，导电体205优选延伸到与沟道宽度方向交叉的氧化物230的端部的外侧的区域。就是说，优选在氧化物230的沟道宽度方向的侧面的外侧，导电体205和导电体260隔着绝缘体重叠。
通过具有上述结构，可以由被用作第一栅电极的导电体260的电场和被用作第二栅电极的导电体205的电场电围绕氧化物230的沟道形成区域。
此外，如图11C所示，将导电体205延伸来用作布线。但是，本发明不局限于此，也可以在导电体205下设置被用作布线的导电体。此外，不一定需要在每一个晶体管中设置一个导电体205。例如，在多个晶体管中可以共同使用导电体205。
此外，作为导电体205，优选使用以钨、铜或铝为主要成分的导电材料。在附图中，以单层图示导电体205，但是导电体205也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层结构。
此外，也可以在导电体205下设置具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的导电体。此外，优选设置具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易透过上述氧)的导电体。在本说明书等中，“抑制杂质或氧的扩散的功能”是指抑制上述杂质和上述氧中的任一个或全部的扩散的功能。
此外，当在导电体205下使用具有抑制氧的扩散的功能的导电体时，可以抑制使导电体205氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电体，例如，优选使用钽、氮化钽、钌或氧化钌等。因此，作为导电体205的下层的导电体，可以使用上述导电材料的单层或叠层。
导电体205可以利用溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed LaserDeposition)法或原子层沉积(ALD：Atomic Layer Deposition)法等形成。
在本实施方式中，作为导电体205，例如，可以使用作为导电膜依次形成氮化钽、氮化钛、钨而成的叠层膜。
配置在衬底(未图示)上的绝缘体214优选被用作抑制水、氢等杂质从衬底一侧扩散到晶体管200的阻挡绝缘膜。因此，作为绝缘体214优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。
例如，优选的是，作为绝缘体214使用氧化铝、氮化硅等。由此，可以抑制水、氢等杂质从与绝缘体214相比更靠近衬底一侧扩散到晶体管200一侧。或者，可以抑制包含在绝缘体224等中的氧扩散到与绝缘体214相比更靠近衬底一侧。
绝缘体214可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为绝缘体214例如可以使用利用溅射法形成的氧化铝。
配置在绝缘体214上的绝缘体216被用作层间膜。此外，配置在绝缘体254上的绝缘体280及绝缘体281也同样地被用作层间膜。在此，被用作层间膜的绝缘体216、绝缘体280及绝缘体281的介电常数优选比绝缘体214低。通过将介电常数低的材料作为层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体216、绝缘体280及绝缘体281，适当地使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅等。
此外，绝缘体216也可以具有叠层结构。例如，也可以采用在绝缘体216中的至少与导电体205的侧面接触的部分设置与绝缘体214相同的绝缘体的结构。通过采用这种结构，可以抑制导电体205被包含在绝缘体216中的氧氧化。或者，可以抑制包含在绝缘体216中的氧被导电体205吸收。
绝缘体216可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为绝缘体216，例如，可以使用利用CVD法形成的氧氮化硅。
绝缘体222及绝缘体224被用作栅极绝缘体。
在此，在与氧化物230接触的绝缘体224中，优选通过加热使氧脱离。在本说明书等中，有时将通过加热脱离的氧称为过剩氧。例如，作为绝缘体224适当地使用氧化硅、氧氮化硅等，即可。通过以与氧化物230接触的方式设置包含氧的绝缘体，可以减少氧化物230中的氧空位，从而可以提高晶体管200的可靠性。
具体而言，作为绝缘体224，优选使用通过加热使一部分的氧脱离的氧化膜。通过加热使氧脱离的氧化膜是指在TDS(Thermal Desorption Spectroscopy：热脱附谱)分析中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为1.0×1019atoms/cm3以上，进一步优选为2.0×1019atoms/cm3以上，或者3.0×1020atoms/cm3以上的氧化膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
此外，绝缘体224可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为绝缘体224，例如，可以使用利用CVD法形成的氧氮化硅。注意，在图11所示的晶体管200中，采用绝缘体224为岛状的结构，但是本实施方式不局限于此。例如，也可以采用绝缘体224覆盖绝缘体222整体的结构。
绝缘体222优选被用作抑制水、氢等杂质从衬底一侧扩散到晶体管200的阻挡绝缘膜。例如，绝缘体222的氢透过性优选比绝缘体224低。通过由绝缘体222及绝缘体254围绕绝缘体224、氧化物230等，可以抑制水、氢等杂质从外部扩散到绝缘体224及氧化物230。
再者，绝缘体222优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体222的氧透过性优选比绝缘体224低。通过使绝缘体222具有抑制氧或杂质的扩散的功能，可以减少氧化物230所具有的氧扩散到衬底一侧，所以是优选的。此外，可以抑制导电体205与绝缘体224及氧化物230所包含的氧起反应。
绝缘体222优选使用作为绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体222时，绝缘体222被用作抑制氧从氧化物230释放或氢等杂质从晶体管200的周围部扩散到氧化物230的层。此外，作为绝缘体222，在上述材料中特别优选使用氧化铪。例如，当将绝缘体222用作栅极绝缘膜时，通过将氧化铪用于绝缘体222，有时与使用氧化铝的情况相比，可以进一步降低界面态密度。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅而使用。
此外，作为绝缘体222，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等所谓的high-k材料的绝缘体。当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
此外，绝缘体222可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为绝缘体222，例如，可以使用利用ALD法形成的氧化铪。
此外，如图11C所示，有时在绝缘体222中不与氧化物230b重叠的区域的厚度比其他区域的厚度小。在绝缘体222中，不与氧化物230b重叠的区域的厚度优选为如下厚度：在形成设置于绝缘体280等中的开口时可以被用作蚀刻停止膜的厚度；或者足以不使绝缘体216或导电体205的表面露出的厚度。
另外，绝缘体222及绝缘体224也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料构成的叠层结构。例如，也可以在绝缘体222下设置有与绝缘体224同样的绝缘体。
氧化物230包括氧化物230a、氧化物230a上的氧化物230b及氧化物230b上的氧化物230c。当在氧化物230b下设置有氧化物230a时，可以抑制杂质从形成在氧化物230a下的结构物扩散到氧化物230b。当在氧化物230b上设置有氧化物230c时，可以抑制杂质从形成在氧化物230c的上方的结构物扩散到氧化物230b。
另外，氧化物230优选具有各金属原子的原子个数比互不相同的氧化物的叠层结构。具体而言，用于氧化物230a的金属氧化物中的构成元素中的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的构成元素的元素中M的原子个数比。另外，用于氧化物230a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子个数比。另外，用于氧化物230b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物230a的金属氧化物中的相对于元素M的In的原子个数比。另外，氧化物230c可以使用可用于氧化物230a或氧化物230b的金属氧化物。
另外，氧化物230b及氧化物230c优选具有结晶性。例如，优选使用下述CAAC-OS。CAAC-OS等的具有结晶性的氧化物具有杂质及缺陷(氧空位等)少的结晶性高且致密的结构。因此，可以抑制由源电极或漏电极氧从氧化物230b被抽出。因此，即使进行加热处理也可以减少氧从氧化物230b被抽出，所以晶体管200对制造工序中的高温度(所谓热积存；thermal budget)也很稳定。
氧化物230a及氧化物230c的导带底优选比氧化物230b的导带底更接近真空能级。另外，换言之，氧化物230a及氧化物230c的电子亲和势优选比氧化物230b的电子亲和势小。此时，优选的是，氧化物230c使用可用于氧化物230a的金属氧化物。具体而言，用于氧化物230c的金属氧化物中的构成元素中的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的构成元素中的元素M的原子个数比。另外，用于氧化物230c的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子个数比。另外，用于氧化物230b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物230c的金属氧化物中的相对于元素M的In的原子个数比。
当氧化物230c具有包括氧化物230c1及氧化物230c1上的氧化物230c2的叠层结构时，优选的是，使氧化物230a及氧化物230c2的导带底比氧化物230b及氧化物230c1的导带底更接近于真空能级。换言之，氧化物230a及氧化物230c2的电子亲和势优选小于氧化物230b及氧化物230c1的电子亲和势。在此情况下，氧化物230c2优选使用可用于氧化物230a的金属氧化物，氧化物230c1优选使用可用于氧化物230b的金属氧化物。
在此，在氧化物230a、氧化物230b及氧化物230c的接合部中，导带底平缓地变化。换言之，也可以将上述情况表达为氧化物230a、氧化物230b及氧化物230c的接合部的导带底连续地变化或者连续地接合。为此，优选降低形成在氧化物230a与氧化物230b的界面以及氧化物230b与氧化物230c的界面的混合层的缺陷态密度。
具体而言，通过使氧化物230a与氧化物230b以及氧化物230b与氧化物230c除了氧以外还包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物230b为In-Ga-Zn氧化物的情况下，作为氧化物230a及氧化物230c可以使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。当氧化物230c具有氧化物230c1及氧化物230c2的叠层结构时，例如，可以使用In-Ga-Zn氧化物和该In-Ga-Zn氧化物上的Ga-Zn氧化物的叠层结构，或者，可以使用In-Ga-Zn氧化物和该In-Ga-Zn氧化物上的氧化镓的叠层结构。换言之，作为氧化物230c，也可以使用In-Ga-Zn氧化物和不包含In的氧化物的叠层结构。
具体而言，作为氧化物230a使用In:Ga:Zn＝1:3:4[原子个数比]或In:Ga:Zn＝1:1:0.5[原子个数比]的金属氧化物，即可。此外，作为氧化物230b使用In:Ga:Zn＝4:2:3[原子个数比]或In:Ga:Zn＝3:1:2[原子个数比]的金属氧化物，即可。此外，作为氧化物230c使用In:Ga:Zn＝1:3:4[原子个数比]、In:Ga:Zn＝4:2:3[原子个数比]、Ga:Zn＝2:1[原子个数比]或Ga:Zn＝2:5[原子个数比]的金属氧化物，即可。此外，作为氧化物230c具有叠层结构的情况的具体例子，可以举出In:Ga:Zn＝4:2:3[原子个数比]和In:Ga:Zn＝1:3:4[原子个数比]的叠层结构、In:Ga:Zn＝4:2:3[原子个数比]和Ga:Zn＝2:1[原子个数比]的叠层结构、In:Ga:Zn＝4:2:3[原子个数比]和Ga:Zn＝2:5[原子个数比]的叠层结构、In:Ga:Zn＝4:2:3[原子个数比]和氧化镓的叠层结构等。
此时，载流子的主要路径为氧化物230b或氧化物230c。或者，当氧化物230c具有包括氧化物230c1及氧化物230c2的叠层结构时，除了氧化物230b以外，氧化物230c1也有时为载流子的主要路径。通过使氧化物230a及氧化物230c具有上述结构，可以降低氧化物230a与氧化物230b的界面及氧化物230b与氧化物230c的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，从而晶体管200可以得到大通态电流及高频率特性。另外，在氧化物230c具有叠层结构时，被期待降低上述氧化物230b和氧化物230c的界面的缺陷态密度的效果及抑制氧化物230c所具有的构成元素扩散到绝缘体250一侧的效果。更具体而言，在氧化物230c具有叠层结构时，因为使不包含In的氧化物位于叠层结构的上方，所以可以抑制In扩散到绝缘体250一侧。由于绝缘体250被用作栅极绝缘体，因此在In进入绝缘体250等的情况下导致晶体管的特性不良。由此，通过使氧化物230c具有叠层结构，可以提供可靠性高的半导体装置。
作为氧化物230优选使用被用作半导体的金属氧化物。例如，作为成为区域234的金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。通过采用这种晶体管，可以提供低功耗的半导体装置。
此外，氧化物230a、氧化物230b及氧化物230c可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。当利用溅射法进行形成时，作为溅射气体优选使用氧或者氧和稀有气体的混合气体。通过在加热衬底的同时进行形成，可以提高该氧化膜的结晶性。
在本实施方式中，作为氧化物230a，例如可以使用通过利用In:Ga:Zn＝1:3:4[原子个数比]的In-Ga-Zn氧化物靶材的溅射法形成的金属氧化物。作为氧化物230b，例如可以使用通过利用In:Ga:Zn＝4:2:4.1[原子个数比]的In-Ga-Zn氧化物靶材的溅射法形成的金属氧化物。作为氧化物230c1，例如可以使用通过利用In:Ga:Zn＝4:2:4.1[原子个数比]的In-Ga-Zn氧化物靶材的溅射法形成的金属氧化物。作为氧化物230c2，例如可以使用通过利用In:Ga:Zn＝1:3:4[原子个数比]的In-Ga-Zn氧化物靶材的溅射法形成的金属氧化物。
在氧化物230b上设置被用作源电极及漏电极的导电体242(导电体242a及导电体242b)。导电体242的厚度例如为1nm以上且50nm以下，优选为2nm以上且25nm以下，即可。
作为导电体242，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。另外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。
此外，导电体242可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为导电体242，例如，可以使用利用溅射法形成的氮化钽。
绝缘体254与绝缘体214等同样地优选被用作抑制水、氢等杂质从绝缘体280一侧扩散到晶体管200的阻挡绝缘膜。例如，绝缘体254的氢透过性优选比绝缘体224低。再者，如图11B所示，绝缘体254优选与导电体242a的顶面及侧面、导电体242b的顶面及侧面、氧化物230a及氧化物230b的侧面以及绝缘体224的侧面接触。通过采用这种结构，由绝缘体254使绝缘体280与绝缘体224及氧化物230分开。因此，可以抑制绝缘体280所包含的氢从导电体242a、导电体242b、氧化物230a、氧化物230b及绝缘体224的顶面或侧面扩散到氧化物230，晶体管200可以具有良好的电特性及可靠性。
再者，绝缘体254还具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体254的氧透过性优选比绝缘体280或绝缘体224低。
绝缘体254优选通过溅射法形成。通过在包含氧的气氛下使用溅射法形成绝缘体254，可以对绝缘体224与绝缘体254接触的区域附近添加氧。由此，可以将氧从该区域通过绝缘体224供应到氧化物230中。在此，通过使绝缘体254具有抑制扩散到上方的氧的功能，可以防止氧从氧化物230扩散到绝缘体280。此外，通过使绝缘体222具有抑制扩散到下方的氧的功能，可以防止氧从氧化物230扩散到衬底一侧。如此，对氧化物230中的沟道形成区域供应氧。由此，可以减少氧化物230的氧空位并抑制晶体管的常开启化。
作为绝缘体254，例如优选使用作为绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。此时，绝缘体254优选利用ALD法形成。因为ALD法的覆盖率高，所以可以防止由凹凸导致的绝缘体254的断开等。
像这样，通过由对氢具有阻挡性的绝缘体254覆盖绝缘体224及氧化物230，绝缘体280与绝缘体224及氧化物230分开。由此，可以抑制氢等杂质从晶体管200的外部进入，从而可以对晶体管200赋予良好的电特性及可靠性。
作为绝缘体254，例如可以使用包含氮化铝的绝缘体。作为绝缘体254，优选使用其组成式满足AlNx(x为大于0且2以下的实数，x优选为大于0.5且1.5以下的实数)的氮化物绝缘体。因此，可以形成具有高绝缘性及高热传导率的膜，由此可以提高在驱动晶体管200时产生的热的散热性。此外，作为绝缘体254，也可以使用氮化铝钛、氮化钛等。在此情况下，通过使用溅射法，可以在不使用氧或臭氧等氧化性高的气体作为沉积气体的状态下形成膜，所以这是优选的。此外，也可以使用氮化硅或氮氧化硅等。
此外，绝缘体254可以具有两层以上的多层结构。例如，作为绝缘体254，可以在包含氧的气氛下使用溅射法形成第一层，然后使用ALD法形成第二层，来形成两层结构。因为ALD法是覆盖性良好的成膜方法，所以可以防止因第一层的凹凸而产生断开等。在绝缘体254具有两层以上的多层结构的情况下，也可以采用由不同材料构成的多层结构。例如，可以采用氧化硅、氧氮化硅、氮氧化硅或氮化硅与具有抑制氢等杂质及氧透过的功能的绝缘体的叠层结构。作为具有抑制氢等杂质及氧透过的功能的绝缘体，例如，可以使用包含铝和铪中的一方或双方的氧化物的绝缘体。
绝缘体250被用作栅极绝缘体。绝缘体250优选与氧化物230c的顶面接触地配置。绝缘体250可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
与绝缘体224同样地，绝缘体250优选使用通过加热释放氧的绝缘体形成。通过作为绝缘体250以与氧化物230c的顶面接触的方式设置因加热而释放氧的绝缘体，可以高效地对氧化物230b的区域234供应氧。与绝缘体224同样，优选降低绝缘体250中的水、氢等杂质的浓度。绝缘体250的厚度优选为1nm以上且20nm以下。
此外，绝缘体250可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为绝缘体250，例如，可以使用利用CVD法形成的氧氮化硅。
另外，也可以在绝缘体250与导电体260之间设置金属氧化物。该金属氧化物优选抑制氧从绝缘体250扩散到导电体260。通过设置抑制氧的扩散的金属氧化物，抑制氧从绝缘体250扩散到导电体260。换言之，可以抑制供应到氧化物230的氧量的减少。另外，可以抑制因绝缘体250中的氧所导致的导电体260的氧化。
另外，上述金属氧化物有时被用作栅极绝缘体的一部分。因此，在将氧化硅或氧氮化硅等用于绝缘体250的情况下，作为上述金属氧化物优选使用作为相对介电常数高的high-k材料的金属氧化物。通过使栅极绝缘体具有绝缘体250与上述金属氧化物的叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持栅极绝缘体的物理厚度的同时降低在晶体管工作时施加的栅极电位。另外，可以减少被用作栅极绝缘体的绝缘体的等效氧化物厚度(EOT)。
注意，上述金属氧化物也可以被用作第一栅电极的一部分。例如，可以将可用作氧化物230的金属氧化物作为上述金属氧化物使用。在此情况下，通过利用溅射法形成导电体260，可以降低上述金属氧化物的电阻值而使其成为导电体。上述导电体可以称为OC(OxideConductor)电极。
通过设置上述金属氧化物，可以提高晶体管200的通态电流，而无需减少来自导电体260的电场的影响。另外，通过利用绝缘体250及上述金属氧化物的物理厚度保持导电体260与氧化物230之间的距离，可以抑制导电体260与氧化物230之间的泄漏电流。另外，通过设置绝缘体250及上述金属氧化物的叠层结构，可以容易适当地调节导电体260与氧化物230之间的物理距离及从导电体260施加到氧化物230的电场强度。
具体而言，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。特别是，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。另外，可以通过使能够用于氧化物230的氧化物半导体低电阻化来将其用作上述金属氧化物。
虽然在图11中，导电体260具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。
作为导电体260a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
此外，当导电体260a具有抑制氧的扩散的功能时，可以抑制绝缘体250所包含的氧使导电体260b氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌、氧化钌等。
另外，导电体260因为也被用作布线，所以优选使用导电性高的导电体。例如，导电体260b可以使用钨、铜或铝为主要成分的导电材料。另外，导电体260b也可以采用叠层结构，例如，钛、氮化钛与上述导电材料的叠层结构。
此外，导电体260可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为导电体260a例如可以使用利用CVD法形成的氮化钛，作为导电体260b例如可以使用利用CVD法形成的氮化钛。
绝缘体280优选隔着绝缘体254设置在绝缘体222、绝缘体224、氧化物230及导电体242上。例如，作为绝缘体280，优选具有氧化硅、氧氮化硅、氮氧化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。特别是，因为氧化硅、氧氮化硅、具有空孔的氧化硅等的材料容易形成包含通过加热脱离的氧的区域，所以是优选的。
另外，优选绝缘体280中的水、氢等杂质的浓度得到降低。此外，绝缘体280的顶面也可以被平坦化。
此外，绝缘体280可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为绝缘体280，例如可以使用利用CVD法形成的氧氮化硅。
绝缘体274优选与绝缘体214等同样地被用作抑制水、氢等杂质从上方扩散到绝缘体280的阻挡绝缘膜。作为绝缘体274，例如可以使用能够用于绝缘体214、绝缘体254等的绝缘体。
此外，绝缘体274可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为绝缘体274，例如可以使用利用溅射法形成的氧化铝。
另外，优选在绝缘体274上设置被用作层间膜的绝缘体281。与绝缘体224等同样，优选绝缘体281中的水、氢等杂质的浓度得到降低。
此外，绝缘体281可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为绝缘体281，例如可以使用利用CVD法形成的氮化硅。
另外，在形成于绝缘体281、绝缘体274、绝缘体280及绝缘体254中的开口中配置导电体240a及导电体240b。导电体240a及导电体240b以夹着导电体260相对的方式设置。另外，导电体240a及导电体240b的顶面的高度与绝缘体281的顶面可以位于同一平面上。
另外，以与绝缘体281、绝缘体274、绝缘体280及绝缘体254的开口的侧壁接触的方式设置有绝缘体241a，以与其侧面接触的方式形成有导电体240a的第一导电体。导电体242a位于该开口的底部的至少一部分，导电体240a与导电体242a接触。同样，以与绝缘体281、绝缘体274、绝缘体280及绝缘体254的开口的侧壁接触的方式设置有绝缘体241b，以与其侧面接触的方式形成有导电体240b的第一导电体。导电体242b位于该开口的底部的至少一部分，导电体240b与导电体242b接触。
导电体240a及导电体240b优选使用以钨、铜或铝为主要成分的导电材料。此外，导电体240a及导电体240b也可以具有叠层结构。
当作为导电体240采用叠层结构时，作为与氧化物230a、氧化物230b、导电体242、绝缘体254、绝缘体280、绝缘体274及绝缘体281接触的导电体优选使用具有抑制水、氢等杂质的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌、氧化钌等。可以以单层或叠层使用具有抑制水、氢等杂质的透过的功能的导电材料。通过使用该导电材料，可以防止添加到绝缘体280的氧被吸收到导电体240a及导电体240b。此外，可以防止包含在绝缘体281的上方的层的水、氢等杂质通过导电体240a及导电体240b扩散到氧化物230。
作为绝缘体241a及绝缘体241b，例如使用能够用于绝缘体254等的绝缘体，即可。因为绝缘体241a及绝缘体241b与绝缘体254接触地设置，所以可以抑制包含在绝缘体280等中的水、氢等杂质经过导电体240a及导电体240b扩散到氧化物230。此外，可以防止绝缘体280所包含的氧被导电体240a及导电体240b吸收。此外，在绝缘体241a及绝缘体241b的形成中，可以利用ALD法及CVD法。
虽然未图示，但是可以以与导电体240a的顶面及导电体240b的顶面接触的方式配置被用作布线的导电体。被用作布线的导电体优选使用以钨、铜或铝为主要成分的导电材料。另外，该导电体可以具有叠层结构，例如，可以具有钛、氮化钛与上述导电材料的叠层结构。另外，该导电体可以填埋于绝缘体的开口中。
此外，虽然未图示，优选以覆盖上述导电体的方式设置其电阻率为1.0×1013Ωcm以上且1.0×1015Ωcm以下，优选为5.0×1013Ωcm以上且5.0×1014Ωcm以下的绝缘体。通过在上述导电体上设置具有如上电阻率的绝缘体，该绝缘体不仅可以维持绝缘性，而且可以使累积在晶体管200及上述导电体等的布线间的电荷分散，而能够抑制由于该电荷导致的晶体管或具有该晶体管的电子设备的特性不良或静电破坏，所以是优选的。
如上所述，根据本发明的一个方式，可以提供一种通态电流大的半导体装置。另外，根据本发明的一个方式，可以提供一种具有高频率特性的半导体装置。另外，根据本发明的一个方式，可以提供一种可靠性良好的半导体装置。另外，根据本发明的一个方式，可以提供一种能够实现微型化或高集成化的半导体装置。另外，根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。另外，根据本发明的一个方式，可以提供关态电流小的半导体装置。另外，根据本发明的一个方式，可以提供功耗得到降低的半导体装置。另外，根据本发明的一个方式，可以提供一种生产率高的半导体装置。
〈半导体装置的构成材料〉
以下，说明可用于半导体装置的构成材料。
以下所示的构成材料可以通过溅射法、CVD法、MBE法、PLD法、ALD法等形成。
注意，CVD法可以分为利用等离子体的等离子体CVD(PECVD：Plasma EnhancedCVD)法、利用热的热CVD(TCVD：Thermal CVD)法、利用光的光CVD(Photo CVD)法等。再者，CVD法可以根据使用的源气体分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。另外，因为不使用等离子体，热CVD法是能够抑制对被处理物造成的等离子体损伤的成膜方法。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。另外，在热CVD法中，不产生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
另外，ALD法也是能够抑制对被处理物造成的等离子体损伤的成膜方法。由此，可以获得缺陷少的膜。注意，ALD法中使用的前驱物有时包含碳等杂质。因此，利用ALD法形成的膜有时与利用其他的成膜方法形成的膜相比包含更多的碳等杂质。另外，杂质的定量可以利用X射线光电子能谱(XPS：X-ray Photoelectron Spectroscopy)进行。
不同于使从靶材等中被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的成膜方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，利用ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于要覆盖纵横比高的开口部的表面的情况等。注意，ALD法的成膜速度比较慢，所以有时优选与CVD法等成膜速度快的其他成膜方法组合而使用。
CVD法及ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法或ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用CVD法及ALD法时，可以通过在形成膜的同时改变源气体的流量比来形成其组成连续变化的膜。在改变源气体的流量比的同时形成膜时，因为不需要传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以缩短成膜时间。因此，有时可以提高半导体装置的生产率。
另外，该构成材料的加工可以利用光刻法进行。另外，作为该加工可以利用干蚀刻法或湿蚀刻法。利用干蚀刻法的加工适用于微型加工。
在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，可以隔着该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时，在抗蚀剂上直接进行写入，所以不需要上述抗蚀剂曝光用掩模。另外，在去除抗蚀剂掩模时，可以进行灰化处理等干蚀刻处理或湿蚀刻处理，也可以在进行干蚀刻处理之后进行湿蚀刻处理，又可以在进行湿蚀刻处理之后进行干蚀刻处理等。
或者，可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在该构成材料上形成成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。对该构成材料进行的蚀刻既可以在去除抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。也可以该构成材料的蚀刻之后，通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型电极中的一方施加高频功率的结构。或者，也可以采用对平行平板型电极中的一方施加不同的多个高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率相同的高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率不同的高频功率的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：Inductively Coupled Plasma)蚀刻装置等。
《衬底》
作为形成晶体管200的衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。另外，作为半导体衬底，例如可以举出由硅或锗等构成的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。再者，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如有SOI(Silicon On Insulator；绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属氮化物的衬底、包含金属氧化物的衬底等。再者，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻器、开关元件、发光元件、存储元件等。
《绝缘体》
作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。
例如，当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时实现晶体管工作时的低电压化。另一方面，通过将相对介电常数较低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
此外，作为相对介电常数较高的绝缘体，可以举出氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
另外，作为相对介电常数较低的绝缘体，可以举出氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
此外，通过由具有抑制氢等杂质及氧的透过的功能的绝缘体(绝缘体214、绝缘体222、绝缘体254及绝缘体274等)围绕使用氧化物半导体的晶体管，可以使晶体管的电特性稳定。作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以以单层或叠层使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体。具体而言，作为具有抑制氢等杂质及氧的透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物、氮化铝、氮化铝钛、氮化钛、氮氧化硅或氮化硅等金属氮化物。
此外，被用作栅极绝缘体的绝缘体优选为具有包含通过加热脱离的氧的区域的绝缘体。例如，通过采用将具有包含通过加热脱离的氧的区域的氧化硅或者氧氮化硅接触于氧化物230的结构，可以填补氧化物230所包含的氧空位。
《导电体》
作为导电体，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。另外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
另外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将氧化物用于晶体管的沟道形成区域的情况下，作为被用作栅电极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
尤其是，作为被用作栅电极的导电体，优选使用含有包含在形成沟道的金属氧化物中的金属元素及氧的导电材料。此外，也可以使用含有上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。此外，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。此外，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成沟道的金属氧化物所包含的氢。或者，有时可以俘获从外方的绝缘体等进入的氢。
《金属氧化物》
作为氧化物230，优选使用被用作氧化物半导体的金属氧化物。以下，将说明可用于根据本发明的氧化物230的金属氧化物。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。另外，除此之外，优选还包含铝、镓、钇或锡等。或者，也可以包含硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种。
在此，考虑金属氧化物是包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。
注意，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
[金属氧化物的结构]
氧化物半导体(金属氧化物)被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS、多晶氧化物半导体、nc-OS、a-like OS及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形、七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也难以观察到明确的晶界(也称为grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
CAAC-OS是结晶性高的金属氧化物。另一方面，在CAAC-OS中不容易观察明确的晶界，因此可以说不容易发生起因于晶界的电子迁移率的下降。此外，金属氧化物的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等(也称为VO：oxygen vacancy)等)少的金属氧化物。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，包含CAAC-OS的金属氧化物具有高耐热性及高可靠性。
在此，图13A示出从大致平行于样品面的方向利用TEM观察的CAAC-OS的截面的高分辨率TEM图像。利用球面像差校正(Spherical Aberration Corrector)功能得到高分辨率TEM图像。尤其将利用球面像差校正功能获取的高分辨率TEM图像称为Cs校正高分辨率TEM图像。例如可以使用日本电子株式会社制造的原子分辨率分析型电子显微镜JEM-ARM200F等观察Cs校正高分辨率TEM图像。
从图13A可确认到其中金属原子排列为层状的纳米晶。并且可知一个纳米晶的尺寸为1nm以上或者3nm以上。纳米晶反映CAAC-OS的被形成面或顶面的凸凹并平行于CAAC-OS的被形成面或顶面。
另外，图13B及图13C示出从大致垂直于样品面的方向观察所获取的CAAC-OS的平面的Cs校正高分辨率TEM图像。图13D及图13E是通过对图13B及图13C进行图像处理得到的图像。下面说明图像处理的方法。首先，通过对图13B进行快速傅里叶变换(FFT：FastFourier Transform)处理，获取FFT图像。接着，以保留所获取的FFT图像中的离原点2.8nm-1至5.0nm-1的范围的方式进行掩模处理。接着，对经过掩模处理的FFT图像进行快速傅立叶逆变换(IFFT：Inverse Fast Fourier Transform)处理而获取经过处理的图像。将所获取的图像称为FFT滤波图像。FFT滤波图像是从Cs校正高分辨率TEM图像中提取出周期分量的图像，其示出晶格排列。
在图13D中，以虚线示出晶格排列被打乱的部分。由虚线围绕的区域是一个纳米晶。并且，以虚线示出的部分是纳米晶与纳米晶的联结部。虚线呈现六角形，由此可知纳米晶为六角形。如此，当利用TEM从c轴方向观察时，在CAAC-OS中确认到六角形的晶格点。因此，可以说CAAC-OS具有在上述实施方式中使用图1C所示的层状结晶结构。注意，纳米晶的形状并不局限于正六角形，也有不是正六角形的情况。
在图13E中，以点线示出晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分，以虚线示出晶格排列的方向变化。在点线附近也无法确认到明确的晶界。当以点线附近的晶格点为中心周围的晶格点相接时，可以形成畸变的六角形、五角形或七角形等。即，可知通过使晶格排列畸变，可抑制晶界的形成。这可能是由于CAAC-OS可容许因如下原因而发生的畸变：在a-b面方向上的氧的原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等。
此外，图14A示出与图13不同的CAAC-OS的截面的高分辨率TEM图像。另外，图14B是将图14A进一步放大了的截面的高分辨率TEM图像，为便于理解而强调表示原子排列。
图14C是图14A中的A-O-A’之间的由圆圈包围的区域(直径大致为4nm)的局部的傅立叶变换图像。在图14C所示的各区域中可以确认到c轴取向性。此外，A-O之间的c轴方向和O-A’之间的c轴方向不同，由此可知A-O之间的晶粒与O-A’之间的晶粒不同。另外，A-O之间的c轴的角度逐渐地连续变化，诸如14.3°、16.6°、26.4°。同样地，O-A’之间的c轴的角度也逐渐地连续变化，诸如-18.3°、-17.6°、-15.9°。
由截面的高分辨率TEM图像及平面的高分辨率TEM图像可知，CAAC-OS的纳米晶具有取向性。
由上述结果可知，如以上实施方式所示，CAAC-OS具有c轴取向性，且其c轴朝向平行于CAAC-OS的被形成面或CAAC-OS的膜表面的法线向量的方向。因此，在上述截面的高分辨率TEM图像中观察到的排列为层状的各金属原子层相当于与纳米晶的a-b面平行的面。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
另外，在包含铟、镓和锌的金属氧化物的一种的铟-镓-锌氧化物(以下，IGZO)是上述纳米晶时可能具有稳定的结构。尤其是，IGZO有在大气中不容易进行晶体生长的倾向，所以与在IGZO是大结晶(在此，几mm的结晶或者几cm的结晶)时相比在IGZO是小结晶(例如，上述纳米结晶)时可能在结构上稳定。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的金属氧化物。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体(金属氧化物)具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
[杂质]
在此，说明金属氧化物中的各杂质的影响。
当金属氧化物包含碱金属或碱土金属时，有时形成缺陷态而形成载流子。因此，作为沟道形成区域使用包含碱金属或碱土金属的金属氧化物的晶体管容易具有常开启特性。由此，优选减少金属氧化物中的碱金属或碱土金属的浓度。具体而言，使通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的金属氧化物中的碱金属或碱土金属的浓度(通过SIMS测得的浓度)为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的金属氧化物的晶体管容易具有常开启特性。
由此，优选尽可能减少金属氧化物中的氢。具体而言，在金属氧化物中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。通过将杂质被充分降低的金属氧化物用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
<半导体装置的结构例子2>
图15是根据本发明的一个方式的晶体管200A及晶体管200A的周围的俯视图及截面图。
图15A是包括晶体管200A的半导体装置的俯视图。另外，图15B及图15C是该半导体装置的截面图。在此，图15B是沿着图15A中的点划线A1-A2的部分的截面图，也是晶体管200A的沟道长度方向上的截面图。另外，图15C是沿着图15A中的点划线A3-A4的部分的截面图，也是晶体管200A的沟道宽度方向上的截面图。在图15A的俯视图中，为了明确起见，省略一部分构成要素。
注意，在图15所示的半导体装置中，对具有与构成〈半导体装置的结构例子1〉所示的半导体装置的构成要素相同的功能的构成要素附加相同附图标记。
以下，使用图15说明半导体装置的结构。在本节中，作为半导体装置的构成材料可以使用在<半导体装置的结构例子1>中进行了详细说明的材料。
[晶体管200A]
如图15所示，晶体管200A包括配置在衬底(未图示)上的绝缘体216、填埋于绝缘体216中地配置的导电体205、配置在绝缘体216及导电体205上的绝缘体222、配置在绝缘体222上的绝缘体224、配置在绝缘体224上的氧化物230(氧化物230a、氧化物230b、氧化物230c1及氧化物230c2)、配置在氧化物230上的绝缘体250、配置在绝缘体250上的导电体260(导电体260a及导电体260b)、与氧化物230b的顶面的一部分接触的导电体242a及导电体242b以及配置在导电体242a上的阻挡膜244a、配置在导电体242b上的阻挡膜244b、以与绝缘体222的顶面的一部分、绝缘体224的侧面、氧化物230a的侧面、氧化物230b的侧面、导电体242a的侧面、阻挡膜244a的顶面、导电体242b的侧面及阻挡膜244b的顶面接触的方式配置的绝缘体254(绝缘体254a、及绝缘体254b)。
与上述晶体管200不同之处在于：绝缘体254具有层叠有绝缘体254a和绝缘体254b这两层的结构；以及氧化物230c具有层叠有氧化物230c1及氧化物230c2这两层的结构。以下，对与晶体管200不同之处进行说明。
如图15所示，绝缘体254包括绝缘体254a、配置在绝缘体254a上的绝缘体254b。例如，绝缘体254a优选被用作抑制水及氢等杂质从绝缘体280一侧扩散到晶体管200A的阻挡膜。另外，例如，绝缘体254b优选抑制氧化物230中的氧扩散到绝缘体280一侧。通过采用层叠这样的两个层的结构，可以防止氢进入氧化物230的沟道形成区域。并且，可以防止氧从氧化物230的沟道形成区域释放。具体而言，作为绝缘体254a使用利用溅射法形成的氮化硅且作为绝缘体254b使用利用ALD法形成的氧化铝，即可。
另外，例如，优选的是，作为绝缘体254a使用具有过剩氧区域的绝缘材料或者容易被形成过剩氧区域的绝缘材料，作为绝缘体254b使用在被形成膜中容易形成过剩氧区域的绝缘材料。具体而言，作为绝缘体254a使用利用溅射法形成的氧化硅且作为绝缘体254b使用利用溅射法形成的氧化铝即可。通过采用层叠这样的两个层的结构，可以将绝缘体254a所包含的过剩氧高效地供应到氧化物230。
此外，当绝缘体254a包含过剩氧时，优选的是，以与导电体242a的顶面接触的方式设置阻挡膜244a，以与导电体242b的顶面接触的方式设置阻挡膜244b。阻挡膜244a及阻挡膜244b具有抑制水、氢等杂质及氧的透过的功能。因此，可以防止氧化物230c及绝缘体250中的过剩氧扩散到导电体242a及导电体242b。就是说，可以防止在导电体242a及导电体242b的氧化中使用其周围的过剩氧。并且，可以防止因导电体242a及导电体242b的氧化而导电体242a及导电体242b的电阻值增加。另外，可以通过两端法等测量导电体的电阻值。
作为阻挡膜244a及阻挡膜244b例如可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽等金属氧化物、氮氧化硅或氮化硅等。
另外，作为阻挡膜244a及阻挡膜244b也可以使用不容易使杂质透过的导电材料。在将导电材料用于阻挡膜244a及阻挡膜244b时，优选使用不容易释放氧或不容易吸收氧的导电材料。此外，也可以采用不设置阻挡膜244a及阻挡膜244b的结构。
注意，绝缘体254的结构不局限于层叠绝缘体254a和绝缘体254b的结构，既可以采用单层结构，又可以采用层叠绝缘体254a、绝缘体254b及绝缘体254c这三层的结构。当采用层叠三个层的结构时，例如，作为绝缘体254a使用具有抑制水及氢等杂质以及氧的扩散的功能的绝缘材料，作为绝缘体254b使用具有过剩氧区域的绝缘材料，作为绝缘体254c使用具有抑制氧扩散的功能的绝缘材料，即可。通过采用层叠这样的三个层的结构，可以抑制绝缘体254b所包含的过剩氧扩散到绝缘体254a及绝缘体254c的外侧。因此，可以将绝缘体254b所包含的过剩氧高效地供应到氧化物230。
注意，当绝缘体254具有层叠两个以上的层的结构时，根据被要求的晶体管特性适当地设计用于绝缘体254的绝缘材料的组合及层叠顺序，即可。
另外，如图15所示，氧化物230c包括氧化物230c1、配置在氧化物230c1上的氧化物230c2。氧化物230c1优选包含构成用于氧化物230b的金属氧化物的金属元素的至少一个，更优选包含所有上述金属元素。由此，可以降低氧化物230b与氧化物230c1的界面的缺陷态密度。另外，氧化物230c2优选为比氧化物230c1抑制氧的扩散或透过的金属氧化物。通过在绝缘体250与氧化物230c1之间设置氧化物230c2，可以抑制包含在绝缘体280中的氧扩散到绝缘体250。由此，该氧通过氧化物230c1容易供应到氧化物230。
另外，氧化物230c1及氧化物230c2优选具有结晶性，更优选的是，氧化物230c2的结晶性比氧化物230c1高。尤其是，作为氧化物230c1及氧化物230c2优选使用CAAC-OS，氧化物230c1及氧化物230c2所包含的结晶的c轴优选朝向大致垂直于氧化物230c1及氧化物230c2的被形成面或顶面的方向。CAAC-OS具有不容易使氧在c轴方向上移动的性质。因此，通过在氧化物230c1和绝缘体250之间设置氧化物230c2，可以抑制氧化物230c1所包含的氧扩散到绝缘体250，且可以将该氧高效地供应到氧化物230。
具体而言，作为氧化物230c1使用In:Ga:Zn＝4:2:3[原子个数比]的金属氧化物，作为氧化物230c2使用In:Ga:Zn＝1:3:4[原子个数比]的金属氧化物，即可。通过使用于氧化物230c2的金属氧化物的构成元素中的In的原子个数比小于用于氧化物230c1的金属氧化物的构成元素中的In的原子个数比，可以抑制In扩散到绝缘体250一侧。由于绝缘体250被用作栅极绝缘体，因此在In进入绝缘体250等的情况下导致晶体管的特性不良。由此，通过使氧化物230c具有叠层结构，可以提供可靠性高的半导体装置。
另外，也可以采用绝缘体280具有两层的叠层结构的结构。如图15所示，当绝缘体280包括绝缘体280a、配置在绝缘体280a上的绝缘体280b时，绝缘体280a优选具有过剩氧区域。绝缘体280a的到氧化物230的沟道形成区域的物理距离比绝缘体280b短，因此可以将绝缘体280所包含的氧高效地供应到氧化物230的沟道形成区域。
具体而言，作为绝缘体280a使用利用溅射法形成的氧化硅，作为绝缘体280b使用利用CVD法形成的氧氮化硅，即可。此外，示出在晶体管200A中层叠绝缘体280的结构，但是本发明不局限于此。例如，也可以采用设置单层或三层以上的叠层结构的绝缘体280的结构。
另外，如图15所示，也可以采用在绝缘体274和绝缘体281之间设置绝缘体282的结构。绝缘体282优选使用具有抑制氢等杂质或氧的扩散的功能的绝缘膜。例如，优选利用溅射法或ALD法形成氮化硅、氧化铝等。通过设置绝缘体282，可以抑制绝缘体280、绝缘体250等所包含的氧扩散到绝缘体281一侧。
<半导体装置的结构例子3>
图16是根据本发明的一个方式的晶体管200B及晶体管200B的周围的俯视图及截面图。
图16A是包括晶体管200B的半导体装置的俯视图。另外，图16B至图16D是该半导体装置的截面图。在此，图16B是沿着图16A中的点划线A1-A2的部分的截面图，也是晶体管200B的沟道长度方向上的截面图。另外，图16C是沿着图16A中的点划线A3-A4的部分的截面图，也是晶体管200B的沟道宽度方向上的截面图。图16D是沿着图16A中的点划线A5-A6的部分的截面图，也是被用作晶体管200B的低电阻区域的区域243b附近的界面图。在图16A的俯视图中，为了明确起见，省略一部分构成要素。
注意，在图16所示的半导体装置中，对具有与构成〈半导体装置的结构例子1〉或〈半导体装置的结构例子2〉所示的半导体装置的构成要素相同的功能的构成要素附加相同附图标记。
接着，使用图16说明半导体装置的结构。在本节中，半导体装置的构成材料可以使用在<半导体装置的结构例子1>或〈半导体装置的结构例子2〉中进行了详细说明的材料。
[晶体管200B]
如图16所示，晶体管200B包括配置在衬底(未图示)上的绝缘体216、填埋于绝缘体216中地配置的导电体205、配置在绝缘体216及导电体205上的绝缘体222、配置在绝缘体222上的绝缘体224、配置在绝缘体224上的氧化物230(氧化物230a、氧化物230b、氧化物230c1及氧化物230c2)、配置在氧化物230上的绝缘体250、配置在绝缘体250上的导电体260(导电体260a及导电体260b)、与绝缘体222的顶面的一部分、绝缘体224的侧面、氧化物230a的侧面、氧化物230b的侧面及氧化物230b的顶面接触地配置的绝缘体254(绝缘体254a及绝缘体254b)。在此，氧化物230b的顶面以彼此分开的方式形成有区域243a及区域243b。
晶体管200B的与上述晶体管200等不同之处在于：没有设置导电体242。以下，对与上述晶体管200等不同之处进行说明。
如图16B所示，区域243a及区域243b夹着导电体260彼此相对地形成，且其顶面优选与绝缘体254接触。优选的是，在俯视时，区域243a及区域243b的导电体260一侧的侧面与导电体260的侧面对齐，或者区域243a及区域243b的一部分与导电体260重叠。
在图16所示的晶体管200B中，例如，可以将能够增大氧化物230的载流子密度而实现低电阻化的元素作为掺杂剂添加来形成区域243(区域243a及区域243b)。
作为掺杂剂，可以使用形成氧空位的元素或与氧空位键合的元素等。作为该元素，典型地可举出硼或磷。此外，还可以使用氢、碳、氮、氟、硫、氯、钛、稀有气体等。此外，作为稀有气体的典型例子，有氦、氖、氩、氪以及氙等。此外，可以添加选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等金属元素中的一个或多个金属元素。在上述金属元素中，作为掺杂剂优选使用硼及磷。在将硼及磷用作掺杂剂的情况下，可以利用非晶硅或低温多晶硅的生产线的设备，由此可以抑制设备投资。上述元素的浓度可以利用SIMS等进行测量。
尤其是，作为添加到区域243的元素，优选使用容易形成氧化物的元素。作为该元素，典型地有硼、磷、铝、镁等。添加到区域243的该元素有可能夺取氧化物230中的氧形成氧化物。其结果是，在区域243中产生很多氧空位。由于该氧空位和氧化物230中的氢键合而产生载流子，因此形成电阻极低的区域。再者，由于添加到区域243的元素以稳定的氧化物状态存在于区域243中，因此即使在后续工序中进行高温处理，该元素也不容易从区域243脱离。也就是说，通过将容易形成氧化物的元素用作添加到区域243的元素，可以在氧化物230中形成即使经过高温工艺也不容易高电阻化的区域。
在此，区域243的上述元素的浓度优选等于或高于氧化物230中的不形成区域243的部分的上述元素的浓度。另外，包含在区域243中的氧空位量优选等于或高于氧化物230中的不形成区域243的部分的氧空位量。由此，与氧化物230中的不形成区域243的部分相比，区域243的载流子密度更大且电阻更低。
通过在氧化物230中形成被用作源区域或漏区域的区域243，可以使被用作插头的导电体240连接于区域243而不设置由金属形成的源电极及漏电极。
另外，通过这样添加掺杂剂形成区域243，绝缘体254a及绝缘体254b也被添加掺杂剂。就是说，氧化物230b、绝缘体254a及绝缘体254b含有掺杂剂所包含的元素。另外，在绝缘体254a及绝缘体254b包含过剩氧的情况下，有时由于掺杂剂而可以抑制过剩氧扩散到外部。通过形成这样的区域243，可以增大晶体管200B的通态电流，可以改善S值(Subthreshold Swing，也称为SS)且可以实现频率特性的提高。
在通过添加掺杂剂形成区域243时，例如在设置氧化物230c1、氧化物230c2、绝缘体250及导电体260的位置形成伪栅极，将该伪栅极用作掩模而添加掺杂剂即可。由此，可以在氧化物230中的该伪栅极不重叠的区域中形成包含上述元素的区域243。
作为掺杂剂的添加方法，可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；以及等离子体浸没离子注入法等。当进行质量分离时，可以严密地控制添加的离子种及其浓度。另一方面，当不进行质量分离时，可以在短时间内添加高浓度的离子。此外，也可以利用生成原子或分子的簇而进行离子化的离子掺杂法。注意，也可以将掺杂剂换称为离子、供体、受体、杂质或元素等。
此外，通过对区域243添加形成氧空位的元素并进行加热处理，有时包含在区域243中的氧空位可以俘获包含在被用作沟道形成区域的区域234的氢。由此，可以对晶体管200B赋予稳定的电特性，并且提高可靠性。
此外，在图16中，与晶体管200A同样，氧化物230c具有氧化物230c1和氧化物230c2的叠层结构且绝缘体254具有绝缘体254a和绝缘体254b的叠层结构，但是不局限于此。氧化物230c及绝缘体254既可以具有单层结构，又可以具有三层以上的叠层结构。
<半导体装置的结构例子4>
图17是根据本发明的一个方式的晶体管200C及晶体管200C的周围的俯视图及截面图。
图17A是包括晶体管200C的半导体装置的俯视图。另外，图17B及图17C是该半导体装置的截面图。在此，图17B是沿着图17A中的点划线A1-A2的部分的截面图，也是晶体管200C的沟道长度方向上的截面图。另外，图17C是沿着图17A中的点划线A3-A4的部分的截面图，也是晶体管200C的沟道宽度方向上的截面图。在图17A的俯视图中，为了明确起见，省略一部分构成要素。
注意，在图17所示的半导体装置中，对具有与构成〈半导体装置的结构例子1〉所示的半导体装置的构成要素相同的功能的构成要素附加相同附图标记。
接着，使用图17说明半导体装置的结构。在本节中，半导体装置的构成材料可以使用在<半导体装置的结构例子1>中进行了详细说明的材料。
[晶体管200C]
如图17所示，晶体管200C包括配置在衬底(未图示)上的绝缘体216、填埋于绝缘体216中地配置的导电体205、配置在绝缘体216及导电体205上的绝缘体222、配置在绝缘体222上的绝缘体224、配置在绝缘体224上的氧化物230(氧化物230a、氧化物230b及氧化物230c)、配置在氧化物230上的绝缘体250、配置在绝缘体250上的导电体260(导电体260a及导电体260b)、与氧化物230b的顶面的一部分接触的导电体242a及导电体242b、与绝缘体222的顶面的一部分、绝缘体224的侧面、氧化物230a的侧面、氧化物230b的侧面、导电体242a的侧面、导电体242a的顶面、导电体242b的侧面、导电体242b的顶面及氧化物230c的一部分接触地配置的绝缘体254、覆盖导电体260地配置的绝缘体273。
晶体管200C的与上述晶体管200不同之处在于：包括绝缘体273；氧化物230c、绝缘体250及导电体260的一部分与导电体242重叠；绝缘体280设置在氧化物230c、绝缘体250及导电体260上。以下，对与晶体管200不同之处进行说明。
在晶体管200C中，导电体260优选具有隔着绝缘体250与导电体242a重叠的区域以及隔着绝缘体250与导电体242b重叠的区域。在导电体260具有这种形状时，导电体260可以具有位置对准的余地，因此可以确保氧化物230的导电体242a与导电体242b之间的区域与导电体260的重叠，可以防止偏置区域的形成。
绝缘体273与绝缘体254同样地具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体273的氧透过性优选比绝缘体280或绝缘体224低。通过由这样的绝缘体273覆盖导电体260，可以抑制导电体260的氧化。
另外，绝缘体273优选与绝缘体254等同样地被用作抑制水、氢等杂质从绝缘体280一侧扩散到导电体260的阻挡绝缘膜。例如，绝缘体273的氢透过性优选比绝缘体224低。
注意，在图17中，绝缘体273具有覆盖导电体260并与绝缘体250的顶面接触的结构，但是不局限于此。例如，也可以采用绝缘体273覆盖导电体260、绝缘体250及氧化物230c并与绝缘体254接触的结构。
以上，本实施方式所示的结构、方法等可以与其他实施方式或实施例所示的结构、方法等适当地组合而实施。
(实施方式3)
在本实施方式中，参照图18及图19说明半导体装置的一个方式。
[存储装置1]
图18示出使用作为本发明的一个方式的电容器的半导体装置(存储装置)的一个例子。在本发明的一个方式的半导体装置中，晶体管200设置在晶体管300的上方，电容器100设置在晶体管300及晶体管200的上方。此外，作为晶体管200，可以使用上述实施方式所说明的晶体管200等。
晶体管200是其沟道形成在包含氧化物半导体的半导体层中的晶体管。因为晶体管200的关态电流小，所以通过将其用于存储装置，可以长期保持存储内容。换言之，由于不需要刷新工作或刷新工作的频度极低，所以可以充分降低存储装置的功耗。
在图18所示的半导体装置中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接。另外，布线1003与晶体管200的源极和漏极中的一方电连接，布线1004与晶体管200的第一栅极电连接，布线1006与晶体管200的第二栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一方与电容器100的一个电极电连接，布线1005与电容器100的另一个电极电连接。
此外，通过将图18所示的存储装置配置为矩阵状，可以构成存储单元阵列。
<晶体管300>
晶体管300设置在衬底311上，并包括用作栅电极的导电体316、用作栅极绝缘体的绝缘体315、由衬底311的一部分构成的半导体区域313以及用作源区域或漏区域的低电阻区域314a及低电阻区域314b。晶体管300可以是p沟道型或n沟道型。
在此，在图18所示的晶体管300中，形成沟道的半导体区域313(衬底311的一部分)具有凸形状。另外，以隔着绝缘体315覆盖半导体区域313的侧面及顶面的方式设置导电体316。另外，导电体316可以使用调整功函数的材料。因为利用半导体衬底的凸部，所以这种晶体管300也被称为FIN型晶体管。另外，也可以以与凸部的上表面接触的方式具有用来形成凸部的掩模的绝缘体。此外，虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸形状的半导体膜。
注意，图18所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
<电容器100>
电容器100设置在晶体管200的上方。电容器100包括用作第一电极的导电体110、用作第二电极的导电体120及用作介电质的绝缘体130。
此外，例如，也可以同时形成设置在导电体240上的导电体112及导电体110。另外，导电体112用作与电容器100、晶体管200或晶体管300电连接的插头或者布线。
在图18中，导电体112及导电体110具有单层结构，但是不局限于该结构，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及与导电性高的导电体之间的紧密性高的导电体。
此外，绝缘体130例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪等，并以叠层或单层设置。
例如，绝缘体130优选使用氧氮化硅等绝缘耐压力高的材料和高介电常数(high-k)材料的叠层结构。通过采用该结构，电容器100可以包括高介电常数(high-k)的绝缘体来确保充分的电容，并可以包括绝缘耐压力高的绝缘体来提高绝缘耐压力，从而可以抑制电容器100的静电破坏。
注意，作为高介电常数(high-k)材料(相对介电常数高的材料)的绝缘体，有氧化镓、氧化铪、氧化锆、包含铝及铪的氧化物、包含铝及铪的氧氮化物、包含硅及铪的氧化物、包含硅及铪的氧氮化物、包含硅及铪的氮化物等。
另一方面，作为绝缘耐压力高的材料(相对介电常数低的材料)，有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅、树脂等。
<布线层>
在各结构体之间也可以设置有包括层间膜、布线、插头等的布线层。此外，布线层可以根据设计而设置为多个层。在此，在具有插头或布线的功能的导电体中，有时使用同一附图标记表示多个结构。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
例如，在衬底311上作为层间膜依次层叠地设置有绝缘体320、绝缘体322、绝缘体324及绝缘体326。绝缘体315及导电体316以埋入绝缘体320中的方式设置。另外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中埋入与电容器100或晶体管200电连接的导电体328、导电体330等。另外，导电体328及导电体330被用作插头或布线。
此外，用作层间膜的绝缘体可以被用作覆盖其下方的凹凸形状的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，也可以通过利用化学机械抛光(CMP)法等的平坦化处理实现平坦化。
也可以在绝缘体326及导电体330上设置布线层。例如，在图18中，依次层叠有绝缘体350、绝缘体352及绝缘体354。另外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356用作插头或布线。
在绝缘体354及导电体356上依次层叠有绝缘体210、绝缘体212、绝缘体214及绝缘体216。此外，在绝缘体210、绝缘体212、绝缘体214及绝缘体216中填充有导电体218及构成晶体管200的导电体(导电体205)等。此外，导电体218用作与电容器100或晶体管300电连接的插头或布线。再者，导电体120及绝缘体130上设置有绝缘体150。
作为能够用作层间膜的绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物、金属氮氧化物等。
例如，通过将相对介电常数低的材料用于用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
例如，绝缘体212、绝缘体352及绝缘体354等优选具有相对介电常数低的绝缘体。例如，该绝缘体优选含有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅、树脂等。或者，该绝缘体优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅和树脂的叠层结构。由于氧化硅及氧氮化硅具有热稳定性，因此通过将其与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。
另外，设置在导电体112或导电体120上的绝缘体130和绝缘体150的一方或双方的电阻率为1.0×1012Ωcm以上且1.0×1015Ωcm以下，优选为5.0×1012Ωcm以上且1.0×1014Ωcm以下，更优选为1.0×1013Ωcm以上且5.0×1013Ωcm以下的绝缘体。在绝缘体130和绝缘体150的一方或双方具有上述电阻率时，该绝缘体维持绝缘性的同时使积累晶体管200、晶体管300、电容器100以及导电体112、导电体120等的布线之间的电荷分散，能够抑制该电荷所导致的晶体管及包括该晶体管的存储装置的特性不良、静电破坏，所以是优选的。作为上述绝缘体，可以使用氮化硅或氮氧化硅。
另外，作为具有上述电阻率的绝缘体，也可以在导电体112的下层设置绝缘体140。在此情况下，在绝缘体281上形成绝缘体140，在绝缘体140、绝缘体281、绝缘体274、绝缘体280、绝缘体254等中形成开口部，来在该开口部内形成绝缘体241并形成与晶体管200、导电体218等电连接的导电体240即可。绝缘体140可以使用与绝缘体130或绝缘体150同样的材料。
此外，通过由具有抑制氢等杂质及氧透过的功能的绝缘体围绕使用氧化物半导体的晶体管，可以使晶体管的电特性稳定。因此，作为绝缘体210、绝缘体350等，使用具有抑制氢等杂质及氧的透过的功能的绝缘体，即可。
作为具有抑制氢等杂质及氧透过的功能的绝缘体，例如可以以单层或叠层使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体。具体而言，作为具有抑制氢等杂质及氧透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽等金属氧化物、氮氧化硅、氮化硅等。
作为能够用于布线、插头的导电体优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟以及钌等的金属元素中的一种以上的材料。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
例如，作为导电体328、导电体330、导电体356、导电体218、导电体110、导电体112及导电体120等，可以以单层或叠层使用由上述材料形成的金属材料、合金材料、金属氮化物材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料形成。通过使用低电阻导电材料可以降低布线电阻。
《设置有氧化物半导体的层的布线或插头》
注意，在将氧化物半导体用于晶体管200时，有时在氧化物半导体附近设置具有过剩氧区域的绝缘体。在此情况下，优选在该具有过剩氧区域的绝缘体和设置于该具有过剩氧区域的绝缘体的导电体之间设置具有阻挡性的绝缘体。
例如，在图18中，优选在绝缘体280及绝缘体281与导电体240之间设置绝缘体241。由于绝缘体241存在于绝缘体280及绝缘体281与导电体240之间，因此可以抑制导电体240吸收包含在绝缘体280及绝缘体281中的氧，即导电体240被氧化。
也就是说，通过设置绝缘体241，可以抑制绝缘体280所包含的过剩氧被导电体240吸收。此外，通过具有绝缘体241，可以抑制作为杂质的氢经过导电体240扩散到晶体管200。
另外，作为绝缘体241，优选使用具有抑制水、氢等杂质及氧的扩散的功能的绝缘材料。例如，优选使用氧化铝、氧化铪等。此外，例如还可以使用氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化钽等金属氧化物、氮氧化硅、氮化硅等。
以上是对结构例子的说明。通过采用本结构，可以在使用具有包含氧化物半导体的晶体管的半导体装置中抑制电特性变动的同时提高可靠性。另外，可以提供一种包含通态电流大的氧化物半导体的晶体管。此外，可以提供一种包含关态电流小的氧化物半导体的晶体管。另外，可以提供一种功耗得到降低的半导体装置。
[存储装置2]
图19示出使用作为本发明的一个方式的半导体装置的存储装置的一个例子。图19所示的存储装置除了包括图18所示的晶体管200、晶体管300及电容器100的半导体装置以外还包括晶体管400。
晶体管400可以控制晶体管200的第二栅极电压。例如，采用晶体管400的第一栅极及第二栅极与源极二极管连接并且晶体管400的源极与晶体管200的第二栅极连接的结构。当在该结构中保持晶体管200的第二栅极的负电位时，晶体管400的第一栅极与源极间的电压及第二栅极与源极间的电压成为0V。在晶体管400中，由于第二栅极电压及第一栅极电压为0V时的漏极电流非常小，所以即使没有向晶体管200及晶体管400供应电源，也可以长时间保持晶体管200的第二栅极的负电位。由此，包括晶体管200及晶体管400的存储装置可以长期间保持存储内容。
因此，在图19中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接。另外，布线1003与晶体管200的源极和漏极中的一方电连接，布线1004与晶体管200的第一栅极电连接，布线1006与晶体管200的第二栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，布线1005与电容器100的另一个电极电连接。布线1007与晶体管400的源极电连接，布线1008与晶体管400的第一栅极电连接，布线1009与晶体管400的第二栅极电连接，布线1010与晶体管400的漏极电连接。在此，布线1006、布线1007、布线1008及布线1009电连接。
此外，通过将图19所示的存储装置与图18所示的存储装置同样地配置为矩阵状，可以构成存储单元阵列。注意，一个晶体管400可以控制多个晶体管200的第二栅极电压。因此，优选使晶体管400的个数少于晶体管200。
<晶体管400>
晶体管400形成在与晶体管200相同的层上，由此可以同时制造它们。晶体管400包括：用作第一栅电极的导电体460(导电体460a及导电体460b)；用作第二栅电极的导电体405；用作栅极绝缘体的绝缘体222、绝缘体424a、绝缘体424b及绝缘体450；包括形成沟道的区域的氧化物430c；用作源极和漏极中的一方的导电体442a、氧化物431a及氧化物431b；用作源极和漏极中的另一个的导电体442b、氧化物432a及氧化物432b；以及导电体440(导电体440a及导电体440b)。
在晶体管400中，导电体405与导电体205形成在相同的层中。绝缘体424a及绝缘体424b与绝缘体224形成在相同的层中。氧化物431a及氧化物432a与氧化物230a形成在相同的层中，氧化物431b及氧化物432b与氧化物230b形成在相同的层。导电体442与导电体242形成在相同的层中。氧化物430c与氧化物230c形成在相同的层中。绝缘体450与绝缘体250形成在相同的层中。导电体460与导电体260形成在相同的层中。
注意，形成在相同的层中的结构体可以同时形成。例如，氧化物430c可以通过对成为氧化物230c的氧化膜进行加工来形成。
与氧化物230等同样，在用作晶体管400的活性层的氧化物430c中，减少了氧空位和水、氢等杂质。因此，可以使晶体管400的阈值电压更大，减少关态电流，并使第二栅极电压及第一栅极电压为0V时的漏极电流非常小。
《切割线》
下面，对当将大面积衬底按每个半导体元件分割而得到芯片形状的多个半导体装置时设置的切割线(也称为分割线、分断线或截断线)进行说明。作为分割方法，例如，有时，首先在衬底中形成用来分断半导体元件的槽(切割线)之后，在切割线处截断，得到被分断(被分割)的多个半导体装置。
在上述实施方式所示的晶体管200和本实施方式所示的晶体管400的边缘处，如图19所示，绝缘体254及绝缘体222接触。因此，当以将绝缘体254和绝缘体222接触的区域为切割线的方式进行设计时，可以提高切割线的设计自由度。此时，也可以使用相同的材料及相同的方法形成绝缘体222和绝缘体254。通过使用相同的材料及相同的方法形成绝缘体222和绝缘体254，可以提高紧密性。例如，优选使用氧化铝。
通过采用该结构，可以使绝缘体222及绝缘体254包围绝缘体224、晶体管200及晶体管400。绝缘体222及绝缘体254由于具有抑制氧、氢及水的扩散的功能，所以即使按每个形成有如本实施方式所示的半导体元件的电路区域将衬底分割加工为多个芯片，也可以防止水、氢等杂质从截断的衬底的侧面方向混入并扩散到晶体管200或晶体管400。
通过采用该结构，可以防止绝缘体224中的过剩氧扩散到绝缘体254及绝缘体222的外部。因此，绝缘体224中的过剩氧高效地被供应到晶体管200或晶体管400的形成沟道的氧化物中。通过该氧，可以减少晶体管200或晶体管400的形成沟道的氧化物的氧空位。由此，可以使晶体管200或晶体管400的形成沟道的氧化物成为缺陷态密度低且具有稳定的特性的氧化物半导体。也就是说，可以在抑制晶体管200或晶体管400的电特性变动的同时提高可靠性。
本实施方式可以与其他实施方式及实施例等所记载的结构适当地组合而实施。
(实施方式4)
在本实施方式中，参照图20及图21，对根据本发明的一个方式的使用将氧化物用于半导体的晶体管(以下有时称为OS晶体管)及电容器的存储装置(以下有时称为OS存储装置)进行说明。OS存储装置是至少包括电容器和控制该电容器的充放电的OS晶体管的存储装置。因OS晶体管的关态电流极小所以OS存储装置具有优良的保持特性，从而可以被用作非易失性存储器。
<存储装置的结构例子>
图20A示出OS存储装置的结构的一个例子。存储装置1400包括外围电路1411及存储单元阵列1470。外围电路1411包括行电路1420、列电路1430、输出电路1440、控制逻辑电路1460。
列电路1430例如包括列译码器、预充电电路、读出放大器、写入电路等。预充电电路具有对布线进行预充电的功能。读出放大器具有放大从存储单元读出的数据信号的功能。注意，上述布线是连接到存储单元阵列1470所包括的存储单元的布线，下面描述其详细内容。被放大的数据信号作为数据信号RDATA通过输出电路1440输出到存储装置1400的外部。此外，行电路1420例如包括行译码器、字线驱动器电路等，并可以选择要存取的行。
对存储装置1400从外部供应作为电源电压的低电源电压(VSS)、外围电路1411用高电源电压(VDD)及存储单元阵列1470用高电源电压(VIL)。此外，对存储装置1400从外部输入控制信号(CE、WE、RE)、地址信号ADDR及数据信号WDATA。地址信号ADDR被输入到行译码器及列译码器，数据信号WDATA被输入到写入电路。
控制逻辑电路1460对从外部输入的控制信号(CE、WE、RE)进行处理来生成行译码器及列译码器的控制信号。控制信号CE是芯片使能信号，控制信号WE是写入使能信号，并且控制信号RE是读出使能信号。控制逻辑电路1460所处理的信号不局限于此，根据需要而输入其他控制信号即可。
存储单元阵列1470包括配置为行列状的多个存储单元MC及多个布线。注意，连接存储单元阵列1470和行电路1420的布线的数量取决于存储单元MC的结构、包括在一个列中的存储单元MC的数量等。此外，连接存储单元阵列1470和列电路1430的布线的数量取决于存储单元MC的结构、包括在一个行中的存储单元MC的数量等。
另外，虽然在图20A中示出在同一平面上形成外围电路1411和存储单元阵列1470的例子，但是本实施方式不局限于此。例如，如图20B所示，也可以以重叠于外围电路1411的一部分上的方式设置存储单元阵列1470。例如，也可以采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构。
图21说明能够适用于上述存储单元MC的存储单元的结构例子。
[DOSRAM]
图21A至图21C示出DRAM的存储单元的电路结构例子。在本说明书等中，有时将使用1OS晶体管1电容器型存储单元的DRAM(注册商标)(Dynamic Oxide Semiconductor RandomAccess Memory)称为DOSRAM。图21A所示的存储单元1471包括晶体管M1及电容器CA。另外，晶体管M1包括栅极(有时称为顶栅极)及背栅极。
晶体管M1的第一端子与电容器CA的第一端子连接，晶体管M1的第二端子与布线BIL连接，晶体管M1的栅极与布线WOL连接，晶体管M1的背栅极与布线BGL连接。电容器CA的第二端子与布线CAL连接。
布线BIL被用作位线，布线WOL被用作字线。布线CAL被用作用来对电容器CA的第二端子施加指定的电位的布线。在数据的写入及读出时，优选对布线CAL施加低电平电位。布线BGL被用作用来对晶体管M1的背栅极施加电位的布线。通过对布线BGL施加任意电位，可以增加或减少晶体管M1的阈值电压。
此外，存储单元MC不局限于存储单元1471，而可以改变其电路结构。例如，存储单元MC也可以采用如图21B所示的存储单元1472那样的晶体管M1的背栅极不与布线BGL连接而与布线WOL连接的结构。另外，例如，存储单元MC也可以是如图21C所示的存储单元1473那样的由单栅极结构的晶体管，即不包括背栅极的晶体管M1构成的存储单元。
在将上述实施方式所示的半导体装置用于存储单元1471等的情况下，作为晶体管M1可以使用晶体管200，作为电容器CA可以使用电容器100。通过作为晶体管M1使用OS晶体管，可以使晶体管M1的泄漏电流为极小。换言之，因为可以由晶体管M1长时间保持写入的数据，所以可以降低存储单元的刷新频率。此外，还可以不进行存储单元的刷新工作。此外，由于泄漏电流极小，因此可以将多值数据或模拟数据保持在存储单元1471、存储单元1472、存储单元1473中。
此外，在DOSRAM中，在如上所述那样地采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构时，可以缩短位线。由此，位线电容减小，从而可以减少存储单元的存储电容。
[NOSRAM]
图21D至图21G示出2晶体管1电容器的增益单元型存储单元的电路结构例子。图21D所示的存储单元1474包括晶体管M2、晶体管M3、电容器CB。另外，晶体管M2包括顶栅极(有时简称为栅极)及背栅极。在本说明书等中，有时将包括将OS晶体管用于晶体管M2的增益单元型存储单元的存储装置称为NOSRAM(注册商标)(Nonvolatile Oxide Semiconductor RAM)。
晶体管M2的第一端子与电容器CB的第一端子连接，晶体管M2的第二端子与布线WBL连接，晶体管M2的栅极与布线WOL连接，晶体管M2的背栅极与布线BGL连接。电容器CB的第二端子与布线CAL连接。晶体管M3的第一端子与布线RBL连接，晶体管M3的第二端子与布线SL连接，晶体管M3的栅极与电容器CB的第一端子连接。
布线WBL被用作写入位线，布线RBL被用作读出布线，布线WOL被用作字线。布线CAL被用作用来对电容器CB的第二端子施加指定的电位的布线。在数据的写入、保持及读出时，优选对布线CAL施加低电平电位。布线BGL被用作用来对晶体管M2的背栅极施加电位的布线。通过对布线BGL施加任意电位，可以增加或减少晶体管M2的阈值电压。
此外，存储单元MC不局限于存储单元1474，而可以适当地改变其电路结构。例如，存储单元MC也可以采用如图21E所示的存储单元1475那样的晶体管M2的背栅极不与布线BGL连接而与布线WOL连接的结构。另外，例如，存储单元MC也可以是如图21F所示的存储单元1476那样的由单栅极结构的晶体管，即不包括背栅极的晶体管M2构成的存储单元。此外，例如，存储单元MC也可以具有如图21G所示的存储单元1477那样的将布线WBL和布线RBL组合为一个布线BIL的结构。
在将上述实施方式所示的半导体装置用于存储单元1474等的情况下，作为晶体管M2可以使用晶体管200，作为晶体管M3可以使用晶体管300，作为电容器CB可以使用电容器100。通过作为晶体管M2使用OS晶体管，可以使晶体管M2的泄漏电流为极小。由此，因为可以由晶体管M2长时间保持写入的数据，所以可以降低存储单元的刷新频率。此外，还可以不进行存储单元的刷新工作。此外，由于泄漏电流极小，因此可以将多值数据或模拟数据保持在存储单元1474中。存储单元1475至存储单元1477也是同样的。
另外，晶体管M3也可以是在沟道形成区域中包含硅的晶体管(以下有时称为Si晶体管)。Si晶体管的导电型可以是n沟道型或p沟道型。Si晶体管的场效应迁移率有时比OS晶体管高。因此，作为用作读出晶体管的晶体管M3，也可以使用Si晶体管。此外，通过将Si晶体管用于晶体管M3，可以层叠于晶体管M3上地设置晶体管M2，从而可以减少存储单元的占有面积，并可以实现存储装置的高集成化。
此外，晶体管M3也可以是OS晶体管。在将OS晶体管用于晶体管M2、晶体管M3时，在存储单元阵列1470中可以只使用n型晶体管构成电路。
另外，图21H示出3晶体管1电容器的增益单元型存储单元的一个例子。图21H所示的存储单元1478包括晶体管M4至晶体管M6及电容器CC。适当地设置电容器CC。存储单元1478与布线BIL、布线RWL、布线WWL、布线BGL及布线GNDL电连接。布线GNDL是供应低电平电位的布线。另外，也可以将存储单元1478电连接到布线RBL、布线WBL，而不与布线BIL电连接。
晶体管M4是包括背栅极的OS晶体管，该背栅极与布线BGL电连接。另外，也可以使晶体管M4的背栅极和栅极互相电连接。或者，晶体管M4也可以不包括背栅极。
另外，晶体管M5、晶体管M6各自可以是n沟道型Si晶体管或p沟道型Si晶体管。或者，晶体管M4至晶体管M6都是OS晶体管。在此情况下，可以在存储单元阵列1470中只使用n型晶体管构成电路。
当将上述实施方式所示的半导体装置用于存储单元1478时，作为晶体管M4可以使用晶体管200，作为晶体管M5、晶体管M6可以使用晶体管300，作为电容器CC可以使用电容器100。通过作为晶体管M4使用OS晶体管，可以使晶体管M4的泄漏电流为极小。
注意，本实施方式所示的外围电路1411、存储单元阵列1470等的结构不局限于上述结构。也可以根据需要改变，去除或追加这些电路及连接到该电路的布线、电路元件等的配置或功能。
本实施方式可以与其他实施方式、实施例等所记载的结构适当地组合而实施。
(实施方式5)
在本实施方式中，参照图22说明安装有本发明的半导体装置的芯片1200的一个例子。在芯片1200上安装有多个电路(系统)。如此，在一个芯片上集成有多个电路(系统)的技术有时被称为系统芯片(System on Chip：SoC)。
如图22A所示，芯片1200包括CPU(Central Processing Unit：中央处理器)1211、GPU(Graphics Processing Unit：图形处理器)1212、一个或多个模拟运算部1213、一个或多个存储控制器1214、一个或多个接口1215、一个或多个网络电路1216等。
在芯片1200上设置有凸块(未图示)，该凸块如图22B所示那样与印刷线路板(PCB：Printed Circuit Board)1201的第一面连接。此外，在PCB1201的第一面的背面设置有多个凸块1202，该凸块1202与母板1203连接。
此外，也可以在母板1203上设置有DRAM1221、闪存1222等的存储装置。例如，可以将上述实施方式所示的DOSRAM用于DRAM1221。此外，例如，可以将上述实施方式所示的NOSRAM用于闪存1222。
CPU1211优选具有多个CPU核。此外，GPU1212优选具有多个GPU核。此外，CPU1211和GPU1212可以分别具有暂时储存数据的存储器。或者，也可以在芯片1200上设置有CPU1211和GPU1212共同使用的存储器。可以将上述NOSRAM或DOSRAM用于该存储器。此外，GPU1212适合用于多个数据的并行计算，其可以用于图像处理或积和运算。通过作为GPU1212设置使用本发明的氧化物半导体的图像处理电路或积和运算电路，可以以低功耗执行图像处理及积和运算。
此外，因为在同一芯片上设置有CPU1211和GPU1212，所以可以缩短CPU1211和GPU1212之间的布线，并可以以高速进行从CPU1211到GPU1212的数据传送、CPU1211及GPU1212所具有的存储器之间的数据传送以及GPU1212中的运算结束之后的从GPU1212到CPU1211的运算结果传送。
模拟运算部1213具有模拟/数字(A/D)转换电路和数字/模拟(D/A)转换电路中的一方或双方。此外，也可以在模拟运算部1213中设置上述积和运算电路。
存储控制器1214具有用作DRAM1221的控制器的电路及用作闪存1222的接口的电路。
接口1215具有与如显示装置、扬声器、麦克风、影像拍摄装置、控制器等外部连接设备之间的接口电路。控制器包括鼠标、键盘、游戏机用控制器等。作为上述接口，可以使用USB(Universal Serial Bus：通用串行总线)、HDMI(注册商标)(High-DefinitionMultimedia Interface：高清晰度多媒体接口)等。
网络电路1216具有LAN(Local Area Network：局域网)等网络电路。此外，还可以具有网络安全用电路。
上述电路(系统)可以经同一制造工序形成在芯片1200上。由此，即使芯片1200所需的电路个数增多，也不需要增加制造工序，可以以低成本制造芯片1200。
可以将包括设置有具有GPU1212的芯片1200的PCB1201、DRAM1221以及闪存1222的母板1203称为GPU模块1204。
GPU模块1204因具有使用SoC技术的芯片1200而可以减少其尺寸。此外，GPU模块1204因具有高图像处理能力而适合用于智能手机、平板终端、膝上型个人计算机、便携式(可携带)游戏机等便携式电子设备。此外，通过利用使用GPU1212的积和运算电路，可以执行深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等方法，由此可以将芯片1200用作AI芯片，或者，可以将GPU模块1204用作AI系统模块。
本实施方式所示的结构可以与其他实施方式、实施例等所示的结构适当地组合而实施。
(实施方式6)
在本实施方式中，说明使用上述实施方式所示的半导体装置的存储装置的应用例子。上述实施方式所示的半导体装置例如可以应用于各种电子设备(例如，信息终端、计算机、智能手机、电子书阅读器终端、数码相机(也包括摄像机)、录像再现装置、导航系统等)的存储装置。注意，在此，计算机包括平板电脑、笔记型计算机、台式计算机以及大型计算机诸如服务器系统。或者，上述实施方式所示的半导体装置应用于存储卡(例如，SD卡)、USB存储器、SSD(固态硬盘)等各种可移动存储装置。图23示意性地示出可移动存储装置的几个结构例子。例如，上述实施方式所示的半导体装置加工为被封装的存储器芯片并用于各种存储装置或可移动存储器。
图23A是USB存储器的示意图。USB存储器1100包括外壳1101、盖子1102、USB连接器1103及基板1104。基板1104被容纳在外壳1101中。例如，基板1104上安装有存储器芯片1105及控制器芯片1106。可以将上述实施方式所示的半导体装置组装于存储器芯片1105等。
图23B是SD卡的外观示意图，图23C是SD卡的内部结构的示意图。SD卡1110包括外壳1111、连接器1112及基板1113。基板1113被容纳在外壳1111中。例如，基板1113上安装有存储器芯片1114及控制器芯片1115。通过在基板1113的背面一侧也设置存储器芯片1114，可以增大SD卡1110的容量。此外，也可以将具有无线通信功能的无线芯片设置于基板1113。由此，通过主机装置与SD卡1110之间的无线通信，可以进行存储器芯片1114的数据的读出及写入。可以将上述实施方式所示的半导体装置组装于存储器芯片1114等。
图23D是SSD的外观示意图，图23E是SSD的内部结构的示意图。SSD1150包括外壳1151、连接器1152及基板1153。基板1153被容纳在外壳1151中。例如，基板1153上安装有存储器芯片1154、存储器芯片1155及控制器芯片1156。存储器芯片1155为控制器芯片1156的工作存储器，例如，可以使用DOSRAM芯片。通过在基板1153的背面一侧也设置存储器芯片1154，可以增大SSD1150的容量。可以将上述实施方式所示的半导体装置组装于存储器芯片1154等。
本实施方式可以与其他的实施方式、实施例等所记载的结构适当地组合而实施。
(实施方式7)
根据本发明的一个方式的半导体装置可以用于如CPU、GPU等处理器或芯片。图24示出具有根据本发明的一个方式的如CPU、GPU等处理器或芯片的电子设备的具体例子。
〈电子设备及系统〉
根据本发明的一个方式的GPU或芯片可以安装在各种各样的电子设备。作为电子设备的例子，例如除了电视装置、台式或笔记本型个人计算机、用于计算机等的显示器、数字标牌(Digital Signage)、弹珠机等大型游戏机等具有较大的屏幕的电子设备以外，还可以举出数码相机、数码摄像机、数码相框、移动电话机、便携式游戏机、便携式信息终端、声音再现装置等。此外，通过将根据本发明的一个方式的集成电路或芯片设置在电子设备中，可以使电子设备具备人工智能。
本发明的一个方式的电子设备也可以包括天线。通过由天线接收信号，可以在显示部上显示影像或信息等。此外，在电子设备包括天线及二次电池时，可以将天线用于非接触电力传送。
本发明的一个方式的电子设备也可以包括传感器(该传感器具有测量如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)。
本发明的一个方式的电子设备可以具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图片、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；执行各种软件(程序)的功能；进行无线通信的功能；读出储存在存储介质中的程序或数据的功能；等。图24示出电子设备的例子。
[移动电话机]
图24A示出信息终端之一的移动电话机(智能手机)。信息终端5500包括外壳5510及显示部5511，作为输入接口在显示部5511中具备触控面板，并且在外壳5510上设置有按钮。
通过将本发明的一个方式的芯片应用于信息终端5500，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出识别会话来将该会话的内容显示在显示部5511上的应用程序、识别由使用者输入到显示部5511所具备的触控面板的文字或图形等来将该文字或该图形等显示在显示部5511上的应用程序、执行指纹或声纹等的生物识别的应用程序等。
[信息终端]
图24B示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示器5302及键盘5303。
与上述信息终端5500同样，通过将本发明的一个方式的芯片应用于台式信息终端5300，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出设计支援软件、文章校对软件、菜单自动生成软件等。此外，通过使用台式信息终端5300，可以研发新颖的人工智能。
注意，在上述例子中，图24A及图24B示出智能手机及台式信息终端作为电子设备的例子，但是也可以应用智能手机及台式信息终端以外的信息终端。作为智能手机及台式信息终端以外的信息终端，例如可以举出PDA(Personal Digital Assistant：个人数码助理)、笔记本式信息终端、工作站等。
[电器产品]
图24C示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
通过将本发明的一个方式的芯片应用于电冷藏冷冻箱5800，可以实现具备人工智能的电冷藏冷冻箱5800。通过利用人工智能，可以使电冷藏冷冻箱5800具有基于储存在电冷藏冷冻箱5800中的食品或该食品的消费期限等自动生成菜单的功能、根据所储存的食品自动调整电冷藏冷冻箱5800的温度的功能。
在本例子中，作为电器产品说明了电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
[游戏机]
图24D示出游戏机的一个例子的便携式游戏机5200。便携式游戏机5200包括外壳5201、显示部5202及按钮5203等。
通过将本发明的一个方式的GPU或芯片应用于便携式游戏机5200，可以实现低功耗的便携式游戏机5200。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
此外，通过将本发明的一个方式的GPU或芯片应用于便携式游戏机5200，可以实现具备人工智能的便携式游戏机5200。
游戏的进展、游戏中出现的生物的言行、游戏上发生的现象等的表现本来是由该游戏所具有的程序规定的，但是通过将人工智能应用于便携式游戏机5200，可以实现不局限于游戏的程序的表现。例如，可以改变并表现出游戏玩者提问的内容、游戏的进展情况、在游戏中发生事件的时序、游戏上出现的人物的言行等而不局限于游戏中的程序。
此外，当使用便携式游戏机5200玩需要多个人玩的游戏时，可以利用人工智能构成拟人的游戏玩者，由此可以将人工智能的游戏玩者当作对手，一个人也可以玩多个人玩的游戏。
虽然图24D示出便携式游戏机作为游戏机的一个例子，但是应用本发明的一个方式的GPU或芯片的游戏机不局限于此。作为应用本发明的一个方式的GPU或芯片的游戏机，例如可以举出家用固定式游戏机、设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[移动体]
本发明的一个方式的GPU或芯片可以应用于作为移动体的汽车及汽车的驾驶席周边。
图24E1是示出移动体的一个例子的汽车5700的图，图24E2是示出汽车室内的前挡风玻璃周边的图。图24E2示出安装在仪表盘的显示面板5701、显示面板5702、显示面板5703以及安装在支柱的显示面板5704。
显示面板5701至显示面板5703可以通过显示速度表、转速计、行驶距离、加油量、排档状态、空调的设定而提供各种信息。此外，使用者可以根据喜好适当地改变显示面板所显示的显示内容及布局等，可以提高设计性。显示面板5701至显示面板5703还可以用作照明装置。
通过将由设置在汽车5700外侧的摄像装置(未图示)拍摄的影像显示在显示面板5704上，可以补充被支柱遮挡的视野(死角)。也就是说，通过显示由设置在汽车5700外侧的摄像装置拍摄的影像，可以补充死角，从而可以提高安全性。此外，通过显示补充看不到的部分的影像，可以更自然、更舒适地确认安全。显示面板5704还可以用作照明装置。
因为可以将本发明的一个方式的GPU或芯片用作人工智能的构成要素，例如可以将该芯片用于汽车5700的自动驾驶系统。该芯片也可以用于进行导航、危险预测等的系统。此外，可以在显示面板5701至显示面板5704上显示导航、危险预测等信息。
虽然在上述例子中作为移动体的一个例子说明了汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等，可以对这些移动体应用本发明的一个方式的芯片，以提供利用人工智能的系统。
[广播电视系统]
本发明的一个方式的GPU或芯片可以应用于广播电视系统。
图24F示意性地示出广播电视系统中的数据传送。具体而言，图24F示出从广播电视台5680发送的电波(广播电视信号)到达每个家庭的电视接收机(TV)5600的路径。TV5600具备接收机(未图示)，由此天线5650所接收的广播电视信号通过该接收机输入TV5600。
虽然在图24F中示出超高频率(UHF：Ultra High Frequency)天线作为天线5650，但是可以使用BS及110度CS天线、CS天线等作为天线5650。
电波5675A及电波5675B为地面广播电视信号，电波塔5670放大所接收的电波5675A并发送电波5675B。各家庭通过用天线5650接收电波5675B，就可以用TV5600收看地面TV播放。此外，广播电视系统可以为利用人造卫星的卫星广播电视、利用光路线的数据广播电视等而不局限于图24F所示的地面广播电视。
此外，也可以将本发明的一个方式的芯片应用于上述广播电视系统，以形成利用人工智能的广播电视系统。当从广播电视台5680向每个家庭的TV5600发送广播电视数据时，利用编码器进行广播电视数据的压缩；当天线5650接收该广播电视数据时，利用包括在TV5600中的接收机的译码器进行该广播电视数据的恢复。通过利用人工智能，例如可以在编码器的压缩方法之一的变动补偿预测中识别包含在显示图像中的显示模式。此外，也可以进行利用人工智能的帧内预测等。例如，当TV5600接收低分辨率的广播电视数据而进行高分辨率的显示时，可以在译码器所进行的广播电视数据的恢复中进行上转换等图像的补充处理。
上述利用人工智能的广播电视系统适合用于广播电视数据量增大的超高清晰度电视(UHDTV:4K、8K)播放。
此外，作为TV5600一侧的人工智能的应用，例如，可以在TV5600内设置具备人工智能的录像装置。通过采用这种结构，可以使录像装置学习使用者的爱好，而可以自动录制符合使用者的爱好的电视节目。
在本实施方式中说明的电子设备、该电子设备的功能、人工智能的应用例子以及其效果等可以与其他的电子设备的记载适当地组合而实施。
本实施方式可以与其他的实施方式、实施例等所记载的结构适当地组合而实施。
[实施例1]
在本实施例中，作为本发明的一个方式的半导体装置制造了具有与图9及图10所示的晶体管10d同样的结构的晶体管(以下称为样品1)。说明使用扫描透射电子显微镜(STEM：Scanning Transmission Electron Microscope)观察该半导体装置的结果。
首先，说明样品1的结构。如图9及图10所示，样品1包括配置在衬底(未图示)上的绝缘体224、配置在绝缘体224上的氧化物230b、配置在氧化物230b上的氧化物230c、配置在氧化物230c上的绝缘体250以及配置在绝缘体250上的导电体260。此外，虽然在图9及图10中未图示，但是样品1与图11所示的晶体管200同样地包括绝缘体224和氧化物230b之间的氧化物230a。导电体260是导电体260a和导电体260b的叠层膜。
作为绝缘体224使用厚度为35nm的氧氮化硅。
作为氧化物230a，使用利用DC溅射法形成的厚度为5nm的In-Ga-Zn氧化物。此外，氧化物230a的形成条件为如下：使用In:Ga:Zn＝1:3:4[原子个数比]的氧化物靶材；作为沉积气体使用氧气体45sccm；将沉积压力设定为0.7Pa(使用日本佳能-安内华公司制造的小型真空计MG-2进行测量)；将沉积功率设定为500W；将衬底温度设定为200℃；将靶材-衬底间距离设定为60mm。
作为氧化物230b，使用利用DC溅射法形成的厚度为15nm的In-Ga-Zn氧化物。此外，氧化物230b的形成条件为如下：使用In:Ga:Zn＝4:2:4.1[原子个数比]的氧化物靶材；作为沉积气体使用氩气体30sccm及氧气体15sccm；将沉积压力设定为0.7Pa(使用日本佳能-安内华公司制造的小型真空计MG-2进行测量)；将沉积功率设定为500W；将衬底温度设定为200℃；将靶材-衬底间距离设定为60mm。
氧化物230c是叠层膜。作为氧化物230c的下层膜，使用利用DC溅射法形成的厚度为5nm的In-Ga-Zn氧化物。此外，氧化物230c的下层膜的沉积条件为如下：使用In:Ga:Zn＝4:2:4.1[原子个数比]的氧化物靶材；作为沉积气体使用氧气体45sccm；将沉积压力设定为0.7Pa(使用日本佳能-安内华公司制造的小型真空计MG-2进行测定)；将沉积功率设定为500W；将衬底温度设定为200℃；将靶材-衬底间距离设定为60mm。
此外，作为氧化物230c的上层膜，使用利用DC溅射法形成的厚度为5nm的In-Ga-Zn氧化物。此外，氧化物230c的上层膜的沉积条件为如下：使用In:Ga:Zn＝1:3:4[原子个数比]的氧化物靶材；其他形成条件与氧化物230a同样。
作为绝缘体250，使用厚度为10nm的氧氮化硅。此外，作为导电体260a使用厚度为5nm的氮化钛。此外，作为导电体260b使用钨。
具有上述结构的样品1是沟道长度为200nm且沟道宽度为60nm的晶体管。此外，与晶体管200同样，样品1以对上述结构追加的方式还包括绝缘体214、绝缘体216、导电体205、绝缘体222、导电体242、绝缘体254、导电体240、绝缘体280、绝缘体274及绝缘体281等。
对所制作的样品1使用日本电子制造的“JEM-ARM200F”，其中加速电压为200kV，以Cs-TEM模式取得截面TEM图像。图25示出取得截面TEM图像的结果。图25是氧化物230的沟道形成区附近的沟道宽度方向上的截面TEM图像。
再者，图26示出图25所示的区域A至区域F的放大截面TEM图像。在此，区域A包括与氧化物230b的顶面接触的氧化物230c。此外，区域B包括与氧化物230b的顶面端部接触的氧化物230c。此外，区域C包括与氧化物230b的侧面接触的氧化物230c。此外，区域D包括与绝缘体224的侧面接触的氧化物230c。此外，区域E包括与绝缘体224的顶面接触的氧化物230c。此外，区域F包括氧化物230b。
在图25及图26A至图26E所示的区域A至区域E中，氧化物230c形成的非常薄，即其厚度为2nm至5nm左右。但是，如图26A至图26E所示，氧化物230c的任何区域中都形成有层状CAAC-OS。在此，图26A至图26E中的箭头示出大致垂直于氧化物230c的膜的方向，该箭头与氧化物230c的层状结晶的法线方向，即CAAC-OS的c轴方向大致一致。由此可知，氧化物230c的CAAC-OS沿氧化物230c的被形成面或氧化物230c的膜表面的凹凸排列。
另外，如图25及图26F所示，在区域F中，层状结晶还以大致平行于绝缘体224的顶面的方式排列。就是说，可知氧化物230b的CAAC-OS沿着氧化物230b的被形成面或膜表面排列。
由此推测为：在样品1中，与图10B的区域54对应的区域F具有图10D所示的结晶结构，与图10B的区域55对应的区域C具有图10E所示的结晶结构。由此可认为：样品1大致满足图10C所示的示意带图的模型，因此可以防止载流子的传输被抑制。
以上，本实施例所示的结构、方法等的至少一部分可以与本说明书中记载的实施方式及实施例适当地组合而实施。
[实施例2]
在本实施例中，对本发明的一个方式的金属氧化物的结晶结构进行评价。具体而言，对形成有金属氧化物的样品2进行高角度环形暗场-扫描透射电子显微法(HAADF-STEM：High-Angle Annular Dark Field Scanning Transmission Electron Microscope)图像的观察和利用能量分散型X射线分析法(EDX：Energy Dispersive X-ray Spectroscopy)的元素分析。
首先，说明样品2的制造方法。
在氧化钇稳定氧化锆(YSZ)衬底上作为金属氧化物利用溅射法形成100nm厚的In-Ga-Zn氧化物。在In-Ga-Zn氧化物的形成中，使用In:Ga:Zn＝4:2:4.1[原子个数比]的氧化物靶材；将氧气体流量设定为30sccm，将压力设定为0.4Pa；将直流电源设定为200W；将衬底温度设定为300℃。
接着，进行加热处理。该加热处理在含有氧的气氛下以1200℃的温度进行1小时。
由此，制造样品2。
取得所制造的样品2的HAADF-STEM图像。使用日本电子株式会社所制造的原子分辨率分析型电子显微镜JEM-ARM200F来取得HAADF-STEM图像。
HAADF-STEM图像中观察到的点的亮度以与对应于该点的原子的原子序数的平方成比例的方式增高。就是说，对应于原子序数更大的原子的点被观察为更白(亮度较高)。在In-Ga-Zn氧化物中，In的原子序数最大，其次是Ga和Zn，O最小。因此，对应于In的点具有较高的亮度并被观察为更白。另外，对应于Ga及Zn的点具有比In低的亮度并被观察为比对应于In的点还黑。另外，对应于O的点的亮度非常低，因此有时很难指定O的位置。
图27右边是样品2的截面HAADF-STEM图像。纸面上的上下方向是金属氧化物的被形成面(YSZ衬底表面)的法线方向，纸面上的左右方向及法线方向是与金属氧化物的被形成面(YSZ衬底表面)平行的方向。
根据图27右边的截面HAADF-STEM图像可以确认到：形成在样品2中的金属氧化物中形成有层状结构。另外，确认到亮度不同的点。推测为：亮度较高的点是对应于In的点，亮度较低的点是对应于Ga或Zn的点。另外，观察到亮度大致相同的点在纸面上的左右方向上排列的样子。推测为：在纸面上的左右方向上排列有亮度较高的点的列是InO层，在纸面上的左右方向上排列有亮度较低的点的列是(Ga,Zn)O层。另外，在纸面上的左右方向上排列有亮度较高的点的列与在纸面上的左右方向上排列有亮度较低的点的列被观察为在纸面上的上下方向上交替。由此可以确认到：在形成于样品2的金属氧化物中，形成有层叠InO层和(Ga,Zn)O层而成的层状结构。
接着，利用EDX进行样品2的元素分析。在EDX测量中，有时将在扫描区域内的同时进行测量且对区域内进行二维评价的方法称为EDX面分析。另外，有时将从EDX的面分析抽出线状区域的数据，对原子浓度的区域内分布进行评价的方法称为EDX线分析。
此外，作为元素分析装置使用日本电子株式会社制造的能量分散型X射线分析装置JED-2300T。在检测从样品发射的X射线时，使用硅漂移探测器。
图27左边是对与取得图27右边的截面HAADF-STEM图像的区域相同的区域进行的EDX线分析的测量结果。在图27左边的附图中，纵轴表示从基准位置(0nm)到金属氧化物的被形成面(YSZ衬底表面)的法线方向的距离(Distance)[nm]。另外，横轴表示构成元素中的各元素的比例(Composition ratio)[atomic％]。
根据图27可知在纸面上的左右方向上排列有亮度较高的点的列因为In比例最高所以是InO层。此外，可知在纸面上的左右方向上排列有亮度较低的点的列因为Ga或Zn的比例较高所以是(Ga,Zn)O层。此外，还从在纸面上的左右方向上排列有亮度较低的点的列检测出15atomic％左右的In，因此确认到In混合存在于(Ga,Zn)O层中。
由此，在In-Ga-Zn氧化物中可以确认到层叠InO层和(Ga,Zn)O层而成的层状结构。
本实施例所示的结构、方法等的至少一部分可以与本说明书所记载的其他实施方式及实施例适当地组合而实施。
[实施例3]
在本实施例中，估计出实施方式4中示出的DOSRAM的工作频率。
DOSRAM被要求的规格之一的“变动容许电压”是指对DOSRAM的电容器施加的电压从写入数据后变动的量的容许值。此外，DOSRAM的“数据保持时间”是指对DOSRAM所包括的电容器施加的电压的变动量到达变动容许电压为止所需要的时间。在本实施例中，将“变动容许电压”设为0.2V，将“数据保持时间”设为对电容器(保持电容为3.5fF)施加的电压从数据写入之后的状态降低0.2V所需的时间。例如，在本实施例中，“DOSRAM的数据保持为1小时”是指对DOSRAM所包括的电容器施加的电位从写入数据之后降低0.2V为止的时间为1小时。
DOSRAM的数据保持时间取决于DOSRAM所包括的晶体管的截止电流的大小。在此，可以将晶体管的截止电流换称为晶体管的栅极电压VG＝0V时的漏电流ID(以下，记载为Icut)。例如，在DOSRAM的数据保持特性只取决于DOSRAM所包括的晶体管的Icut的大小时，DOSRAM的数据保持时间与DOSRAM所包括的晶体管的Icut的大小成反比。
当已知DOSRAM所包括的晶体管的Icut时，DOSRAM的数据保持时间可以通过如下方法求出：在保持数据时从电容器消失的电荷的量(相当于电容器的保持电容(3.5fF)与施加到电容器的电压下降的量(0.2V)之积的0.7fC)除以Icut。另外，通过设定目标的DOSRAM的保持时间而将上述电荷量0.7fC除以该保持时间，来估计DOSRAM所包括的晶体管所需的Icut值(以下，记载为Icut0)。在将保持时间的目标设为1小时的情况下，晶体管所需的Icut大约为200zA(200×10-21A)。通过以图28所示的Icut0为200zA的方式调整背栅极电压，可以实现具有高数据保持特性并在宽温度范围具有高工作频率的DOSRAM。在本实施例中，评价DOSRAM的背栅极电压与工作频率的关系。
当估计出DOSRAM的工作频率时，制造具有与图9及图10所示的晶体管10d相同的结构的晶体管(以下，将其称为样品3)，从其电特性抽取估计所需的参数。在本实施例中，作为图21A的晶体管M1假设晶体管10d，估计出DOSRAM的工作频率。
首先，说明样品3的结构。如图9及图10所示，样品3包括配置在衬底(未图示)上的绝缘体224、配置在绝缘体224上的氧化物230b、配置在氧化物230b上的氧化物230c、配置在氧化物230c上的绝缘体250以及配置在绝缘体250上的导电体260。此外，虽然在图9及图10中未图示，但是样品3与图11所示的晶体管200同样地包括绝缘体224和氧化物230b之间的氧化物230a。导电体260是导电体260a和导电体260b的叠层膜。
作为绝缘体224，使用厚度为35nm的氧氮化硅。
作为氧化物230a，使用通过DC溅射法形成的厚度为5nm的In-Ga-Zn氧化物。在形成氧化物230a时，使用In:Ga:Zn＝1:3:4[原子个数比]的氧化物靶材，作为沉积气体使用氧气体45sccm，成膜压力设为0.7Pa，沉积功率设为500W，沉积温度设为200℃，靶材与衬底的间隔设为60mm。
作为氧化物230b，使用通过DC溅射法形成的厚度为20nm的In-Ga-Zn氧化物。在形成氧化物230b时，使用In:Ga:Zn＝4:2:4.1[原子个数比]的氧化物靶材，作为沉积气体使用氩气体30sccm以及氧气体15sccm，沉积压力设为0.7Pa，沉积功率设为500W，衬底温度设为200℃，靶材与衬底的间隔设为60mm。
作为氧化物230c，使用通过DC溅射法形成的厚度为5nm的In-Ga-Zn氧化物。在形成氧化物230c时，使用In:Ga:Zn＝4:2:4.1[原子个数比]的氧化物靶材，作为沉积气体使用氧气体45sccm，沉积压力设为0.7Pa，沉积功率设为500W，衬底温度设为130℃，靶材与衬底的间隔设为60mm。
作为绝缘体250使用厚度为8nm的氧氮化硅。此外，作为导电体260a使用厚度为10nm的氮化钛。此外，作为导电体260b使用钨。
具有上述结构的样品3是沟道长度为0.37μm且沟道宽度为0.24μm的晶体管。此外，与晶体管200同样，样品3以对上述结构追加的方式还包括绝缘体214、绝缘体216、导电体205、绝缘体222、导电体242、绝缘体254、导电体240、绝缘体280、绝缘体274及绝缘体281等。
接着，在样品3中进行晶体管10d的ID-VG测量。ID-VG测量通过将晶体管的漏极电位VD设为+1.08V，源极电位VS设为0V且将栅极电位VG从-1.0V扫描到+3.3V来进行。在背栅极电压VBG为-7.1V的条件下进行ID-VG测量。测量温度的标准为-40℃、27℃、85℃的三个。具体而言，晶体管的ID-VG测量以将形成有作为测量对象的晶体管的5英寸角衬底固定于设定为上述各温度的热卡盘上的状态进行。
从所得到的ID-VG曲线算出晶体管的漂移电压(Vsh)及亚阈值摆幅值(Svalue)。Vsh定义为在晶体管的ID-VG曲线中曲线上的倾斜最大的点的切线与ID＝1pA的直线交叉的VG。另外，Svalue是指：以固定的漏极电压使漏极电流的值变化一个位数的亚阈值区域中的栅极电压的变化量。
如实施方式2所示，晶体管10d的沟道形成区域使用金属氧化物。例如，与沟道形成区域使用Si的晶体管相比，沟道形成区域使用金属氧化物的晶体管在非导通状态下的泄漏电流极小。因此，有时难以通过实测检测出沟道形成区域使用金属氧化物的晶体管的Icut。在晶体管10d中也难以实测出Icut，所以通过从上述ID-VG曲线得到的Vsh及Svalue使用算式(1)外推，估计出Icut。另外，如算式(1)所示，假设直到晶体管的关态电流到达VG＝0V为止ID根据Svalue单调地减少。
[算式1]
Figure BDA0002658322930001141
接着，进行晶体管10d的ID-VS测量。
在此，说明DOSRAM工作频率的估计方法。DOSRAM的工作频率定义为DOSRAM的数据写入循环时间的倒数。DOSRAM的数据写入循环时间是根据DOSRAM所包括的电容器的充电时间等设定的参数。在本实施例中，将相当于DOSRAM的数据写入循环时间(DOSRAM的工作频率的倒数)的40％的时间设定为DOSRAM所包括的电容器的充电时间。
DOSRAM的工作频率取决于DOSRAM所包括的电容器的充电时间。由此，在估计DOSRAM的工作频率时，要预先知道DOSRAM所包括的电容器的充电时间。在本实施例中，将DOSRAM所包括的电容器(保持电容是3.5fF)被供应0.52V以上的电位的状态定义为该电容器处于“被充电的状态”。由此，在本实施例中，从开始DOSRAM的数据写入工作直到该电容器被供应的电位到达0.52V为止的时间相当于DOSRAM所包括的电容器的充电时间。
DOSRAM所包括的电容器的充电时间取决于DOSRAM的数据写入时的DOSRAM所包括的晶体管的ID的大小。于是，在本实施例中，通过将设想DOSRAM的数据写入时的DOSRAM所包括的晶体管被供应的电位(参照图29A)实际供应到根据本发明的一个方式的晶体管(L/W＝0.37/0.24μm)而再现DOSRAM的数据写入工作，并测量此时的晶体管的ID。图29A是假设通过晶体管M1将数据写入到图21A的电容器CA的情况。D表示漏极，G表示栅极，S表示源极。晶体管Tr1的源极的电位(施加到电容器Cs的电压)为Vs。通过使晶体管Tr1成为开启状态，电流ID流过，电容器Cs被充电。具体而言，将晶体管的栅极电位Vg设为+2.97V，漏极电位Vd设为+1.08V，源极电位VS从0V扫描到+1.2V而进行晶体管的ID测量。在背栅极电压VBG为-7.1V的条件下进行ID测量。测量温度的标准为-40℃、27℃、85℃的三个。
此外，作为DOSRAM的结构，假设包括沟道长度(L)为60nm且沟道宽度(W)为60nm的晶体管以及保持电容为3.5fF的电容器的结构。因此，以假设为包括在DOSRAM中的晶体管(L/W＝60/60nm)的尺寸校正从晶体管10d(L/W＝0.37μm/0.24μm)得到的ID值。
在DOSRAM的充电开始之后VS到达写入判定电压VCS时被视为充电结束。将此时的时间定义为充电时间tW(参照图29B)。在将储存在DOSRAM所包括的保持电容Cs[F]的电容器中的电荷设为Q[C]、充电时间设为tW[sec]、通过充电施加到电容器的电位设为VCS(＝Vs)[V]、DOSRAM所包括的晶体管的漏极电流设为ID[A]时，各参数满足以下算式(2)的关系。
[算式2]
Figure BDA0002658322930001151
通过改变算式(2)，可以以下面算式(3)表示DOSRAM所包括的电容器的充电时间tW(参照图29C)。
[算式3]
Figure BDA0002658322930001152
在本实施例中，将3.5fF代入到算式(3)的Cs，将+0.52V代入到Vcs，代入通过上述ID-VS测量得到的ID，来算出DOSRAM所包括的电容器的充电时间tW。
可以以算式(4)表示存储装置1400的工作频率f与充电时间tW的关系。
[算式4]
Figure BDA0002658322930001161
在算式(4)中，A是系数。设想在存储装置1400的一个工作时间中写入所需的时间占4成，所以在本实施例中，将系数A设为0.4计算出工作频率f。
图30及图31示出将样品3的电源电压设为3.3V且将背栅极电压设为-7.1V时的DOSRAM的工作频率。在图30中，横轴表示温度(Temperature)[℃]，纵轴表示工作频率[MHz]。另外，在图31中，横轴表示温度的倒数(1000/温度)[K-1]，横轴表示工作频率[MHz]。如图30及图31所示，可以确认到温度越高工作频率越高。另外，如图31所示，通过外推所计算的工作频率，200℃下的工作频率被估计为1GHz以上。
由此可知，通过将金属氧化物用于DOSRAM所包括的晶体管的沟道形成区域，温度越高DOSRAM的工作频率越高。
本实施例所示的结构、方法等的至少一部分可以与本说明书所记载的其他实施方式及实施例适当地组合而实施。
[实施例4]
在本实施例中，对金属氧化物的载流子浓度及霍尔迁移率的温度依赖性进行评价。具体而言，在不同温度下对形成有金属氧化物的样品4进行霍尔效应测量，利用该结果计算出各温度下的金属氧化物的载流子浓度及霍尔迁移率。
在此，霍尔效应测量是利用霍尔效应测量载流子密度、迁移率及电阻率等电特性的方法，该霍尔效应是指通过对电流流过的对象物向垂直于电流的方向施加磁场来在垂直于电流和磁场的双方的方向上产生电动势的效应。这里，利用Van der Pauw法(范德堡法)进行霍尔效应测量。注意，在霍尔效应测量中，使用株式会社东阳特克尼卡制造的ResiTest。
首先，说明样品4的制造方法。
在玻璃衬底上以400nm的厚度形成氮化硅，在该氮化硅上以50nm的厚度形成氧氮化硅。
接着，在上述氧氮化硅上作为评价对象的金属氧化物利用溅射法以35nm的厚度形成In-Ga-Zn氧化物。在In-Ga-Zn氧化物的形成中，使用In:Ga:Zn＝1:1:1[原子个数比]的氧化物靶材；将氩气体流量设定为20sccm；将氧气体流量设定为10sccm；将压力设定为0.4Pa；将直流电源设定为200W；将衬底温度设定为300℃。
接着，进行加热处理。作为该加热处理，在包含氮的气氛下以450℃的温度进行1小时的处理，然后在包含氧及氮的气氛下以450℃的温度进行1小时的处理。
通过上述步骤制造样品4。
在159℃至239℃的温度范围内以每10℃对所制造的样品4进行霍尔效应测量。
图32A示出相对于测量温度的金属氧化物的载流子浓度的推移。横轴表示测量温度的倒数(1000/温度)[K-1]，纵轴表示金属氧化物的载流子浓度[cm-3]。
根据图32A可知，测量温度的倒数越小(测量温度越高)，金属氧化物的载流子浓度越高。
另外，图32B示出相对于测量温度的金属氧化物的霍尔迁移率的推移。横轴表示测量温度的倒数(1000/温度)[K-1]，纵轴表示金属氧化物的霍尔迁移率[cm2/(V·s)]。
根据图32B可知，测量温度的倒数越小(测量温度越高)，金属氧化物的霍尔迁移率越高。
由此确认到温度越高金属氧化物的迁移率越高的倾向。
本实施例所示的结构、方法等的至少一部分可以与本说明书所记载的其他实施方式及实施例适当地组合而实施。
[符号说明]
10：晶体管、10a：晶体管、10b：晶体管、10c：晶体管、10d：晶体管、51：区域、52：区域、53：区域、54：区域、55：区域、100：电容器、110：导电体、112：导电体、120：导电体、130：绝缘体、140：绝缘体、150：绝缘体、200：晶体管、200A：晶体管、200B：晶体管、200C：晶体管、205：导电体、210：绝缘体、212：绝缘体、214：绝缘体、216：绝缘体、218：导电体、222：绝缘体、224：绝缘体、230：氧化物、230a：氧化物、230b：氧化物、230c：氧化物、230c1：氧化物、230c2：氧化物、231：区域、231a：区域、231b：区域、234：区域、240：导电体、240a：导电体、240b：导电体、241：绝缘体、241a：绝缘体、241b：绝缘体、242：导电体、242a：导电体、242b：导电体、243：区域、243a：区域、243b：区域、244a：阻挡膜、244b：阻挡膜、250：绝缘体、254：绝缘体、254a：绝缘体、254b：绝缘体、254c：绝缘体、260：导电体、260a：导电体、260b：导电体、273：绝缘体、274：绝缘体、280：绝缘体、280a：绝缘体、280b：绝缘体、281：绝缘体、282：绝缘体、300：晶体管、311：衬底、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、400：晶体管、405：导电体、424a：绝缘体、424b：绝缘体、430c：氧化物、431a：氧化物、431b：氧化物、432a：氧化物、432b：氧化物、440：导电体、440a：导电体、440b：导电体、442：导电体、442a：导电体、442b：导电体、450：绝缘体、460：导电体、460a：导电体、460b：导电体、1001：布线、1002：布线、1003：布线、1004：布线、1005：布线、1006：布线、1007：布线、1008：布线、1009：布线、1010：布线

Claims (18)

1.一种结晶性金属氧化物，
其中，所述结晶性金属氧化物包括第一层及第二层，
所述第一层的带隙比所述第二层宽，
由所述第一层及所述第二层形成晶格，
并且，在将载流子激发到所述结晶性金属氧化物的情况下载流子经过所述第二层被传输。
2.一种结晶性金属氧化物，
其中，所述结晶性金属氧化物包括第一层及第二层，
所述第一层的带隙比所述第二层宽，
所述第一层及所述第二层各自以与所述结晶性金属氧化物的被形成面大致平行的方式配置，
由所述第一层及所述第二层形成晶格，
并且，在将载流子激发到所述结晶性金属氧化物的情况下载流子经过所述第二层被传输。
3.一种结晶性金属氧化物，
其中，所述结晶性金属氧化物包括第一层及第二层，
所述第一层的带隙比所述第二层宽，
所述第一层包含元素M(M是选自Al、Ga、Y和Sn中的一种或多种)以及Zn，
所述第二层包含In，
所述第一层及所述第二层各自以与所述结晶性金属氧化物的被形成面大致平行的方式配置，
由所述第一层及所述第二层形成晶格，
并且，在将载流子激发到所述结晶性金属氧化物的情况下载流子经过所述第二层被传输。
4.一种结晶性金属氧化物，
其中，所述结晶性金属氧化物包括第一层及第二层，
所述第一层的带隙比所述第二层宽，
所述第一层及所述第二层各自以与所述结晶性金属氧化物的被形成面大致垂直的方式配置，
由所述第一层及所述第二层形成晶格，
并且，在将载流子激发到所述结晶性金属氧化物的情况下载流子经过所述第二层被传输。
5.一种结晶性金属氧化物，
其中，所述结晶性金属氧化物包括第一层及第二层，
所述第一层的带隙比所述第二层宽，
所述第一层包含元素M(M是选自Al、Ga、Y和Sn中的一种或多种)以及Zn，
所述第二层包含In，
所述第一层及所述第二层各自以与所述结晶性金属氧化物的被形成面大致垂直的方式配置，
由所述第一层及所述第二层形成晶格，
并且，在将载流子激发到所述结晶性金属氧化物的情况下载流子经过所述第二层被传输。
6.根据权利要求1至5中任一项所述的结晶性金属氧化物，
其中所述第一层和所述第二层之间的距离为1nm以下。
7.根据权利要求1至6中任一项所述的结晶性金属氧化物，
其中在从c轴方向进行所述结晶性金属氧化物的TEM观察时，所述结晶性金属氧化物具有六角形晶格点。
8.一种晶体管，包括：
结晶性金属氧化物；以及
栅极、源极及漏极，
其中，所述结晶性金属氧化物包括第一层及第二层，
所述第一层的带隙比所述第二层宽，
所述第一层及所述第二层各自以与该晶体管的沟道长度方向大致平行的方式配置，
由所述第一层及所述第二层形成晶格，
并且，在对所述栅极供应电压来将载流子激发到所述结晶性金属氧化物的情况下载流子经过所述第二层从所述源极被传输到所述漏极。
9.一种晶体管，包括：
结晶性金属氧化物；以及
栅极、源极及漏极，
其中，所述结晶性金属氧化物包括第一层及第二层，
所述第一层的带隙比所述第二层宽，
所述第一层及所述第二层各自以与所述结晶性金属氧化物的被形成面大致平行的方式配置，
由所述第一层及所述第二层形成晶格，
并且，在对所述栅极供应电压来将载流子激发到所述结晶性金属氧化物的情况下载流子经过所述第二层从所述源极被传输到所述漏极。
10.一种晶体管，包括：
结晶性金属氧化物；以及
栅极、源极及漏极，
其中，所述结晶性金属氧化物包括第一层及第二层，
所述第一层的带隙比所述第二层宽，
所述第一层及所述第二层各自以与所述结晶性金属氧化物的被形成面大致垂直的方式配置，
由所述第一层及所述第二层形成晶格，
并且，在对所述栅极供应电压来将载流子激发到所述结晶性金属氧化物的情况下载流子经过所述第二层从所述源极被传输到所述漏极。
11.一种晶体管，包括：
结晶性金属氧化物；以及
栅极、源极及漏极，
其中，所述结晶性金属氧化物包括第一金属氧化物、所述第一金属氧化物上的第二金属氧化物以及所述第二金属氧化物上的第三金属氧化物，
所述第一金属氧化物、第二金属氧化物及第三金属氧化物各自包括第一层及第二层，
所述第一层的带隙比所述第二层宽，
所述第一层及所述第二层各自以与该晶体管的沟道长度方向大致平行的方式配置，
由所述第一层及所述第二层形成晶格，
并且，在对所述栅极供应电压来将载流子激发到所述结晶性金属氧化物的情况下载流子经过所述第二层从所述源极被传输到所述漏极。
12.一种晶体管，包括：
结晶性金属氧化物；以及
栅极、源极及漏极，
其中，所述结晶性金属氧化物包括第一金属氧化物、所述第一金属氧化物上的第二金属氧化物以及所述第二金属氧化物上的第三金属氧化物，
所述第一金属氧化物、第二金属氧化物及第三金属氧化物各自包括第一层及第二层，
所述第一层的带隙比所述第二层宽，
所述第二金属氧化物所包括的所述第一层及所述第二金属氧化物所包括的所述第二层各自以与所述第二金属氧化物的被形成面大致平行的方式配置，
由所述第一层及所述第二层形成晶格，
并且，在对所述栅极供应电压来将载流子激发到所述结晶性金属氧化物的情况下载流子经过所述第二层从所述源极被传输到所述漏极。
13.根据权利要求12所述的晶体管，
其中在所述晶体管的沟道宽度方向上，所述第三金属氧化物覆盖所述第二金属氧化物的顶面及侧面，
所述栅极覆盖所述第二金属氧化物的顶面及侧面，
并且在所述第二金属氧化物的侧面，所述第三金属氧化物的c轴方向与所述第二金属氧化物的c轴方向不同。
14.一种晶体管，包括：
结晶性金属氧化物；以及
栅极、源极及漏极，
其中，所述结晶性金属氧化物包括第一金属氧化物、所述第一金属氧化物上的第二金属氧化物以及所述第二金属氧化物上的第三金属氧化物，
所述第一金属氧化物、第二金属氧化物及第三金属氧化物各自包括第一层及第二层，
所述第一层的带隙比所述第二层宽，
所述第二金属氧化物所包括的所述第一层及所述第二金属氧化物所包括的所述第二层各自以与所述第二金属氧化物的被形成面大致垂直的方式配置，
由所述第一层及所述第二层形成晶格，
并且，在对所述栅极供应电压来将载流子激发到所述结晶性金属氧化物的情况下载流子经过所述第二层从所述源极被传输到所述漏极。
15.根据权利要求11至14中任一项所述的晶体管，
其中在所述栅极中不与所述第二金属氧化物重叠的第一区域的底面的位置比所述第二金属氧化物的底面的位置低，
并且在所述栅极中夹着所述第二金属氧化物与所述第一区域相对的第二区域的底面的位置比所述第二金属氧化物的底面的位置低。
16.根据权利要求11至15中任一项所述的晶体管，
其中在所述第一金属氧化物下以与所述第二金属氧化物与所述栅极重叠的区域的至少一部分重叠的方式包括第二栅极。
17.根据权利要求11至16中任一项所述的晶体管，
其中在所述晶体管的沟道长度和沟道宽度中的一方或双方上具有100nm以下的区域。
18.根据权利要求11至17中任一项所述的晶体管，
其中所述第一层包含元素M(M是选自Al、Ga、Y和Sn中的一种或多种)以及Zn，
并且所述第二层包含In。
CN201980016347.6A 2018-03-12 2019-02-28 金属氧化物以及包含金属氧化物的晶体管 Pending CN112005383A (zh)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP2018-044786 2018-03-12
JP2018044786 2018-03-12
JP2018049535 2018-03-16
JP2018-049535 2018-03-16
JP2018055807 2018-03-23
JP2018-055807 2018-03-23
JP2018055943 2018-03-23
JP2018-055943 2018-03-23
PCT/IB2019/051595 WO2019175698A1 (ja) 2018-03-12 2019-02-28 金属酸化物、及び金属酸化物を有するトランジスタ

Publications (1)

Publication Number Publication Date
CN112005383A true CN112005383A (zh) 2020-11-27

Family

ID=67906463

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980016347.6A Pending CN112005383A (zh) 2018-03-12 2019-02-28 金属氧化物以及包含金属氧化物的晶体管

Country Status (5)

Country Link
US (3) US11387330B2 (zh)
JP (4) JP7228564B2 (zh)
KR (2) KR102794026B1 (zh)
CN (1) CN112005383A (zh)
WO (1) WO2019175698A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112005383A (zh) * 2018-03-12 2020-11-27 株式会社半导体能源研究所 金属氧化物以及包含金属氧化物的晶体管
US11342484B2 (en) 2020-05-11 2022-05-24 Silanna UV Technologies Pte Ltd Metal oxide semiconductor-based light emitting device
KR102764319B1 (ko) 2020-09-02 2025-02-07 삼성전자주식회사 반도체 소자 및 이를 포함하는 반도체 장치
WO2023042091A1 (en) * 2021-09-14 2023-03-23 King Abdullah University Of Science And Technology Ambipolar oxide-semiconductor based transistor and method of manufacturing
JP7793776B2 (ja) 2021-11-10 2026-01-05 シランナ・ユー・ブイ・テクノロジーズ・プライベート・リミテッド エピタキシャル酸化物材料、構造、及びデバイス
KR20240109261A (ko) 2021-11-10 2024-07-10 실라나 유브이 테크놀로지스 피티이 리미티드 마그네슘 게르마늄 산화물을 포함하는 초광대역갭 반도체 디바이스
JP7814510B2 (ja) 2021-11-10 2026-02-16 シランナ・ユー・ブイ・テクノロジーズ・プライベート・リミテッド エピタキシャル酸化物材料、構造、及びデバイス
KR20240141735A (ko) * 2021-12-29 2024-09-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 기억 장치
KR20230139545A (ko) * 2022-03-28 2023-10-05 삼성전자주식회사 반도체 소자 및 이를 포함하는 반도체 메모리 셀
CN120642593A (zh) * 2023-02-23 2025-09-12 株式会社半导体能源研究所 金属氧化物膜及半导体装置
WO2025046388A1 (ja) * 2023-08-25 2025-03-06 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
WO2025068833A1 (ja) * 2023-09-29 2025-04-03 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150084043A1 (en) * 2013-09-23 2015-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20150179803A1 (en) * 2013-12-19 2015-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20170373192A1 (en) * 2016-06-27 2017-12-28 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4908678A (en) 1986-10-08 1990-03-13 Semiconductor Energy Laboratory Co., Ltd. FET with a super lattice channel
JP2709374B2 (ja) 1986-10-08 1998-02-04 株式会社 半導体エネルギー研究所 絶縁ゲイト型電界効果半導体装置
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
WO2007108176A1 (ja) 2006-03-17 2007-09-27 National University Corporation Nagoya Institute Of Technology 熱電変換材料
JP5196339B2 (ja) 2006-06-02 2013-05-15 独立行政法人科学技術振興機構 超伝導化合物及びその製造方法
JP2009021540A (ja) 2007-06-13 2009-01-29 Rohm Co Ltd ＺｎＯ系薄膜及びＺｎＯ系半導体素子
US9306078B2 (en) 2008-09-08 2016-04-05 Cbrite Inc. Stable amorphous metal oxide semiconductor
TWI496295B (zh) 2008-10-31 2015-08-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP2010121068A (ja) 2008-11-20 2010-06-03 Niigata Univ 蛍光体及び蛍光体含有組成物、並びに、それを用いた発光装置、照明装置及び画像表示装置
CN102549757A (zh) 2009-09-30 2012-07-04 佳能株式会社 薄膜晶体管
EP2494597A4 (en) 2009-10-30 2015-03-18 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
KR101830195B1 (ko) 2009-12-18 2018-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그것의 제작 방법
US9147768B2 (en) 2010-04-02 2015-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor and a metal oxide film
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
US8759820B2 (en) 2010-08-20 2014-06-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101778224B1 (ko) 2010-10-12 2017-09-15 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR20200052993A (ko) 2010-12-03 2020-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
US8916867B2 (en) 2011-01-20 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor element and semiconductor device
US20120227663A1 (en) 2011-03-08 2012-09-13 Purdue Research Foundation Oxide metal semiconductor superlattices for thermoelectrics
US8878288B2 (en) 2011-04-22 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8748886B2 (en) 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8847220B2 (en) 2011-07-15 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102222438B1 (ko) 2012-05-10 2021-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
CN107591316B (zh) 2012-05-31 2021-06-08 株式会社半导体能源研究所 半导体装置
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9190525B2 (en) 2012-07-06 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
KR102099261B1 (ko) 2012-08-10 2020-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9245958B2 (en) 2012-08-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9929276B2 (en) 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN108305895B (zh) 2012-08-10 2021-08-03 株式会社半导体能源研究所 半导体装置及其制造方法
KR102171650B1 (ko) * 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI620323B (zh) 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
US9614258B2 (en) 2012-12-28 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Power storage device and power storage system
JP6141777B2 (ja) 2013-02-28 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2014188982A1 (en) 2013-05-20 2014-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9356156B2 (en) 2013-05-24 2016-05-31 Cbrite Inc. Stable high mobility MOTFT and fabrication at low temperature
KR20250119662A (ko) 2013-12-27 2025-08-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
US9647129B2 (en) 2014-07-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW201624708A (zh) 2014-11-21 2016-07-01 半導體能源研究所股份有限公司 半導體裝置及記憶體裝置
US9768317B2 (en) 2014-12-08 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of semiconductor device, and electronic device
CN113793872A (zh) 2014-12-10 2021-12-14 株式会社半导体能源研究所 半导体装置及其制造方法
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
US10096715B2 (en) 2015-03-26 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
US10684500B2 (en) 2015-05-27 2020-06-16 Semiconductor Energy Laboratory Co., Ltd. Touch panel
US10139663B2 (en) 2015-05-29 2018-11-27 Semiconductor Energy Laboratory Co., Ltd. Input/output device and electronic device
KR20160144314A (ko) 2015-06-08 2016-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치 및 그 동작 방법, 및 전자 기기
JP2017003976A (ja) 2015-06-15 2017-01-05 株式会社半導体エネルギー研究所 表示装置
WO2016203354A1 (en) 2015-06-19 2016-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device
US9860465B2 (en) 2015-06-23 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
US20170373195A1 (en) 2016-06-27 2017-12-28 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
US20170373194A1 (en) 2016-06-27 2017-12-28 Semiconductor Energy Laboratory Co., Ltd. Transistor
CN112005383A (zh) * 2018-03-12 2020-11-27 株式会社半导体能源研究所 金属氧化物以及包含金属氧化物的晶体管

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150084043A1 (en) * 2013-09-23 2015-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20150179803A1 (en) * 2013-12-19 2015-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20170373192A1 (en) * 2016-06-27 2017-12-28 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device

Also Published As

Publication number Publication date
JP2025100683A (ja) 2025-07-03
KR102794026B1 (ko) 2025-04-09
WO2019175698A1 (ja) 2019-09-19
US20220293739A1 (en) 2022-09-15
JP7807595B2 (ja) 2026-01-27
JP2023053264A (ja) 2023-04-12
US11923423B2 (en) 2024-03-05
US11387330B2 (en) 2022-07-12
JP7472340B2 (ja) 2024-04-22
JPWO2019175698A1 (ja) 2021-02-25
JP7667343B2 (ja) 2025-04-22
US12283612B1 (en) 2025-04-22
KR20200132917A (ko) 2020-11-25
KR20250053970A (ko) 2025-04-22
JP7228564B2 (ja) 2023-02-24
JP2024099586A (ja) 2024-07-25
US20200411648A1 (en) 2020-12-31

Similar Documents

Publication Publication Date Title
JP7667343B2 (ja) トランジスタ
JP7705509B2 (ja) 半導体装置
TWI794340B (zh) 半導體裝置以及半導體裝置的製造方法
TWI801620B (zh) 半導體裝置以及半導體裝置的製造方法
JP7481414B2 (ja) 半導体装置
CN111788696A (zh) 半导体装置及半导体装置的制造方法
JP7221216B2 (ja) 半導体装置
TW202025447A (zh) 半導體裝置
CN111742414A (zh) 半导体装置以及半导体装置的制造方法
CN111819670A (zh) 叠层体及半导体装置
CN111448669A (zh) 半导体装置及半导体装置的制造方法
CN112005350A (zh) 半导体装置
CN111542914A (zh) 半导体装置以及半导体装置的制造方法
WO2019207411A1 (ja) 半導体装置、および半導体装置の作製方法
CN111615743A (zh) 半导体装置及半导体装置的制造方法
CN111771287A (zh) 半导体装置以及半导体装置的制造方法
CN111656530A (zh) 半导体装置及半导体装置的制造方法
JP2019186496A (ja) 半導体装置、および半導体装置の作製方法
JP2019145539A (ja) 半導体装置、および半導体装置の作製方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination