CN1126103C - 熔丝电路及冗余译码器 - Google Patents

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Abstract

本发明的可编程熔丝电路包括用于编程的熔丝103，其连在第一电压供电电路101与第二电压供电电路102之间，可在需要时切断；以及与连接点100相连的保持/驱动电路106。在该熔丝电路中，第一和第二电压供电电路101和102分别根据第一和第二初始化信号104和105为连接点100提供第一电压和第二电压，第一、第二初始化信号均在设定器件工作方式的时间内产生。保持/驱动电路106保持并输出第一或第二供电电压。

Description

熔丝电路及冗余译码器
本发明涉及一种熔丝电路和冗余译码器，尤其涉及用于存储器件的熔丝电路和冗余译码器。
由于微处理技术的极大发展，主要由DRAM(动态随机访问存储器)代表的半导体存储器的容量逐年迅速增加，而构成半导体存储器的导线、晶体管、电容等的尺寸则逐年减小。
结果，使所有的半导体存储器都没有不合规格的存储单元是非常困难的，只要有一个异常存储单元存在，该半导体存储器就是不合格的，因而必须对产品进行测定以避免其合格率下降。为解决这个问题，通常在存储器内都建有一个冗余电路。
当存储器中存在一个故障单元(有缺陷的存储单元)时，冗余电路的作用是用一个备用存储单元(冗余单元)替代故障单元，当输入不合格存储单元的相应地址时，故障单元将被检测出来，并阻止访问该单元而访问冗余单元，因此从表面看好象故障根本不存在一样。通过以这种方式来使用冗余电路，由于生产缺陷造成的含有一些故障单元的半导体存储器就可以在市场上进行销售，因此，商品的成品率将跨进一大步。
如上所述，冗余电路用冗余单元替代了故障存储单元。因此，该冗余电路必须能够连续监视由半导体存储器件外部提供的每个地址，而且能够检测出与故障存储单元相对应的地址。具有上述检测功能的电路，其具体实例一般是利用基于熔丝的可编程电路获得的。
No.Hei-8-96594日本未决专利申请揭示了这样一种可编程电路。在这个申请中，该可编程电路具有两根熔丝用于形成地址信号的各个位。通过切断这两根熔丝中的任意一根，对该可编程电路进行编程，以按照一种确定的电路模式工作。这样，根据形成地址信号各个位的组态，可将各熔丝设置为导通或不导通。例如，当其中一位为高电平时，其相应的熔丝被设为非导通，而当它为低电平时，其相应的熔丝就被设为导通。利用这种基于熔丝的组态，可以检测出使所有熔丝与各自非导通位相对应的一个地址信号。所以，把一指定地址编为故障地址，就可以使其相应的地址信号总得到监视和检测。
但是，在No.Hei-8-96594日本未决专利申请中揭示的这种系统存在一个问题，即，需要用两根熔丝形成一个地址信号的各个位。例如，当该地址信号由10位构成时，就需要用20根熔丝对一个故障地址信号进行编程，而具有1024个故障地址编程容量的半导体存储器，则需用2048根熔丝对故障地址信号进行编程。在这种情况下，由于各熔丝必须占据芯片上很大一块面积，而在芯片中形成如此大量的熔丝则需要有一块很大的芯片，这是不可取的。
因此，为解决上述问题人们提出了另外一种仅用一根熔丝形成地址信号的各个位的可编程系统。在该系统中，通过切断或者不切断相应的单根熔丝，把故障地址的各位记忆为“1”或“0”。通电之后，初始化步骤立刻将记忆的故障地址存入易失性保持电路中。根据该系统，由于形成故障地址的各位仅需一根熔丝，所以与上述系统相比它所需的熔丝数实际减少了一半。
尽管上述系统可大大减少熔丝的数量，但是它通电后需要立刻执行象上述初始化操作这样的附加操作。更具体地说，该初始化操作是按照这样一种方式来进行的，即，为各熔丝响应进入芯片的初始信号(复位信号)而产生一个电流通路，然后检测电流能否流过各熔丝，以便将结果数据保存在如触发电路那样的易失性保持电路中。作为一个例子，在No.Hei-5-101673日本未决专利申请中揭示的这样一个电路如图18所示。
图18中，初始化电路1801在初始化操作期间的一个固定时间段上输出一个高电平信号(该初始化电路1801在其他时间段上输出一个低电平信号)。
在熔丝1803被切断的情况下，初始化电路1801在器件初始化时间内给连接点1800提供一个高电平信号，因此连接点1805变为低电平，从而使P-沟道MOS晶体管1802导通。但由于熔丝1803已被切断，所以当初始化电路1801的信号返回至低电平时，连接点1800变为低电平。
此刻连接点1805变为高电平，使P-沟道MOS晶体管1802截止，同时输出信号1806变为低电平。
根据这个电路，即使熔丝1803未被激光束完全切断，由于晶体管1802已被关断，流经P-沟道MOS晶体管1802的电流通路也不会产生。
然而在连接点1800的电压为高电平，且熔丝1803未被切断的情况下，图18所示的电路有一个问题，即，不必要的电流(漏电流)必定会经高阻抗电阻1807和P-沟道MOS晶体管1802流过电流通路。这种状态是由晶体管1802导通造成的。
No.Hei-8-321197日本未决专利申请揭示了图19所示的熔丝电路，它即使是在熔丝未被完全切断的情况下也可以完全阻止漏电流的流动。
通过对通电过程进行检测，以及在预定时间内于电源稳定供电后对熔丝是否被完全切断进行检测，图19中的电路可防止由于熔丝未被完全切断而造成的漏电流的流动。在图19中的接通电源信号产生电路1900稳定供电、并输出一接通电源信号1905之后，其它电路立刻检测熔丝1904的状态。
图20表明当给图19的电路通电时该电路中各个信号的波形。接通电源信号1905保持其电压增长与电源电压VCC的幅度增长平行，直到其幅度达到预定电平为止。当接通电源信号1905的电压幅度达到预定电平时，接通电源信号1905将变为地电平。当接收到接通电源信号1905后，门控电路1901将同时输出一个预充电信号1906和一个放电信号1907。
预充电信号1906的电压平行于接通电源信号1905的电压增长而增长，然后，在一预定时间段t1内突然下降并停留在地电平，其电压平行于接通电源信号1905的电压下降而下降。同样，放电信号1907的电压也平行于接通电源信号1905的电压增长而增长，然后突然下降并停留在地电平上，其电压也平行于接通电源信号1905的电压下降而下降。在通电期间，根据信号1906和1907的电平，使N-沟道MOS晶体管1903导通而使P-沟道MOS晶体管1902截止，使连接点1908上的电压停留在地电平，然后与信号1905下降至地电平的变化相同步，在时间段t1内N-沟道MOS晶体管1903截止，而P-沟道MOS晶体管1902导通并保持导通。此刻，如果熔丝1904未被切断，则信号1908将上升至VCC电平。另一方面，如果该熔丝已被切断，此时由于未提供电源电压VCC，信号1908保持地电平。锁存电路1909保持连接点1908的电平。在预定时间段t1之后，预充电信号1906立刻上升至电源电压VCC，使P-沟道MOS晶体管1902依次达到截止、保持截止并进入稳定状态。因此，由于未产生可能的漏电流通路，即使熔丝1904未被完全切断，也不会有不必要的电流(漏电流)流动。
图21表示图19所示电路生成的信号的波形，其中电源电压VCC上升非常缓慢。在正常状态下，电源电压VCC提供给图19中的接通电源信号产生电路1900，然后该电路检测是否达到稳定状态。但是如图21所示，提供给接通电源信号产生电路1900的电源电压VCC上升十分缓慢的情况下，接通电源信号产生电路1900有可能错误地作出通电已进入稳定状态的判断。这将导致给门控电路1901输出一个未完全上升信号，使门控电路1901产生的预充电信号1906和放电信号1907异常输出。因此，连接点1908就不能被正常地初始化。另外，如果熔丝1904未被切断，则连接点1908上的电压将达不到电源电压电平VCC。
换句话说，图19中的电路存在一个问题，即，接通电源信号产生电路1900并不具有足够的检测电源电压稳定状态的分辨能力，因此门控电路1901不能根据正常电平变化输出正常信号1906和1907，如图21所示。这就产生了一个问题，即不能正常地初始化与熔丝1904相关的电路。
总之，如上所述，根据图18所示的电路，在连接点1800的电压保持高电平、且熔丝1803未被切断的情况下，不必要的电流(漏电流)必定经高阻抗电阻1807和P-沟道MOS晶体管1802流过电流通路。
此外仍如上所述，根据图19所示的电路，其问题在于接通电源信号产生电路1900不具有足够的检测电源电压稳定状态的分辨能力。因此门控电路1901不能根据正常电平变化输出正常信号1906和1907。这导致不能正常初始化与熔丝相关的电路。
因此，本发明的一个目的是提供一种熔丝电路，它在没有不必要的电流流动的情况下可被正确地初始化。
为了达到上述目的，根据本发明的一个方面，所提供的一种熔丝电路包括以下部分：第一电压供电电路，接收在设定器件工作方式期间产生的第一初始化信号；第二电压供电电路，接收在设定器件工作方式期间产生的第二初始化信号；熔丝，由多晶硅层材料制成，并且可在编程需要时被切断，该熔丝接在第一电压供电电路与第二电压供电电路之间；以及保持/驱动电路，接在第一电压供电电路的连接点与熔丝之间。在该熔丝电路中，第一电压供电电路根据第一初始化信号为连接点提供第一电压，而第二电压供电电路根据第二初始化信号为连接点提供了第二电压。保持/驱动电路保持并输出提供的第一电压或提供的第二电压。根据熔丝的切断与否，连接点上的电压可被固定或编程为不是第一电压就是第二电压。第一和第二电压供电电路最好都由多个MOS晶体管组成。保持/驱动电路由多个反相器组成，而且其中一对复合的反相器构成了一个触发电路。该触发电路保持有固定于连接点上的电压。
根据本发明的另一个方面，上述熔丝电路仅接收有效的第一初始化信号，因此允许在切断熔丝的状态下进行操作测试。此外，通过在上述连接点上增加一个第三电压供电电路，可将该连接点初始化为与第三初始化信号一致的第三电压。
根据本发明的第三个方面，提供了一种冗余译码器，该译码器可以通过利用上述多个熔丝电路之一来对替代地址进行编址，并确定是否使用冗余电路。此外提供多个冗余译码器，通过有选择性地切断熔丝对多个独立的替代地址进行编程。
通过以下对实施例详细的文字说明并参考附图，本发明的上述和其它目的、特征和优点将变得清晰易懂，在这些附图中：
图1说明根据本发明实施例所述的熔丝电路的结构；
图2说明根据本发明实施例所述由MOS晶体管组成的熔丝电路的结构；
图3说明根据本发明实施例所述的同步DRAM的结构；
图4是一个时序图，说明根据本发明实施例所述的图2中的熔丝电路和图3中的同步DRAM的操作；
图5说明根据本发明实施例所述的由MOS晶体管构成的熔丝电路的结构；
图6说明同步DRAM的结构，其列冗余电路使用了根据本发明所述的熔丝电路；
图7说明图6中第一列冗余电路的结构；
图8说明图6中第二列冗余电路的结构；
图9说明图7和图8中的地址编程熔丝电路的详细结构；
图10说明图7和图8中的列冗余使能熔丝电路的详细结构；
图11是说明冗余译码器操作的时序图；
图12说明根据本发明实施例所述的地址编程熔丝电路的结构，并解释确定冗余存储单元中是否存在缺陷的测试；图中的地址编程熔丝电路将第一列冗余电路的列地址编为Y0；
图13说明根据本发明实施例所述的地址编程熔丝电路的结构，并解释确定冗余存储单元中是否存在缺陷的测试；图中的地址编程熔丝电路将第二列冗余电路的列地址编为Y0；
图14是说明测试方式中操作的时序图，该测试方式确定冗余存储单元内是否存在缺陷；
图15是一个时序图，说明响应读命令而产生一替代信号的操作；
图16说明能将可编程连接点的电平设置为所需电平的熔丝电路的结构；
图17说明图16中熔丝电路的详细结构；
图18说明常规熔丝电路的一个例子的结构；
图19说明常规熔丝电路的另一个例子的结构；
图20说明当图19所示电路通电时，电路中产生的信号的波形；
图21说明当图19所示电路的电源电压上升十分缓慢时，电路中产生的信号的波形。
以下将参考附图对根据本发明所述的实施例进行说明。
图1说明根据本发明实施例所述的熔丝电路的结构。该熔丝电路由第一电压供电电路101、第二电压供电电路102、熔丝103和保持/驱动电路106组成。第一电压供电电路101输入第一初始化信号104，该信号是在对含有熔丝电路的存储器这样的器件设定工作方式时同时产生的。第二电压供电电路102输入第二初始化信号105，此信号也是在设定器件工作方式的同时产生的。熔丝103连接于第一电压供电电路与第二电压供电电路之间。保持/驱动电路106接在第一电压供电电路101与熔丝103之间的连接点上。
当接收第一初始化信号104时，第一电压供电电路101为连接点100提供第一电压，而当接收第二初始化信号105时，第二电压供电电路102将为连接点100提供第二电压。保持/驱动电路106由一个保持电路和一个驱动器组成，其保持电路保持连接点100上的确定电压，驱动器驱动输出信号107或一个由保持电路保持的信号。
图2说明根据本发明一个实施例所述的由多个MOS晶体管组成的熔丝电路的结构。
构成第一电压供电电路的P-沟道MOS晶体管201的源极与电源电压VCC或高电平连接，其漏极与由多晶硅层制成的熔丝203的一端相连。另外，第一初始化信号104进入P-沟道MOS晶体管201的栅极。
构成第二电压供电电路的P-沟道MOS晶体管202的源极与电源的接地端GND连接，其漏极则与熔丝203的另一端相连。另外，第二初始化信号105进入P-沟道MOS晶体管202的栅极。
保持/驱动电路206由三个反相器A、B、C组成，它通过连接点200与P-沟道MOS晶体管201的漏极以及熔丝203的一端相连。
根据图2所示熔丝电路的结构，当接收第一初始化信号104时，P-沟道MOS晶体管201给连接点200提供第一电压或高电源电压VCC。当接收到第二初始化信号105时，P-沟道MOS晶体管202给连接点200提供第二电压或低电源电压(地电压GND)。
当连接点200上的电压达到第一电压或第二电压之一时，晶体管201和202都截止。这个已达到的电压由一个触发器保持，此触发器由保持/驱动电路206中的两个反相器A和B组成。然后，保持/驱动电路206中的反相器C驱动结果输出信号207。
由于在连接点200上的电压达到第一电压或第二电压之一时晶体管201和202都截止，所以不会产生不必要的电流通路，从而防止了不必要电流(漏电流)的产生。
下面参考图2、3和4将对根据本发明一实施例所述的熔丝电路的操作进行描述。
当接收到一个初始化信号时，通过固定熔丝电路本身的一个内部编程值，本实施例的熔丝电路在内部产生一个熔丝电路初始化信号。
图3说明在同步DRAM中工作方式设定电路的结构。该同步DRAM与外部提供的系统时钟信号CLK的上升沿同步接收命令信号RASB、CASB、WEB和CSB的电平，并且能够识别这些电平组合所代表的命令。然后该同步DRAM根据识别出的命令执行操作。
图3中的同步DRAM320包括内部时钟信号产生电路305、命令译码器300、工作方式设定电路302以及熔丝电路初始化信号产生电路303。在此同步DRAM320中，内部时钟信号产生电路305根据系统时钟CLK而产生时钟信号304。命令译码器300对输入命令进行译码并产生工作方式设定信号301。工作方式设定电路302和熔丝电路初始化信号产生电路303都接收工作方式设定信号301。熔丝电路初始化信号产生电路303分别给第一电压供电电路(图1中的101；图2中的201)输出第一初始化信号104、给第二电压供电电路(图1中的102；图2中的202)输出第二初始化信号105。应该注意的是，此处省略了用于其它可能存在命令的操作电路(包括相关的信号)所需要的文字及图解说明。
图4是说明上述图3所示电路操作的时序图。由于工作方式的数据是在一个方式寄存器中设定，所以我们把用于设定工作方式的操作称为MRS或方式寄存器设定。因此在图4中，写入MRS表明将要设定方式寄存器。
熔丝电路初始化信号产生电路303依据接收的工作方式设定信号301产生并输出第一初始化信号104(低电平)，P-沟道MOS晶体管201(见图2)根据接收的第一初始化信号104(低电平)而导通，并且驱动连接点200变为高电压电平。
当第一初始化信号104返回至高电平时，产生并输出第二初始化信号105的高电平。N-沟道MOS晶体管202在接收第二初始化信号105的高电平时导通。
若激光束切断由多晶硅层制成的熔丝203，则连接点200保持高电平。
另外，若激光束未切断熔丝203，则连接点200保持低电平。
接着第二初始化信号105返至低电平，使N-沟道MOS晶体管202截止。因为第一初始化信号104保持为高电平，所以使P-沟道MOS晶体管201保持截止。
在上述的方法中，锁存电路206保持由是否用激光束切断熔丝而确定的编程值、并将其作为信号107输出。
图5说明一种熔丝电路的结构，该电路给出与图2所示编程值极性相反的编程值。应该注意，由于赋予图5中与图2相同单元的参考序号和图2的参考序号相同，故此省略对相同单元的描述。
图5中，第一初始化信号104在高电平时有效，而第二初始化信号105则在低电平时有效。这里若切断熔丝203则连接点500上的电平固定为低，若未切断熔丝203则连接点500上的电平固定为高，因此输出信号507为高电平。
下面将说明根据本发明的使用熔丝电路的列冗余电路。
图6说明具有多个列冗余电路的同步DRAM的整体结构，各列冗余电路都使用了根据本发明所述的熔丝电路。
参考图3，该同步DRAM包括命令译码器、熔丝电路初始化信号产生电路，等等。第一初始化信号104和第二初始化信号105分别进入第一列冗余电路603和第二列冗余电路604。
列冗余电路603和604确定由地址缓冲电路600获取的列地址信号(Y0至Yi)602是否与应被替代的地址相等。如果是，则列冗余电路603和604分别输出替代信号605和606。这些信号使得列译码器(607)对保存于存储单元609之中的数据的选择变为无效，但却允许选择保存于冗余存储单元610和611中的数据。
图7说明第一列冗余电路603的结构，地址编程熔丝电路700-0至700-i获取地址信号Y0至Yi。
通过有选择地切断熔丝，逻辑地址值在地址编程熔丝电路700-0至700-i中被编程。如果输入地址信号等于被编程的地址，则地址编程熔丝电路700-0至700-i将全部输出高电平的输出信号703-0至703-i。
为了让列冗余使能熔丝电路701用备用存储单元替代指定地址上的存储单元，则切断熔丝，从而输出高电平的使能信号704。输出信号703-0至703-i以及高电平的使能信号704一起进入“与”门702。如果输入地址信号等于在地址编程熔丝电路700-0至700-i中设定的编程地址、且列冗余使能信号704为高电平，则输出高电平的替代信号605。
图8说明第二列冗余电路604的结构，它与图7中电路的工作方式相同。具体说，地址编程熔丝电路800-0至800-i获取地址信号Y0至Yi。
通过有选择地切断熔丝，将地址编程熔丝电路800-0至800-i编程。如果输入地址信号等于被编程的地址，则地址编程熔丝电路800-0至800-i将全部输出高电平的输出信号803-0至803-i。
为了让冗余使能熔丝电路801用备用存储单元代替指定地址上的存储单元，将熔丝切断从而输出高电平的使能信号804。输出信号803-0至803-i以及高电平的使能信号804一起进入“与”门702。如果输入地址信号等于在地址编程熔丝电路800-0至800-i中设定的编程地址、且列冗余使能信号804为高电平，则输出高电平的替代信号606。
图9说明地址编程熔丝电路900(它等价于图7中的各电路700-0至700-i以及图8中的800-0至800-i)的详细结构。地址编程熔丝电路900以与图2所示电路相同的方式来利用熔丝电路。
在由一个熔丝电路和多个传输门(902、905、903和906)组成的地址编程熔丝电路900中，在初始化信号104和105的帮助下固定编程值。
熔丝电路的输出信号207进入了P-沟道MOS晶体管905的栅极和N-沟道MOS晶体管906的栅极，而输出信号207的反相信号则进入了P-沟道MOS晶体管903栅极和N-沟道MOS晶体管902的栅极。
按照地址编程熔丝电路900的这种结构，在未切断熔丝203的情况下，熔丝电路的输出信号207为低电平。该输出信号207使N-沟道传输门902导通，并使P-沟道传输门903截止，从而输出一个与输入地址信号Yi的逻辑值相同的输出信号904。具体说，当输入地址信号Yi为高电平时，输出信号904也为高电平。反之，当输入地址信号Yi为低电平时，输出信号904也为低电平。应该注意的是，输出信号904对应于图7中的各输出信号703-0至703-i以及图8中的803-0至803-i。
另外，在熔丝203被切断的情况下，熔丝电路的输出信号207为高电平。该输出信号207使N-沟道传输门902截止，并使P-沟道传输门903导通，从而输出一个与输入地址信号Yi的逻辑值相反的输出信号904。具体说，当输入地址信号Yi为低电平时输出信号904为高电平，反之，当输入地址信号Yi为高电平时，输出信号904则为低电平。
图10说明列冗余使能熔丝电路1000的结构，它是列冗余使能熔丝电路701(见图7)和801(见图8)的详细结构的例子。图10中的列冗余使能熔丝电路1000使用了与图2所示电路类型相同的熔丝电路。
在具有熔丝电路的列冗余使能熔丝电路1000中，借助于初始化信号104和105来固定编程值。在未切断熔丝的情况下，电路1000输出低电平信号(1001)。相反，在切断熔丝的情况下，电路1000输出高电平信号(1001)，从而使各输出信号703-0至703-i(见图7)或各输出信号803-0至803-i(见图8)变为有效。
图11是说明冗余译码器的操作的时序图。
图11中的信号630(即图6所示的信号630，由命令译码器300输出至地址缓冲器600)是一个读命令信号。图11中，READ指的是读命令信号的输入。当输入此读命令信号时，接收列地址信号Y0至Yi，并读出存放在相应存储单元中的数据。
读命令信号630进入地址缓冲电路600，然后地址缓冲电路600产生列地址信号Y0至Yi。已产生的列地址信号Y0至Yi进入第一列冗余电路603，第一列冗余电路603确定列地址信号Y0至Yi是否与已编程替代地址相等。
如果相等，且第一列冗余电路603能够输出一个替代信号，则输出高电平的替代信号605。反之，如果不相等，则输出低电平的替代信号。
至此已说明了本实施例的正常操作。
以下将说明在熔丝被编程或有选择地被切断之前，确定一个冗余存储单元是否有缺陷的操作实例。
图12和13说明各地址编程熔丝电路(700-3和800-3)的详细结构(1200和1300)。
地址编程熔丝电路1200对与列地址Y0相应的逻辑值进行编程，该逻辑值已经进入了第一列冗余电路603，如图6和图7所示。
由锁存电路206(A，B，C)、MOS晶体管201和202以及熔丝203构成的熔丝电路，其输出信号207进入P-沟道MOS晶体管1205和N-沟道MOS晶体管1206的栅极。而与输出信号207相反的逻辑信号则进入N-沟道MOS晶体管1202和P-沟道MOS晶体管1203的栅极。
根据上述地址编程熔丝电路1200的结构，在切断熔丝203的情况下，熔丝电路的输出信号207为高电平，使N-沟道传输门1202截止，并使P-沟道传输门1203导通。因此，输出逻辑值与列地址Y0相反的输出信号1204。
图13中的地址编程熔丝电路1300对列地址Y0相应的逻辑值进行编程，该逻辑值已进入第二列冗余电路604，如图6和图8所示。
由锁存电路206(A，B，C)、MOS晶体管201和202以及熔丝203组成的熔丝电路，其输出信号207进入P-沟道MOS晶体管1305和N-沟道MOS晶体管1306的栅极。而与输出信号207相反的逻辑信号则进入N-沟道MOS晶体管1302和P-沟道MOS晶体管1303的栅极。
根据如上所述的地址编程熔丝电路1300的结构，在熔丝203被切断的情况下，熔丝电路的输出信号207为高电平，这将使N-沟道传输门1302截止，并使且P-沟道传输门1303导通。从而输出逻辑值与列地址Y0相反的输出信号1304。
各地址编程熔丝电路700-1至700-i及800-1至800-i的结构都与图9中的熔丝电路的结构相同。
在各地址编程熔丝电路中的各个熔丝都被切断的情况下，与列地址Y1至Yi对应的逻辑地址值全部被相应地编程为逻辑0。具体说，在第一和第二列冗余电路中的熔丝全被切断的情况下，第一列冗余电路603把与列地址Y1至Yi对应的所有逻辑地址值都编程为逻辑0，而第二列冗余电路604则把与列地址Y1至Yi对应的所有逻辑地址值都编程为逻辑1。
通过进入测试方式就可确定出冗余单元是否存在缺陷，通过把上述方式设定寄存器设定为一个确定的地址值即可进入该测试方式。
图14是说明图6所示的同步DRAM在测试方式下工作的时序图，图14中的MRS(TEST)代表设定方式式寄存器的命令。应该注意的是，图14中省略了对如何输入一确定地址值的说明。
图14中，当进入测试方式时仅第一初始化信号104有效，可对各冗余存储单元进行测试。与执行一般初始化过程不同的是第二初始化信号105无效。
因此，不论熔丝是否被切断，图2、9、12和13中各熔丝电路内所有的连接点200都被固定为第一电平。换句话说，这些熔丝都被预置进入切断状态。
如上所述，在第一和第二列冗余电路中的熔丝全部被切断的情况下，第一列冗余电路603把与列地址Y1至Yi对应的所有逻辑地址值编程为逻辑0，而第二列冗余电路604则把与列地址Y1至Yi对应的所有逻辑地址值编程为逻辑1。因此，当同步DRAM同时接收到全部由“0”组成的列地址和读命令时，就可执行将保存于冗余存储单元610(见图6)中的数据读出的测试。同样，当同步DRAM同时接收到全部由“1”组成的列地址和读命令时，就可执行将保存于冗余存储单元611(见图6)中的数据读出的测试。图15是说明对冗余存储单元610和611进行上述测试的时序图。首先，第一读命令与全部由“0”组成的列地址一起进入第一列冗余电路603，由于已进入的列地址和在第一列冗余电路603中已编程的逻辑地址值相等，所以输出高电平替代信号605。这也就允许了对冗余存储单元610的访问。
其次，第二读命令与全部由“1”组成的列地址一起进入第二列冗余电路604。由于已进入的列地址与第二列冗余电路604中已编程的逻辑地址值相等，所以输出高电平替代信号606。这也就允许了对冗余存储单元611的访问。
根据本发明所述的这个实施例，其特征在于具有包含多个列冗余电路的逻辑结构，各列冗余电路可通过有选择地切断熔丝，从而对一个单独的逻辑地址值编程，而且在测试方式中，将各列冗余电路初始化为与熔丝全部被切断的状态相同的状态。
图16说明一种根据本发明所述的装置，该装置不论熔丝103切断与否都可将连接点100上的电平固定为测试方式中所需的电平，本实施例中，在由第一电压供电电路101和第二电压供电电路102构成的熔丝电路内还增加了第三电压供电电路1600。根据这种结构，第三初始化信号1601仅在测试方式中进入第三电压供电电路，从而把连接点100的电平控制在所需电平上。因此，即使在未切断熔丝的状态下该装置也可被初始化。
图17说明图16所示的装置详细结构的一个例子，该装置由多个MOS晶体管组成。
图17中，当高电平的第三初始化信号1701进入N-沟道MOS晶体管1700时，该晶体管1700导通，并且将连接点200固定为低电平(地电平)，此低电平相当于熔丝203未被切断时的电平情况。将上述装置与上述实施例结合起来，就可以扩展对切断熔丝和未切断熔丝的多种组合的测试能力。
在根据本发明所述的熔丝电路中，给上述连接点提供一个二进制的电压，该连接点上的电压电平(编程值)由其后的锁存电路锁存，因此仅在器件初始化时间内固定该连接点上的电平，从而在一般操作中不会产生不必要的电流通路。这就防止了可能由于熔丝未被激光完全切断而引起的不必要的电流流动。另外，该电路还有一个好处，即，在等待方式中不会出现电流增大的情况。还有，包括本根据发明所述的包括熔丝电路的器件可在该器件的初始化时间内被正常且稳定地初始化。
尽管对本发明作了与某些的优选实施例有关的说明，但应该了解的是，本发明包括的内容不仅仅限于那些具体的实施例，反之，其意图是将所有对本发明的变换、修改及等同物都包含在以下权利要求的精神和范围之内。

Claims (11)

1.一种熔丝电路，其特征在于包括：
具有第一和第二节点的熔丝单元；
第一和第二电源节点；
第一控制电路，连接在所述第一电源节点和所述熔丝单元的所述第一节点之间，接收在设定器件工作方式的时间内产生的第一初始化信号；
第二控制电路，连接在所述第二电源节点和所述熔丝单元的所述第二节点之间，接收在设定器件工作方式的时间内产生的第二初始化信号；以及
锁存电路，它的一个输入节点与所述熔丝单元的所述第二节点相连以用于保存信息。
2.如权利要求1所述的熔丝电路，其特征在于还包括第三控制电路，其连接在第三电源节点和所述熔丝单元的所述第一节点之间，响应一个命令而对所述第一和第二控制电路进行控制。
3.如权利要求2所述的熔丝电路，其特征在于所述命令是多个定时信号。
4.如权利要求3所述的熔丝电路，其特征在于所述多个定时信号至少包括RAS和CAS。
5.如权利要求2所述的熔丝电路，其特征在于所述第一控制电路是具有第一导电类型的第一晶体管，而所述第二控制电路是具有与第一导电类型不同的第二导电类型的第二晶体管。
6.如权利要求2所述的熔丝电路，其特征在于所述第三控制电路可响应所述命令而依次激活所述第一控制电路和所述第二控制电路。
7.一种冗余译码器电路，接收一个地址以检测编程地址，所述冗余译码器电路的特征在于包括：
对应于构成所述地址的各位的多个地址编程电路，所述各地址编程电路包括：具有第一和第二节点的熔丝单元；连接在一第一电源节点和所述熔丝单元的所述第一节点之间的第一控制电路，接收在设定器件工作方式的时间内产生的第一初始化信号；连接在一第二电源节点和所述熔丝单元的所述第二节点之间的第二控制电路，接收在设定器件工作方式的时间内产生的第二初始化信号；其一个输入节点与所述熔丝单元的所述第二节点相连以用于保存信息的锁存电路；以及根据保存于所述锁存电路之中的所述信息在所述地址的所述相应位的反相输出或同相输出之间进行选择的选择电路；以及
门电路，接收所述多个地址编程电路每一个的所述选择电路的所述输出之一，以便检测所述编程地址。
8.一种熔丝电路，其特征在于包括：
第一电压供电电路，接收在设定器件工作方式的时间内产生的第一初始化信号；
第二电压供电电路，接收在设定器件工作方式的时间内产生的第二初始化信号；
连接于所述第一电压供电电路与所述第二电压供电电路之间的熔丝；以及
与所述第一电压供电电路和所述熔丝的连接点连接的保持/驱动电路；
在该熔丝电路中，所述第一电压供电电路根据所述第一初始化信号为所述连接点提供第一电压；所述第二电压供电电路根据所述第二初始化信号为所述连接点提供第二电压；而保持/驱动电路则保持所述第一电压或者所述第二电压并输出所述第一或所述第二电压。
9.如权利要求8所述的熔丝电路，还包括第三电压供电电路，连接在一第三电源节点和所述熔丝之间，响应一命令控制所述第一和所述第二电压供电电路。
10.如权利要求10所述的熔丝电路，所述熔丝被切断或不被切断，所述连接点处的电压在所述熔丝不被切断时被固定或编程为所述第一电压，而在所述熔丝被切断时被固定或编程为所述第二电压。
11.如权利要求8所述的熔丝电路，其中所述第一和所述第二电压供电电路是多个MOS晶体管，所述保持/驱动电路是若干个反相器，所述若干个反相器中的一对构成一触发器电路，所述触发器电路保持被固定在所述连接点处的所述第一或所述第二电压。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6339191B1 (en) * 1994-03-11 2002-01-15 Silicon Bandwidth Inc. Prefabricated semiconductor chip carrier
KR100546300B1 (ko) * 1999-10-01 2006-01-26 삼성전자주식회사 칩 정보 출력회로
KR100317490B1 (ko) * 1999-12-29 2001-12-24 박종섭 안티퓨즈 회로
ATE293796T1 (de) * 2000-01-18 2005-05-15 Infineon Technologies Ag Chipkartenschaltung mit überwachtem zugang zum testmodus
JP4530527B2 (ja) * 2000-12-08 2010-08-25 ルネサスエレクトロニクス株式会社 スタティック型半導体記憶装置
JP2002203901A (ja) * 2000-12-27 2002-07-19 Toshiba Microelectronics Corp フューズ回路
WO2002069347A2 (en) * 2001-02-27 2002-09-06 Micron Technology, Inc. Flash cell fuse circuit
ITRM20010105A1 (it) 2001-02-27 2002-08-27 Micron Technology Inc Circuito a fusibile per una cella di memoria flash.
US6426668B1 (en) * 2001-03-22 2002-07-30 International Business Machines Corporation Imbalanced sense amplifier fuse detection circuit
KR100771533B1 (ko) * 2001-06-30 2007-10-31 주식회사 하이닉스반도체 퓨즈 컷팅 회로
US6603344B2 (en) * 2001-07-11 2003-08-05 Infineon Technologies Ag Zero static power programmable fuse cell for integrated circuits
US6781437B2 (en) 2001-07-11 2004-08-24 Infineon Technologies Aktiengesellschaft Zero static power programmable fuse cell for integrated circuits
US6839298B2 (en) 2001-07-11 2005-01-04 Infineon Technologies Aktiengesellschaft Zero static power fuse cell for integrated circuits
US6617874B2 (en) * 2002-01-02 2003-09-09 Intel Corporation Power-up logic reference circuit and related method
US6882202B2 (en) * 2003-01-21 2005-04-19 Infineon Technologies Ag Multiple trip point fuse latch device and method
JP4138521B2 (ja) * 2003-02-13 2008-08-27 富士通株式会社 半導体装置
JP4115976B2 (ja) * 2003-09-16 2008-07-09 株式会社東芝 半導体記憶装置
US7321518B1 (en) 2004-01-15 2008-01-22 Altera Corporation Apparatus and methods for providing redundancy in integrated circuits
US20060062198A1 (en) * 2004-09-17 2006-03-23 Shoei-Lai Chen Network wireless telephone system for MSN platform and method for applying the same
US7035152B1 (en) * 2004-10-14 2006-04-25 Micron Technology, Inc. System and method for redundancy memory decoding
KR100615596B1 (ko) * 2004-12-22 2006-08-25 삼성전자주식회사 반도체 장치
US20060202824A1 (en) * 2005-02-04 2006-09-14 Container Security Inc. Electronic seal and method of shipping container tracking
KR100752645B1 (ko) * 2005-06-25 2007-08-29 삼성전자주식회사 누설 전류 패스를 차단할 수 있는 퓨즈 회로
US20080137251A1 (en) * 2006-12-12 2008-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Repair circuitry with an enhanced ESD protection device
US20080211513A1 (en) * 2007-02-15 2008-09-04 Stmicroelectronics, Inc. Initiation of fuse sensing circuitry and storage of sensed fuse status information
KR20080095009A (ko) * 2007-04-23 2008-10-28 주식회사 하이닉스반도체 컬럼 리던던시 회로
JP5160164B2 (ja) * 2007-08-06 2013-03-13 ルネサスエレクトロニクス株式会社 ヒューズ回路
CN101119108B (zh) * 2007-09-18 2014-03-19 钰创科技股份有限公司 一种熔丝电路
JP5437658B2 (ja) * 2009-02-18 2014-03-12 セイコーインスツル株式会社 データ読出回路及び半導体記憶装置
KR101110793B1 (ko) * 2009-07-01 2012-03-13 주식회사 하이닉스반도체 반도체 장치
US8253475B2 (en) * 2010-10-08 2012-08-28 Winbond Electronics Corp. Fuse detecting apparatus
US9053889B2 (en) * 2013-03-05 2015-06-09 International Business Machines Corporation Electronic fuse cell and array
TWI552068B (zh) * 2013-08-21 2016-10-01 上海兆芯集成電路有限公司 組態資料的處理裝置及方法
TWI556158B (zh) * 2013-08-21 2016-11-01 威盛電子股份有限公司 組態資料的處理裝置及方法
US10535394B2 (en) * 2017-07-20 2020-01-14 Samsung Electronics Co., Ltd. Memory device including dynamic voltage and frequency scaling switch and method of operating the same
JP6360610B1 (ja) 2017-11-22 2018-07-18 力晶科技股▲ふん▼有限公司 Ｓｒａｍ装置のための冗長回路、ｓｒａｍ装置、及び半導体装置
JP6804493B2 (ja) 2018-07-19 2020-12-23 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス及びメモリ周辺回路
CN116580728A (zh) * 2023-07-14 2023-08-11 上海海栎创科技股份有限公司 一种rom输出控制电路及方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60129998A (ja) * 1984-09-14 1985-07-11 Sharp Corp 冗長構成ｍｏｓメモリのデコ−ダ回路
JP2595271B2 (ja) 1987-12-21 1997-04-02 株式会社日立製作所 プログラム回路
JP2663586B2 (ja) * 1988-11-28 1997-10-15 日本電気株式会社 メモリ回路
JP3123058B2 (ja) * 1990-04-23 2001-01-09 日本電気株式会社 半導体メモリ
JPH04147494A (ja) 1990-10-11 1992-05-20 Nec Ic Microcomput Syst Ltd プログラム回路
JP2637314B2 (ja) * 1991-08-30 1997-08-06 株式会社東芝 不揮発性メモリ回路
JP2994114B2 (ja) * 1991-10-08 1999-12-27 日本電気アイシーマイコンシステム株式会社 プログラム回路
JPH05250892A (ja) 1992-03-05 1993-09-28 Fujitsu Ltd 冗長アドレス発生回路
US5345110A (en) * 1993-04-13 1994-09-06 Micron Semiconductor, Inc. Low-power fuse detect and latch circuit
US5402390A (en) * 1993-10-04 1995-03-28 Texas Instruments Inc. Fuse selectable timing signals for internal signal generators
JP2630274B2 (ja) 1994-09-28 1997-07-16 日本電気株式会社 半導体記憶装置
US5566107A (en) * 1995-05-05 1996-10-15 Micron Technology, Inc. Programmable circuit for enabling an associated circuit
US5600277A (en) * 1995-05-09 1997-02-04 Texas Instruments Incorporated Apparatus and method for a NMOS redundancy fuse passgate circuit using a VPP supply
KR0147194B1 (ko) 1995-05-26 1998-11-02 문정환 반도체 메모리 소자
US5680360A (en) * 1995-06-06 1997-10-21 Integrated Device Technology, Inc. Circuits for improving the reliablity of antifuses in integrated circuits
KR0149259B1 (ko) * 1995-06-30 1998-10-15 김광호 반도체 메모리 장치의 퓨즈 시그너쳐 회로
KR100204340B1 (ko) * 1996-06-19 1999-06-15 윤종용 메모리 장치의 모드 셋팅 회로
US6037831A (en) * 1998-03-30 2000-03-14 Xerox Corporation Fusible link circuit including a preview feature

Also Published As

Publication number Publication date
KR20000011485A (ko) 2000-02-25
US6281739B1 (en) 2001-08-28
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Address before: Tokyo, Japan

Applicant before: NEC Corp.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.; NEC ELECTRONICS TAIWAN LTD.

Effective date: 20070202

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20070202

Address after: Kanagawa, Japan

Patentee after: NEC Corp.

Address before: Tokyo, Japan

Co-patentee before: NEC Corp.

Patentee before: NEC Corp.

C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CO., LTD.

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20031029

Termination date: 20150706

EXPY Termination of patent right or utility model